JP4982605B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は、半導体記憶装置に関する。

不揮発性半導体メモリの一種として、ＮＡＮＤ型フラッシュメモリが知られている。例えば、ＮＡＮＤ型フラッシュメモリにデータを書き込む場合、複数のワード線に複数種類の電圧を印加する。すなわち、書き込みの場合は、非選択セルの誤書き込みを防止すること、及び書き込み特性を向上すること目的として、選択ワード線に隣接する複数の非選択ワード線に、選択ワード線とは異なる電圧を印加したり、ワード線毎に異なるタイミングで電圧を印加したりする。さらに、ワード線には、読み出し、書き込み、及び消去でそれぞれ異なる電圧が印加される。よって、ワード線毎に、どの種類の電圧を印加するか、及びどのタイミングで電圧を印加するかを指示する制御信号が必要とされる。

特開２００７−３５２１３号公報

実施形態は、回路面積を縮小することが可能な半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイに接続された複数のワード線と、前記メモリセルアレイの動作に必要な複数の電圧を発生する発生回路と、前記複数のワード線にそれぞれ接続され、かつ前記複数の電圧のうちワード線に印加する電圧を選択する複数の選択回路と、電圧を選択するための複数の制御データをそれぞれ前記複数の選択回路に転送する転送部とを具備し、前記転送部は、イネーブル信号を順にシフトする複数の転送回路を含み、前記複数の転送回路は、前記シフトされたイネーブル信号に基づいて前記複数の制御データをそれぞれ保持する複数のラッチ回路を含む。

実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成を示すブロック図。 ブロックＢＬＫの構成を示す回路図。 電圧制御データ転送部１６の構成を示す回路図。 ラッチ回路ＬＡＴの構成を示す回路図。 フリップフロップＦ／Ｆの構成を示す回路図。 ＮＡＮＤ型フラッシュメモリ１の動作を示すタイミングチャート。 比較例に係る電圧制御データ転送部１６の構成を示す回路図。 比較例に係る電圧制御データ転送部１６の動作を示すタイミングチャート。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［実施形態］
［１．ＮＡＮＤ型フラッシュメモリ１の全体構成］
本実施形態では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。図１は、実施形態に係るＮＡＮＤ型フラッシュメモリ（半導体記憶装置）１の構成を示すブロック図である。

ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０を備えている。メモリセルアレイ１０は、複数個のメモリセルトランジスタＭＴをそれぞれが含む複数個のブロックＢＬＫ１〜ＢＬＫｍを備えている。

図２は、メモリセルアレイ１０に含まれる１個のブロックＢＬＫの構成を示す回路図である。ブロックＢＬＫは、複数個のメモリセルユニットＣＵを備えている。各メモリセルユニットＣＵは、複数個のメモリセルトランジスタＭＴと、２個の選択トランジスタＳＴ１、ＳＴ２とから構成されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート電極）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。メモリセルトランジスタＭＴは、浮遊ゲート構造に限らず、電荷蓄積層としての絶縁膜（例えば、窒化膜）に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であっても良い。

１個のメモリセルユニットＣＵ内で隣接するメモリセルトランジスタＭＴ同士の電流経路は直列接続されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。

同一行にあるメモリセルトランジスタＭＴの各制御ゲート電極は、複数のワード線ＷＬ１〜ＷＬｎのいずれかに共通接続されている。同一行にある選択トランジスタＳＴ１，ＳＴ２の各ゲート電極は、選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ共通接続されている。各選択トランジスタＳＴ１のドレインは、複数のビット線ＢＬ１〜ＢＬｉのいずれかに接続されている。同一行にある選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通接続されている。

同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴはページを構成する。データの書き込み及び読み出しは、１つのページ内のメモリセルトランジスタＭＴに対して一括して行なわれる。また、メモリセルアレイ１０は、複数のページのデータが一括して消去されるように構成されており、この消去の単位がブロックＢＬＫである。

ビット線ＢＬは、ブロック間で、選択トランジスタＳＴ１のドレインを共通接続している。つまり、複数のブロック内において同一列にあるメモリセルユニットＣＵは、同一のビット線ＢＬに接続される。ビット線ＢＬ１〜ＢＬｉには、ビット線ＢＬ１〜ＢＬｉの電圧を制御し、かつビット線ＢＬ１〜ＢＬｉからデータを読み出すセンスアンプ（図示せず）や、読み出し及び書き込み時にデータを一時的に格納するデータラッチ（図示せず）などが接続されている。

各メモリセルトランジスタＭＴは、例えば、浮遊ゲート電極に注入された電子の多寡による閾値電圧の変化に応じて、１ビットのデータを記憶することが可能である。閾値電圧の制御を細分化し、各メモリセルトランジスタＭＴに２ビット以上のデータを記憶する構成としても良い。

図１において、ＮＡＮＤ型フラッシュメモリ１は、複数個のブロックデコーダ１１−１〜１１−ｍ、電圧発生回路１２、複数個の電圧供給回路１３−１〜１３−（ｎ＋１）、電圧制御データ転送部１６、及び制御回路１８を備えている。

１個のブロックデコーダ１１は、ワード線ＷＬ１〜ＷＬｎを介して１個のブロックＢＬＫに接続されている。ブロックデコーダ１１−１〜１１−ｍは、書き込み対象又は読み出し対象である選択ワード線を含むブロック、又は消去対象であるブロックを選択する。ブロックデコーダ１１−１〜１１−ｍの選択動作は、制御回路１８の指示に基づいて行われる。

電圧発生回路１２は、複数種類の電圧を発生する。ＮＡＮＤ型フラッシュメモリのワード線には、書き込み、読み出し、及び消去でそれぞれ異なる電圧が印加される。また、書き込み、及び読み出しの場合は、選択ワード線と非選択ワード線とで異なる電圧が印加される。消去の場合は、ブロックＢＬＫ内の全てのワード線には接地電圧（０Ｖ）が印加される。さらに、書き込みの場合は、非選択セルの誤書き込みを防止すること、及び書き込み特性を向上させることなどを目的として、選択ワード線ＷＬｎに隣接するワード線ＷＬｎ−１、ＷＬｎ−２、ＷＬｎ−３などに異なる電圧を印加したり、ワード線毎にそれぞれ異なるタイミングで電圧を印加したりする。このようなＮＡＮＤ型フラッシュメモリの動作を実現するために、電圧発生回路１２は、動作モードに必要な全ての電圧を発生する。本実施形態では、電圧発生回路１２が発生する複数種類の電圧として、電圧Ａ〜電圧Ｅ、書き込み電圧、及び読み出し電圧を一例として図示している。

ｎ個の電圧供給回路１３−１〜１３−ｎはそれぞれ、所定のタイミングで、電圧発生回路１２が発生した複数種類の電圧うちいくつかを、ブロックデコーダ１１を介してワード線ＷＬ１〜ＷＬｎに印加する。電圧供給回路１３−（ｎ＋１）は、書き込み対象或いは読み出し対象である選択ワード線に印加する電圧を、電圧供給回路１３−１〜１３−ｎに供給する。電圧供給回路１３−１〜１３−（ｎ＋１）はそれぞれ、デコーダ１４−１〜１４−（ｎ＋１）、及び電圧選択回路１５−１〜１５−（ｎ＋１）を備えている。

電圧選択回路１５−１〜１５−ｎは、電圧発生回路１２から電圧Ａ〜電圧Ｅを受け、さらに、電圧供給回路１３−（ｎ＋１）から選択ワード線電圧を受ける。電圧選択回路１５−１〜１５−ｎはそれぞれ、デコーダ１４−１〜１４−ｎから送られるデコード信号ＤＳ１〜ＤＳｎに基づいて、ワード線ＷＬ１〜ＷＬｎにそれぞれ印加する電圧（ＷＬ１電圧〜ＷＬｎ電圧）を所定のタイミングで各ブロックデコーダ１１に供給する。

電圧選択回路１５−（ｎ＋１）は、電圧発生回路１２から書き込み電圧、及び読み出し電圧を受ける。電圧選択回路１５−（ｎ＋１）は、デコーダ１４−（ｎ＋１）から送られるデコード信号ＤＳｎ＋１に基づいて、書き込み電圧、及び読み出し電圧のいずれかを選択ワード線電圧として出力する。

デコーダ１４−１〜１４−ｎはそれぞれ、制御回路１８から送られるタイミング制御信号ＴＣＮＴ、及び電圧制御データ転送部１６から送られる電圧制御データＶＣＤ１〜ＶＣＤｎを受ける。タイミング制御信号ＴＣＮＴは、どのタイミングでワード線に電圧を印加するかを示す信号である。電圧制御データＶＣＤ１〜ＶＣＤｎは、選択ワード線か非選択ワード線かの判別、非選択ワード線の場合はどの種類の電圧が印加されるかを判別するデータである。デコーダ１４−１〜１４ｎは、タイミング制御信号ＴＣＮＴ、及び電圧制御データＶＣＤ１〜ＶＣＤｎに基づいて、どのタイミングでどの電圧をワード線に印加するかを示すデコード信号ＤＳ１〜ＤＳｎを出力する。

デコーダ１４−（ｎ＋１）は、制御回路１８から送られるタイミング制御信号ＴＣＮＴ、及び電圧制御データ転送部１６から送られる電圧制御データＶＣＤｎ＋１を受ける。電圧制御データＶＣＤｎ＋１は、書き込み電圧か読み出し電圧かを判別するデータである。デコーダ１４−（ｎ＋１）は、タイミング制御信号ＴＣＮＴ、及び電圧制御データＶＣＤｎ＋１に基づいて、選択ワード線電圧として書き込み電圧、及び読み出し電圧のいずれを選択するかを示すデコード信号ＤＳｎ＋１を出力する。

電圧制御データ転送部１６は、クロックＣＬＫを受け、さらに、制御回路１８から電圧制御データＶＣＤ、及び転送イネーブル信号ＴＥＮを受ける。電圧制御データＶＣＤは、電圧制御データＶＣＤ１〜ＶＣＤｎ＋１がシリアル出力されたものである。転送イネーブル信号ＴＥＮは、電圧制御データＶＣＤの出力を開始することを示す信号であり、有効な電圧制御データＶＣＤが出力される直前に活性化される。電圧制御データ転送部１６は、複数個の転送回路１７−１〜１７−（ｎ＋１）を備えている。

転送回路１７−１〜１７−（ｎ＋１）は、転送イネーブル信号ＴＥＮをシフトすると共に、シフトされたイネーブル信号が活性化された際の電圧制御データＶＣＤを取り込む。そして、転送回路１７−１〜１７−（ｎ＋１）はそれぞれ、例えば書き込みステートにおいて、電圧制御データＶＣＤ１〜ＶＣＤｎ＋１を同時に出力する。

制御回路１８は、ＮＡＮＤ型フラッシュメモリ１全体の動作を司る。制御回路１８は、ＮＡＮＤ型フラッシュメモリ１の書き込み動作、読み出し動作、及び消去動作を制御するための各種制御信号を生成し、これら制御信号をＮＡＮＤ型フラッシュメモリ１内の所定の回路に送る。

［１−１．電圧制御データ転送部１６の構成］
次に、電圧制御データ転送部１６の具体的な構成について説明する。図３は、電圧制御データ転送部１６の構成を示す回路図である。なお、図３には、制御回路１８の一部の回路も示している。

制御回路１８は、６ビット分のフリップフロップ（Ｆ／Ｆ）２０，２１、１ビット分のフリップフロップ２２、及びバッファ２３，２４を備えている。制御回路１８は、クロックＣＬＫを受ける。このクロックＣＬＫは、例えば、ＮＡＮＤ型フラッシュメモリ１内で生成される。

クロックＣＬＫは、バッファ２３を介して、フリップフロップ２０〜２２のクロック端子に入力されている。フリップフロップ２０の出力端子は、フリップフロップ２１の入力端子に接続されている。フリップフロップ２０は、電圧制御データpre_ＶＣＤ<5:0>を出力する。フリップフロップ２１の出力端子は、電圧制御データ転送部１６に接続されている。フリップフロップ２１は、電圧制御データＶＣＤ<5:0>を出力する。フリップフロップ２２の出力端子は、バッファ２４を介して、電圧制御データ転送部１６に接続されている。フリップフロップ２２は、バッファ２４を介して、転送イネーブル信号ＴＥＮを出力する。フリップフロップ２０〜２２は、これらのリセット端子（図示したフリップフロップの下側の丸）に入力されるリセット信号（図示せず）によってリセットされる。

電圧制御データ転送部１６は、複数個の転送回路１７−１〜１７−（ｎ＋１）、６ビット分のバッファ３０、バッファ３１、及びインバータ回路３２を備えている。バッファ３０は、制御回路１８から電圧制御データＶＣＤ<5:0>を受け、その出力端子は、６ビット幅のデータバス３６に接続されている。

バッファ３１の入力端子には、クロックＣＬＫが入力され、バッファ３１は、クロックＣＬＫＸを出力する。インバータ回路３２の入力端子には、クロックＣＬＫＸが入力され、インバータ回路３２は、クロックＣＬＫＸを反転した反転クロックＣＬＫＢを出力する。

各転送回路１７は、１ビット分のフリップフロップ３３、ＡＮＤ回路３４、１ビット分のバッファ３５、及び６ビット分のラッチ回路ＬＡＴを備えている。１段目のフリップフロップ３３−１の入力端子には、制御回路１８から転送イネーブル信号ＴＥＮが入力されている。フリップフロップ３３−１の出力端子は、バッファ３５−１を介して、２段目のフリップフロップ３３−２の入力端子に接続されている。フリップフロップ３３−１のクロック端子には、クロックＣＬＫＸが入力されている。

フリップフロップ３３−１は、クロックＣＬＫＸの立ち上がりエッジで転送イネーブル信号ＴＥＮを出力し、次のクロックＣＬＫＸの立ち上がりエッジまでそのデータを保持する。そして、フリップフロップ３３−１は、イネーブル信号ＥＮ１を出力する。イネーブル信号ＥＮ１は、バッファ３５−１を介して、フリップフロップ３３−２の入力端子に入力されている。フリップフロップ３３−２は、クロックＣＬＫＸの立ち上がりに同期して、バッファ３５−１の出力を保持し、イネーブル信号ＥＮ２を出力する。フリップフロップ３３−２の後段のフリップフロップ３３−３〜３３−（ｎ＋１）の構成も、フリップフロップ３３−２と同様である。従って、フリップフロップ３３−１〜３３−（ｎ＋１）は、転送イネーブル信号ＴＥＮをシフトするように動作する。フリップフロップ３３−１〜３３−（ｎ＋１）は、これらのリセット端子（図中の丸）に入力されるリセット信号（図示せず）によってリセットされる。

ＡＮＤ回路３４−１の第１の入力端子には、フリップフロップ３３−１からイネーブル信号ＥＮ１が入力され、第２の入力端子には、反転クロックＣＬＫＢが入力されている。ＡＮＤ回路３４−１は、ラッチパルスＬＰ１を出力する。ＡＮＤ回路３４−１の出力端子は、ラッチ回路ＬＡＴ１のクロック端子に接続されている。

ラッチ回路ＬＡＴ１の入力端子は、データバス３６に接続されている。ラッチ回路ＬＡＴ１は、ラッチパルスＬＰ１がハイレベルの期間にデータバス３６のデータをスルー出力し、ラッチパルスＬＰ１がローレベル期間はそのデータを保持する。そして、ラッチ回路ＬＡＴ１は、電圧制御データＶＣＤ１<5:0>を出力する。ラッチ回路ＬＡＴ２〜ＬＡＴｎ＋１の構成も、ラッチ回路ＬＡＴ１と同様である。

図４は、電圧制御データ転送部１６で使用されるラッチ回路ＬＡＴの構成を示す回路図である。ラッチ回路ＬＡＴは、クロックドインバータ回路４０，４１、インバータ回路４２〜４５、及びＮＯＲ回路４６を備えている。

クロックドインバータ回路４０，４１の制御端子には、クロックＣＫ、及びクロックＣＫがインバータ回路４５によって反転された反転クロックＣＫＢが入力されている。クロックドインバータ回路４０は、クロックＣＫがハイレベルの時に動作し、クロックドインバータ回路４１は、反転クロックＣＫＢがハイレベルの時に動作する。ラッチ回路ＬＡＴは、リセット信号ＣＤがローレベルの時にリセット（Ｑ出力＝０）される。ラッチ回路ＬＡＴは、クロックＣＫがハイレベルの期間にＤ入力をＱにスルー出力し、クロックＣＫがローレベルの期間はそのデータを保持する。

図５は、電圧制御データ転送部１６で使用されるフリップフロップＦ／Ｆの構成を示す回路図である。フリップフロップＦ／Ｆは、クロックドインバータ回路５０〜５３、インバータ回路５４〜５７、及びＮＯＲ回路５８，５９を備えている。

クロックドインバータ回路５０〜５３の制御端子には、クロックＣＫ、及びクロックＣＫがインバータ回路５７によって反転された反転クロックＣＫＢが入力されている。クロックドインバータ回路５０，５３は、反転クロックＣＫＢがハイレベルの時に動作し、クロックドインバータ回路５１，５２は、クロックＣＫがハイレベルの時に動作する。フリップフロップＦ／Ｆは、リセット信号ＣＤがローレベルの時にリセット（Ｑ出力＝０）される。フリップフロップＦ／Ｆは、クロックＣＫの立ち上がりエッジでのＤ入力をＱに出力すると共に、このデータを次のクロックＣＫの立ち上がりエッジまで保持する。フリップフロップＦ／Ｆを構成する回路のうち図５の破線で囲んだ部分は、ラッチ回路ＬＡＴに付加された回路である。このように、フリップフロップＦ／Ｆは、ラッチ回路ＬＡＴよりも回路面積が大きい。

［２．動作］
次に、このように構成されたＮＡＮＤ型フラッシュメモリ１の動作について説明する。図６は、ＮＡＮＤ型フラッシュメモリ１の動作を示すタイミングチャートである。

制御回路１８のフリップフロップ２０は、クロックＣＬＫの立ち上がりエッジに同期して、電圧制御データpre_ＶＣＤ<5:0>を出力する。フリップフロップ２１は、クロックＣＬＫの立ち下がりエッジで電圧制御データpre_ＶＣＤ<5:0>を出力し、次のクロックＣＬＫの立ち下がりエッジまでそのデータを保持する。この動作によって、フリップフロップ２１は、電圧制御データＶＣＤ<5:0>を出力する。

電圧制御データＶＣＤ<5:0>は、電圧制御データＶＣＤ１〜ＶＣＤｎ＋１がこの順にシリアルに繋がったデータである。電圧制御データＶＣＤ<5:0>は、バッファ３０を介して、電圧制御データ転送部１６のデータバス３６に送られる。図６の数字１〜（ｎ＋１）はそれぞれ、電圧制御データＶＣＤ１〜ＶＣＤｎ＋１を示している。

制御回路１８のフリップフロップ２２は、バッファ２４を介して、クロックＣＬＫの立ち上がりエッジに同期して、転送イネーブル信号ＴＥＮを出力する。転送イネーブル信号ＴＥＮは、電圧制御データpre_ＶＣＤ<5:0>として最初の有効なデータが出力される直前にハイレベルになる１サイクル幅のパルスからなる。

電圧制御データ転送部１６のフリップフロップ３３−１〜３３−（ｎ＋１）は、クロックＣＬＫと同じ位相のクロックＣＬＫＸに同期して転送イネーブル信号ＴＥＮをシフトする。フリップフロップ３３−１の出力に接続されたバッファ３５−１は、次段のフリップフロップ３３−２に対してホールドタイミングを保証するために挿入されている。他のバッファ３５−２〜３５−（ｎ＋１）についても同様である。

ＡＮＤ回路３４−１〜３４−（ｎ＋１）は、転送イネーブル信号ＴＥＮをシフトして生成されたイネーブル信号ＥＮ１〜ＥＮｎ＋１と、反転クロックＣＬＫＢとのＡＮＤ演算を行うことで、ラッチパルスＬＰ１〜ＬＰｎ＋１を生成する。

ラッチ回路ＬＡＴ１〜ＬＡＴｎ＋１はそれぞれ、ラッチパルスＬＰ１〜ＬＰｎ＋１がハイレベル期間でのデータバス３６の電圧制御データＶＣＤ<5:0>を出力すると共に、このデータを保持する。この結果、図６に示すように、ラッチ回路ＬＡＴ１〜ＬＡＴｎ＋１はそれぞれ、電圧制御データＶＣＤ１〜ＶＣＤｎ＋１を出力すると共に、これらのデータを保持する。なお、ラッチパルスの立ち下がりに対するセットアップタイミングを保証する目的で、制御回路１８とデータバス３６との間にバッファ３０が挿入されている。バッファ３０及び３５は、例えば、所定数のインバータ回路が直列接続されて構成される。

すべてのラッチ回路ＬＡＴ１〜ＬＡＴｎ＋１がそれぞれ電圧制御データＶＣＤ１〜ＶＣＤｎ＋１を保持した時点で電圧制御データ転送ステートが終了する。その後、ＮＡＮＤ型フラッシュメモリ１は、例えば書き込みステートに移る。書き込みステートでは、転送回路１７−１〜１７−（ｎ＋１）からそれぞれ電圧供給回路１３−１〜１３−（ｎ＋１）に送られている電圧制御データＶＣＤ１〜ＶＣＤｎ＋１に基づいて、ワード線に所定の電圧が所定のタイミングで印加され、メモリセルアレイ１０にデータが書き込まれる。

図６の＊１に示すように、反転クロックＣＬＫＢとイネーブル信号ＥＮとをＡＮＤ演算した場合、ラッチパルスＬＰにヒゲがのる可能性があり、このヒゲによってラッチ回路ＬＡＴが期待しないデータ（図６の斜線部分）を取り込む可能性がある。また、図６の＊２のタイミングで、ラッチ回路ＬＡＴが期待しないデータを取り込む可能性がある。

しかしながら、ＮＡＮＤ型フラッシュメモリ１において、ラッチ回路ＬＡＴが保持したデータを使用するタイミングは、電圧制御データの転送がすべて終了し、制御回路１８が書き込みステートに移ってからである。よって、ラッチパルスＬＰの立ち下がりのタイミングで期待したデータをラッチ回路ＬＡＴが保持することができれば、途中で期待しないデータがラッチ回路ＬＡＴに一時的に保持されたとしても、動作上問題はない。この現象は、初段のラッチ回路だけでなく、すべてのラッチ回路において発生する可能性があるが、同様に問題はない。

［３．比較例］
次に、比較例について説明する。図７は、比較例に係る電圧制御データ転送部１６の構成を示す回路図である。なお、図７には、制御回路１８の一部の回路も示している。

制御回路１８は、６ビット分のフリップフロップ６０、１ビット分のフリップフロップ６１、及びバッファ６２を備えている。制御回路１８は、クロックＣＬＫを受ける。このクロックＣＬＫは、バッファ６２を介して、フリップフロップ６０，６１のクロック端子に入力されている。

フリップフロップ６０の出力端子は、電圧制御データ転送部１６に接続されている。フリップフロップ６０は、電圧制御データＶＣＤ<5:0>を出力する。フリップフロップ６１の出力端子は、電圧制御データ転送部１６に接続されている。フリップフロップ６１は、転送イネーブル信号ＴＥＮを出力する。

電圧制御データ転送部１６は、バッファ７０，７１、及び複数個のシフト回路７２−１〜７２−（ｎ＋１）を備えている。シフト回路７２−１は、インバータ回路７３、６ビット分のセレクタ７４、６ビット分のフリップフロップ７５、及び６ビット分のバッファ７６を備えている。

電圧制御データＶＣＤ<5:0>は、セレクタ７４の第１の入力端子に入力されている。転送イネーブル信号ＴＥＮは、バッファ７１及びインバータ回路７３を介して、セレクタ７４の制御端子に接続されている。セレクタ７４の出力端子は、フリップフロップ７５の入力端子に接続されている。フリップフロップ７５は、クロックＣＬＫの立ち上がりエッジに同期して動作し、電圧制御データＶＣＤ１を出力する。フリップフロップ７５の出力端子は、バッファ７６を介して２段目のシフト回路７２−２に接続されている。バッファ７６の出力端子は、セレクタ７４の第２の入力端子に接続されている。バッファ７６は、次段のフリップフロップに対してホールドタイミングを保証するために挿入されている。シフト回路７２−２〜７２−（ｎ＋１）の構成も、シフト回路７２−１と同じである。

図８は、比較例に係る電圧制御データ転送部１６の動作を示すタイミングチャートである。シフト回路７２−１〜７２−（ｎ＋１）は、転送イネーブル信号ＴＥＮがハイレベルの期間に電圧制御データＶＣＤ<5:0>を順にシフトする。そして、シフト回路７２−１〜７２−（ｎ＋１）は、転送イネーブル信号ＴＥＮがローレベルの場合に、データを保持する。

比較例に係る電圧制御データ転送部は、フリップフロップを用いたデータシフト回路であり、比較例に係る電圧制御データ転送部を用いてＮＡＮＤ型フラッシュメモリを構成した場合、例えばｎ＝３４とした場合、計３５段のシフト回路が必要である。電圧制御データが６ビットとした場合、フリップフロップの個数は２１０個、シフトデータのホールドタイムを保証するためのバッファが同じく２１０個、転送終了後にデータ保持を目的とするセレクタ（ＡＮＤ−ＯＲ回路）が２１０個必要となる。２１０個のフリップフロップはメモリチップ内の制御用ロジックとしては面積が大きく、縮小検討が必要である。

［４．効果］
以上詳述したように本実施形態では、ＮＡＮＤ型フラッシュメモリ１は、複数のワード線ＷＬに電圧を供給する複数の電圧供給回路１３を備え、さらに、複数の電圧供給回路１３の電圧選択動作を制御する複数の電圧制御データＶＣＤを、複数の電圧供給回路１３に転送する電圧制御データ転送部１６を備えている。電圧制御データ転送部１６は、制御回路１８から送られる複数の電圧制御データＶＣＤをそれぞれ保持及び出力する複数の転送回路１７を備えている。そして、複数の転送回路１７は、制御回路１８から送られる転送イネーブル信号をシフトすると共に、このシフトされた転送イネーブル信号に基づいて複数の電圧制御データＶＣＤのうち対応する１つラッチ回路を用いて保持するようにしている。

従って本実施形態によれば、制御回路１８から電圧制御データ転送部１６へ複数の電圧制御データをシリアルに転送することができる。例えば、制御回路１８から電圧制御データ転送部１６へ複数の電圧制御データをパラレルに転送する場合、多くの配線が必要となるため、配線面積が増大してしまう。しかし、本実施形態では、配線数を削減できるため、配線面積を縮小することができる。

また、複数の電圧制御データＶＣＤを転送する電圧制御データ転送部１６の面積を削減することができる。これにより、ＮＡＮＤ型フラッシュメモリ１の面積を削減することができる。具体的には、図４及び図５から理解できるように、ラッチ回路の面積は、フリップフロップに比べて概略半分である。このため、ラッチ回路を用いて電圧制御データ転送部１６を構成した場合、チップ面積の削減効果は大きい。

また、電圧制御データＶＣＤを保持する回路をフリップフロップからラッチ回路に代えたことで、フリップフロップを用いた場合に必要であった周辺回路も削減できる。これにより、ＮＡＮＤ型フラッシュメモリ１の面積をより削減することができる。

本実施形態では、例えばｎ＝３４とした場合、比較例と比べると、２１０個のフリップフロップをラッチ回路で構成することが可能となる。また、２１０個のホールドタイムを保証するためのバッファと、２１０個のセレクタ（ＡＮＤ−ＯＲ回路）が削除できる。一方、比較例に比べて追加が必要な回路は、シフト用のフリップフロップが段数分、ホールドタイムを保証するためのバッファが段数分、及びＡＮＤ回路が段数分であるが、上記削減効果に比べれば、これらの追加は微小な増加と言える。

また、ワード線の本数が増加するにつれて、本実施形態の面積削減効果はより大きくなる。同様に、ワード線に印加する電圧の種類が多くなると、電圧制御データＶＣＤ<5:0>のビット幅も多くなるが、このような場合でも、本実施形態の電圧制御データ転送部を用いることで、配線面積の削減が可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＢＬＫ…ブロック、ＣＵ…メモリセルユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＧＤ，ＳＧＳ…選択ゲート線、ＣＥＬＳＲＣ…ソース線、ＷＬ…ワード線、ＢＬ…ビット線、ＬＡＴ…ラッチ回路、１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…ブロックデコーダ、１２…電圧発生回路、１３…電圧供給回路、１４…デコーダ、１５…電圧選択回路、１６…電圧制御データ転送部、１７…転送回路、１８…制御回路、２０〜２２，３３…フリップフロップ、２３，２４，３０，３１，３５…バッファ、３２…インバータ回路、３４…ＡＮＤ回路、３６…データバス、４０，４１，５０〜５３…クロックドインバータ回路、４２〜４５，５４〜５７…インバータ回路、４６，５８，５９…ＮＯＲ回路、６０，６１，７５…フリップフロップ、６２，７０，７１，７６…バッファ、７２…シフト回路、７３…インバータ回路、７４…セレクタ。

Claims (5)

1. 複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイに接続された複数のワード線と、
   前記メモリセルアレイの動作に必要な複数の電圧を発生する発生回路と、
   前記複数のワード線にそれぞれ接続され、かつ前記複数の電圧のうちワード線に印加する電圧を選択する複数の選択回路と、
   電圧を選択するための複数の制御データをそれぞれ前記複数の選択回路に転送する転送部と、
   を具備し、
   前記転送部は、イネーブル信号を順にシフトする複数の転送回路を含み、
   前記複数の転送回路は、前記シフトされたイネーブル信号に基づいて前記複数の制御データをそれぞれ保持する複数のラッチ回路を含むことを特徴とする半導体記憶装置。
2. 前記複数の転送回路の各々は、前記シフトされたイネーブル信号を保持するフリップフロップを含むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記複数の転送回路の各々は、前記フリップフロップの出力に接続されたバッファを含むことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記複数の転送回路の各々は、前記シフトされたイネーブル信号とクロックとのＡＮＤ演算を行い、ラッチパルスを出力するＡＮＤ回路を含み、
   前記複数のラッチ回路の各々は、前記ラッチパルスに基づいて動作することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記イネーブル信号、及びシリアル出力される前記複数の制御データを前記転送部に送る制御回路をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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