JP4979344B2 - 信号検知回路 - Google Patents

Description

この発明は、信号検知回路に関し、特に、微小振幅の差動信号を検知する信号検知回路に関する。

データ通信分野においては、高速で信号が伝送される。伝送信号としては、高速かつ低消費電流のために、小振幅の差動信号が用いられる。差動信号は、１対の相補的な信号で構成され、基準電位を中心として、一方がハイレベル、他方がローレベルに設定される。１つの信号を転送する場合に比べて信号振幅を２倍にすることができ、高速デジタル通信の伝送信号として通常利用される。

データ伝送時、送信側と受信側でデータの同期を取る必要がある。この同期確立のために、クロック信号が用いられる。クロック信号の伝送方式としては、送信側から受信側へ、データと別の信号線を用いて同期様のクロック信号を転送する方式がある。また、これに代えて、送信データ列にクロック信号を埋込んで受信側へ送信するクロック埋込み方式がある。８b／１０b方式等のクロック埋込み方式の場合、受信側において受信データ列からクロック信号を抽出してクロック信号を再生する。このようなくロック埋込み方式の場合、データ転送中であるかそうでないかの判別のために、データ非転送時には、所定のパターンのデータが繰返し転送される。たとえばフレーム同期方式などにおいては、デジタル信号を送受信しない場合においては、所定のフラグパターンを繰返し送受信する。

また、差動信号をデータとしてシリアルに伝送する８ｂ／１０ｂ方式などにおいては、データ伝送路が正常状態であっても、送受信を行なわない状態では、デジタル信号線対は、中間電圧レベルの基準電圧レベルに維持される。伝送路の相補信号線の電位が基準電位から異なるときに、送信が行なわれたと受信側において判定して、送信データの入力（受信）が行なわれる。

このような伝送路を利用するデータ通信方式においては、送信側が未接続状態、伝送線が断線状態、また送信側における故障などにより、通信状態が正常でないことを検知する必要がある。このような伝送路の状態の検知のために、受信側に入力された信号の振幅が所定時間以上規定値以下であるか測定する信号検知回路が利用される。

また、信号線が、無信号伝送時に基準電圧レベルに維持され、データ伝送時に、信号線の電位が変化する伝送方式においては、データの同期確立のために、無信号状態と信号送信状態とを識別する必要がある。

このような伝送路の状態を検知する信号検知回路の一例が、特許文献１（特開２０００−８３０６９号公報）に示されている。この特許文献１に示される構成においては、差動信号を伝送する信号線（相補信号線の対）と内部信号検知ノードの間に、交差結合されるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が設けられる。すなわち、一方のＭＯＳトランジスタのゲートおよびソースが相補信号線を構成する第１および第２の信号線に接続され、他方のＭＯＳトランジスタが、ゲートおよびソースが大２および第１の信号線にそれぞれ接続される。この信号検知ノードは、無信号時、たとえば電源電圧レベルのハイ側電源電圧Ｖｈレベルにプリチャージされる。

相補信号線対は、ともに、無信号状態時においては、ハイ側電源電圧Ｖｈと、ロー側電源電圧Ｖｌの間の中間電圧（Ｖｈ＋Ｖｌ）／２の電圧レベルに維持される。従って、無信号状態においては、これらの交差結合されるＭＯＳトランジスタは、ソースおよびゲートが同一電位となり、オフ状態を維持し、この交差結合されるＭＯＳトランジスタには電流は流れない。信号伝送時、差動信号を伝送する第１および第２の信号線に電圧差が生じる。応じて、交差結合されるＭＯＳトランジスタの一方を介して電流が流れ、信号検知ノードの電位が変化する。この信号検知ノードの電圧変化または電流が流れるのを検知して、信号受信状態を検知し、入力回路を駆動する。

この特許文献１に示される構成においては、送信側は、クロック信号の半周期ごとにデータ送信および出力ハイインピーダンス状態となる。したがって、１クロックサイクルにおいて半サイクルだけ相補信号線対が送信データに応じて駆動される。受信側においては、この交差結合されるＭＯＳトランジスタを用いて相補信号線の電圧差を検知することにより、信号受信検知信号を生成する。入力回路は、この信号受信検知信号に同期して活性化されて、受信信号を取込む。また、これに代えて、信号受信期間中、内部に設けられるクロック発生回路を発生し、受信データの先頭から、この内部のクロック発生器からの内部クロック信号に同期して受信データ列を取込む。

この特許文献１の信号検知回路を利用すれば、差動信号を伝送する信号線が無信号状態にあるかを識別することが可能となる。
特開２０００−８３０６９号公報

高速でかつ低消費電力でデジタル信号を送受信する場合、伝送信号の振幅はできるだけ小さくするのが望ましい。この微小振幅の差動信号を検知する場合、特許文献１に示される構成を利用する場合には、交差結合される差動ＭＯＳトランジスタのそれぞれのしきい値電圧をできるだけ小さくする必要がある。したがって、この受信検知用のＭＯＳトランジスタのしきい値電圧を、他の回路のＭＯＳトランジスタのしきい値電圧と異ならせる必要があり、製造工程が増加し、応じてコストが増大するという問題が生じる。

また、この差動信号を伝達する相補信号線対の第１および第２の信号線は、それぞれ交差結合される第１および第２のＭＯＳトランジスタのソースノードに結合される。第１および第２の信号線は、また、これらの第２および第１のＭＯＳトランジスタのゲートに接続される。したがって、信号伝送時、第１の信号線がハイレベルで、第２の信号線がローレベルの場合、第２のＭＯＳトランジスタが導通して、第２の信号線へ電流を流す。この第２のＭＯＳトランジスタからの電流は、微小振幅の差動信号の振幅を小さくする方向に機能し、正確に、受信信号を検知することができなくなる可能性がある。特に、データ受信時、信号検知ＭＯＳトランジスタにより、第１および第２の信号線がともにハイ側へ駆動される場合、後に、たとえば第１および第２の信号線を短絡により、その電位をイコライズしても、基準電圧が、元の中間電圧（Ｖｈ＋Ｖｌ）／２に復帰せず、これよりも高いハイ側電源電圧Ｖｈ方向にずれる。このような状態となると、以後、受信信号を正確に検知することができなくなる問題が生じる。

また、特許文献１に示される構成においては、この交差結合されるＭＯＳトランジスタの各々のしきい値電圧により、この検知可能な差動信号の振幅が規定される。この場合、検知可能な信号振幅は固定される。したがって、たとえばインターフェイス規格が異なり、信号振幅が異なる場合においては、新たに信号検知回路を作製し直す必要がある。

また、無信号状態により、送信／受信のデータ伝送路の異常を検出する場合、この異常検知の判定基準を、その使用環境に応じて柔軟に設定するのが困難である。特許文献１においては、信号伝送路の電圧レベルの検出により伝送データの同期を確立する構成については検討しているものの、信号線の異常を検出する構成については何ら考慮していない。

それゆえに、この発明の目的は、微小振幅の差動信号の有無を正確に検知することのできる信号検知回路を提供することである。

この発明の他の目的は、無信号状態の判別時の判定基準を柔軟に設定するとともに、正確に、無信号状態を検知することのできる信号検知回路を提供することである。

この発明に係る信号検知回路は、要約すれば、差動信号を高インピーダンスで受け、この差動信号の差分値に対応する信号と電圧レベルの異なる差動基準電圧の差分値に対応する信号とに基づいて、差動信号振幅が、無信号状態と異なる状態にあるかを判定する。

この発明の１つの形態においては、この信号検知回路は、相補入力信号を高インピーダンスで受ける入力回路と、電圧レベルの異なる第１および第２の参照電圧の差分値に対応する信号を生成する参照回路と、これらの入力回路および参照回路の出力信号を比較する内部入力信号生成回路を備える。入力回路は、この相補入力信号の差分値に対応する信号を生成する。内部入力信号生成回路は、これらの入力回路および参照回路の出力信号を比較し、この比較結果に従って相補入力信号の論理レベルを示す信号を生成する。

本発明の別の形態においては、信号検知回路は、相補入力信号と相補参照電圧に従って相補出力信号を生成する入力回路と、この入力回路の出力信号に従って内部信号を生成する内部信号生成回路を備える。入力回路は、相補入力信号をゲートに受ける第１のトランジスタ対と相補参照電圧をゲートに受ける第２のトランジスタ対とを含み、これらのトランジスタ対それぞれを流れる電流を差動的に増幅して相補出力信号を生成する。内部信号生成回路は、この入力回路の相補出力信号を比較し、この比較結果に応じて相補入力信号の論理レベルを示す信号を生成する。

好ましくは、この参照電圧の差分値は、調整可能とされる。また、これに代えて、好ましくは、入力回路および増幅回路の出力信号振幅は変更可能とされる。

差動信号をハイインピーダンスで受けており、この相補信号線対に電流が流れる経路は存在しない。したがって、この差動信号を伝達する相補信号線対の中心電位が、ともにハイ側電源電圧レベルに向かって上昇するのが抑制できる。これにより、正確に、受信信号の存在を検知することができる。

また、トランジスタ対を利用して、この参照電圧との比較に基づいており、差動信号振幅が小さい場合でも、正確に検出を行なうことができ、またトランジスタ対のしきい値電圧を、小さくすることは要求されず、製造工程が増加するのを抑制することができる。

また、参照電圧差またはこの入力信号生成回路への入力信号振幅を可変とすることにより、受信信号の振幅判定基準値を変更することもでき、微小振幅デジタル信号を確実に検出することが可能となる。

［実施の形態１］
図１は、この発明の実施の形態１に従う信号検知回路の全体の構成を概略的に示す図である。図１において、信号検知回路は、相補信号線１ｔおよび１ｂ上を伝達される差動信号Ｄｒｔ，Ｄｒｂの差分値と基準電圧Ｒｅｆ１およびＲｅｆ２の差分値とに従って、これらの差分値の大小を示す信号２０および２１を生成する入力回路と、入力回路の出力相補信号２０および２１に従って、差動信号Ｄｒｔ，Ｄｒｂの論理レベルを示す信号４０を生成する内部信号生成回路４を含む。

差動信号Ｄｒｔ，Ｄｒｂは、信号伝送時、基準電圧（コモンレベル）を中心としてハイ側およびロー側にほぼ同一振幅ΔＶ変化する相補信号で構成される。従って、差動信号Ｄｒｔ，Ｄｒｂの振幅は、２・ΔＶで与えられる。以下の説明において、信号ＤｒｔおよびＤｒｂを個々に示すときには、相補信号と称す。

入力回路２は、入力端ＰＩおよびＮＩを介して与えられる差動信号ＤｒｔおよびＤｒｂを差動的に増幅するプリアンプＰＡ１と、基準電圧Ｒｅｆ１およびＲｅｆ２を差動的に増幅するプリアンプＰＡ２と、プリアンプＰＡ１の相補出力信号１０および１１とプリアンプＰＡ２の相補信号１２および１３をそれぞれ加算（全波整流）して相補信号２０および２１を生成する全波整流回路ＡＷＲを含む。

基準電圧Ｒｅｆ１およびＲｅｆ２は、可変基準電圧発生回路ＶＲＧから生成される。この基準電圧Ｒｅｆ１およびＲｅｆ２の電圧レベルを可変とすることにより、差動信号の振幅が変化する場合にも適応して、正確に差動信号が伝送されているかを識別する。

基準電圧発生回路ＶＲＧからの基準電圧Ｒｅｆ１およびＲｅｆ２の差分値は、相補信号ＤｒｔおよびＤｒｂの差分値（差動信号の振幅）の検出しきい値を規定する。この基準電圧Ｒｅｆ１およびＲｅｆ２の差分値（Ｒｅｆ２−Ｒｅｆ１）と差動信号の振幅（Ｄｒｔ−Ｄｒｂ）は、有意の信号（データ信号）の伝送時には、次式の関係を満たす：
（Ｒｅｆ２−Ｒｅｆ１）＜｜Ｄｒｔ−Ｄｒｂ｜）。

上式が満たされていないときには、有意の信号が転送されておらず、入力端ＰＩおよびＮＩにそれぞれ結合される相補信号線１ｔおよび１ｒは、無信号状態であると判定する。

プリアンプＰＡ１は、その内部構成は後に詳細に説明するが、高入力インピーダンスを有し、入力端（パッド）ＰＩおよびＮＩに伝達される信号ＤｒｔおよびＤｒｂの電圧レベルに影響は及ぼさない。具体的に、プリアンプＰＡ１は、差動信号Ｄｒｔ，ＤｒｂをＭＯＳトランジスタのゲートに受ける。プリアンプＰＡ２は、プリアンプＰＡ１と同様の構成を有する。プリアンプＰＡ１およびＰＡ２を利用することにより、中心値（コモンレベル）が同じ差動電圧を生成する。

全波整流回路ＡＷＲは、比較参照電圧としてプリアンプＰＡ１及びＰＡ２の出力信号１０−１３を受けて、プリアンプＰＡ１の相補出力信号１０および１１の加算値に対応する信号とプリアンプＰＡ２の相補出力信号１２および１３の加算値とに対応する信号２１を生成する。この全波整流回路ＡＷＲは、その構成は後に詳細に説明するが、電流加算／電圧変換機能を備え、その出力信号２０および２１には、差動信号の振幅情報および基準電圧差分値情報を保存する。この全波整流回路ＡＷＲは、プリアンプＰＡ１およびＰＡ２の出力信号１０、１１および１２、１３の出力信号をＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲートに受けるすなわち高入力インピーダンスで受けて、各電流加算を行なう。従って、プリアンプＰＡ１およびＰＡ２の出力信号の電圧レベルに従って電流加算を行なって、その結果を電圧信号に変換する構成を、比較的簡易な回路構成を利用して、容易に実現することができる。

内部信号生成回路４は、全波整流回路ＡＷＲからの加算出力信号２０および２１の大小を比較する電圧比較器ＣＭＰと、電圧比較器ＣＭＰの出力信号を３０に従って、所定の振幅を有する差動信号Ｄｒｔ，Ｄｒｂが与えられたかを検出するタイマＴＭＲを含む。

電圧比較器ＣＭＰは、全波整流回路ＡＲＷの出力信号２０および２１の大小を比較する回路構成であればよい。タイマＴＭＲは、所定時間内に、電圧比較器ＣＭＰの出力信号３０が、所定時間以上Ｈレベルとなるかを判定し、その判定結果に応じて出力信号４０の論理レベルを設定する。具体的には、タイマＴＭＲは、電圧比較器ＣＭＰの出力信号３０が、所定時間以上Ｌレベル（論理ローレベル）にあれば、その出力信号４０をＨレベルに設定し、この電圧比較器ＣＭＰの出力信号３０が、Ｌレベル期間が所定時間未満のときには、その出力信号４０を、Ｈレベル（論理ハイレベル）に設定する。全波整流回路ＡＷＲの出力信号２０および２１は、それぞれ差動信号Ｄｒｔ，Ｄｒｂの振幅情報および基準電圧Ｒｅｆ１，Ｒｅｆ２の差分値情報を含んでいる。従って、電圧比較器ＣＭＰでこれらの信号２０および２１を比較することにより、入力差動信号Ｄｒｔ，Ｄｒｂの振幅が、基準電圧Ｒｅｆ１，Ｒｅｆ２の差分値により規定される値より大きいかを識別することできる。

以上から、電圧比較器ＣＭＰの出力信号をタイマＴＭＲでモニタすることにより、所定の振幅以上の有意の差動信号が伝送されていない状態が、所定時間以上継続しているかを判定することができる。これにより、無信号状態が所定時間以上継続しているかを識別することができ、伝送路の異常検出を行なうことができる。

また、電圧比較器の出力信号３０を利用することにより、有意の差動信号の伝送タイミング（振幅変化タイミング）を検出することが可能となる。応じて、この電圧比較器ＣＭＰの出力信号３０を用いて、伝送信号に対する同期を確立することが可能となる。以下、具体的構成について説明する。

図２は、図１に示す基準電圧発生回路ＶＲＧの構成を概略的に示す図である。図２において、基準電圧発生回路ＶＲＧは、ハイ側電源ノードとロー側電源ノードの間に直列に接続される抵抗素子Ｚ１−Ｚ３を含む。ノードＮＤ１から、基準電圧Ｒｅｆ２が出力され、ノードＮＤ２に基準電圧Ｒｅｆ１が生成される。これらの抵抗素子Ｚ１−Ｚ３は、抵抗値が変更可能である。すなわち、抵抗値設定回路ＲＳＫにより、これらの抵抗素子Ｚ１−Ｚ３の抵抗値を設定することができる。

（可変）基準電圧発生回路ＶＲＧの構成としては、たとえば、以下の構成を利用することができる。すなわち、可変抵抗素子Ｚ１−Ｚ３それぞれを、複数の直列に接続される単位抵抗素子で構成し、これらの単位抵抗素子と並列にスイッチングトランジスタを設ける。これらのスイッチングトランジスタを、抵抗値設定回路ＲＳＫの出力信号に従って選択的に導通／遮断状態に設定する。これにより、可変抵抗素子Ｚ１−Ｚ３の抵抗値を所望の値に設定することができる。抵抗値設定回路ＲＳＫは、レジスタ回路で構成して、その記憶値がたとえばシステムコントローラにより設定可能とされてもよく、また、ヒューズプログラム回路のように、ヒューズ素子の選択的溶断によりスイッチングトランジスタ制御信号が固定的に生成される構成とされてもよい。レジスタ回路の記憶値を利用する場合、システム実装後において、動作環境に応じて最適値に基準電圧Ｒｅｆ１およびＲｅｆ２の電圧レベルを設定することができる。

また、スイッチングトランジスタに代えて、各単位抵抗素子と並列にヒューズ素子を接続し、これらのヒューズ素子を選択的に溶断／非溶断状態に設定することにより、各抵抗素子Ｚ１−Ｚ３の抵抗値が設定されてもよい。このヒューズ素子のプログラムを利用する場合には、各製造工程での素子の特性のバラツキを補正して、所望の電圧レベルの基準電圧を生成することができる。

また、抵抗素子Ｚ１−Ｚ３の抵抗値を変更することにより、基準電圧Ｒｅｆ１およびＲｅｆ２の差分値（Ｒｅｆ２−Ｒｅｆ１）の大きさを適宜変更することができる。この基準電圧の差分値（Ｒｅｆ２−Ｒｅｆ１）は、差動信号Ｄｒｔ，Ｄｒｂの振幅の判定基準値であり、信号状態識別時の判定基準値を、所望の値に設定することができる。

図３は、図１に示すプリアンプＰＡ１およびＰＡ２の構成の一例を示す図である。図３においては、これらのプリアンプＰＡ１およびＰＡ２は同一構成を有するため、プリアンプＰＡ１の構成を代表的に示す。

図３において、プリアンプＰＡ１は、バイアス電圧Ｖｂｉａｓに従ってハイ側電源ノードからノードＮＤ３およびＮＤ４へそれぞれ定電流を供給するＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、ノードＮＤ３およびＮＤ４の間に接続される抵抗素子ＲＺ４を含む。この抵抗素子ＲＺ４は、比較的小さな抵抗値を有し、無信号状態時、ノードＮＤ３およびＮＤ４を同電位に維持する。差動動作時には、この抵抗素子ＲＺ４は、電流帰還路を形成して、出力信号を、入力差動信号の振幅値に応じてほぼ直線的に変化させる。

プリアンプＰＡ１は、さらに、入力端ＮＩ上の信号電圧レベルに応じてノードＮＤ３から電流を放電するＰチャネルＭＯＳトランジスタＰＱ３と、入力端ＰＩ上の信号電圧に応じて、ノードＮＤ４から電流を放電するＰチャネルＭＯＳトランジスタＰＱ４と、ＭＯＳトランジスタＰＱ３からの放電電流を電圧に変換する抵抗素子ＲＺ５と、ＭＯＳトランジスタＰＱ４からの放電電流を電圧に変換する抵抗素子ＲＺ６とを含む。

ノードＮＤ５に、出力信号１１が生成され、ノードＮＤ６に出力信号１０が生成される。基準電圧を用いるプリアンプＰＡ２の場合、図３において括弧内に示すように、ＭＯＳトランジスタＰＱ３およびＰＱ４は、それぞれ、ゲートが、入力端ＮＩおよびＰＩに代えて、それぞれ基準電圧Ｒｅｆ２およびＲｅｆ１を受けるように結合される。また、出力信号１２および１３は、それぞれノードＮＤ６およびＮＤ５に生成される。

次に、この図３に示すプリアンプＰＡ１の動作について、簡単に説明する。ＭＯＳトランジスタＰＱ１およびＰＱ２は、サイズ（チャネル幅Ｗとチャネル長Ｌの比、Ｗ／Ｌ）が同じであり、バイアス電圧Ｖｂｉａｓに規定される同じ大きさの電流を供給する。また、ＭＯＳトランジスタＰＱ３およびＰＱ４は、サイズが同じである。

無信号状態時においては、入力端ＮＩおよびＰＩは、ハイ側電圧Ｖｈおよびロー側電圧Ｖｌの中間電圧（Ｖｈ＋Ｖｌ）／２のレベルに維持される。この状態においては、ＭＯＳトランジスタＰＱ１およびＰＱ２は、バイアス電圧Ｖｂｉａｓをゲートに受けて、所定の大きさの電流を常時供給する。ＭＯＳトランジスタＰＱ３およびＰＱ４は、その電流駆動力は同じであり、ＭＯＳトランジスタＰＱ３およびＰＱ４から、同じ大きさの電流が、それぞれ抵抗素子ＲＺ５およびＲＺ６へ供給される。これらの抵抗素子Ｚ５およびＺ６は、その抵抗値が同じである。したがって、この場合、出力信号１０および１１の電圧レベルは同じである。

データ伝送が行なわれると、ある大きさの振幅を有する差動信号が与えられ、入力端ＮＩおよびＰＩの電圧レベルに差が生じる。今、入力端ＰＩの電圧レベルが、入力端ＮＩの電圧レベルよりも高い状態を考える。この場合、ＭＯＳトランジスタＰＱ３の電流駆動力が、無信号時よりも大きくなり、ＭＯＳトランジスタＰＱ４の電流駆動力が、無信号時よりも小さくなる。したがって、ＭＯＳトランジスタＰＱ４は、ＭＯＳトランジスタＰＱ２から供給される電流をすべて放電できず、ノードＮＤ４の電圧レベルが上昇する。一方、ＭＯＳトランジスタＰＱ３は、駆動電流量が増大し、そノードＮＤ３の電圧レベルが低下し始める。

抵抗素子ＲＺ４は、ノードＮＤ３およびＮＤ４に生じた電圧差により、ノードＮＤ４からノードＮＤ３へ電流を供給し、このノードＮＤ４の電圧低下を抑制する。応じて、ＭＯＳトランジスタＰＱ３は、そのゲート−ソース間電圧が入力端ＮＩの信号に応じて設定され、電流駆動力が、入力端ＮＩの信号により設定される。一方、ノードＮＤ４の電圧上昇により、抵抗素子ＲＺ４が電流をノードＮＤ３へ供給し、ノードＮＤ４の電圧上昇を抑制する。従って、ＭＯＳトランジスタＰＱ４において、ノードＮＤ４の電圧上昇によりゲート電圧の上昇が相殺される状態を防止することができ、ゲート電圧（入力端ＰＩの信号電圧）に応じた電圧を抵抗素子ＲＺ６へ供給することができる。

すなわち、等価的に、ＭＯＳトランジスタＰＱ４の駆動電流量の低下分が、ＭＯＳトランジスタＰＱ３へ供給され、ＭＯＳトランジスタＰＱ３の駆動電流量が増大する。

応じて、抵抗素子ＲＺ５の電圧レベルは、抵抗素子ＲＺ６の電圧レベルよりも高くなる。すなわち、出力信号１０の電圧レベルが、出力信号１１の電圧レベルよりも低くなる。この抵抗素子ＲＺ４の電流帰還により、プリアンプＰＡ１の出力信号を、ほぼ直線的に入力差動信号の振幅に応じて変化させることができ、また、力信号１０および１１の電圧レベルを、無信号状態の中間値から相補的に変化させることができる。

これらの出力信号１０および１１の電圧レベルは、入力端ＰＩおよびＮＩの相補信号において電圧差が生じると、その電圧差に応じて変化する。これにより、入力端ＰＩおよびＮＩの差動信号の振幅を反転増幅した信号を、プリアンプＰＡ１から出力することができる。

プリアンプＰＡ２の場合には、基準電圧Ｒｅｆ２およびＲｅｆ１の差分値に応じて、出力信号１２および１３の電圧レベルが、設定される。実際の動作時には、基準電圧Ｒｅｆ１およびＲｅｆ２の電圧レベルは一定に維持される。したがって、プリアンプＰＡ２の出力信号１２および１３の電圧レベルも一定に維持され、その差分値も一定に維持される。この一定の差分値が、入力差動信号の振幅判定基準として利用される。

また、同じ構成および特性のプリアンプＰＡ１およびＰＡ２を利用することにより、基準電圧Ｒｅｆ２およびＲｅｆ１の中間電圧レベルが、差動信号のコモンレベル（中間値）と異なる場合でも、その差分値に応じた信号を生成することができる。したがって、基準電圧Ｒｅｆ１およびＲｅｆ２としては、この差動信号ＤｒｔおよびＤｒｂの中間電圧レベルと独立に、その電圧レベルを設定することが可能である。

また、プリアンプＰＡ１においては、入力端ＰＩおよびＮＩは、ＭＯＳトランジスタＰＱ４およびＰＱ３のゲートに接続されている。これらのＭＯＳトランジスタＰＱ３およびＰＱ４のゲートは、入力ハイインピーダンス状態であり、プリアンプＰＡ１の増幅動作は、入力端ＮＩおよびＰＩの信号振幅に何ら悪影響は及ぼさない。したがって、正確に、入力端ＮＩおよびＰＩの信号電圧レベルの差分に応じた信号を生成することができる。また、入力端ＰＩおよびＮＩも、信号伝送時に正確に中間値（コモンレベル）に設定することができ、正確に信号／データの伝送タイミングを検出することが可能となる。

また、抵抗素子ＲＺ４を利用することにより、入力差動信号を正確に差動増幅することができる。また、ＭＯＳトランジスタＰＱ３およびＰＱ４は、ノードＮＤ３およびＮＤ４は、ハイ側電源電圧レベルに維持されており、ゲート−ソース間電圧が、十分に維持される。無信号状態時、ノードＮＤ３およびＮＤ４の電圧レベルは十分高い電圧レベルであり、この入力端ＮＩおよびＰＩの電圧変化に応じて高速に応答して電流変化を生じさせることができ、そのしきい値電圧の絶対値を小さくすることは要求されない。従って、他の回路素子のＰチャネルＭＯＳトランジスタと同一製造工程でプリアンプを製造することが可能となり、製造工程が複雑となるのを防止することができる。

図４は、図１に示す全波整流回路ＡＷＲの構成の一例を示す図である。図４において全波電流回路ＡＷＲは、ノードＮＤ７とロー側電源ノードの間に接続されるＭＯＳトランジスタＮＱ１およびＮＱ２と、ノードＮＤ８とロー側電源ノードの間に並列に接続されるＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４を含む。ＭＯＳトランジスタＮＱ１およびＮＱ２は、それぞれ、ゲートに、図１に示すプリアンプＰＡ１の出力信号１０および１１を受ける。ＭＯＳトランジスタＮＱ３およびＮＱ４は、それぞれ、ゲートに、図１に示すプリアンプＰＡ２の出力信号１２および１３を受ける。

全波整流回路ＡＷＲは、さらに、ハイ側電源ノードとノードＮＤ７の間に接続される抵抗素子ＲＺ７と、ノードＮＤ８とハイ側電源ノードの間に接続される抵抗素子ＲＺ８を含む。ノードＮＤ７およびＮＤ８から、出力信号２０および２１が生成される。ハイ側電源ノードには、電源電圧ＶＤＤが供給される。ロー側電源ノードには、図３に示すプリアンプと同様、接地電圧ＶＳＳが与えられる。

この図４に示す全波整流回路ＡＷＲの構成の場合、ＭＯＳトランジスタＮＱ１およびＮＱ２が、プリアンプＰＡ１の出力信号１０および１１の電圧レベルに応じた電流をロー側電源ノードへ放電する。ＭＯＳトランジスタＮＱ３およびＮＱ４も、同様、プリアンプＰＡ２の出力信号１２および１３の電圧レベルに応じた電流を、ノードＮＤ８からロー側電源ノードへ放電する。したがって、これらのノードＮＤ７およびＮＤ８には、プリアンプＰＡ１の相補出力信号１０および１１の加算値に応じた電流が流れ、また、ノードＮＤ８には、プリアンプＰＡ２の相補出力信号１２および１３の加算値に応じた電流が流れる。これにより、入力差動信号の電圧加算値と基準電圧の加算値の大小に応じた信号を生成することができる。以下に説明するように、これらの加算値に応じた電流は、入力差動信号の振幅情報および基準電圧の差分値情報を含んでいる。以下、全波整流回路ＡＷＲの動作について具体的に説明する。

図５は、全波整流回路ＡＷＲにおけるＭＯＳトランジスタＮＱ１およびＮＱ２のゲート電圧−ドレイン電流特性を示す図である。図５において、ＭＯＳトランジスタＮＱ１およびＮＱ２は、ゲートに信号１０および１１の電圧Ｖ（１０）およびＶ（１１）を受け、それぞれドレイン電流Ｉ（１０）およびＩ（１１）を駆動する。

これらの電圧Ｖ（１０）およびＶ（１１）の中間値（コモンレベル）Ｖｃｏｍ１は、信号受信時において｛Ｖ（１０）＋Ｖ（１１）｝／２の電圧レベルに設定される。電圧Ｖ（１０）およびＶ（１１）は、それぞれ、コモンレベルＶｃｏｍ１に対して電圧差ΔＶ１を有する。

なお、図５において、電圧Ｖｔｎは、ＭＯＳトランジスタＮＱ１およびＮＱ２のしきい値電圧を示す。これらのＭＯＳトランジスタＮＱ１およびＮＱ２のドレイン電流は、ゲート電圧に応じた自乗特性を有する。

図６は、図５に示す全波整流回路ＡＲＷのＭＯＳトランジスタＮＱ３およびＮＱ４のゲート電圧−ドレイン電流特性を示す図である。この図６において、ＭＯＳトランジスタＮＱ３およびＮＱ４は、ゲートに信号１２および１３の電圧Ｖ（１２）およびＶ（１３）を受け、それぞれ電流Ｉ（１２）およびＩ（１３）を駆動する。この電圧Ｖ（１２）およびＶ（１３）の中心値Ｖｃｏｍ２は、電圧｛Ｖ（１２）＋Ｖ（１３）｝／２で与えられる。電圧Ｖｔｎは、これらのＭＯＳトランジスタＮＱ３およびＮＱ４のしきい値電圧である。ＭＯＳトランジスタＮＱ１−ＮＱ４のサイズ（チャネル幅とチャネル長の比）は等しくされ、また、しきい値電圧Ｖｔｎも等しくされる。

今、中間電圧Ｖｃｏｍ１およびＶｃｏｍ２が等しい状態を仮定する。信号受信時においては、Ｖ（１１）−Ｖ（１０）＞Ｖ（１３）−Ｖ（１２）の関係が満たされる。この状態においては、ＭＯＳトランジスタのドレイン電流の自乗特性から次式が求められる。

したがって、ＶＤＤ−Ｖ（２０）＝Ｒ・Ｉ（２０）
＞ＶＤＤ−Ｖ（２１）＝Ｒ・Ｉ（２１）
上式において記号＾は、自乗を示す。また、Ｒは、抵抗素子ＲＺ７およびＲＺ８の抵抗値を示す。

したがって、この全波整流回路ＡＲＷの出力振幅（ＶＤＤ−Ｖ（２０），ＶＤＤ−Ｖ（２１））と、プリアンプＰＡ１およびＰＡ２の入力の電圧振幅（Ｖ（ＰＩ）−Ｖ（ＮＩ），Ｖ（Ｒｅｆ２）−Ｖ（Ｒｅｆ１））の大小関係は保存される。

この入力端ＰＩおよびＮＩにおける入力信号の振幅が、基準電圧Ｒｅｆ２−Ｒｅｆ１の振幅（Ｒｅｆ２−Ｒｅｆ１）よりも小さい場合には、出力電圧Ｖ（２０）およびＶ（２１）の電圧レベルが逆に変化するだけで、同様、この入力端に与えられる差動信号Ｄｒｔ，Ｄｒｂと基準電圧の振幅関係は、全波整流回路ＡＷＲの出力において保存される。

したがって、この全波整流回路ＡＷＲにおいて、それぞれの信号電圧の加算値を電流信号に変換し、この加算値に対応する電流／電圧を比較することにより、入力差動信号の振幅が、基準電圧が規定する振幅よりも大きくなったかを識別することができる。

図１に示す電圧比較器ＣＡＰの出力信号３０は、この全波整流回路ＡＷＲの出力信号２０および２１の電圧レベルの高低に応じた電圧レベルとなる。すなわち、相補信号ＤｒｔおよびＤｒｂの差分値（差動信号の振幅）が、基準電圧の差分値よりも大きくなる場合には、電圧比較器ＣＭＰの出力信号３０がＨレベルとなり、無信号状態のときには、この電圧比較器ＣＭＰの出力信号３０は、Ｌレベルとなる。この電圧比較器ＣＭＰの出力信号のＬレベルの持続期間を、タイマＴＭＲで検出する。

図７は、図１に示すタイマＴＭＲの構成の一例を示す図である。図７において、タイマＴＭＲは、ハイ側電源電源ノードと出力ノードＮＤ９の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ５およびＰＱ６と、出力ノードＮＤ９とロー側電源ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＱ５を含む。

ＭＯＳトランジスタＰＱ５は、ゲートにバイアス電圧Ｖｂｉａｓを受け、一定の電流を供給する電流源として機能する。ＭＯＳトランジスタＰＱ６およびＮＱ５は、それぞれのゲートに、電圧比較器の出力信号３０を受ける。

タイマＴＭＲは、さらに出力ノードＮＤ９とロー側電源ノードの間に接続される容量素子Ｃを含む。この容量素子Ｃを、バイアス電圧Ｖｂｉａｓで規定される電流で充電し、その充電電圧レベルにより、信号３０のＬレベル期間を検知する。

なお、図７において、容量素子Ｃの充電電流を規定するバイアス電圧Ｖｂｉａｓを示すが、このバイアス電圧Ｖｂｉａｓは、図３に示すバイアス電圧Ｖｂｉａｓと同一電圧レベルでなくてもよい。

図８は、図７に示すタイマＴＭＲの動作を示す信号波形図である。以下、図８を参照して、図７に示すタイマＴＭＲの動作について説明する。

時刻ｔａ以前において、電圧比較器の出力信号３０がＨレベルのときには、ＭＯＳトランジスタＮＱ５がオン状態、ＭＯＳトランジスタＰＱ６がオフ状態である。したがって、容量素子Ｃは、ロー側電源電圧レベルに放電され、ノードＮＤ９の電圧レベルは、論理ローレベル（Ｌレベル）である。

時刻ｔａにおいて、信号３０がＬレベルに低下すると、ＭＯＳトランジスタＮＱ５がオフ状態、ＭＯＳトランジスタＰＱ６がオン状態となる。応じて、ＭＯＳトランジスタＰＱ５およびＰＱ６を介して、ハイ側電源ノードから容量素子Ｃへ電流が供給される。この容量素子Ｃの充電電流は、バイアス電圧Ｖｂｉａｓにより規定されるＭＯＳトランジスタＰＱ５の電流駆動力により決定される。

この状態において、ノードＮＤ９は、容量素子Ｃの容量値とバイアス電圧Ｖｂｉａｓが規定する定電流Ｉにより決定される速度で、その電圧レベルが徐々に上昇する。次に電圧比較器の出力信号３０がＨレベルに立上がる時刻ｔｂまでの時間が十分長い場合、ノードＮＤ９の電圧レベルは判定基準レベルＶｔを超え、最終的に電源電圧ＶＤＤレベルまで充電される。

時刻ｔｂにおいて、電圧比較器の出力信号３０がＨレベルに立上がると、ＭＯＳトランジスタＮＱ５がオン状態となり、高速で容量素子Ｃを放電し、ノードＮＤ９の電圧レベルはＬレベルとなる。

時刻ｔｃから時刻ｔｄの短時間、電圧比較器の出力信号３０が、Ｌレベルに駆動された状態を考える。この場合、容量素子Ｃは、短期間充電されるだけであり、その電圧レベルは、判定基準電圧Ｖｔよりも低い電圧レベルである。この状態においては、信号３０が、時刻ｔｂにおいてＨレベルに立上ると、ノードＮＤ９は即座に、Ｌレベルに駆動される。

したがって、この容量素子Ｃの充電電圧レベルを検出することにより、複雑な回路構成を利用することなく、無信号状態であるかデータ信号が送信されているかを識別することができる。

この信号３０は、無信号状態のときにＬレベルとされる。時刻ｔａから判定基準値Ｖｔを越えるまでの期間を適宜設定することにより、信号伝送時のデータ間の間隔と信号線路の異常状態の識別を正確に行なうことができる。この判定基準値Ｖｔは、次段の検出部（ドライバ）の入力論理しきい値であり、この次段の検出部入力論理しきい値と容量素子Ｃの容量値とＭＯＳトランジスタＰＱ５の充電電流とにより、無信号状態が線路の異常によるものかを決定する判断時間を設定する。

次段回路において、このノードＮＤ９の電圧レベルに応じて、無信号状態を検知して、必要な処理を実行する。

なお、電圧比較器３０の出力信号を利用すれば、データ受信部において受信データの同期用クロック信号を再生することができる。すなわち、先の特許文献１に示されるように、データ送信時に、データがクロック信号の半サイクル期間転送され、クロック信号の半サイクルごとに、データ信号がハイインピーダンス状態に設定される場合、図８に示す時刻ｔｄの出力信号３０の立ち上がりは、送信データを受信を検出したことを示しており、この信号３０の立ち上がりを利用することにより、受信信号の電圧レベルに悪影響を及ぼすことなく、入力データ信号取込タイミング信号を生成することができる。

［変更例］
図９は、この発明の実施の形態１の変更例の信号検知回路の構成を概略的に示す図である。この図９に示す信号検知回路の構成は、以下の点で、図１に示す信号検知回路とその構成が異なる。すなわち、入力回路２において、プリアンプＰＡ１およびＰＡ２は設けられていない。入力端ＰＩおよびＮＩが、全波整流回路ＡＷＲに結合され、また、可変基準電圧発生回路ＶＲＧからの基準電圧Ｒｅｆ１およびＲｅｆ２が、全波整流回路ＡＷＲにそれぞれ信号１２および１３に代えて与えられる。

この図９に示す信号検知回路の他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図９に示す構成においては、基準電圧と差動信号は以下の関係を満たす：
（Ｄｒｔ＋Ｄｒｂ）／２＝（Ｒｅｆ１＋Ｒｅｆ２）／２
すなわち、基準電圧Ｒｅｆ１およびＲｅｆ２の振幅の中間電圧（コモンレベル）は、差動信号Ｄｒｔ，Ｄｒｂの振幅の中間値（コモンレベル）と等しくされる。この場合、プリアンプを用いて、このコモンレベルＶｃｏｍを、互いに等しくする変換操作を行なう必要はない。

したがって、この図９に示す信号検知回路を用いても、全波整流回路ＡＷＲは、ＭＯＳトランジスタのゲートに入力差動信号を受けており、先の図１に示す信号検知回路と同様の作用効果を得ることができる。また、プリアンプを設ける必要がなく、回路のレイアウト面積および消費電流が低減される。

以上のように、この発明の実施の形態１に従えば、相補信号をゲート受け差動増幅器（ＭＯＳトランジスタのゲートで信号を受ける増幅器）で増幅し、また、基準電圧の差分値を生成し、これらの相補信号および相補基準電圧を各々差分値を保存するように電流加算し、この加算値情報の大小を比較している。したがって、正確に、入力差動信号に影響を及ぼすことなく、微小振幅の相補信号の存在を検知することができる。

また、これらの基準電圧Ｒｅｆ１およびＲｅｆ２の電圧レベルを調整することにより、基準電圧の差分値ΔＶ２を調整することができ、応じて、相補信号対の差分値、すなわち差動信号の振幅の検知しきい値を調整することができる。

［実施の形態２］
図１０は、この発明の実施の形態２に従う信号検知回路の全体の構成を概略的に示す図である。この図１０に示す信号検知回路は、以下の点で、図１に示す信号検知回路とその構成が異なる。すなわち、入力回路２において、全波整流回路ＡＷＲとして、カレントミラー型全波整流回路ＣＡＷＲが用いられる。このカレントミラー型全波整流回路ＣＡＷＲにおいては、プリアンプＰＡ１からの出力信号１０および１１との加算値とプリアンプＰＡ２の出力信号１２および１３の加算値とに従ってカレントミラー動作による差動増幅を行なって、相補出力信号２０および２１を生成する。

この図１０に示す信号検知回路の他の構成は、図１に示す信号検知回路の構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。

図１１は、図１０に示すカレントミラー型全波整流回路ＣＡＷＲの構成の一例を示す図である。図１１において、カレントミラー型全波整流回路ＣＡＷＲは、ハイ側電源ノードに結合され、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＰＱ１０およびＰＱ１１を含む。ＭＯＳトランジスタＰＱ１０は、ゲートおよびドレインがノードＮＤ１０に結合され、そのソースがハイ側電源ノードに結合される。

ＭＯＳトランジスタＰＱ１１は、ゲートがノードＮＤ１０に結合され、ドレインがノードＮＤ１１に結合される。ＭＯＳトランジスタＰＱ１０が、このカレントミラー回路のマスタを構成する。これらのＭＯＳトランジスタＰＱ１０およびＰＱ１１はサイズが等しく、ＭＯＳトランジスタＰＱ１１には、ＭＯＳトランジスタＰＱ１０を流れる電流のミラー比１の電流が流れる。

カレントミラー型全波整流回路ＣＡＷＲは、さらに、ノードＮＤ１０とロー側電源ノードの間に並列に接続されるＮチャネルＭＯＳトランジスタＮＱ１０およびＮＱ１１と、ノードＮＤ１１とロー側電源ノードの間に並列に接続されるＮチャネルＭＯＳトランジスタＮＱ１２およびＮＱ１３を含む。

ＭＯＳトランジスタＮＱ１０およびＮＱ１１は、それぞれ、ゲートに図１０に示すプリアンプＰＡ１の出力信号１０および１１を受ける。ＭＯＳトランジスタＮＱ１２およびＮＱ１３は、それぞれ、ゲートに、図１０に示すプリアンプＰＡ２の出力信号１２および１３を受ける。

この図１１に示すカレントミラー型全波整流回路ＣＡＷＲにおいては、ノードＮＤ１０には、ＭＯＳトランジスタＮＱ１０およびＮＱ１１を流れる電流の加算値に等しい電流Ｉ（２０）が流れる。同様、ノードＮＤ１１においても、ＭＯＳトランジスタＮＱ１２およびＮＱ１３を流れる電流の加算値に等しい電流Ｉ（２１）が流れる。したがって、図４に示す電流の表記を利用すると、次式が得られる。

Ｉ（２０）＝Ｉ（１０）＋Ｉ（１１）、
Ｉ（２１）＝Ｉ（１２）＋Ｉ（１３）．
ＭＯＳトランジスタＰＱ１０およびＰＱ１１は、カレントミラー回路を構成し、同じ大きさの電流をノードＮＤ１０およびＮＤ１１へ流す。電流Ｉ（２０）が、電流Ｉ（２１）よりも大きい場合には、ＭＯＳトランジスタＮＱ１２およびＮＱ１３は、この電流をすべて放電できず、ノードＮＤ１１の電圧Ｖ（２１）が上昇する。すなわち、入力差動信号の振幅が基準電圧（参照電圧）の差分値よりも大きい場合には、信号２１はハイレベルとなり、信号２０がローレベルとなる。

一方、電流Ｉ（２０）が、電流Ｉ（２１）よりも小さい場合には、逆に、ノードＮＤ１１の電圧Ｖ（２１）がノードＮＤ１０の電圧Ｖ（２０）よりも低くなる。従って、無信号状態の時には、信号２１がローレベル、信号２０がハイレベルとなる。

ノードＮＤ１０およびＮＤ１１の信号２０および２１の電圧Ｖ（２０）およびＶ（２１）の電圧差は、したがって電流値Ｉ（１０）＋Ｉ（１１）と、電流加算値Ｉ（１２）＋Ｉ（１３）の加算値の差に比例する。この場合、ＭＯＳトランジスタＰＱ１０およびＰＱ１１を介して流れる電流は等しくとなるものの、ノードＮＤ１０およびＮＤ１１の放電電流量が異なる。出力信号２０および２１の電圧Ｖ（２０）およびＶ（２１）は、次の関係式を満たす：
Ｖ（２０）−Ｖ（２１）∝Ｉ（２０）−Ｉ（２１）
∝Ｉ（１０）＋Ｉ（１１）−Ｉ（１２）−Ｉ（１３）．
この関係式に対して、先の実施の形態１において式（１）を求めたときと同様に，ＭＯＳトランジスタのドレイン電流の自乗特性を適用することにより、実施の形態１と同様に、出力電圧Ｖ（２０）およびＶ（２１）において差動信号の振幅および基準電圧の差分値を保存することができる。したがって、入力差動信号振幅が、基準電圧差分値よりも大きいか小さいかを、この出力信号２０および２１の電圧レベルにより識別することができる。このカレントミラー回路（ＭＯＳトランジスタＰＱ１０およびＰＱ１１）を利用することにより、その差動動作により、電流加算値を高速で増幅して相補信号を生成することができる。

内部信号生成回路４の動作は、実施の形態１と同様である。したがって、この無信号状態を、高感度のカレントミラー型全波整流回路を利用することにより、より正確に識別することができる。

［変更例］
図１２は、この発明の実施の形態２に従う信号検知回路のカレントミラー型全波整流回路ＣＡＷＲの変更例を示す図である。この図１２に示すカレントミラー型全波整流回路ＣＡＷＲは、ハイ側電源ノードから定電流をノードＮＤ１２に供給する電流源ＰチャネルＭＯＳトランジスタＰＱ１２と、ノードＮＤ１２に共通にそのソースノードが結合され、それぞれ信号１０、１１、１２および１３をゲートに受けるＰチャネルＭＯＳトランジスタＰＱ１３、ＰＱ１４、ＰＱ１５およびＰＱ１６を含む。

ＭＯＳトランジスタＰＱ１３およびＰＱ１４のドレインノードは、共通にノードＮＤ１３に結合される。ＭＯＳトランジスタＰＱ１５およびＰＱ１６のドレインは、共通にノードＮＤ１４に結合される。ＭＯＳトランジスタＰＱ１３およびＰＱ１４に、電流Ｉ（１０）およびＩ（１１）がそれぞれ流れる。ＭＯＳトランジスタＰＱ１５およびＰＱ１６に電流Ｉ（１２）およびＩ（１３）がそれぞれ流れる。ノードＮＤ１３および１４に、出力信号２１および２０が、それぞれ、生成される。

カレントミラー型全波整流回路ＣＡＷＲは、さらに、カレントミラー回路を構成するＮチャネルＭＯＳトランジスタＮＱ１４およびＮＱ１５を含む。ＭＯＳトランジスタＮＱ１４は、ゲートおよびドレインがノードＮＤ１３に結合され、ソースがロー側電源ノードに接続されて、カレントミラー回路のマスタとして動作する。ＭＯＳトランジスタＮＱ１５は、ノードＮＤ１４とロー側電源ノードの間に結合され、かつそのゲートがノードＮＤ１３に結合される。ＭＯＳトランジスタＮＱ１４およびＮＱ１５には、これらのサイズは等しくされており、同じ大きさの電流を流す。

この図１２に示すカレントミラー型全波整流回路ＣＡＷＲの構成においては、ＭＯＳトランジスタＮＱ１４を介して電流Ｉ（１０）＋Ｉ（１１）が流れる。一方、ノードＮＤ１４には、電流Ｉ（１２）＋Ｉ（１３）が、ＭＯＳトランジスタＰＱ１５およびＰＱ１６を介して流れる。ＭＯＳトランジスタＮＱ１４およびＮＱ１５は、同じ大きさの電流を流す。したがって、ノードＮＤ１４の電圧レベルは、加算電流Ｉ（１０）＋Ｉ（１１）と加算電流Ｉ（１２）＋Ｉ（１３）の差分値に応じた電圧レベルとなる。

振幅検出トランジスタとして、Ｐチャネルトランジスタが利用されていても、ドレイン電流はＮチャネルＭＯＳトランジスタと同様の自乗特性を有し、先の実施の形態１と同様の式で、加算電流の差分値を表現することができる。従って、この加算電流の差分値には、入力差動信号の振幅ΔＶ１と基準電圧の差分値ΔＶ２の大小関係が保存される。

従って、相補信号１０および１１の差分値ΔＶ１が、基準電圧１２および１３の差分値ΔＶ２よりも大きい場合には、ノードＮＤ１３を流れる電流がノードＮＤ１４を流れる電流よりも大きくなり、ノードＮＤ１４からの信号２０の電圧レベルは、ノードＮＤ１３からの信号２１の電圧レベルよりも低くなる。逆に、入力相補信号１０および１１の振幅が基準電圧１２および１３の差分値よりも小さい場合には、ノードＮＤ１３を流れる電流が、ノードＮＤ１４を流れる電流よりも大きくなる。応じて、ＭＯＳトランジスタＮＱ１４およびＮＱ１５のカレントミラー動作により、ノードＮＤ１４からの信号２０の電圧レベルが、ノードＮＤ１３からの信号２１の電圧レベルよりも高くなる。

次段の電圧比較器ＣＭＰで、信号２０および２１の電圧レベルを比較することにより、正確に、相補信号振幅が、基準電圧値の差分値以上あるかを判定することができる。

図１１および図１２に示す構成において、電源電圧ＶＤＤの電圧レベルとコモンレベルＶｃｏｍ（＝（Ｖｈ＋Ｖｌ）／２）の電圧レベルの関係に応じて、カレントミラー型全波整流回路ＣＡＷＲの最も感度のよい領域で動作する構成を利用する。

このカレントミラー型全波整流器を利用することにより、その差動増幅動作により、高感度でかつ高速で入力差動信号と基準電圧の差分値との大小比較を行なうことが可能となる。

以上のように、この発明の実施の形態２に従えば、電流加算値を差動増幅するカレントミラー型全波整流回路を利用しており、高速でかつ正確に、この相補入力信号の差分値の大きさを識別することができる。また、実施の形態１と同様の効果を得ることができる。

なお、この実施の形態２においても、基準電圧Ｒｅｆ１およびＲｅｆ２の中間電圧レベルが、差動信号Ｄｒｔ，Ｄｒｂのコモンレベルと同じ場合には、プリアンプＰＡ１およびＰＡ２は設ける必要はない。

［実施の形態３］
図１３は、この発明の実施の形態３に従う信号検知回路の全体の構成を概略的に示す図である。この図１３に示す信号検知回路の構成は、以下の点で、図１に示す信号検知回路とその構成が異なる。すなわち、入力回路２において、プリアンプＰＡ２へ与えられる電圧Ｖ１およびＶ２は、その電圧レベルが固定される。一方、プリアンプＰＡ１およびＰＡ２の出力信号１０−１３を受ける全波整流回路は、出力振幅可変全波整流回路ＶＡＷＲで構成される。この出力振幅可変全波整流回路ＶＡＷＲにより、比較基準振幅を調整し、応じて差動信号Ｄｒｔ，Ｄｒｂの振幅の検知しきい値を調整する。

図１４は、この図１３に示す出力振幅可変全波整流回路ＶＡＷＲの構成の一例を示す図である。図１４に示す出力振幅可変全波整流回路ＶＡＷＲの構成は、図１示す全波整流回路ＡＷＲの構成と以下の点でその構成が異なる。すなわち、ハイ側電源ノードとノードＮＤ７の間に可変抵抗素子Ｚ１０が接続され、ハイ側電源ノードとノードＮＤ８の間に可変抵抗素子Ｚ１１が接続される。これらの可変抵抗素子Ｚ１０およびＺ１１の抵抗値は、抵抗値設定回路ＲＳＫＫによって設定される。可変抵抗素子Ｚ１０およびＺ１１の構成としては、たとえば先の図２に示す基準電圧発生回路の可変抵抗素子の構成と同様の構成が利用される。すなわち、各単位抵抗素子に並列に接続されるスイッチング素子を、抵抗値設定回路ＲＳＫＫの出力信号により選択的に導通／非導通状態に設定する。この抵抗値設定データは、たとえば、抵抗値設定回路ＲＳＫＫがレジスタ回路で構成された場合、そのレジスタ回路の格納値を初期設定することにより行なわれてもよい。

また、この抵抗値設定回路ＲＳＫＫが、たとえばプログラマブルＲＯＭ（読出専用メモリ）で構成され、この記憶値が、各用途に応じて可変とされて、プログラムを各フィールドで実行して記憶値を設定し、その記憶値に従って可変抵抗素子Ｚ１０およびＺ１１の抵抗値が設定されてもよい（スイッチングトランジスタの選択的導通／非導通状態の設定が行われても良い）。また、ヒューズ素子を用いて、可変抵抗素子Ｚ１０およびＺ１１の抵抗値の調整が行われても良い。

図１４に示す出力振幅可変全波整流回路ＶＡＷＲの他の構成は、先の図４に示す全波整流回路ＡＷＲの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１４に示す出力振幅可変全波整流回路ＶＡＷＲを利用した場合、ＭＯＳトランジスタＮＱ１およびＮＱ２を流れる電流の加算値Ｉ（２０）とＭＯＳトランジスタＮＱ３およびＮＱ４を流れる電流Ｉ（１２）およびＩ（１３）の加算値Ｉ（２１）については、可変抵抗素子Ｚ１０およびＺ１１の抵抗値をＲ（１０）およびＲ（１１）とすると、先の式（１）を求めたときと同様にして、次の関係が得られる：
Ｖ（２１）−Ｖ（２０）
＝Ｒ（１１）・Ｉ（２１）−Ｒ（１０）・Ｉ（２０）
∝２・（Ａ−１）（Ｖｃｏｍ＋Ｖｔｎ）＾２
＋２・（Ａ・ΔＶ１＾２−ΔＶ２＾２）、
ここで、Ａは、可変抵抗素子Ｚ１１およびＺ１０の抵抗値Ｒ（１１）およびＲ（１０）の比、Ｒ（１０）／Ｒ（１１）を示す。

Ｖｃｏｍは、差動信号のコモンレベル（基準値）を示し、Ｖｔｎは、ＭＯＳトランジスタＮＱ１−ＮＱ４のしきい値電圧である。したがって、上式の最終辺の第１項は、定数である。

プリアンプＰＡ２の出力信号１２および１３の差分値ΔＶ２も、その値は固定値（Ｖ１−Ｖ２）に対応する固定値である。したがって、差動信号の振幅ΔＶ１は、抵抗素子Ｚ１０およびＺ１１の比Ａに応じて調整することができる。すなわち、出力信号２０および２１の電圧レベルＶ（２０）およびＶ（２１）の大小の判定に対して、この抵抗比Ａの値を調整することにより差動信号の振幅ΔＶ１を、基準電圧の差分値ΔＶ２に対して拡大／縮小することができ、差動信号の差分値ΔＶ１の判定基準レベルを調整することができる。

すなわち、差動信号の振幅ΔＶ１の判定は、次の関係に基づいて行なわれる：

ただし、Ｋ＝Ｖｃｏｍ＋Ｖｔｎ．
上述のように、相補信号の全波整流（電流加算）を行なう全波整流回路の出力振幅を変更可能とすることにより、この差動信号振幅の判定基準を最適値に設定することができ、各用いられる用途または動作環境に応じて最適値に判定基準を設定することができる。

なお、この実施の形態３においても、固定基準電圧Ｖ１およびＶ２のコモンレベル（中間値）が、差動信号ＤｒｔおよびＤｒｂのコモンレベルと同じ電圧Ｖｃｏｍの場合には、プリアンプＰＡ１およびＰＡ２は特に用いる必要はない。

以上のように、この発明の実施の形態３に従えば、全波整流回路における出力信号の振幅を変更可能としており、固定電圧レベルの基準電圧を利用しても、正確に、この差動信号振幅の検知判定しきい値を最適値に設定することができる。

［実施の形態４］
図１５は、この発明に従う信号検知回路を含む通信システムの構成の一例を示す図である。図１５において、通信システムは、送信部１００と、受信部１１０とを含む。送信部１００と受信部１１０の間に、相補信号線対１ｔおよび１ｒが設けられる。通常、シリアルデータ転送モードにおいては、送信および受信が異なる信号線を介して行なわれ、伝送線路としては、全二重方式のデータ伝送路が設けられる。したがって、この相補信号線１ｔおよび１ｒは、送信部１００から受信部１１０への一方方向のデータ転送路である。この相補信号線対１ｔ，１ｒが、複数対設けられてもよい。

受信部１１０においては、相補信号線対１ｔおよび１ｒに結合される信号検知回路１１２と、相補信号線１ｔおよび１ｒを介して転送されるデータ信号を受信する受信バッファ１１４とを含む。この信号検知回路１１２は、先の実施の形態１から３において説明した構成のいずれかを有し、相補信号線１ｔおよび１ｒが、所定時間以上無信号状態にあるかを識別する機能を有する。

受信部１１０は、さらに、信号検知回路１１２からの出力信号を受けて通信制御を行なう通信制御回路１１６と、受信バッファ１１４から転送されたデータを処理して内部へ転送する次段回路１１８を含む。

通信制御回路１１６は、この信号検知回路１１２のタイマ出力信号（４０）が、無信号状態を示している場合、伝送路にまたは送信部１１０の接続不良などのバス異常があると判定し、次段回路１１８の動作停止および必要な異常検出処理を実行する。

図１５においては、受信バッファ１１４が、また、信号検知回路１１２からの出力信号を受けるように示す。この場合、受信バッファ１１４は、相補信号線対１ｔ，１ｒに異常無信号状態が生じている場合、受信バッファ１１４は、動作停止状態とされて、出力ハイインピーダンス状態に維持されてもよい。

また、受信バッファ１１４は、この信号検知回路１１２に含まれる電圧比較器の出力信号を、データ取込のクロック信号として用いてデータの取込を行なうように構成されてもよい。すなわち、相補信号線１ｔおよび１ｒを介して相補信号が転送される場合、クロック信号の半サイクルデータ信号が転送され、残りの半サイクルは相補信号線１ｔおよび１ｒが中間電圧（コモンレベル）に設定される。従って、このデータ転送時に、相補信号線１ｔおよび１ｒの電圧変化を検出することにより、受信データ信号の存在およびサンプリングタイミングを検出することができる。すなわち、信号検知回路内の電圧比較器の出力信号をトリガとして受信バッファ１１４においてデータのサンプリング（取り込み）を行なうことにより、相補信号線１ｔおよび１ｒを介して転送されるデータ信号を確実に取り込むことができる。この場合、通信制御回路１１６が、信号検知回路１１２の電圧比較器の出力信号に従って、受信バッファ１１４の動作を制御してもよい。

この図１５に示す通信システムは、たとえば演算処理システムにおけるプロセッサとメモリまたはプロセッサとプロセッサのように、データを相補信号線対を介して転送する構成であればよい。また、１つの半導体チップ上のメモリ回路において、送信部１００が、内部データ読出回路であり、相補信号線対１ｔ，１ｒが内部データ伝送路であり、受信部１１０は、データを外部へ出力する出力回路であってもよい。この場合、受信バッファ１１４は、内部のデータ読出回路（送信部１００）から読出されたデータを順次転送する内部読出バッファとして構成され、次段回路１１８が、最終段の出力バッファとして構成される。半導体チップ内部での信号伝播遅延の影響を抑制して内部データ信号を正確に取り込んで、データを転送することができる。

また、相補信号線１ｔおよび１ｒにおいて、伝送信号の振幅が小さくなる場合においても、信号検知回路１１２においてデータ振幅検出しきい値を調整することにより、正確に振幅が減衰したデータ信号を検出することができる。

したがって、この発明に従う信号検知回路１１２は、ボードまたはチップ上で相補信号線対を介してデータを転送するシステム／装置において適用することができる。

以上のように、この発明の実施の形態３に従えば、信号検知回路の出力信号に従って転送データを受信する受信バッファの動作を制御しており、伝送線路の影響を抑制して正確にデータ信号を転送するシステムを構築することができる。

［実施の形態５］
図１６は、この発明の実施の形態５に従う信号検知回路の構成を概略的に示す図である。この図１６に示す信号検知回路は、以下の点で、その構成が、図１に示す信号検知回路と構成が異なる。すなわち、基準電圧発生回路ＲＧＡが、２組の基準電圧Ｒｅｆａ，ＲｅｆｂおよびＲｅｆｃ，Ｒｅｆｄを生成する。これらの基準電圧は、それぞれ電圧レベルが異なる。

プリアンプＰＡ２の前段に、基準電圧ＲｅｆａおよびＲｅｆｂの一方を切換制御信号ＳＷＣＴＬに従って選択するセレクタ１２０と、基準電圧ＲｅｆｃおよびＲｅｆｄの一方を切換制御信号ＳＷＣＴＬに従って選択するセレクタ１２１とが設けられる。セレクタ１２０および１２１が選択する電圧が比較参照電圧としてプリアンプＰＡ２に与えられる。セレクタ１２０および１２１が選択する基準電圧の組、たとえば（Ｒｅｆａ，Ｒｅｆｃ）および（Ｒｅｆｂ，Ｒｅｆｄ）は、差分値が同じであるが、プリアンプＰＡ２の出力１２および１３の極性（コモンレベルに関して）を反転させる。すなわち、これらの基準電圧は以下の関係を満たす：
Ｒｅｆａ＞Ｒｅｆｃ， Ｒｅｆｂ＜Ｒｅｆｄ．
これらの基準電圧の組の中間値（コモンレベル）は同一であってもよく、また異なっていてもよい。プリアンプＰＡ２により、コモンレベルの相違は吸収することができる。

この図１６に示す信号検知回路の他の構成は、図１に示す信号検知回路の構成と同じであり、対応する部分には同一参照符号／番号を付して、それらの詳細説明は省略する。

プリアンプＰＡ２は、図３にその構成が示されるように、差動増幅動作を行なう。また、全波整流器ＡＷＲも、その構成を図４等に示すように差動増幅動作を行なう。通常、差動増幅器においては、素子（トランジスタ）特性のばらつきにより、オフセットが存在する。従って、入力信号の電圧レベルが固定される場合、差動増幅後の出力にオフセットが存在し、所望の電圧レベルの差動出力を得ることができなくなる可能性がある。

例えば、プリアンプＰＡ２の出力信号１２が、オフセットにより高いレベルにシフトした場合、全波整流器ＡＷＲに与えられる参照電圧の差分値が結果的に増大する。この状態では、データ信号が転送されていても無信号状態と誤判定する可能性がある。全波整流器ＡＷＲにおいても、そのプリアンプＰＡ２の出力信号（比較）参照電圧１２，１３の電圧レベルが固定される場合、同様、オフセットにより、比較判定基準が固定的にずれ、正確な判定を行なうことができなくなる可能性がある。

セレクタ１２０および１２１を利用して、プリアンプＰＡ２に対する基準電圧の電圧レベルを切換えることにより、プリアンプＰＡ２の出力信号（参照電圧）１２および１３の極性を切換えることにより、このプリアンプＰＡ２のオフセットを相殺して、正確な判定基準を生成する。同様、全波整流器ＡＷＲにおいても、与えられる比較参照電圧１２および１３の電圧レベルを切換えることにより、これらの入力参照電圧１２および１３をゲートに受けるトランジスタの素子特性のばらつきに起因するオフセットを相殺することができ、正確な判定動作（差動増幅動作）を行なうことができる。

プリアンプＰＡ１については、転送相補信号ＤｒｔおよびＤｒｂは、データ伝送時には、その極性が転送データ毎に異なる可能性が高く（同一論理値のデータが連続して転送される可能性は小さい）、このようなオフセットはデータ転送時において相殺されるため、特に問題は生じない。

セレクタ１２０および１２１に対する切換制御信号ＳＷＣＴＬは、データ転送クロック信号の周期を考慮して適切な周期で、セレクタ１２０および１２１の選択信号を切換えるように生成されればよい。この切換制御信号ＳＷＣＴＬは、たとえば図１５に示す通信制御回路１１６から生成されればよい。この基準電圧の切換タイミングは、データ転送時、相補信号線１ｔおよび１ｒがコモンレベルに復帰している期間に行なってもよく、伝送データと同期して基準電圧を切換えても良い。入力差動信号と同期して基準電圧を切換える場合、内部においてデータ転送クロック信号と同一周波数の内部クロック信号を生成するクロック発生器を設け、データ伝送を検出すると、このクロック発生器を活性化して、内部のクロック信号に同期して切換制御信号ＳＷＣＴＬを生成する。

以上のように、この発明の実施の形態５に従えば、比較基準の参照電圧の極性を切換えるように構成しているため、差動増幅器のオフセットを相殺して、正確な入力差動信号の振幅の検出を行なうことができる。

なお、実施の形態５においても、実施の形態１と同様に基準電圧発生回路ＲＧＡの出力する基準電圧の電圧レベルが調整可能とされてもよく、また、実施の形態３と同様に、基準電圧発生回路の出力する基準電圧の電圧レベルが固定され、全波整流器の出力電圧振幅が可変とされてもよい。また、セレクタ１２０および１２１が選択する基準電圧の組のコモンレベルが、入力差動信号のコモンレベルと同一とされる場合には、実施の形態１の変更例と同様、プリアンプＰＡ１およびＰＡ２が、なくても良い。

［実施の形態６］
図１７は、この発明の実施の形態６に従う信号検知回路の応用の構成を概略的に示す図である。図１７に示す構成においては、入力信号ＩＮに従って相補信号ＯＵＴおよびＯＵＴＮを生成するドライバ１３０の利得を、このドライバ１３０の出力信号の振幅に従って調整する。ドライバ１３０への入力信号ＩＮは、差動信号であってもよい。このドライバ１３０は、入力信号に従って相補信号ＯＵＴおよびＯＵＴＮを生成して図示しない信号線を駆動することが要求されるだけであり、通信インタフェースの送信部のバスドライバであってもよく、集積回路装置内部の内部データバスを駆動するドライバであってもよい。ドライバ１３０は、可変利得増幅機能を有する回路構成であればよい。

このドライバ１３０の利得制御のために、スケルチ１３４が設けられる。このスケルチ１３４は、実施の形態１から３および５の信号検知回路のいずれかの構成と同様、全波整流器、および電圧比較器を少なくとも有し、利得制御の場合、電圧比較器ＣＭＰの出力信号が利用される。

スケルチ１３４は、基準電圧発生回路１３２の出力する基準電圧Ｒｅｆ１およびＲｅｆ２トドライバ１３０の出力する相補信号ＯＵＴおよびＯＵＴＮとを受け、これらの差分値を比較し、その比較結果に従ってドライバ１３０の利得を制御する。

すなわち、スケルチ１３４は、ドライバ１３０の出力相補信号ＯＵＴおよびＯＵＴＮの差分値（差動信号の振幅）が基準電圧Ｒｅｆ１およびＲｅｆ２の差分値よりも小さい時には、ドライバ１３０の利得を大きくし、逆の時には、ドライバ１３０の利得を維持する。これにより、ドライバ１３０の出力相補信号ＯＵＴおよびＯＵＴＮの振幅を、所定値以上に維持することができ、動作環境によるドライバ１３０の出力信号線または入力信号線の負荷のバラツキの影響を抑制して、所望の振幅の信号を伝送することができる。

また、ドライバ１３０の利得を動作環境に応じて調整することができ、最悪ケースを想定してドライバ１３０の利得を固定的に設定する必要がなく、ドライバの必要以上の消費電流を低減することができる。

ドライバ１３０の利得の調整は、ドライバ１３０の電流源トランジスタの駆動電流量を調整することにより、容易に行なうことができる。すなわち、ドライバ１３０において、複数の電流源トランジスタを並列に設け、これらの電流源トランジスタを、スケルチ１３４の出力信号に従って（電圧比較器の出力信号に従って）選択的に導通／非導通状態に設定する。

なお、基準電圧発生回路１３２の出力する基準電圧は、図１７においては、その電圧レベルが可変とされている。しかしながら、これらの基準電圧Ｒｅｆ１およびＲｅｆ２の電圧レベルが可変とされて、スケルチ１３４内部で、全波整流回路の出力信号の振幅を調整する構成が利用されてもよい。また、実施の形態５と同様、基準電圧発生回路１３２からの複数組からの基準電圧を選択してスケルチに与える構成が利用されてもよい。

また、ドライバ１３０に相補信号が与えられる場合には、スケルチ１３４において設けられるタイマの出力信号に従ってドライバ１３０を選択的に非活性状態に設定してもよい。すなわち、無信号状態が所定時間以上継続するとき、ドライバ１３０の相補出力信号ＯＵＴおよびＯＵＴＮは同一電圧レベルであり、差分値が基準電圧の差分値以下である。従って、信号伝送が行われていない時をスケルチ１３４内のタイマで検出して、ドライバ１３０の電流源トランジスタをオフ状態に設定する。これにより、無信号時の消費電流を低減することができる。

以上のように、この発明の実施の形態６に従えば、ドライバの相補出力信号の振幅と基準電圧の差分値との大小に応じて、ドライバの利得を調整している。従って、動作環境に応じて適応的に利得を調整して正確に信号を伝送することができ、次段回路（受信部）での誤動作を防止することができる。

この発明に係る信号検知回路は、一般に、相補信号を転送する回路に対して適用することができる。微小振幅の信号の伝送路に適用することにより、正確に微小信号の存在を検出することができる。特に、データをシリアルに、相補信号線対を介して転送するシステムに対して適用することができる。たとえば、シリアルＡＴＡまたはＰＣＩエキスプレスなどのシリアル伝送モードで高速でデータ伝送を行なうインターフェイス回路の受信部に適用することにより、正確に、信号伝送状態を識別することができる。

この発明の実施の形態１に係る信号検知回路の全体の構成概略的に示す図である。 図１に示す基準電圧発生回路の構成の一例を示す図である。 図１に示すプリアンプの構成の一例を示す図である。 図１に示す全波整流回路の構成の一例を示す図である。 図４に示す全波整流回路の差動信号振幅と加算電流の関係を示す図である。 図４に示す全波整流回路における基準電圧振幅と加算電流の関係を示す図である。 図１に示すタイマの構成の一例を示す図である。 図７に示すタイマの動作を示す信号波形図である。 この発明の実施の形態１の変更例の信号検知回路の構成を示す図である。 この発明の実施の形態２に従う信号検知回路の構成を示す図である。 図１０に示すカレントミラー型全波整流回路の構成の一例を示す図である。 図１０に示すカレントミラー型全波整流回路の他の構成を示す図である。 この発明の実施の形態３に従う信号検知回路の構成を概略的に示す図である。 図１３に示す出力信号可変全波整流回路の構成の一例を示す図である。 この発明の実施の形態４に従う通信システムの構成の一例を示す図である。 この発明の実施の形態５に従う信号検知回路の全体の構成を概略的に示す図である。 この発明の実施の形態６に従う信号検知回路の用途の一例の構成を示す図である。

符号の説明

１ｔ，１ｂ 相補信号線、ＰＩ，ＮＩ 入力段、ＶＲＧ 基準電圧発生回路、ＰＡ１，ＰＡ２ プリアンプ、ＡＷＲ 全波整流回路、ＣＭＰ 電圧比較器、ＴＭＲ タイマ、２ 入力回路、４ 内部信号形成回路、Ｚ１−Ｚ３ 可変抵抗素子、ＲＺ４−ＲＺ８ 抵抗素子、Ｚ１０，Ｚ１１ 可変抵抗素子、ＰＱ１−ＰＱ６，ＰＱ１０−ＰＱ１６ ＰチャネルＭＯＳトランジスタ、ＮＱ１−ＮＱ５，ＮＱ１０−ＮＱ１５ ＮチャネルＭＯＳトランジスタ、ＣＡＷＲ カレントミラー型全波整流回路、ＶＡＷＲ 出力振幅可変全波整流回路、１２０，１２１ セレクタ、１３０ ドライバ、１３２ 基準電圧発生回路、１３４ スケルチ。

Claims (7)

1. 相補入力信号および相補参照電圧をそれぞれ高インピーダンスで受け、前記相補入力信号の電流加算信号および前記相補参照電圧の電流加算信号を生成し、かつこれらの電流加算信号をそれぞれ第１および第２の電圧信号に変換して出力する入力回路、および
   前記入力回路の出力する第１および第２の電圧信号を比較し、該比較結果に従って、前記相補入力信号の差分値および前記相補参照電圧の差分値の大小を示す信号を生成する電圧比較回路を備える、信号検知回路。
2. 前記相補入力信号は、相補信号線対を介して転送され、
   前記入力回路は、
   前記相補入力信号をゲートに受ける第１のトランジスタ対を含み、前記第１のトランジスタ対のゲート電圧を差動的に増幅して相補信号を生成する第１のプリアンプと、
   前記第１のプリアンプの出力する相補信号を電流加算し、該加算結果を電圧信号に変換して出力する第１の加算回路と、
   前記相補参照電圧をゲートに受ける第２のトランジスタ対を含み、前記第２のトランジスタ対のゲート電圧を差動的に増幅して相補信号を生成する第２のプリアンプと、
   前記第２のプリアンプの出力する相補信号を電流加算し、かつ電流加算信号を電圧信号に変換して出力する第２の加算回路とを含む、請求項１記載の信号検知回路。
3. 前記相補入力信号は、相補信号線を介して転送され、
   前記入力回路は、
   前記相補入力信号をゲートに受ける第１のトランジスタ対を含み、前記相補入力信号を電流加算し、該加算電流信号を第１の電圧信号に変換して出力する第１の加算回路と、
   前記相補参照電圧をゲートに受ける第２のトランジスタ対を含み、前記第１および第２の参照電圧を電流加算し、該電流加算値を第２の電圧信号に変換して出力する第２の加算回路を備える、請求項１記載の信号検知回路。
4. 前記電圧比較回路の出力信号に従って、前記相補入力信号の差分値が前記相補参照電圧の差分値よりも小さい時間が予め定められた時間以上継続しているかを判定するタイマ回路をさらに備える、請求項１から３のいずれかに記載の信号検知回路。
5. 前記入力回路は、さらに、前記相補参照電圧の電圧レベルを調整する回路を備える、請求項１から３のいずれかに記載の信号検知回路。
6. 前記入力回路は、
   複数組の基準電圧を生成する基準電圧発生回路と、
   前記相補参照電圧の極性を変更する様に、前記基準電圧発生回路の生成する基準電圧の組を選択するセレクタをさらに備える、請求項１から３のいずれかに記載の信号検知回路。
7. 前記相補入力信号は、前記電圧比較回路の出力信号に従って利得が調整されるドライバから生成される、請求項１から３のいずれかに記載の信号検知回路。

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