JP4967207B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 77
- 238000004519 manufacturing process Methods 0.000 title claims description 63
- 238000000034 method Methods 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 15
- 229910052731 fluorine Inorganic materials 0.000 claims description 13
- 239000011737 fluorine Substances 0.000 claims description 13
- 238000009713 electroplating Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 2
- 239000010410 layer Substances 0.000 description 215
- 238000002955 isolation Methods 0.000 description 49
- 239000011800 void material Substances 0.000 description 20
- 238000007747 plating Methods 0.000 description 18
- 239000000758 substrate Substances 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 230000008569 process Effects 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 12
- 230000006866 deterioration Effects 0.000 description 10
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 9
- 238000001459 lithography Methods 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910020177 SiOF Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、配線容量が小さく、配線遅延の遅延時間が短い、より高速化された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化・高集積化に伴い、配線が微細化され、配線ピッチが縮小されている。これにより、配線抵抗および配線容量が増大するため、配線遅延の問題が顕在化している。配線遅延の解決策として、Ｃｕ等に代表される低抵抗配線材料や、ＳｉＯＦやＨＳＱ等に代表される低誘電率材料の開発が進められている。
【０００３】
ここで、ＳｉＯＦは高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ；high density plasma chemical vapor deposition)により成膜されるフッ素ドープ酸化膜（以下、ＦＳＧとする。）を指す。また、ＨＳＱは水素化シロキサン（hydrogen
silsesquioxane)を指す。
ＦＳＧ膜の場合、従来のシリコン酸化膜にＦを添加するのみで、層間絶縁膜を低誘電率化できる。したがって、従来のプロセスに大幅な変更を加えずに、半導体装置に導入できるという利点がある。
【０００４】
一方、Ｃｕ配線技術は既に実用化されており、従来、配線材料として広く用いられてきたＡｌに比較してＣｕの方がエレクトロマイグレーション耐性が高いという報告もある。
但し、Ｃｕの微細配線を形成する場合は、Ａｌ配線を形成する場合のように、ドライエッチングによる加工を行うことが難しい。Ａｌ配線は、下地となる絶縁膜上にＡｌ層を形成してから、下地の絶縁膜に対してＡｌ層のエッチング選択比が高くなるようなエッチングガスを用いて、Ａｌ層にドライエッチングを行うことにより形成される。
【０００５】
それに対しＣｕの場合は、下地の絶縁膜に対してＣｕが高いエッチング選択比でエッチングされるようなエッチングガスが存在しない。したがって、Ｃｕ配線は、一般にダマシン（Damascene)法により形成される。
ＦＳＧ膜を層間絶縁膜として、ダマシン法によりＣｕの埋め込み配線を形成する方法は、例えば特開平１１−１８６２６１号公報に開示されている。
【０００６】
以下、図１８および図１９を参照して、この方法を説明する。
まず、図１８（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板２０１上に、下地酸化膜２０２、エッチングストッパー層となるＳｉＮ層２０３、および配線層分離酸化膜２０４を順に堆積する。配線層分離酸化膜２０４としては、ＦＳＧ膜が用いられる。
【０００７】
次に、図１８（ｂ）に示すように、リソグラフィー技術により配線層分離酸化膜２０４上にレジスト（不図示）を形成し、レジストをマスクとして配線層分離酸化膜２０４にドライエッチングを行う。このとき、ＳｉＮ層２０３がエッチングストッパー層となる。その後、露出したＳｉＮ層２０３を、例えばホットリン酸を用いて除去する。これにより、配線溝２０５が形成される。その後、レジストを除去する。
【０００８】
次に、図１９（ｃ）に示すように、配線溝２０５内および配線層分離酸化膜２０４上に、バリアメタル層となるＴａＮ層２０６を、例えばスパッタリングにより形成する。ＴａＮ層２０６上にＣｕシード層２０７を、例えばスパッタリングにより形成する。Ｃｕシード層２０７は、バリアメタル層とＣｕ配線との密着性を高める目的で設けられる。
さらに、電解めっき法により配線溝２０５内を埋め込むように、配線層分離酸化膜２０４上にＴａＮ層２０６とＣｕシード層２０７を介してＣｕめっき層２０８を形成する。
【０００９】
次に、図１９（ｄ）に示すように、化学的機械研磨（ＣＭＰ；chemical mechanical polishing)を行い、配線溝２０５内にのみＣｕめっき層２０８、Ｃｕシード層２０７およびＴａＮ層２０６を残す。これにより、Ｃｕの埋め込み配線２０９が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００１０】
【発明が解決しようとする課題】
配線容量のほとんどは水平方向の配線間容量によって決定される。したがって、半導体装置の配線遅延を抑制するためには、配線間隔（配線スペース）が狭い部分での隣接配線間容量を低減する必要がある。
【００１１】
上記の従来の半導体装置の製造方法において、隣接配線間容量を低減する方法としては、配線層分離酸化膜２０４であるＦＳＧ膜自体の誘電率を下げる方法がある。しかしながら、ＦＳＧ膜の誘電率を下げる目的で、ＦＳＧ膜中のＦ濃度を高くすると、膜中の不安定なＦが増加して、ＦＳＧ膜の吸湿性が高くなったり、ＦＳＧ膜と金属層またはＳｉＮ層（エッチングストッパー層）との密着性が悪化したりする。
【００１２】
前者の吸湿性の問題については、例えばSemiconductor World (1995) 12, p.167-169に記載されている。
また、後者の密着性の悪化の問題については、例えば特開平８−３２１５４７号公報等に記載されている。特に、ＦＳＧ膜と金属層またはＳｉＮ層との密着性の悪化は、アニール工程後に顕著となる。したがって、ＦＳＧ膜の密着性の悪化は、ＦＳＧ膜中の不安定なＦが熱処理により拡散し、金属層またはＳｉＮ層との界面に偏析するのが一因と推定されている。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、絶縁膜の吸湿性の増加や密着性の悪化が防止されながら、配線間の絶縁膜が低誘電率化され、配線遅延が抑制された半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は第１の導電層と、前記第１の導電層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜に配線パターンで形成された、前記第１の絶縁膜に達する配線溝と、前記配線溝に埋め込まれた配線と、前記第１の導電層と前記配線とを接続するように、前記第１の絶縁膜に形成された接続孔とを有する半導体装置であって、隣接する前記配線間の間隔が相対的に狭い部分の前記第２の絶縁膜は、前記間隔が相対的に広い部分の前記第２の絶縁膜に比較して低誘電率であることを特徴とする。
【００１５】
好適には、前記第２の絶縁膜はフッ素を含有するシリコン酸化膜であり、前記間隔が相対的に狭い部分の前記第２の絶縁膜は、前記間隔が相対的に広い部分の前記第２の絶縁膜に比較して、フッ素を高濃度で含有する。
【００１６】
あるいは、好適には、前記間隔が相対的に狭い部分の前記第２の絶縁膜は、前記配線に接しない第１の空隙を有する。さらに好適には、前記間隔が相対的に広い部分の前記第２の絶縁膜は、前記第１の空隙より小さく、かつ前記配線に接しない第２の空隙を有する。あるいは、前記間隔が相対的に広い部分の前記第２の絶縁膜は、空隙をもたない。
【００１７】
本発明の半導体装置は、好適には、前記配線溝と前記配線との間に、前記第１の絶縁膜および前記第２の絶縁膜の少なくとも一方と前記配線との反応を防止するバリアメタル層をさらに有する。
好適には、前記第１の導電層は半導体基板の一部を含む。
【００１８】
これにより、絶縁膜全体でフッ素濃度を高くしなくても、配線スペースの狭い部分の絶縁膜を選択的に低誘電率化できる。したがって、狭い配線スペースでの配線間容量を低減し、配線遅延を抑制することが可能となる。本発明の半導体装置によれば、絶縁膜全体でフッ素濃度を高くする必要がないことから、絶縁膜の吸湿性の増加や、密着性の悪化が防止される。
【００１９】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、前記第１の導電層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記第１の導電層に達する孔を形成する工程と、前記第１の絶縁膜上の一部と前記孔上に、配線パターンで犠牲膜を形成する工程と、前記犠牲膜を被覆する第２の絶縁膜を形成する工程であって、隣接する前記犠牲膜間の間隔が相対的に狭い部分で、前記間隔が相対的に広い部分に比較して、低誘電率となるような前記第２の絶縁膜を形成する工程と、前記犠牲膜上の前記第２絶縁膜を除去する工程と、前記犠牲膜を除去し、前記第２の絶縁膜に配線溝を形成する工程と、前記配線溝内に配線を形成する工程とを有することを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、好適には、前記第２の絶縁膜を形成する工程は、化学気相成長によりフッ素を含有するシリコン酸化膜を形成する工程を含み、前記間隔が相対的に狭い部分で、前記間隔が相対的に広い部分に比較して、前記第２の絶縁膜にフッ素を高濃度で含有させる。
【００２１】
あるいは、好適には、前記第２の絶縁膜を形成する工程において、前記間隔が相対的に狭い部分の前記第２の絶縁膜に、前記犠牲膜に接しない第１の空隙を形成する。
さらに好適には、前記第２の絶縁膜を形成する工程において、前記間隔が相対的に広い部分の前記第２の絶縁膜に、前記第１の空隙より小さく、かつ前記犠牲膜に接しない第２の空隙を形成する。あるいは、前記第２の絶縁膜を形成する工程において、前記間隔が相対的に広い部分の前記第２の絶縁膜に、空隙を形成しない。
【００２２】
本発明の半導体装置の製造方法は、好適には、前記犠牲膜を形成する前に、前記孔内に導電体からなるプラグを形成する工程をさらに有し、前記配線を、前記プラグに電気的に接続するように形成する。
好適には、前記配線を形成する工程は、前記配線溝内を埋め込むように、前記第２の絶縁膜上に配線材料層を形成する工程と、前記第２の絶縁膜が露出するまで、前記配線材料層の表面に化学的機械研磨を行う工程とを含む。
好適には、前記配線材料層を形成する工程において、前記配線溝を介して前記孔内にも配線材料を埋め込む。
【００２３】
好適には、前記配線材料層を形成する工程は、電解めっき工程を含む。
本発明の半導体装置の製造方法は、好適には、前記第１の絶縁膜を形成後、前記犠牲膜を形成する前に、前記第１の絶縁膜と前記犠牲膜との層間に、前記犠牲膜に対してエッチング速度を十分に遅くすることが可能であるエッチングストッパー層を形成する工程をさらに有する。
【００２４】
これにより、狭い配線スペースでの配線間容量が低減された半導体装置を製造することが可能となる。本発明の半導体装置の製造方法によれば、配線スペースに応じて、配線間の絶縁膜を低誘電率化することができる。
【００２５】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
本発明の半導体装置の製造方法によれば、配線の加工後に、配線を被覆するようにＦＳＧ膜を形成した場合、配線スペースに応じて配線間の比誘電率εが変化することを利用して、特に配線スペースが狭い部分での配線容量を低減させることができる。
【００２６】
図１は、配線容量の配線スペース依存性を示す。従来のＡｌ配線のプロセスにおいて、Ａｌ配線上にＨＤＰによりＦＳＧ膜を形成する場合、配線スペースが狭くなるほど、配線間の比誘電率εが低下することが確認されている。
配線間のＦＳＧ膜の比誘電率εを直接的に求めるのは困難であるため、配線間部の配線容量を測定し、実測値を配線スペースに対してプロットした。図１の実線は、実測値のプロットをフィッティングした曲線である。
【００２７】
一方、点線の曲線は、シミュレーション結果を示し、同一の配線スペースでの配線容量が小さい方から、順にε＝３．１、ε＝３．３、ε＝３．５、ε＝３．７のときに対応する。配線容量の実測値とシミュレーション結果とを比較することにより、配線間部の比誘電率εを間接的に算出した。
【００２８】
図１に示すように、配線スペースがほぼ０．３μｍ以上の場合は、配線容量の実測値が、シミュレーションでの３．５≦ε≦３．７に対応する配線容量の範囲に分布している。それに対し、配線スペースがほぼ０．２５μｍの場合には、配線容量の実測値が、シミュレーションでの３．３≦ε≦３．５に対応する配線容量の範囲に概ね分布している。
【００２９】
以上のように、配線スペースが狭くなると、配線間の比誘電率εは低下する。これは、配線スペースが狭くなるほど、ＣＶＤの過程で配線間に入射するイオン、特にＯ+ の量が少なくなり、酸化反応が進行しにくくなって、ＦＳＧ膜中に取り込まれるＦの量が増加するためと考えられている。
【００３０】
また、埋め込み性の観点からは、配線スペースが狭くなると、図２に示すように、ステップカバレージが不足して、配線１０１間の絶縁膜１０２に空隙（ボイド）１０３が発生しやすくなる。このようなボイド１０３の存在によっても、配線間の比誘電率εを低下させることができる。ボイド１０３の大きさや形状は、例えば、絶縁膜１０２をへき開して走査電子顕微鏡で観察することにより確認できる。なお、図２において、導電層１０４は配線または半導体基板のいずれでもよい。
【００３１】
（実施形態１）
本実施形態の半導体装置の製造方法によれば、Ｃｕ配線が形成される部分に、予め犠牲膜（以下、ダミー配線とする。）を形成してからＦＳＧ膜を形成し、ダミー配線を除去することにより配線溝を形成する。これにより、埋め込み配線を形成する場合にも、配線スペースに応じてＦＳＧ膜の比誘電率εを変化させることが可能となる。
【００３２】
図３（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図３（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２上に配線層分離酸化膜１１３としてＦＳＧ膜が形成されている。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４内には、ＴａＮ層１１５とＣｕシード層１１６を介してＣｕ配線１１７が形成されている。
【００３３】
図３（ａ）に示す半導体装置において、配線スペースＡ〜ＣではＡが最も狭く、Ｃが最も広い。最も狭い配線スペースＡの比誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。これにより、狭い配線スペースでの配線間容量が選択的に低減され、配線遅延が抑制される。本実施形態の半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化が防止される。
【００３４】
以下、図３（ａ）に示す埋め込み配線の形成方法を説明する。
まず、図３（ｂ）に示すように、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１２を形成する。その上層に、ダミー配線となるＡｌ層１２１を、例えばスパッタリングにより膜厚４００ｎｍで形成する。Ａｌ層１２１の上層にＴｉＮ層１２２を、例えばスパッタリングにより膜厚２５ｎｍで形成する。その上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜厚３０ｎｍで形成する。
【００３５】
ＳｉＯＮ層１２３はダミー配線を加工するためのエッチングマスクとなるレジストを、リソグラフィ工程により形成する際に、反射防止膜として用いられる。反射防止膜を設けることにより、露光の際の反射光あるいはそれらの干渉によるパターンの歪みやずれが防止される。
【００３６】
ＴｉＮ層１２２は、Ａｌ層１２１とＳｉＯＮ層１２３との密着性を改善する目的で設けられる。
ＳｉＯＮ層１２３およびＴｉＮ層１２２は、リソグラフィ工程においてパターンの形成を容易とし、またパターンを高精度に形成する目的で設けられるが、必ずしも設ける必要はない。
【００３７】
次に、図４（ｃ）に示すように、リソグラフィー技術によりＳｉＯＮ層１２３上にレジスト（不図示）を形成し、レジストをマスクとしてＳｉＯＮ層１２３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチングを行う。これにより、ダミー配線１２４が形成される。その後、レジストを除去する。
【００３８】
次に、図４（ｄ）に示すように、ダミー配線１２４上にＨＤＰにより配線層分離酸化膜１１３として、ＦＳＧ膜を形成する。このとき、配線間のＦＳＧ膜の膜厚は、ダミー配線１２４の高さよりも大きくすることが望ましい。本実施形態においては、ＦＳＧ膜を膜厚５００ｎｍで堆積させた。
ＦＳＧ膜の成膜条件は、圧力を４ｍＴｏｒｒ、ＳｉＦ4 流量を２６ｓｃｃｍ、ＳｉＨ4 流量を４０ｓｃｃｍ、Ｏ2 流量を１２０ｓｃｃｍ、Ａｒガス流量を６５ｓｃｃｍ、ＩＣＰパワーを４０００Ｗ、バイアスパワーを２２００Ｗとした。
【００３９】
次に、図５（ｅ）に示すように、ＣＭＰを行い、ダミー配線１２４上に形成されたＦＳＧ膜を除去し、ダミー配線１２４の表面を露出させる。ダミー配線１２４の表面が露出した時点でＣＭＰを終了することにより、平坦な表面が得られる。
【００４０】
次に、図５（ｆ）に示すように、ダミー配線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２２を、プラズマエッチングにより除去する。このエッチングには、エッチングガスとして例えばＣＦ4 とＯ2 を用いる。さらに、ダミー配線１２４のＡｌ層１２１を、リン酸を用いたウェットエッチングにより除去する。以上のようにしてダミー配線１２４を除去することにより、配線層分離酸化膜１１３に配線溝１１４が形成される。
【００４１】
次に、図６（ｇ）に示すように、配線溝１１４内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。Ｃｕシード層１１６は、バリアメタル層とＣｕ配線との密着性を高める目的で設けられる。
【００４２】
さらに、電解めっき法により配線溝１１４内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００４３】
その後、図３（ａ）に示すように、ＣＭＰを行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００４４】
上記の本実施形態においては、配線層分離酸化膜１１３として、最も広い配線スペースＣでの比誘電率εが３．７のＦＳＧ膜を用いたが、図１に示す実験結果と同様に、配線スペースが狭くなるほど、配線間部の比誘電率εは低下した。
具体的には、配線スペース０．３５μｍのとき、配線間部の比誘電率εは３．７であったが、配線スペース０．２８μｍのとき、比誘電率εは３．５となった。さらに、配線スペースが０．２４μｍに縮小されると、比誘電率εは３．４となり、配線スペースが０．２２μｍに縮小されると、比誘電率εは３．３となった。
【００４５】
なお、上記の本実施形態においては、ダミー配線１２４としてＡｌを使用したが、ダミー配線は必ずしも金属である必要はない。下地酸化膜１１２に対して高いエッチング選択比で加工できる材料であれば、金属以外の材料も使用できる。例えば、ＳＯＧ（spin-on glass)膜やカーボン膜等を用いてダミー配線を形成することも可能である。
【００４６】
ダミー配線としてＳＯＧ膜を利用する場合、例えばフッ酸（ＨＦ）に対するＳＯＧ膜と下地酸化膜１１２とのエッチング速度の比を利用して、ＳＯＧ膜を選択的に除去できる。あるいは、Ｏ2 プラズマ処理により下地酸化膜１１２に対してＳＯＧ膜のみ選択的に除去することもできる。
また、ダミー配線としてカーボン膜を利用する場合、例えばＯ2 プラズマ処理により下地酸化膜１１２に対してカーボン膜のみ選択的に除去できる。
【００４７】
但し、ＳＯＧ膜やカーボン膜を用いる場合は、ダミー配線を加工するためのレジストを除去する際にアッシングを行うと、ダミー配線がＯ2 プラズマにより損傷を受けることがある。このような場合は、ダミー配線が損傷を受けにくいようなアッシング条件を適宜選択する。例えば、ＳＯＧ膜を用いてダミー配線を形成した後、レジストを除去する場合は、アッシングを圧力１５０ｍＴｏｒｒ、Ｏ2ガス流量６０ｓｃｃｍ、ＲＦパワー５００Ｗで行う。
【００４８】
また、上記の本実施形態においては、Ｃｕ配線１１７のバリアメタル層としてＴａＮ層１１５を用いるが、ＴａＮ以外にＴａ、ＴｉＮ、ＷＮ等を用いることもできる。
なお、上記の本実施形態においては、Ｓｉ基板１１１に形成された素子等とＣｕ配線１１７とを接続する接続孔は図示していないが、このような接続孔は、ダミー配線１２４を形成する前に下地酸化膜１１２に形成され、金属層（プラグ）で埋め込まれる。したがって、ダミー配線１２４を形成する際には、接続孔内のプラグは原則として露出している。
【００４９】
（実施形態２）
上記の実施形態１によれば、ダミー配線１２４を除去する際に、ダミー配線１２４の下部に形成された接続孔内のプラグも除去される可能性がある。それに対し、本実施形態の半導体装置の製造方法によれば、ダミー配線１２４のみ選択的に除去され、下地に形成された接続孔内のプラグは除去されない。
【００５０】
図７（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図７（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣｕ配線１１７とを接続する接続孔１３１が形成されている。接続孔１３１内には金属等の導体からなるプラグ１３２が形成されている。
【００５１】
下地酸化膜１１２上に、ＳｉＮ層１３３を介して配線層分離酸化膜１１３が形成されている。ＳｉＮ層１３３は、ダミー配線を除去する際のエッチングストッパー層として用いられる。配線層分離酸化膜１１３としてはＦＳＧ膜が用いられる。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４内には、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１１７が形成されている。
【００５２】
図７（ａ）に示す半導体装置においても、実施形態１と同様に、最も狭い配線スペースＡの比誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。これにより、狭い配線スペースでの配線間容量が選択的に低減され、配線遅延が抑制される。本実施形態の半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化が防止される。
【００５３】
以下、図７（ａ）に示す埋め込み配線の形成方法を説明する。
まず、図７（ｂ）に示すように、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１２を形成する。リソグラフィー技術により下地酸化膜１１２上にレジスト（不図示）を形成し、レジストをマスクとして下地酸化膜１１２にドライエッチングを行う。これにより、接続孔１３１が形成される。その後、レジストを除去する。
さらに、接続孔１３１内を埋め込むように、下地酸化膜１１２上に例えばタングステン等の金属層を形成する。その後、例えばＣＭＰを行って、接続孔１３１内にプラグ１３２を形成する。プラグ１３２の材料としてはＣｕやポリシリコン等を用いることもできる。
【００５４】
次に、図８（ｃ）に示すように、下地酸化膜１１２上に、エッチングストッパー層となるＳｉＮ層１３３を、例えばＣＶＤにより膜厚５０ｎｍで形成する。ＳｉＮ層１３３の上層に、ダミー配線となるＡｌ層１２１を、例えばスパッタリングにより膜厚４００ｎｍで形成する。
【００５５】
Ａｌ層１２１の上層にＴｉＮ層１２２を、例えばスパッタリングにより膜厚２５ｎｍで形成する。その上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜厚３０ｎｍで形成する。
実施形態１と同様に、ＳｉＯＮ層１２３は反射防止膜として用いられ、ＴｉＮ層１２２はＡｌ層１２１とＳｉＯＮ層１２３との密着性を改善する目的で設けられる。
【００５６】
次に、図８（ｄ）に示すように、リソグラフィー技術によりＳｉＯＮ層１２３上にレジスト（不図示）を形成し、レジストをマスクとしてＳｉＯＮ層１２３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチングを行う。これにより、ダミー配線１２４が形成される。その後、レジストを除去する。
【００５７】
次に、図９（ｅ）に示すように、実施形態１と同様に、ダミー配線１２４上に配線層分離酸化膜１１３としてＦＳＧ膜を形成してから、ＣＭＰを行い、ダミー配線１２４の表面を露出させる。ＦＳＧ膜の膜厚や成膜条件は、実施形態１と同様としてよい。
【００５８】
次に、図９（ｆ）に示すように、ダミー配線１２４を構成するＳｉＯＮ層１２３、ＴｉＮ層１２２およびＡｌ層１２１を、プラズマエッチングにより除去する。このエッチングには、エッチングガスとして例えばＣＦ4 とＯ2 を用いる。このとき、エッチングストッパー層としてＳｉＮ層１３３が形成されていることにより、接続孔１３１内のプラグ１３２はエッチングされない。
【００５９】
次に、図１０（ｇ）に示すように、露出したＳｉＮ層１３３を、リン酸を用いたウェットエッチングにより除去する。このとき、ＳｉＮ層１３３は下地のプラグ１３２に対して十分に高いエッチング選択比でエッチングされるため、プラグ１３２はエッチングされない。以上のようにして、配線層分離酸化膜１１３に配線溝１１４が形成される。
【００６０】
次に、図１０（ｈ）に示すように、実施形態１と同様に、配線溝１１４内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。
【００６１】
さらに、電解めっき法により配線溝１１４内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００６２】
次に、図７（ａ）に示すように、ＣＭＰを行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
上記の本実施形態の半導体装置の製造方法によれば、ダミー配線を除去する際に、下層のプラグがエッチングにより損傷を受けるのを防止できる。
【００６３】
（実施形態３）
図１１（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図１１（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２上に配線層分離酸化膜１１３としてＮＳＧ（non-doped silicate glass）膜が形成されている。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４内には、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１１７が形成されている。
【００６４】
本実施形態の半導体装置においては、配線スペースに応じた大きさのボイド１０３が、配線層分離酸化膜１１３に形成される。例えば、配線スペースＡは配線スペースＢより狭いため、配線スペースＡに形成されるボイド１０３の方が大きい。一方、配線スペースＡ、Ｂよりも広い配線スペースＣでは、配線層分離酸化膜１１３にボイドが形成されない。
以上のように、配線スペースが狭くなるほど、形成されるボイド１０３が大きくなり、これに伴って配線層分離酸化膜１１３の比誘電率εが低くなる。したがって、狭い配線スペースでの配線間容量が低減され、配線遅延が抑制される。
【００６５】
以下、図１１（ａ）に示す埋め込み配線の形成方法を説明する。
まず、実施形態１と同様に、図４（ｃ）に示すように、下地酸化膜１１２上にダミー配線１２４を形成する。
次に、図１１（ｂ）に示すように、ダミー配線１２４上にＨＤＰにより配線層分離酸化膜１１３として、ＮＳＧ膜を形成する。
【００６６】
本実施形態において、配線層分離酸化膜１１３としてＦＳＧ膜を使用することも可能であるが、一般にＦＳＧ膜はＮＳＧ膜に比較すると埋め込み性が良好であるため、ボイド１０３が発生しにくい。これは、ＦＳＧ膜を形成する場合、高密度プラズマ雰囲気でフッ素ラジカルが生成し、フッ素ラジカルがエッチングに寄与することと関係する。
【００６７】
ＮＳＧ膜等の配線層分離酸化膜１１３を形成する際には、狭い配線スペースほど大きなボイド１０３が発生し、広い配線スペースにはボイドが形成されないように、成膜条件を設定する。ボイド１０３の上端は、ダミー配線１２４の上端より低い位置となるようにする。また、ボイド１０３とダミー配線１２４の側面とが接しないようにする。
【００６８】
配線間のＮＳＧ膜の膜厚は、ダミー配線１２４の高さよりも大きくすることが望ましい。本実施形態においては、ＮＳＧ膜を膜厚５００ｎｍで堆積させた。
ＮＳＧ膜の成膜条件は、圧力を１０ｍＴｏｒｒ、ＳｉＨ4 流量を１７０ｓｃｃｍ、Ｏ2 流量を３００ｓｃｃｍ、Ａｒガス流量を１２０ｓｃｃｍ、ＩＣＰパワーを４０００Ｗ、バイアスパワーを２５００Ｗとした。
【００６９】
これにより、例えば配線スペースが０．２μｍの箇所で、断面が底辺０．１μｍ、高さ０．２５μｍ程度の二等辺三角形状となるようなボイド１０３が形成された。ボイド１０３の頂点（上端）は、ダミー配線１２４の上端から０．１μｍ程度、低い位置となった。
【００７０】
次に、図１２（ｃ）に示すように、ＣＭＰを行い、ダミー配線１２４上に形成されたＮＳＧ膜を除去し、ダミー配線１２４の表面を露出させる。ダミー配線１２４の表面が露出した時点でＣＭＰを終了することにより、平坦な表面が得られる。
【００７１】
次に、図１２（ｄ）に示すように、ダミー配線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２２を、プラズマエッチングにより除去する。このエッチングには、エッチングガスとして例えばＣＦ4 とＯ2 を用いる。さらに、ダミー配線１２４のＡｌ層１２１を、例えばリン酸を用いたウエットエッチングにより除去する。以上のようにしてダミー配線１２４を除去することにより、配線層分離酸化膜１１３に配線溝１１４が形成される。
【００７２】
次に、図１３（ｅ）に示すように、実施形態１と同様に、配線溝１１４内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。
【００７３】
さらに、電解めっき法により配線溝１１４内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００７４】
その後、図１１（ａ）に示すように、ＣＭＰを行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００７５】
上記の本実施形態において、ボイド１０３の上端が、ダミー配線１２４の上端より高い位置となった場合には、図１２（ｃ）に示す工程で、ダミー配線１２４が露出するまでＮＳＧ膜にＣＭＰを行う工程で、ボイド１０３がＮＳＧ膜の表面に露出する。したがって、配線溝１１４にＣｕめっき層１２５を埋め込む工程（図１３（ｅ）参照）で、ボイド１０３内にも配線が埋め込まれることになる。
【００７６】
また、ボイド１０３とダミー配線１２４の側面とが接した場合は、ダミー配線１２４を除去すると、ボイド１０３が配線溝１１４に接続する。したがって、配線溝１１４にＣｕめっき層１２５を埋め込む工程で、ボイド１０３内にも配線が埋め込まれ、配線が局所的に太くなるという問題が起こる。
【００７７】
上記の本実施形態の半導体装置の製造方法によっても、配線スペースに応じて配線層分離酸化膜１１３の比誘電率εを変化させ、狭い配線スペースでの配線間容量を低減させることができる。例えば、配線層分離酸化膜１１３として、ボイドのない広い配線スペースＣ（配線スペース０．４μｍ）での比誘電率εが４．３であるＮＳＧ膜を用いた場合には、最も狭い配線スペースＡ（配線スペース０．２μｍ）での比誘電率εが３．２となった。これにより、狭い配線スペースでの配線間容量が低減され、配線遅延が抑制される。
【００７８】
（実施形態４）
上記の実施形態１〜３においては、配線溝１１４内にのみＣｕ配線１１７が形成され、下地酸化膜１１２の接続孔１３１内には、Ｃｕ配線１１７とは別にプラグ１３２が形成される。それに対し、本実施形態においては、下地酸化膜１１２の接続孔１３１と上層の配線溝１１４内に、同一の工程で埋め込み配線を形成する。
【００７９】
図１４（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図１４（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣｕ配線１１７とを接続する接続孔１３１が形成されている。
【００８０】
下地酸化膜１１２上に配線層分離酸化膜１１３としてＦＳＧ膜が形成されている。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４およびそれに接続する接続孔１３１内に、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１１７が形成されている。
【００８１】
図１４（ａ）に示す半導体装置においても、実施形態１と同様に、最も狭い配線スペースＡの比誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。これにより、狭い配線スペースでの配線間容量が選択的に低減され、配線遅延が抑制される。本実施形態の半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化が防止される。
【００８２】
以下、図１４（ａ）に示す埋め込み配線の形成方法を説明する。
まず、図１４（ｂ）に示すように、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１２を形成する。リソグラフィー技術により下地酸化膜１１２上にレジスト（不図示）を形成し、レジストをマスクとして下地酸化膜１１２にドライエッチングを行う。これにより、接続孔１３１が形成される。その後、レジストを除去する。
【００８３】
次に、図１５（ｃ）に示すように、下地酸化膜１１２上にダミー配線となるＳＯＧ膜１４１を形成する。ＳＯＧ膜１４１は所望のＣｕ配線１１７の高さと同等の膜厚で形成する。本実施形態においては、下地酸化膜１１２上でのＳＯＧ膜１４１の膜厚が４５０ｎｍとなるように、シリケートガラスを塗布した。
【００８４】
次に、図１５（ｄ）に示すように、リソグラフィー技術によりＳＯＧ膜１４１上にレジスト（不図示）を形成し、レジストをマスクとしてＳＯＧ膜１４１にドライエッチングを行う。これにより、ダミー配線１２４が形成される。その後、レジストを除去する。アッシングによりレジストを除去する場合、前述したように、Ｏ2 プラズマによりダミー配線が損傷を受けるのを防ぐため、アッシング条件を適宜選択する。
【００８５】
次に、図１６（ｅ）に示すように、ダミー配線１２４上に配線層分離酸化膜１１３としてＦＳＧ膜を、例えば膜厚５００ｎｍで形成する。ＦＳＧ膜の膜厚や成膜条件は、実施形態１と同様としてよい。
【００８６】
次に、図１６（ｆ）に示すように、ＣＭＰを行い、ダミー配線１２４上に形成されたＦＳＧ膜を除去し、ダミー配線１２４の表面を露出させる。ダミー配線１２４の表面が露出した時点でＣＭＰを終了することにより、平坦な表面が得られる。ＣＭＰの後処理としてＨＦを用いた洗浄を行うと、ダミー配線１２４であるＳＯＧ膜がある程度エッチングされるが、続く工程でダミー配線１２４を除去するため、問題はない。
【００８７】
次に、図１７（ｇ）に示すように、ダミー配線１２４であるＳＯＧ膜を、ＨＦを用いたウェットエッチングにより除去する。これにより、接続孔１３１に接続する配線溝１１４が形成される。このウェットエッチングにおいて、ＦＳＧ膜からなる配線層分離酸化膜１１３と下地酸化膜１１２もわずかにエッチングされるが、これらの部分でのエッチング速度は、ＳＯＧ膜におけるエッチング速度に比較して十分に小さい。したがって、エッチング時間を適切に制限すれば、配線層分離酸化膜１１３と下地酸化膜１１２のエッチング量を最小限に抑え、配線溝１１４や接続孔１３１が広がるのを防止することができる。
【００８８】
次に、図１７（ｈ）に示すように、配線溝１１４内、接続孔１３１内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。
【００８９】
さらに、電解めっき法により配線溝１１４内および接続孔１３１内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００９０】
その後、図１４（ａ）に示すように、配線層分離酸化膜１１３が露出するまでＣＭＰを行い、配線溝１１４内および接続孔１３１内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００９１】
上記の本実施形態の半導体装置の製造方法によれば、実施形態１および２と同様に、ダミー配線１２４を形成することにより、相対的に狭い配線スペースで配線層分離酸化膜１１３の比誘電率εを下げ、配線間容量を低減して、配線遅延を抑制することができる。
【００９２】
なお、上記の本実施形態において、ダミー配線としてＳＯＧ膜のかわりにＡｌ層を用いることもできる。Ａｌ層を用いた場合、ステップカバレージが不足して接続孔１３１内を埋め込むことはできないが、ダミー配線は除去され、接続孔１３１内は最終的にＣｕ配線１１７によって埋め込まれるため問題はない。
【００９３】
但し、ダミー配線としてＡｌ層を用いた場合に、ダミー配線を加工するためのリソグラフィ工程で合わせずれが起こると、接続孔１３１上の一部でＡｌ層がエッチングされる可能性がある。この場合、接続孔１３１が露出し、接続孔１３１がエッチングにより損傷を受ける可能性がある。
【００９４】
したがって、接続孔１３１内を例えばＳＯＧ膜で埋め込んでから、その上層にダミー配線となるＡｌ層を形成してもよい。これにより、接続孔１３１がエッチングの間、保護される。接続孔１３１内のＳＯＧ膜は、配線溝１１４内および接続孔１３１内に埋め込み配線を形成する前に、例えばＨＦを用いて除去すればよい。
【００９５】
上記の本発明の実施形態の半導体装置によれば、配線スペースの狭い箇所で選択的に絶縁膜の比誘電率εが低くなり、配線間容量が低減される。したがって、配線遅延が抑制され、半導体装置が高速化される。
上記の本発明の実施形態の半導体装置の製造方法によれば、層間絶縁膜の吸湿性の増加や密着性の悪化を防止しながら、配線スペースの狭い箇所の絶縁膜を選択的に低誘電率化することができる。
【００９６】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、上記の実施形態においては、Ｓｉ基板１１１上に単層のＣｕ配線１１７が形成される例を示したが、Ｓｉ基板１１１は、Ｓｉ基板１１１上に形成された配線層に置き換えることもできる。また、上記の実施形態のプロセスを繰り返すことにより、多層の埋め込み配線を形成することもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９７】
【発明の効果】
本発明の半導体装置によれば、絶縁膜の吸湿性の増加や密着性の悪化が防止されながら、配線間の絶縁膜が低誘電率化され、配線遅延が抑制される。
本発明の半導体装置の製造方法によれば、配線スペースの狭い部分で配線間容量を低減させることが可能となる。
【図面の簡単な説明】
【図１】図１は本発明の半導体装置の実施形態に係り、配線間にＦＳＧ膜を形成した場合の配線スペースと配線容量との関係を示す図である。
【図２】図２は本発明の半導体装置の配線間に形成されるボイドを表す模式図である。
【図３】図３（ａ）は本発明の実施形態１に係る半導体装置の配線部分の断面図であり、図３（ｂ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ｃ）および（ｄ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ｅ）および（ｆ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ｇ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）は本発明の実施形態２に係る半導体装置の配線部分の断面図であり、図７（ｂ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ｃ）および（ｄ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ｅ）および（ｆ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ｇ）および（ｈ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）は本発明の実施形態３に係る半導体装置の配線部分の断面図であり、図１１（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ｃ）および（ｄ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ｅ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）は本発明の実施形態４に係る半導体装置の配線部分の断面図であり、図１４（ｂ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ｃ）および（ｄ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ｅ）および（ｆ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１７】図１７（ｇ）および（ｈ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】図１８（ａ）および（ｂ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ｃ）および（ｄ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
１０１…配線、１０２…絶縁膜、１０３…ボイド、１０４…導電層、１１１…Ｓｉ基板、１１２…下地酸化膜、１１３…配線層分離酸化膜、１１４…配線溝、１１５…ＴａＮ層、１１６…Ｃｕシード層、１１７…Ｃｕ配線、１２１…Ａｌ層、１２２…ＴｉＮ層、１２３…ＳｉＯＮ層、１２４…ダミー配線、１２５…Ｃｕめっき層、１３１…接続孔、１３２…プラグ、１３３…ＳｉＮ層、１４１…ＳＯＧ膜、２０１…Ｓｉ基板、２０２…下地酸化膜、２０３…ＳｉＮ層、２０４…配線層分離酸化膜、２０５…配線溝、２０６…ＴａＮ層、２０７…Ｃｕシード層、２０８…Ｃｕめっき層、２０９…Ｃｕ配線。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、配線容量が小さく、配線遅延の遅延時間が短い、より高速化された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化・高集積化に伴い、配線が微細化され、配線ピッチが縮小されている。これにより、配線抵抗および配線容量が増大するため、配線遅延の問題が顕在化している。配線遅延の解決策として、Ｃｕ等に代表される低抵抗配線材料や、ＳｉＯＦやＨＳＱ等に代表される低誘電率材料の開発が進められている。
【０００３】
ここで、ＳｉＯＦは高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ；high density plasma chemical vapor deposition)により成膜されるフッ素ドープ酸化膜（以下、ＦＳＧとする。）を指す。また、ＨＳＱは水素化シロキサン（hydrogen
silsesquioxane)を指す。
ＦＳＧ膜の場合、従来のシリコン酸化膜にＦを添加するのみで、層間絶縁膜を低誘電率化できる。したがって、従来のプロセスに大幅な変更を加えずに、半導体装置に導入できるという利点がある。
【０００４】
一方、Ｃｕ配線技術は既に実用化されており、従来、配線材料として広く用いられてきたＡｌに比較してＣｕの方がエレクトロマイグレーション耐性が高いという報告もある。
但し、Ｃｕの微細配線を形成する場合は、Ａｌ配線を形成する場合のように、ドライエッチングによる加工を行うことが難しい。Ａｌ配線は、下地となる絶縁膜上にＡｌ層を形成してから、下地の絶縁膜に対してＡｌ層のエッチング選択比が高くなるようなエッチングガスを用いて、Ａｌ層にドライエッチングを行うことにより形成される。
【０００５】
それに対しＣｕの場合は、下地の絶縁膜に対してＣｕが高いエッチング選択比でエッチングされるようなエッチングガスが存在しない。したがって、Ｃｕ配線は、一般にダマシン（Damascene)法により形成される。
ＦＳＧ膜を層間絶縁膜として、ダマシン法によりＣｕの埋め込み配線を形成する方法は、例えば特開平１１−１８６２６１号公報に開示されている。
【０００６】
以下、図１８および図１９を参照して、この方法を説明する。
まず、図１８（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板２０１上に、下地酸化膜２０２、エッチングストッパー層となるＳｉＮ層２０３、および配線層分離酸化膜２０４を順に堆積する。配線層分離酸化膜２０４としては、ＦＳＧ膜が用いられる。
【０００７】
次に、図１８（ｂ）に示すように、リソグラフィー技術により配線層分離酸化膜２０４上にレジスト（不図示）を形成し、レジストをマスクとして配線層分離酸化膜２０４にドライエッチングを行う。このとき、ＳｉＮ層２０３がエッチングストッパー層となる。その後、露出したＳｉＮ層２０３を、例えばホットリン酸を用いて除去する。これにより、配線溝２０５が形成される。その後、レジストを除去する。
【０００８】
次に、図１９（ｃ）に示すように、配線溝２０５内および配線層分離酸化膜２０４上に、バリアメタル層となるＴａＮ層２０６を、例えばスパッタリングにより形成する。ＴａＮ層２０６上にＣｕシード層２０７を、例えばスパッタリングにより形成する。Ｃｕシード層２０７は、バリアメタル層とＣｕ配線との密着性を高める目的で設けられる。
さらに、電解めっき法により配線溝２０５内を埋め込むように、配線層分離酸化膜２０４上にＴａＮ層２０６とＣｕシード層２０７を介してＣｕめっき層２０８を形成する。
【０００９】
次に、図１９（ｄ）に示すように、化学的機械研磨（ＣＭＰ；chemical mechanical polishing)を行い、配線溝２０５内にのみＣｕめっき層２０８、Ｃｕシード層２０７およびＴａＮ層２０６を残す。これにより、Ｃｕの埋め込み配線２０９が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００１０】
【発明が解決しようとする課題】
配線容量のほとんどは水平方向の配線間容量によって決定される。したがって、半導体装置の配線遅延を抑制するためには、配線間隔（配線スペース）が狭い部分での隣接配線間容量を低減する必要がある。
【００１１】
上記の従来の半導体装置の製造方法において、隣接配線間容量を低減する方法としては、配線層分離酸化膜２０４であるＦＳＧ膜自体の誘電率を下げる方法がある。しかしながら、ＦＳＧ膜の誘電率を下げる目的で、ＦＳＧ膜中のＦ濃度を高くすると、膜中の不安定なＦが増加して、ＦＳＧ膜の吸湿性が高くなったり、ＦＳＧ膜と金属層またはＳｉＮ層（エッチングストッパー層）との密着性が悪化したりする。
【００１２】
前者の吸湿性の問題については、例えばSemiconductor World (1995) 12, p.167-169に記載されている。
また、後者の密着性の悪化の問題については、例えば特開平８−３２１５４７号公報等に記載されている。特に、ＦＳＧ膜と金属層またはＳｉＮ層との密着性の悪化は、アニール工程後に顕著となる。したがって、ＦＳＧ膜の密着性の悪化は、ＦＳＧ膜中の不安定なＦが熱処理により拡散し、金属層またはＳｉＮ層との界面に偏析するのが一因と推定されている。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、絶縁膜の吸湿性の増加や密着性の悪化が防止されながら、配線間の絶縁膜が低誘電率化され、配線遅延が抑制された半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は第１の導電層と、前記第１の導電層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜に配線パターンで形成された、前記第１の絶縁膜に達する配線溝と、前記配線溝に埋め込まれた配線と、前記第１の導電層と前記配線とを接続するように、前記第１の絶縁膜に形成された接続孔とを有する半導体装置であって、隣接する前記配線間の間隔が相対的に狭い部分の前記第２の絶縁膜は、前記間隔が相対的に広い部分の前記第２の絶縁膜に比較して低誘電率であることを特徴とする。
【００１５】
好適には、前記第２の絶縁膜はフッ素を含有するシリコン酸化膜であり、前記間隔が相対的に狭い部分の前記第２の絶縁膜は、前記間隔が相対的に広い部分の前記第２の絶縁膜に比較して、フッ素を高濃度で含有する。
【００１６】
あるいは、好適には、前記間隔が相対的に狭い部分の前記第２の絶縁膜は、前記配線に接しない第１の空隙を有する。さらに好適には、前記間隔が相対的に広い部分の前記第２の絶縁膜は、前記第１の空隙より小さく、かつ前記配線に接しない第２の空隙を有する。あるいは、前記間隔が相対的に広い部分の前記第２の絶縁膜は、空隙をもたない。
【００１７】
本発明の半導体装置は、好適には、前記配線溝と前記配線との間に、前記第１の絶縁膜および前記第２の絶縁膜の少なくとも一方と前記配線との反応を防止するバリアメタル層をさらに有する。
好適には、前記第１の導電層は半導体基板の一部を含む。
【００１８】
これにより、絶縁膜全体でフッ素濃度を高くしなくても、配線スペースの狭い部分の絶縁膜を選択的に低誘電率化できる。したがって、狭い配線スペースでの配線間容量を低減し、配線遅延を抑制することが可能となる。本発明の半導体装置によれば、絶縁膜全体でフッ素濃度を高くする必要がないことから、絶縁膜の吸湿性の増加や、密着性の悪化が防止される。
【００１９】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、前記第１の導電層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記第１の導電層に達する孔を形成する工程と、前記第１の絶縁膜上の一部と前記孔上に、配線パターンで犠牲膜を形成する工程と、前記犠牲膜を被覆する第２の絶縁膜を形成する工程であって、隣接する前記犠牲膜間の間隔が相対的に狭い部分で、前記間隔が相対的に広い部分に比較して、低誘電率となるような前記第２の絶縁膜を形成する工程と、前記犠牲膜上の前記第２絶縁膜を除去する工程と、前記犠牲膜を除去し、前記第２の絶縁膜に配線溝を形成する工程と、前記配線溝内に配線を形成する工程とを有することを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、好適には、前記第２の絶縁膜を形成する工程は、化学気相成長によりフッ素を含有するシリコン酸化膜を形成する工程を含み、前記間隔が相対的に狭い部分で、前記間隔が相対的に広い部分に比較して、前記第２の絶縁膜にフッ素を高濃度で含有させる。
【００２１】
あるいは、好適には、前記第２の絶縁膜を形成する工程において、前記間隔が相対的に狭い部分の前記第２の絶縁膜に、前記犠牲膜に接しない第１の空隙を形成する。
さらに好適には、前記第２の絶縁膜を形成する工程において、前記間隔が相対的に広い部分の前記第２の絶縁膜に、前記第１の空隙より小さく、かつ前記犠牲膜に接しない第２の空隙を形成する。あるいは、前記第２の絶縁膜を形成する工程において、前記間隔が相対的に広い部分の前記第２の絶縁膜に、空隙を形成しない。
【００２２】
本発明の半導体装置の製造方法は、好適には、前記犠牲膜を形成する前に、前記孔内に導電体からなるプラグを形成する工程をさらに有し、前記配線を、前記プラグに電気的に接続するように形成する。
好適には、前記配線を形成する工程は、前記配線溝内を埋め込むように、前記第２の絶縁膜上に配線材料層を形成する工程と、前記第２の絶縁膜が露出するまで、前記配線材料層の表面に化学的機械研磨を行う工程とを含む。
好適には、前記配線材料層を形成する工程において、前記配線溝を介して前記孔内にも配線材料を埋め込む。
【００２３】
好適には、前記配線材料層を形成する工程は、電解めっき工程を含む。
本発明の半導体装置の製造方法は、好適には、前記第１の絶縁膜を形成後、前記犠牲膜を形成する前に、前記第１の絶縁膜と前記犠牲膜との層間に、前記犠牲膜に対してエッチング速度を十分に遅くすることが可能であるエッチングストッパー層を形成する工程をさらに有する。
【００２４】
これにより、狭い配線スペースでの配線間容量が低減された半導体装置を製造することが可能となる。本発明の半導体装置の製造方法によれば、配線スペースに応じて、配線間の絶縁膜を低誘電率化することができる。
【００２５】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
本発明の半導体装置の製造方法によれば、配線の加工後に、配線を被覆するようにＦＳＧ膜を形成した場合、配線スペースに応じて配線間の比誘電率εが変化することを利用して、特に配線スペースが狭い部分での配線容量を低減させることができる。
【００２６】
図１は、配線容量の配線スペース依存性を示す。従来のＡｌ配線のプロセスにおいて、Ａｌ配線上にＨＤＰによりＦＳＧ膜を形成する場合、配線スペースが狭くなるほど、配線間の比誘電率εが低下することが確認されている。
配線間のＦＳＧ膜の比誘電率εを直接的に求めるのは困難であるため、配線間部の配線容量を測定し、実測値を配線スペースに対してプロットした。図１の実線は、実測値のプロットをフィッティングした曲線である。
【００２７】
一方、点線の曲線は、シミュレーション結果を示し、同一の配線スペースでの配線容量が小さい方から、順にε＝３．１、ε＝３．３、ε＝３．５、ε＝３．７のときに対応する。配線容量の実測値とシミュレーション結果とを比較することにより、配線間部の比誘電率εを間接的に算出した。
【００２８】
図１に示すように、配線スペースがほぼ０．３μｍ以上の場合は、配線容量の実測値が、シミュレーションでの３．５≦ε≦３．７に対応する配線容量の範囲に分布している。それに対し、配線スペースがほぼ０．２５μｍの場合には、配線容量の実測値が、シミュレーションでの３．３≦ε≦３．５に対応する配線容量の範囲に概ね分布している。
【００２９】
以上のように、配線スペースが狭くなると、配線間の比誘電率εは低下する。これは、配線スペースが狭くなるほど、ＣＶＤの過程で配線間に入射するイオン、特にＯ+ の量が少なくなり、酸化反応が進行しにくくなって、ＦＳＧ膜中に取り込まれるＦの量が増加するためと考えられている。
【００３０】
また、埋め込み性の観点からは、配線スペースが狭くなると、図２に示すように、ステップカバレージが不足して、配線１０１間の絶縁膜１０２に空隙（ボイド）１０３が発生しやすくなる。このようなボイド１０３の存在によっても、配線間の比誘電率εを低下させることができる。ボイド１０３の大きさや形状は、例えば、絶縁膜１０２をへき開して走査電子顕微鏡で観察することにより確認できる。なお、図２において、導電層１０４は配線または半導体基板のいずれでもよい。
【００３１】
（実施形態１）
本実施形態の半導体装置の製造方法によれば、Ｃｕ配線が形成される部分に、予め犠牲膜（以下、ダミー配線とする。）を形成してからＦＳＧ膜を形成し、ダミー配線を除去することにより配線溝を形成する。これにより、埋め込み配線を形成する場合にも、配線スペースに応じてＦＳＧ膜の比誘電率εを変化させることが可能となる。
【００３２】
図３（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図３（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２上に配線層分離酸化膜１１３としてＦＳＧ膜が形成されている。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４内には、ＴａＮ層１１５とＣｕシード層１１６を介してＣｕ配線１１７が形成されている。
【００３３】
図３（ａ）に示す半導体装置において、配線スペースＡ〜ＣではＡが最も狭く、Ｃが最も広い。最も狭い配線スペースＡの比誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。これにより、狭い配線スペースでの配線間容量が選択的に低減され、配線遅延が抑制される。本実施形態の半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化が防止される。
【００３４】
以下、図３（ａ）に示す埋め込み配線の形成方法を説明する。
まず、図３（ｂ）に示すように、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１２を形成する。その上層に、ダミー配線となるＡｌ層１２１を、例えばスパッタリングにより膜厚４００ｎｍで形成する。Ａｌ層１２１の上層にＴｉＮ層１２２を、例えばスパッタリングにより膜厚２５ｎｍで形成する。その上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜厚３０ｎｍで形成する。
【００３５】
ＳｉＯＮ層１２３はダミー配線を加工するためのエッチングマスクとなるレジストを、リソグラフィ工程により形成する際に、反射防止膜として用いられる。反射防止膜を設けることにより、露光の際の反射光あるいはそれらの干渉によるパターンの歪みやずれが防止される。
【００３６】
ＴｉＮ層１２２は、Ａｌ層１２１とＳｉＯＮ層１２３との密着性を改善する目的で設けられる。
ＳｉＯＮ層１２３およびＴｉＮ層１２２は、リソグラフィ工程においてパターンの形成を容易とし、またパターンを高精度に形成する目的で設けられるが、必ずしも設ける必要はない。
【００３７】
次に、図４（ｃ）に示すように、リソグラフィー技術によりＳｉＯＮ層１２３上にレジスト（不図示）を形成し、レジストをマスクとしてＳｉＯＮ層１２３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチングを行う。これにより、ダミー配線１２４が形成される。その後、レジストを除去する。
【００３８】
次に、図４（ｄ）に示すように、ダミー配線１２４上にＨＤＰにより配線層分離酸化膜１１３として、ＦＳＧ膜を形成する。このとき、配線間のＦＳＧ膜の膜厚は、ダミー配線１２４の高さよりも大きくすることが望ましい。本実施形態においては、ＦＳＧ膜を膜厚５００ｎｍで堆積させた。
ＦＳＧ膜の成膜条件は、圧力を４ｍＴｏｒｒ、ＳｉＦ4 流量を２６ｓｃｃｍ、ＳｉＨ4 流量を４０ｓｃｃｍ、Ｏ2 流量を１２０ｓｃｃｍ、Ａｒガス流量を６５ｓｃｃｍ、ＩＣＰパワーを４０００Ｗ、バイアスパワーを２２００Ｗとした。
【００３９】
次に、図５（ｅ）に示すように、ＣＭＰを行い、ダミー配線１２４上に形成されたＦＳＧ膜を除去し、ダミー配線１２４の表面を露出させる。ダミー配線１２４の表面が露出した時点でＣＭＰを終了することにより、平坦な表面が得られる。
【００４０】
次に、図５（ｆ）に示すように、ダミー配線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２２を、プラズマエッチングにより除去する。このエッチングには、エッチングガスとして例えばＣＦ4 とＯ2 を用いる。さらに、ダミー配線１２４のＡｌ層１２１を、リン酸を用いたウェットエッチングにより除去する。以上のようにしてダミー配線１２４を除去することにより、配線層分離酸化膜１１３に配線溝１１４が形成される。
【００４１】
次に、図６（ｇ）に示すように、配線溝１１４内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。Ｃｕシード層１１６は、バリアメタル層とＣｕ配線との密着性を高める目的で設けられる。
【００４２】
さらに、電解めっき法により配線溝１１４内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００４３】
その後、図３（ａ）に示すように、ＣＭＰを行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００４４】
上記の本実施形態においては、配線層分離酸化膜１１３として、最も広い配線スペースＣでの比誘電率εが３．７のＦＳＧ膜を用いたが、図１に示す実験結果と同様に、配線スペースが狭くなるほど、配線間部の比誘電率εは低下した。
具体的には、配線スペース０．３５μｍのとき、配線間部の比誘電率εは３．７であったが、配線スペース０．２８μｍのとき、比誘電率εは３．５となった。さらに、配線スペースが０．２４μｍに縮小されると、比誘電率εは３．４となり、配線スペースが０．２２μｍに縮小されると、比誘電率εは３．３となった。
【００４５】
なお、上記の本実施形態においては、ダミー配線１２４としてＡｌを使用したが、ダミー配線は必ずしも金属である必要はない。下地酸化膜１１２に対して高いエッチング選択比で加工できる材料であれば、金属以外の材料も使用できる。例えば、ＳＯＧ（spin-on glass)膜やカーボン膜等を用いてダミー配線を形成することも可能である。
【００４６】
ダミー配線としてＳＯＧ膜を利用する場合、例えばフッ酸（ＨＦ）に対するＳＯＧ膜と下地酸化膜１１２とのエッチング速度の比を利用して、ＳＯＧ膜を選択的に除去できる。あるいは、Ｏ2 プラズマ処理により下地酸化膜１１２に対してＳＯＧ膜のみ選択的に除去することもできる。
また、ダミー配線としてカーボン膜を利用する場合、例えばＯ2 プラズマ処理により下地酸化膜１１２に対してカーボン膜のみ選択的に除去できる。
【００４７】
但し、ＳＯＧ膜やカーボン膜を用いる場合は、ダミー配線を加工するためのレジストを除去する際にアッシングを行うと、ダミー配線がＯ2 プラズマにより損傷を受けることがある。このような場合は、ダミー配線が損傷を受けにくいようなアッシング条件を適宜選択する。例えば、ＳＯＧ膜を用いてダミー配線を形成した後、レジストを除去する場合は、アッシングを圧力１５０ｍＴｏｒｒ、Ｏ2ガス流量６０ｓｃｃｍ、ＲＦパワー５００Ｗで行う。
【００４８】
また、上記の本実施形態においては、Ｃｕ配線１１７のバリアメタル層としてＴａＮ層１１５を用いるが、ＴａＮ以外にＴａ、ＴｉＮ、ＷＮ等を用いることもできる。
なお、上記の本実施形態においては、Ｓｉ基板１１１に形成された素子等とＣｕ配線１１７とを接続する接続孔は図示していないが、このような接続孔は、ダミー配線１２４を形成する前に下地酸化膜１１２に形成され、金属層（プラグ）で埋め込まれる。したがって、ダミー配線１２４を形成する際には、接続孔内のプラグは原則として露出している。
【００４９】
（実施形態２）
上記の実施形態１によれば、ダミー配線１２４を除去する際に、ダミー配線１２４の下部に形成された接続孔内のプラグも除去される可能性がある。それに対し、本実施形態の半導体装置の製造方法によれば、ダミー配線１２４のみ選択的に除去され、下地に形成された接続孔内のプラグは除去されない。
【００５０】
図７（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図７（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣｕ配線１１７とを接続する接続孔１３１が形成されている。接続孔１３１内には金属等の導体からなるプラグ１３２が形成されている。
【００５１】
下地酸化膜１１２上に、ＳｉＮ層１３３を介して配線層分離酸化膜１１３が形成されている。ＳｉＮ層１３３は、ダミー配線を除去する際のエッチングストッパー層として用いられる。配線層分離酸化膜１１３としてはＦＳＧ膜が用いられる。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４内には、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１１７が形成されている。
【００５２】
図７（ａ）に示す半導体装置においても、実施形態１と同様に、最も狭い配線スペースＡの比誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。これにより、狭い配線スペースでの配線間容量が選択的に低減され、配線遅延が抑制される。本実施形態の半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化が防止される。
【００５３】
以下、図７（ａ）に示す埋め込み配線の形成方法を説明する。
まず、図７（ｂ）に示すように、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１２を形成する。リソグラフィー技術により下地酸化膜１１２上にレジスト（不図示）を形成し、レジストをマスクとして下地酸化膜１１２にドライエッチングを行う。これにより、接続孔１３１が形成される。その後、レジストを除去する。
さらに、接続孔１３１内を埋め込むように、下地酸化膜１１２上に例えばタングステン等の金属層を形成する。その後、例えばＣＭＰを行って、接続孔１３１内にプラグ１３２を形成する。プラグ１３２の材料としてはＣｕやポリシリコン等を用いることもできる。
【００５４】
次に、図８（ｃ）に示すように、下地酸化膜１１２上に、エッチングストッパー層となるＳｉＮ層１３３を、例えばＣＶＤにより膜厚５０ｎｍで形成する。ＳｉＮ層１３３の上層に、ダミー配線となるＡｌ層１２１を、例えばスパッタリングにより膜厚４００ｎｍで形成する。
【００５５】
Ａｌ層１２１の上層にＴｉＮ層１２２を、例えばスパッタリングにより膜厚２５ｎｍで形成する。その上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜厚３０ｎｍで形成する。
実施形態１と同様に、ＳｉＯＮ層１２３は反射防止膜として用いられ、ＴｉＮ層１２２はＡｌ層１２１とＳｉＯＮ層１２３との密着性を改善する目的で設けられる。
【００５６】
次に、図８（ｄ）に示すように、リソグラフィー技術によりＳｉＯＮ層１２３上にレジスト（不図示）を形成し、レジストをマスクとしてＳｉＯＮ層１２３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチングを行う。これにより、ダミー配線１２４が形成される。その後、レジストを除去する。
【００５７】
次に、図９（ｅ）に示すように、実施形態１と同様に、ダミー配線１２４上に配線層分離酸化膜１１３としてＦＳＧ膜を形成してから、ＣＭＰを行い、ダミー配線１２４の表面を露出させる。ＦＳＧ膜の膜厚や成膜条件は、実施形態１と同様としてよい。
【００５８】
次に、図９（ｆ）に示すように、ダミー配線１２４を構成するＳｉＯＮ層１２３、ＴｉＮ層１２２およびＡｌ層１２１を、プラズマエッチングにより除去する。このエッチングには、エッチングガスとして例えばＣＦ4 とＯ2 を用いる。このとき、エッチングストッパー層としてＳｉＮ層１３３が形成されていることにより、接続孔１３１内のプラグ１３２はエッチングされない。
【００５９】
次に、図１０（ｇ）に示すように、露出したＳｉＮ層１３３を、リン酸を用いたウェットエッチングにより除去する。このとき、ＳｉＮ層１３３は下地のプラグ１３２に対して十分に高いエッチング選択比でエッチングされるため、プラグ１３２はエッチングされない。以上のようにして、配線層分離酸化膜１１３に配線溝１１４が形成される。
【００６０】
次に、図１０（ｈ）に示すように、実施形態１と同様に、配線溝１１４内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。
【００６１】
さらに、電解めっき法により配線溝１１４内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００６２】
次に、図７（ａ）に示すように、ＣＭＰを行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
上記の本実施形態の半導体装置の製造方法によれば、ダミー配線を除去する際に、下層のプラグがエッチングにより損傷を受けるのを防止できる。
【００６３】
（実施形態３）
図１１（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図１１（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２上に配線層分離酸化膜１１３としてＮＳＧ（non-doped silicate glass）膜が形成されている。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４内には、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１１７が形成されている。
【００６４】
本実施形態の半導体装置においては、配線スペースに応じた大きさのボイド１０３が、配線層分離酸化膜１１３に形成される。例えば、配線スペースＡは配線スペースＢより狭いため、配線スペースＡに形成されるボイド１０３の方が大きい。一方、配線スペースＡ、Ｂよりも広い配線スペースＣでは、配線層分離酸化膜１１３にボイドが形成されない。
以上のように、配線スペースが狭くなるほど、形成されるボイド１０３が大きくなり、これに伴って配線層分離酸化膜１１３の比誘電率εが低くなる。したがって、狭い配線スペースでの配線間容量が低減され、配線遅延が抑制される。
【００６５】
以下、図１１（ａ）に示す埋め込み配線の形成方法を説明する。
まず、実施形態１と同様に、図４（ｃ）に示すように、下地酸化膜１１２上にダミー配線１２４を形成する。
次に、図１１（ｂ）に示すように、ダミー配線１２４上にＨＤＰにより配線層分離酸化膜１１３として、ＮＳＧ膜を形成する。
【００６６】
本実施形態において、配線層分離酸化膜１１３としてＦＳＧ膜を使用することも可能であるが、一般にＦＳＧ膜はＮＳＧ膜に比較すると埋め込み性が良好であるため、ボイド１０３が発生しにくい。これは、ＦＳＧ膜を形成する場合、高密度プラズマ雰囲気でフッ素ラジカルが生成し、フッ素ラジカルがエッチングに寄与することと関係する。
【００６７】
ＮＳＧ膜等の配線層分離酸化膜１１３を形成する際には、狭い配線スペースほど大きなボイド１０３が発生し、広い配線スペースにはボイドが形成されないように、成膜条件を設定する。ボイド１０３の上端は、ダミー配線１２４の上端より低い位置となるようにする。また、ボイド１０３とダミー配線１２４の側面とが接しないようにする。
【００６８】
配線間のＮＳＧ膜の膜厚は、ダミー配線１２４の高さよりも大きくすることが望ましい。本実施形態においては、ＮＳＧ膜を膜厚５００ｎｍで堆積させた。
ＮＳＧ膜の成膜条件は、圧力を１０ｍＴｏｒｒ、ＳｉＨ4 流量を１７０ｓｃｃｍ、Ｏ2 流量を３００ｓｃｃｍ、Ａｒガス流量を１２０ｓｃｃｍ、ＩＣＰパワーを４０００Ｗ、バイアスパワーを２５００Ｗとした。
【００６９】
これにより、例えば配線スペースが０．２μｍの箇所で、断面が底辺０．１μｍ、高さ０．２５μｍ程度の二等辺三角形状となるようなボイド１０３が形成された。ボイド１０３の頂点（上端）は、ダミー配線１２４の上端から０．１μｍ程度、低い位置となった。
【００７０】
次に、図１２（ｃ）に示すように、ＣＭＰを行い、ダミー配線１２４上に形成されたＮＳＧ膜を除去し、ダミー配線１２４の表面を露出させる。ダミー配線１２４の表面が露出した時点でＣＭＰを終了することにより、平坦な表面が得られる。
【００７１】
次に、図１２（ｄ）に示すように、ダミー配線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２２を、プラズマエッチングにより除去する。このエッチングには、エッチングガスとして例えばＣＦ4 とＯ2 を用いる。さらに、ダミー配線１２４のＡｌ層１２１を、例えばリン酸を用いたウエットエッチングにより除去する。以上のようにしてダミー配線１２４を除去することにより、配線層分離酸化膜１１３に配線溝１１４が形成される。
【００７２】
次に、図１３（ｅ）に示すように、実施形態１と同様に、配線溝１１４内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。
【００７３】
さらに、電解めっき法により配線溝１１４内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００７４】
その後、図１１（ａ）に示すように、ＣＭＰを行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００７５】
上記の本実施形態において、ボイド１０３の上端が、ダミー配線１２４の上端より高い位置となった場合には、図１２（ｃ）に示す工程で、ダミー配線１２４が露出するまでＮＳＧ膜にＣＭＰを行う工程で、ボイド１０３がＮＳＧ膜の表面に露出する。したがって、配線溝１１４にＣｕめっき層１２５を埋め込む工程（図１３（ｅ）参照）で、ボイド１０３内にも配線が埋め込まれることになる。
【００７６】
また、ボイド１０３とダミー配線１２４の側面とが接した場合は、ダミー配線１２４を除去すると、ボイド１０３が配線溝１１４に接続する。したがって、配線溝１１４にＣｕめっき層１２５を埋め込む工程で、ボイド１０３内にも配線が埋め込まれ、配線が局所的に太くなるという問題が起こる。
【００７７】
上記の本実施形態の半導体装置の製造方法によっても、配線スペースに応じて配線層分離酸化膜１１３の比誘電率εを変化させ、狭い配線スペースでの配線間容量を低減させることができる。例えば、配線層分離酸化膜１１３として、ボイドのない広い配線スペースＣ（配線スペース０．４μｍ）での比誘電率εが４．３であるＮＳＧ膜を用いた場合には、最も狭い配線スペースＡ（配線スペース０．２μｍ）での比誘電率εが３．２となった。これにより、狭い配線スペースでの配線間容量が低減され、配線遅延が抑制される。
【００７８】
（実施形態４）
上記の実施形態１〜３においては、配線溝１１４内にのみＣｕ配線１１７が形成され、下地酸化膜１１２の接続孔１３１内には、Ｃｕ配線１１７とは別にプラグ１３２が形成される。それに対し、本実施形態においては、下地酸化膜１１２の接続孔１３１と上層の配線溝１１４内に、同一の工程で埋め込み配線を形成する。
【００７９】
図１４（ａ）は、本実施形態の半導体装置のＣｕ配線部分の断面図である。図１４（ａ）に示すように、所定の素子等（不図示）が形成されたＳｉ基板１１１上に、下地酸化膜１１２が形成されている。下地酸化膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣｕ配線１１７とを接続する接続孔１３１が形成されている。
【００８０】
下地酸化膜１１２上に配線層分離酸化膜１１３としてＦＳＧ膜が形成されている。配線層分離酸化膜１１３に配線溝１１４が形成されている。配線溝１１４およびそれに接続する接続孔１３１内に、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１１７が形成されている。
【００８１】
図１４（ａ）に示す半導体装置においても、実施形態１と同様に、最も狭い配線スペースＡの比誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。これにより、狭い配線スペースでの配線間容量が選択的に低減され、配線遅延が抑制される。本実施形態の半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化が防止される。
【００８２】
以下、図１４（ａ）に示す埋め込み配線の形成方法を説明する。
まず、図１４（ｂ）に示すように、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１２を形成する。リソグラフィー技術により下地酸化膜１１２上にレジスト（不図示）を形成し、レジストをマスクとして下地酸化膜１１２にドライエッチングを行う。これにより、接続孔１３１が形成される。その後、レジストを除去する。
【００８３】
次に、図１５（ｃ）に示すように、下地酸化膜１１２上にダミー配線となるＳＯＧ膜１４１を形成する。ＳＯＧ膜１４１は所望のＣｕ配線１１７の高さと同等の膜厚で形成する。本実施形態においては、下地酸化膜１１２上でのＳＯＧ膜１４１の膜厚が４５０ｎｍとなるように、シリケートガラスを塗布した。
【００８４】
次に、図１５（ｄ）に示すように、リソグラフィー技術によりＳＯＧ膜１４１上にレジスト（不図示）を形成し、レジストをマスクとしてＳＯＧ膜１４１にドライエッチングを行う。これにより、ダミー配線１２４が形成される。その後、レジストを除去する。アッシングによりレジストを除去する場合、前述したように、Ｏ2 プラズマによりダミー配線が損傷を受けるのを防ぐため、アッシング条件を適宜選択する。
【００８５】
次に、図１６（ｅ）に示すように、ダミー配線１２４上に配線層分離酸化膜１１３としてＦＳＧ膜を、例えば膜厚５００ｎｍで形成する。ＦＳＧ膜の膜厚や成膜条件は、実施形態１と同様としてよい。
【００８６】
次に、図１６（ｆ）に示すように、ＣＭＰを行い、ダミー配線１２４上に形成されたＦＳＧ膜を除去し、ダミー配線１２４の表面を露出させる。ダミー配線１２４の表面が露出した時点でＣＭＰを終了することにより、平坦な表面が得られる。ＣＭＰの後処理としてＨＦを用いた洗浄を行うと、ダミー配線１２４であるＳＯＧ膜がある程度エッチングされるが、続く工程でダミー配線１２４を除去するため、問題はない。
【００８７】
次に、図１７（ｇ）に示すように、ダミー配線１２４であるＳＯＧ膜を、ＨＦを用いたウェットエッチングにより除去する。これにより、接続孔１３１に接続する配線溝１１４が形成される。このウェットエッチングにおいて、ＦＳＧ膜からなる配線層分離酸化膜１１３と下地酸化膜１１２もわずかにエッチングされるが、これらの部分でのエッチング速度は、ＳＯＧ膜におけるエッチング速度に比較して十分に小さい。したがって、エッチング時間を適切に制限すれば、配線層分離酸化膜１１３と下地酸化膜１１２のエッチング量を最小限に抑え、配線溝１１４や接続孔１３１が広がるのを防止することができる。
【００８８】
次に、図１７（ｈ）に示すように、配線溝１１４内、接続孔１３１内および配線層分離酸化膜１１３上に、バリアメタル層となるＴａＮ層１１５を、例えばスパッタリングにより膜厚２５ｎｍで形成する。続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例えばスパッタリングにより膜厚１００ｎｍで形成する。
【００８９】
さらに、電解めっき法により配線溝１１４内および接続孔１３１内を埋め込むように、配線層分離酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６を介してＣｕめっき層１２５を形成する。Ｃｕめっき層１２５は、例えば配線層分離酸化膜１１３上での膜厚が１０００ｎｍ程度となるように、厚く形成する。
【００９０】
その後、図１４（ａ）に示すように、配線層分離酸化膜１１３が露出するまでＣＭＰを行い、配線溝１１４内および接続孔１３１内にのみＣｕめっき層１２５、Ｃｕシード層１１６およびＴａＮ層１１５を残す。これにより、Ｃｕの埋め込み配線１１７が形成される。その後、アニールを施してＣｕの埋め込み配線中の不純物を除去したり、Ｃｕのグレインサイズを大きくして、さらに低抵抗化したりする。
【００９１】
上記の本実施形態の半導体装置の製造方法によれば、実施形態１および２と同様に、ダミー配線１２４を形成することにより、相対的に狭い配線スペースで配線層分離酸化膜１１３の比誘電率εを下げ、配線間容量を低減して、配線遅延を抑制することができる。
【００９２】
なお、上記の本実施形態において、ダミー配線としてＳＯＧ膜のかわりにＡｌ層を用いることもできる。Ａｌ層を用いた場合、ステップカバレージが不足して接続孔１３１内を埋め込むことはできないが、ダミー配線は除去され、接続孔１３１内は最終的にＣｕ配線１１７によって埋め込まれるため問題はない。
【００９３】
但し、ダミー配線としてＡｌ層を用いた場合に、ダミー配線を加工するためのリソグラフィ工程で合わせずれが起こると、接続孔１３１上の一部でＡｌ層がエッチングされる可能性がある。この場合、接続孔１３１が露出し、接続孔１３１がエッチングにより損傷を受ける可能性がある。
【００９４】
したがって、接続孔１３１内を例えばＳＯＧ膜で埋め込んでから、その上層にダミー配線となるＡｌ層を形成してもよい。これにより、接続孔１３１がエッチングの間、保護される。接続孔１３１内のＳＯＧ膜は、配線溝１１４内および接続孔１３１内に埋め込み配線を形成する前に、例えばＨＦを用いて除去すればよい。
【００９５】
上記の本発明の実施形態の半導体装置によれば、配線スペースの狭い箇所で選択的に絶縁膜の比誘電率εが低くなり、配線間容量が低減される。したがって、配線遅延が抑制され、半導体装置が高速化される。
上記の本発明の実施形態の半導体装置の製造方法によれば、層間絶縁膜の吸湿性の増加や密着性の悪化を防止しながら、配線スペースの狭い箇所の絶縁膜を選択的に低誘電率化することができる。
【００９６】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、上記の実施形態においては、Ｓｉ基板１１１上に単層のＣｕ配線１１７が形成される例を示したが、Ｓｉ基板１１１は、Ｓｉ基板１１１上に形成された配線層に置き換えることもできる。また、上記の実施形態のプロセスを繰り返すことにより、多層の埋め込み配線を形成することもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９７】
【発明の効果】
本発明の半導体装置によれば、絶縁膜の吸湿性の増加や密着性の悪化が防止されながら、配線間の絶縁膜が低誘電率化され、配線遅延が抑制される。
本発明の半導体装置の製造方法によれば、配線スペースの狭い部分で配線間容量を低減させることが可能となる。
【図面の簡単な説明】
【図１】図１は本発明の半導体装置の実施形態に係り、配線間にＦＳＧ膜を形成した場合の配線スペースと配線容量との関係を示す図である。
【図２】図２は本発明の半導体装置の配線間に形成されるボイドを表す模式図である。
【図３】図３（ａ）は本発明の実施形態１に係る半導体装置の配線部分の断面図であり、図３（ｂ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ｃ）および（ｄ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ｅ）および（ｆ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ｇ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）は本発明の実施形態２に係る半導体装置の配線部分の断面図であり、図７（ｂ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ｃ）および（ｄ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ｅ）および（ｆ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ｇ）および（ｈ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）は本発明の実施形態３に係る半導体装置の配線部分の断面図であり、図１１（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ｃ）および（ｄ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ｅ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）は本発明の実施形態４に係る半導体装置の配線部分の断面図であり、図１４（ｂ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ｃ）および（ｄ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ｅ）および（ｆ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１７】図１７（ｇ）および（ｈ）は本発明の実施形態４に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】図１８（ａ）および（ｂ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ｃ）および（ｄ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
１０１…配線、１０２…絶縁膜、１０３…ボイド、１０４…導電層、１１１…Ｓｉ基板、１１２…下地酸化膜、１１３…配線層分離酸化膜、１１４…配線溝、１１５…ＴａＮ層、１１６…Ｃｕシード層、１１７…Ｃｕ配線、１２１…Ａｌ層、１２２…ＴｉＮ層、１２３…ＳｉＯＮ層、１２４…ダミー配線、１２５…Ｃｕめっき層、１３１…接続孔、１３２…プラグ、１３３…ＳｉＮ層、１４１…ＳＯＧ膜、２０１…Ｓｉ基板、２０２…下地酸化膜、２０３…ＳｉＮ層、２０４…配線層分離酸化膜、２０５…配線溝、２０６…ＴａＮ層、２０７…Ｃｕシード層、２０８…Ｃｕめっき層、２０９…Ｃｕ配線。
Claims (9)
- 第１の導電層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第１の導電層に達する孔を形成する工程と、
前記第１の絶縁膜上の一部と前記孔上に、配線パターンで犠牲膜を形成する工程と、
前記犠牲膜を被覆して化学気相成長によりフッ素を含有するシリコン酸化膜を形成し、隣接する前記犠牲膜間の間隔が相対的に狭い部分で、前記間隔が相対的に広い部分に比較して、フッ素を高濃度で含有させて、前記間隔が相対的に狭い部分で、前記間隔が相対的に広い部分に比較して、低誘電率である第２の絶縁膜を形成する工程と、
前記犠牲膜上の前記第２絶縁膜を除去する工程と、
前記犠牲膜を除去し、前記第２の絶縁膜に配線溝を形成する工程と、
前記配線溝内に配線を形成する工程とを有する
半導体装置の製造方法。 - 前記第２の絶縁膜を形成する工程において、前記間隔が相対的に狭い部分の前記第２の絶縁膜に、前記犠牲膜に接しない第１の空隙を形成する
請求項１に記載の半導体装置の製造方法。 - 前記第２の絶縁膜を形成する工程において、前記間隔が相対的に広い部分の前記第２の絶縁膜に、前記第１の空隙より小さく、かつ前記犠牲膜に接しない第２の空隙を形成する
請求項２に記載の半導体装置の製造方法。 - 前記第２の絶縁膜を形成する工程において、前記間隔が相対的に広い部分の前記第２の絶縁膜に、空隙を形成しない
請求項２に記載の半導体装置の製造方法。 - 前記犠牲膜を形成する前に、前記孔内に導電体からなるプラグを形成する工程をさらに有し、
前記配線を、前記プラグに電気的に接続するように形成する
請求項１〜４のいずれかに記載の半導体装置の製造方法。 - 前記配線を形成する工程は、前記配線溝内を埋め込むように、前記第２の絶縁膜上に配線材料層を形成する工程と、
前記第２の絶縁膜が露出するまで、前記配線材料層の表面に化学的機械研磨を行う工程とを含む
請求項１〜５のいずれかに記載の半導体装置の製造方法。 - 前記配線材料層を形成する工程において、前記配線溝を介して前記孔内にも配線材料を埋め込む
請求項６に記載の半導体装置の製造方法。 - 前記配線材料層を形成する工程は、電解めっき工程を含む
請求項６に記載の半導体装置の製造方法。 - 前記第１の絶縁膜を形成後、前記犠牲膜を形成する前に、前記第１の絶縁膜と前記犠牲膜との層間に、前記犠牲膜に対してエッチング速度を十分に遅くすることが可能であるエッチングストッパー層を形成する工程をさらに有する
請求項１〜８のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254459A JP4967207B2 (ja) | 2001-08-24 | 2001-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254459A JP4967207B2 (ja) | 2001-08-24 | 2001-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068846A JP2003068846A (ja) | 2003-03-07 |
| JP4967207B2 true JP4967207B2 (ja) | 2012-07-04 |
Family
ID=19082619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001254459A Expired - Fee Related JP4967207B2 (ja) | 2001-08-24 | 2001-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4967207B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5821357B2 (ja) * | 2011-07-19 | 2015-11-24 | 富士通株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085517A (ja) * | 1999-09-13 | 2001-03-30 | Sony Corp | 半導体装置およびその製造方法 |
| US6214719B1 (en) * | 1999-09-30 | 2001-04-10 | Novellus Systems, Inc. | Method of implementing air-gap technology for low capacitance ILD in the damascene scheme |
-
2001
- 2001-08-24 JP JP2001254459A patent/JP4967207B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003068846A (ja) | 2003-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080722 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111212 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120319 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150413 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150413 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |