JP4964931B2 - 装置への情報の問い合わせ - Google Patents

Description

本発明は、周辺機器のような装置からプロセッサへの情報の問い合わせに関する。

現代のコンピュータ・システムでは、種々の構成要素が所与の通信プロトコルに従って互いに通信する。例えば、周辺機器は、システムのプロセッサと、該機器とプロセッサとの間に結合された制御ハブのような中間インタフェースを介して通信しうる。このような通信の形態の一例は、いわゆるペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩ Ｅｘｐｒｅｓｓ（商標）（ＰＣＩｅ（商標）））通信プロトコルに従う。

標準的なトランザクションは、ライト及びリード・トランザクション、割り込み等を有する。標準的に、リード・トランザクションは、メモリからデータを得るために周辺機器により用いられる。しかしながら、このような装置は、通常、例えばプロセッサに関する情報を問い合わせるためにリード・トランザクションをプロセッサへ直接に伝達しない。

従って、このような問い合わせを許可することは異常であり困難なので、入出力の従属関係が生じ、更にはプロセッサ内で順序付けの問題が生じうる。従って、プロセッサはプロセッサ識別子（ＩＤ）情報、ヒューズ情報、状態情報又は該プロセッサの機能に関する設定情報等のような種々の識別情報を有しているものの、該プロセッサに結合された装置がこれらの情報を得ることは通常、困難であるか又は不可能である。

種々の実施例では、プロセッサ・コンプレックスに結合された装置が該プロセッサ・コンプレックスから直接に情報を得ることを可能にするために、ライト・ライト・トランザクションを有するデータ・フローが提供されうる。特に、周辺機器のような装置からのライト・トランザクションのレジスタ・アクセス・ベンダ定義メッセージ（ＲＡＶＤＭ又はＶＤＭと略される）が、プロセッサ・コンプレックスからの情報を要求するために用いられてよい。このライト要求に応答して、プロセッサ・コンプレックスは、同様のライト要求トランザクションを用いて要求した情報を得て、そして周辺機器へ返してよい。このように、リード要求に関連する複雑さは回避できる。このような複雑さは、データ依存の問題及び順序づけの問題を有する。更に、メモリ制御部又は他の制御装置がピア周期の間にプロセッサ・コンプレックスの内部装置へのリードを許可するので、このようなプロセッサへのリードは通常生じない。従来、周辺機器からルート（例えばプロセッサ）コンプレックスへのアップストリーム設定リード／ライト（Ｒ／Ｗ）アクセスは、サポートされていない。

ある実施例では、このようなライト・ライト・トランザクションは、システムの起動又は初期化中に生じうるプロセッサ・コンプレックスに関する設定情報を得るための使用モデルと共に用いられてよい。特に、ある実施例では、周辺機器制御ハブ（ＰＣＨ）は、プロセッサ・コンプレックスに関連付けられたいわゆるスキュー（ｓｔｏｃｋ ｋｅｅｐｉｎｇ ｕｎｉｔ：ＳＫＵ）情報を要求してよい。このようなＳＫＵ情報は、製造時に設定されたプロセッサの設定に関する詳細情報を提供しうる。つまり、特定のプロセッサは、多数のコア、利用可能な動作周波数、追加機能ユニット、動作モード等のような種々の特徴を有して製造されうる。しかしながら、製造中、異なるプロセッサは異なるように設定されうる。例えば、設定可能なヒューズが、所与のプロセッサの機能の特定の一部のみを有効にするために用いられてよい。このように、製造者は、同一の半導体処理動作（例えば、マスク等）を有する多くの装置を容易に製造でき、工場で各プロセッサは種々の機能の有効／無効を個々に設定されうる。このように、一般に、製造された装置は、有効にされた機能に従って異なる価格帯で販売されうる。

従って、特定の使用モデルでは、プロセッサ等に結合されたＰＣＨ又は他の周辺機器は、起動時にプロセッサの機能を決定しようとしうる。従って、本発明の実施例に従うライト・ライト・トランザクションを用いて、周辺機器は、プロセッサの製造元、プロセッサの種類（つまり対象のセグメント）、プロセッサの世代（つまり製造年）、有効／無効にされた機能、最大消散電力、標準的な待ち時間等のようなＩＤ情報を含みうる設定及び機能情報を得ることができる。

本発明のある実施例による方法のフロー図を示す。 本発明のある実施例によるシステムの一部のブロック図を示す。 本発明のある実施例によるプロセッサ・コンプレックスのブロック図を示す。 本発明の別の実施例によるプロセッサ・コンプレックスのブロック図を示す。 本発明のある実施例によるシステムのブロック図を示す。 本発明の別の実施例によるシステムのブロック図を示す。

図１に、本発明のある実施例による方法のフロー図を示す。図１に示すように、方法１００は、ライト要求を受信し、該ライト要求を相応して処理するためにプロセッサ・コンプレックスにより実行されてよい。図１に示すように、方法１００は、所定の位置へのライト・クエリを受信することにより開始してよい（ブロック１１０）。例えば、プロセッサ・コンプレックスのインタフェースは、プロセッサ・コンプレックスとＰＣＨのような周辺機器との間に結合された相互接続からのライト要求を受信してよい。このライト要求は、所定のバス／装置／機能（ＢＤＦ＆ＢＡＲ）への、オフセットを有するＲＡＶＤＭライトであってよい。更に、このライト要求のためのアドレス情報に加え、該要求はデータを更に有してよい。該データは以下に詳細に説明するように用いられても用いられなくてもよい。一例として、ＢＤＦ／ＢＡＲ及びオフセットは、プロセッサ・コンプレックス内のキューを識別するために用いられてよい。キュー内には要求が格納され、キューは例えばベンダ定義メッセージ（ＶＤＭ）キューである。

図１を参照すると、この位置情報に基づき、ライト要求が該位置へ転送されてよい（ブロック１２０）。従って、例えばライト要求は、プロセッサ・コンプレックスの種々の回路を通じてライト・キューへ転送されてよい。

後に、ライト・クエリの情報は、目標位置から読み出されてよい（ブロック１３０）。例えば、ライト要求のためのＶＤＭキューのエントリは、キューの一番上に達したときに処理されてよい。この情報は、周辺機器からのライト要求を、プロセッサ・コンプレックスの所望の情報にアクセスするリード要求であるかのように処理するために用いられてよい。例えば、エントリ内にあるオフセット情報は、要求された情報がどこから得られるべきかを示すために用いられてよい。従って、所望の情報は、要求された情報に基づき該場所から得られてよい（ブロック１４０）。本発明の範囲はこの点で限定されないが、一例として、このオフセットは得るべき情報を予め定めてよい。このような実施例では、所望の情報を得るために、オフセットはマイクロコード又は他のハードウェア、ソフトウェア又はファームウェアを起動するよう動作してよい。この情報は、プロセッサ・コンプレックス内に存在する１又は複数のコンフィギュレーション・レジスタに対応してよい。このようなコンフィギュレーション・レジスタは、プロセッサＩＤレジスタ、種々のプロセッサ機能、バス速度等の有効又は無効に関する情報を有する１又は複数の機能レジスタを有してよい。以下で議論するように、情報を得る他の方法は、ライト・クエリと共に受信されたデータを用いて実施されてよい。

次に、この要求情報が得られている場合、入来するライト要求に応答するライト要求が形成されてよい（ブロック１５０）。一例として、このライト要求は、得た情報を周辺機器に書き込むための同様のＲＡＶＤＭメッセージであってよい。従って、ブロック１６０で、ライト要求はプロセッサ・コンプレックスから要求側装置への出力であってよい。或いは、ブロック１６０で、ライト要求はプロセッサ・コンプレックスからＣＰＵコンプレックス・レジスタを介して定められた異なる装置への出力であってよい。従って、このライト要求は、入来するライト・クエリに対する応答として動作する。複数のライト・ライト・トランザクションは、入来するリード要求及び要求側装置へ返される関連する完了メッセージと同一の効果を有し、所与の通信プロトコルの順序付けの要件の複雑さ、依存、追加内部データパスの複雑さ等を有さない。図１の実施例では、この特定の実施に関して説明したが、本発明の範囲はこの点に限定されない。

実施例は、多くの異なるシステム及びプロセッサの種類で実施されてよい。しかしながら、特定の実装が、複数のプロセッサ・コア、キャッシュ、関連するロジック、メモリ制御部、インタフェース制御部等であってよい単一ダイ集積回路であってよいプロセッサ・コンプレックスを有するプラットフォームと一緒に用いられてよい。

図２は、本発明のある実施例によるシステムの一部のブロック図を示す。図２に示すように、システム２００は、メモリ２６０及びＰＣＨ２８０に結合されたプロセッサ・コンプレックス２１０を有する。メモリ２６０は、ある実施例ではダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であってよい。図２に示すように、プロセッサ・コンプレックス２１０は、複数のコア２２０ａ−２２０ｄ（概してコア２２０）を有してよい。各コアは、対応するキャッシュ・メモリ２２５ａ−２２５ｄ（概してキャッシュ２２５）に関連付けられてよい。また、プロセッサ・コンプレックス２１０は、アンコア・ロジック２３０を有する。アンコア・ロジック２３０は、特定のインタフェース及び制御ロジックのようなコア内に存在しない、プロセッサの種々のロジックを有してよい。また、プロセッサ・コンプレックス２１０内には入力／出力（Ｉ／Ｏ）インタフェース２４０も存在し、相互接続２４５とのインタフェースを提供する。相互接続２４５は、ある実施例ではダイレクト・メディア・インタフェース（ＤＭＩ）又はプロセッサ・コンプレックス２１０とＰＣＨ２８０との間に結合された別のポイント・ツー・ポイント相互接続であってよい。また、プロセッサ・コンプレックス２１０は、コンプレックスとメモリ２６０との間のインタフェースを提供するメモリ制御部２５０を更に有する。これらの限られた構成要素が説明の理解を容易にするために示されたが、固定機能ユニット、他の処理ユニット等のような追加の構成要素がプロセッサ・コンプレックス２１０内に存在してもよい。

図２に更に示すように、アンコア・ロジック２３０は、ライト・ライト・トランザクションの処理に役立つ種々の構成要素を有してよい。より詳細には、周辺機器により要求されうる情報は、一式のコンフィギュレーション・レジスタ又はメモリ割付レジスタ２３２内に存在してよい。上述のように、このようなレジスタは、プロセッサ・コンプレックス２１０の識別情報及び機能に関する種々の情報を有してよい。要求は、アンコア・ロジック２３０により調停器２３４を介して受信されると、ベンダ定義メッセージ（ＶＤＭ）キュー２３５内に格納される。キューのこのエントリがキューの一番上又は最上位に達したとき、アンコア・ロジック２３０はレジスタ２３２から情報を得て、マルチプレクサ２３６を通じて送信し、そしてＶＤＭキュー２３８内に格納するために待ち行列に入れられる。調停器２３９への出力のとき、所望の情報を有するライト要求メッセージは、他の出て行く要求と調停される。留意すべき点は、図２の説明では、調停器２３４及び２３９への単一の入力のみが示されたことである。しかしながら、理解されるべき点は、種々の実装では、これらの調停器は異なるコア、ロジック、インタフェース等からの種々の入来要求の間で調停するようにされてよいことである。

従って、入来ＲＡＶＤＭライト・クエリがＰＣＨ２８０から受信されると（より詳細には、内部の管理エンジン２８５から）、要求は処理のためにＩ／Ｏインタフェース２４０を通じてアンコア・ロジック２３０へ提供されてよい。次に、このクエリに応答して、対応するライト・クエリは、Ｉ／Ｏインタフェース２４０を通じてＰＣＨ２８０へ返送するために要求された情報と共にアンコア・ロジック２３０から送信されてよい。図２の実施例では、説明を容易にするためにこの限られた詳細を示したが、理解されるべき点は本発明の範囲はこの態様に限定されないことである。

図３を参照すると、本発明のある実施例によるプロセッサ・コンプレックスの更なる説明を示す。図３に示すように、アンコア・ロジック２３０に関する更なる詳細が提供される。特に、図３は、本発明の実施例に関連するライト・ライト・トランザクションのデータ・フローを示す。ＰＣＨ２８０からの最初のＲＡＶＤＭライト・クエリ（１）は、プロセッサ・コンプレックス２１０でＩ／Ｏインタフェース２４０を通じて受信され（２）、該クエリのＶＤＭキュー２３５への書き込みを生じさせる（３）。留意すべき点は、トランザクションのこの点で、ＰＣＨからのライト・クエリは消滅しており、従って通信プロトコル（例えばＰＣＩｅプロトコル）に関する順序付けルールは終了する。ライト・クエリの要求された情報が読み出されると、第２のライト・クエリ（４）が形成され、アンコア・ロジック２３０から（５）及びインタフェース２４０を通じて（６）ＰＣＨ２８０へ送信される。留意すべき点は、ｋの第２のライト要求は、前のライト・トランザクションに関する如何なる依存性も順序付けの問題も存在しないように独立に生成され発行されたトランザクションであることである。

他の実装では、（バス／装置／機能／バー及びオフセットに基づく）所定の場所からの応答データの取得及び送信を行わせるライト要求を受信するより、他の実装はライト・ライト・トランザクションを処理するためのより柔軟な方法を提供しうる。例えば、ＲＡＶＤＭライトが受信されてよい。上述のように、このデータは例えばＶＤＭキュー内のデータのブロックである。ＶＤＭキューからアクセスされたとき、データは、周辺機器へ返すインデックスとして用いられてよい。留意すべき点は、情報に直接アクセスしうること又は以下に更に詳細に説明するようにドアベル・メカニズムと共に接続で用いられうることである。更に別の実施例では、ライト・クエリと共に受信されたデータが用いられ、操作され（例えばインクリメントされる、暗号化される等）、応答ライト・クエリ内で返送される。例えば、このような実施の一例では、プロセッサ・コンプレックスは最初の値（例えば１の値）を有するピング（ｐｉｎｇ）信号を受信してよい。次に、対応するライト・クエリを送信するときに、このデータの値はインクリメントされ、２の値と共に要求側の周辺機器へ返送されてよい。留意すべき点は、幾つかの実施例では、このような処理は逆の順序で生じてよい。つまり、プロセッサ・コンプレックスはピング信号を送信し、周辺機器は更新されたデータ値と共にピング応答を送信する。

更に、幾つかの実施例では、複数のライト要求を周辺機器から受信し、これらの要求に基づきライト要求自体によって指示された場所からデータを取得することが可能である。つまり、特定の構成又は所定のＢＤＦ／ＢＡＲへの単一のライト要求に応答する他の情報及びオフセットの所定の転送の代わりに、他の実装は、１又は複数のライト要求により示された情報にアクセスするためにいわゆるドアベル・レジスタを用いてよい。一例として、周辺機器からの最初のライト要求は、ＢＤＦ／ＢＡＲ及びこのドアベル・レジスタへのオフセットを有する。ドアベル・レジスタは、プロセッサ・コンプレックスからの所望の応答に関する情報を有しうるデータを書き込まれる。例えば、データは、応答ＢＤＦ／ＢＡＲに関する情報及びオフセット、情報源（例えば、ヒューズ、レジスタ、隠しレジスタ等）、返送するデータの量の表示、ルーティングのヒントのような属性及び行われるべき動作等を有してよい。このような動作は、データの書き込みを開始する動作を行ってもよい。例えば、返送データは暗号化され、ライト要求と共に送信されるデータ値はインクリメントされ、対応する応答ライト要求と共に返送される。或いは、別の動作、例えば完了すると応答ライト要求の送信を生じさせる要求されたプロセッサ動作が実行されてもよい。このような情報は、複数のライト要求内で送信されてよい。２番目以降の要求は、前のライト要求のデータが格納されるドアベル・レジスタをトリガする。

図４を参照すると、本発明の別の実施例によるプロセッサ・コンプレックスのブロック図を示す。図４に示すように、システム４００はプロセッサ・コンプレックス４１０を有する。プロセッサ・コンプレックス４１０は、図２と同様の構成要素、つまりコア４２０ａ−４２０ｄ、キャッシュ４２５ａ−４２５ｄ、アンコア・ロジック４３０、Ｉ／Ｏインタフェース４４０及びＭＣＨ４５０を有してよい。しかしながら、この実施例では、アンコア・ロジック４３０は、入来ライト要求をＰＣＨ４８０から調停器４３４を通じて受信するよう構成されたドアベル・レジスタ４３５を有する。最初のライト要求からの初期データを格納した後、ＰＣＨ４８０からの２番目のライト・トランザクションは、この情報にアクセスし、該情報を特定の１又は複数のコンフィギュレーション・レジスタ４３２から情報を得るためのインデックスとして用いてよい。また、情報は、マルチプレクサ４３６を通じて送信され、調停器４３９からインタフェース４４０へ送信されるまでＶＤＭキュー４３８内に格納されてよい。

実施例は、多くの異なるシステムの種類で実施されてよい。図５を参照すると、本発明の別の実施例によるシステムのブロック図を示す。図５に示すように、マイクロプロセッサ・システム５００は、ポイント・ツー・ポイント相互接続システムであり、第１のプロセッサ５７０及びチップセット５９０を有するプロセッサ・コンプレックス５７１を有する。図５に示すように、第１のプロセッサ５７０及び第２のプロセッサ５８０は、ポイント・ツー・ポイント相互接続５５０を介して結合される。図５に示すように、各プロセッサ５７０及び５８０は、第１及び第２のプロセッサ・コア（つまり、プロセッサ・コア５７４ａ及び５７４ｂ並びにプロセッサ・コア５８４ａ及び５８４ｂ）を有するマルチコア・プロセッサであってよい。各プロセッサは、アンコア・ロジック５７５及び５８５を更に有してよい。アンコア・ロジック５７５及び５８５は、周辺機器からの入来ライト要求を、プロセッサの設定情報を取得し提供するリード要求であるかのように処理してよい。

図５を参照すると、第１のプロセッサ５７０は、メモリ制御部５７２及びポイント・ツー・ポイント（Ｐ−Ｐ）インタフェース５７６及び５７８を更に有する。同様に、第２のプロセッサ５８０は、メモリ制御部５８２及びＰ−Ｐインタフェース５８６及び５８８を有する。図５に示すように、メモリ制御部５７２及び５８２は、プロセッサを対応するメモリ、つまりメモリ５３２及びメモリ５３４に結合する。メモリ５３２及びメモリ５３４は、対応するプロセッサの近くに取り付けられたメイン・メモリ（例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））の一部であってよい。第１のプロセッサ５７０及び第２のプロセッサ５８０は、Ｐ−Ｐ相互接続５５２及び５５４をそれぞれ介してチップセット５９０に結合されてよい。図５に示すように、システム５９０はＰ−Ｐインタフェース５９４及び５９８を有する。

更に、チップセット５９０は、チップセット５９０を高性能グラフィック・エンジン５３８に結合するインタフェース５９２を有する。また、チップセット５９０は、インタフェース５９６を介して第１のバス５１６に結合されてよい。図５に示すように、種々のＩ／Ｏ装置５１４が、第１のバス５１６を第２のバス５２０に結合するバス・ブリッジ５１８と共に第１のバス５１６に結合されてよい。種々の装置は、第２のバス５２０に結合されてよい。種々の装置は、ある実施例では例えばキーボード／マウス５２２、通信装置５２６及びディスク・ドライブ又はコード５３０を有しうる他の大容量記憶装置のようなデータ記憶装置５２８を含む。更に、音声Ｉ／Ｏ５２４は第２のバス５２０に結合されてよい。

図６を参照すると、本発明の別の実施例によるシステムのブロック図を示す。図６に示すように、システム４００’は、フロント・サイド・バス（ＦＳＢ）システム又はアンコア・ロジック４３０を有するプロセッサ４２０がプロセッサ相互接続４１５を介してチップセット４１０に結合される他のプロセッサ相互接続に基づくシステムであってよい。他の態様では、システム４００’は図４と同じように適応されてよい。しかしながら、留意すべき点は、外部グラフィック・カード４６５もチップセット４１０に結合されることである。

実施例は、コードで実施されてよく、命令を実行するようシステムを設定するために用いられうる該命令を格納した記憶媒体に格納されてよい。記憶媒体は、限定でなく、フロッピー（登録商標）・ディスク、光ディスク、読み出し専用コンパクト・ディスク（ＣＤ−ＲＯＭ）、再書き込み可能なコンパクト・ディスク（ＣＤ−ＲＷ）及び光磁気ディスクを含む如何なる種類のディスク、読み出し専用メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、消去可能なプログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、フラッシュ・メモリ、電気的消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、磁気若しくは光カードのようなランダム・アクセス・メモリ（ＲＡＭ）のような半導体素子又は電子的命令を格納するのに適した如何なる周囲の他の媒体を有してよい。

本発明は限られた数の実施例に関して説明されたが、当業者はこれらの実施例の多数の変形及び変更を理解するだろう。このような全ての代替、変更及び変形は本発明の真の精神と範囲に包含される。

２２０ａ−ｄ、４２０ａ−ｄ コア
２２５ａ−ｄ、４２５ａ−ｄ キャッシュ
２３２、４３２ レジスタ、ＣＰＵコンフィギュレーション・レジスタ
２３５、２３８、４３８ ＶＤＭキュー
２３４、２３９、４３４、４３９ 調停器
２５０、４５０、５７２、５８２ メモリ制御部
２６０、４６０、５３２、５３４ メモリ
２８５、４８５ 管理エンジン
４３５ ドアベル・レジスタ
４６５ 外部グラフィック・カード
５３８ 高性能グラフィック
５７０、５８０ プロセッサ
５７４、５８４ プロセッサ・コア
５７５、５８５ アンコア
５９０ チップセット
５１８ バス・ブリッジ
５１６ Ｉ／Ｏ装置
５２４ 音声Ｉ／Ｏ
５２２ キーボード／マウス
５２６ 通信装置
５２８ データ記憶装置
５３０ コード

Claims (20)

1. 複数のコアと、ライト・ライト・トランザクションを処理するアンコア・ロジックと、入出力インタフェースとを含むプロセッサ・コンプレックス内で、周辺機器から第１のライト要求を受信する段階；
   該第１のライト要求に応答して、前記プロセッサ・コンプレックスの情報を得る段階；及び
   前記プロセッサ・コンプレックスから前記周辺機器へ、前記情報を有する第２のライト要求を送信する段階；
   を有し、
   前記第２のライト要求は前記第１のライト要求に応答して送信される、
   ことを特徴とする方法。
2. 前記情報は、１又は複数のレジスタに格納された前記プロセッサ・コンプレックスに関するベンダ固有の情報を有し、
   前記プロセッサ・コンプレックスと前記周辺機器との間で通信するために用いられる通信プロトコルは、前記１又は複数のコンフィギュレーション・レジスタにアクセスするために前記周辺機器からのリード要求を規定しない、
   ことを特徴とする請求項１記載の方法。
3. バス／装置／機能／ＢＡＲ及びオフセットを有する前記第１のライト要求を受信する段階；
   を更に有し、
   前記バス／装置／機能／ＢＡＲ及びオフセットは、前記プロセッサ・コンプレックスのアンコア・ロジックの第１のキュー内にエントリを格納するために用いられる、
   ことを特徴とする請求項１記載の方法。
4. 前記第１のライト要求は、データを有さず、
   前記オフセットは、前記アンコア・ロジックに、前記情報が得られる前記プロセッサ・コンプレックスの所定の場所を示す、
   ことを特徴とする請求項３記載の方法。
5. 前記第１のライト要求は、前記周辺機器から前記プロセッサ・コンプレックスへリード要求を送信することなく、前記プロセッサ・コンプレックスのストック・キーピング・ユニット（ＳＫＵ）情報を捜すことである、
   ことを特徴とする請求項１記載の方法。
6. 前記第１のライト要求のデータを前記プロセッサ・コンプレックスの第１のキューのエントリに書き込む段階；及び
   前記第１のキュー内に格納されたデータに対応する前記プロセッサ・コンプレックスの場所にある前記情報を得る段階；
   を更に有する請求項１記載の方法。
7. 前記プロセッサ・コンプレックスは、前記エントリが前記第１のキューの一番上に達したとき、前記プロセッサ・コンプレックスの少なくとも１つのコンフィギュレーション・レジスタから前記情報を得る、
   ことを特徴とする請求項１記載の方法。
8. 前記第１のライト要求が前記第１のキューに書き込まれたとき、前記第１のライト要求に関する通信プロトコルの順序付けルールを終了する段階；
   を更に有する請求項６記載の方法。
9. 前記順序付けルールに関して前記第１のライト要求と独立に前記第２のライト要求を生成する段階；
   を更に有する請求項８記載の方法。
10. プロセッサ・コンプレックス；を有し、
    該プロセッサ・コンプレックスは：
    相互接続を介して周辺機器と通信し、該周辺機器から当該プロセッサ・コンプレックスの第１の場所への書き込み動作を実行するための当該プロセッサ・コンプレックスのベンダ固有の情報を要求する表示を有するライト・クエリを受信するインタフェース；
    前記第１の場所に結合され、前記ライト・クエリに応答して前記ベンダ固有の情報にアクセスし、該ベンダ固有の情報を前記周辺機器へ送信する第２のライト・クエリを生成するロジック；
    該ロジックに結合され、命令に応答して動作を実行する複数のコア；及び
    前記ロジックに結合され、メモリと通信するメモリ制御部；
    を有し、
    前記相互接続の通信プロトコルの順序付けルールは、前記ライト・クエリが前記ロジック内で受信されたとき、該ライト・クエリに関して終了し、
    前記第２のライト・クエリは、前記順序付けルールに関して前記ライト・クエリと独立である、
    ことを特徴とする装置。
11. 前記ロジックは、複数の入来する要求の間で調停し、前記第１の場所に格納するライト・クエリを選択する、
    ことを特徴とする請求項１０記載の装置。
12. 前記第１の場所は、ベンダ定義メッセージ・キューであり、
    前記ロジックは、前記プロセッサ・コンプレックスの少なくとも１つのレジスタにアクセスし、前記ライト・クエリに対応する前記ライト・クエリのエントリが前記ベンダ定義メッセージ・キューの一番上にあるとき、前記ベンダ固有の情報を得る、
    ことを特徴とする請求項１０記載の装置。
13. 前記ベンダ固有の情報は、１又は複数のコンフィギュレーション・レジスタに格納され、
    前記通信プロトコルは、前記１又は複数のコンフィギュレーション・レジスタにアクセスするために前記周辺機器からのリード要求を規定しない、
    ことを特徴とする請求項１０記載の装置。
14. 前記ロジックは、入来する要求を受信し該入来する要求のうちの１つを第１のキューに入力するために選択する入力調停器を有するアンコア・ロジックを有する、
    ことを特徴とする請求項１０記載の装置。
15. 前記アンコア・ロジックは、前記ライト・クエリに応答して第２のキューへ出力するために前記ベンダ固有の情報を選択するマルチプレクサを更に有する、
    ことを特徴とする請求項１４記載の装置。
16. 前記アンコア・ロジックは、出力要求を受信し該出力要求のうちの１つを前記インタフェースへ送信するために選択する出力調停器を更に有する、
    ことを特徴とする請求項１５記載の装置。
17. 前記ロジックは、前記周辺機器の管理エンジンから受信した前記ライト・クエリに応答して前記第２のクエリを生成する、
    ことを特徴とする請求項１０記載の装置。
18. 相互接続を介して周辺機器と通信するインタフェース、命令に応答して動作を実行する複数のコア及びメモリと通信するメモリ制御部を有するプロセッサ・コンプレックス；
    前記相互接続を介して該プロセッサ・コンプレックスに結合され、システムの初期化のときにライト要求を生成する周辺機器；及び
    前記プロセッサ・コンプレックスに結合されたメモリ；
    を有し、
    前記インタフェースは前記周辺機器から前記プロセッサ・コンプレックスに情報を書き込む前記ライト要求を受信し、
    該ライト要求はリード要求であるかのように前記プロセッサ・コンプレックスにより処理され、
    前記プロセッサ・コンプレックスは該プロセッサ・コンプレックスのベンダ固有の情報を有する第２のライト要求を該周辺機器へ送信する、
    ことを特徴とするシステム。
19. 前記プロセッサ・コンプレックスは、前記ライト要求に応答して前記ベンダ固有の情報にアクセスし前記第２のライト要求を生成するロジックを更に有し、
    前記相互接続の通信プロトコルの順序付けルールは、前記ライト要求が前記ロジック内で受信されたとき、前記ライト要求に関して終了し、
    前記第２のライト要求は、前記順序付けルールに関して前記ライト要求と独立である、
    ことを特徴とする請求項１８記載のシステム。
20. 前記相互接続を介した通信は、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ）プロトコルに従い、
    該ＰＣＩｅプロトコルは、前記プロセッサ・コンプレックスのベンダ固有の情報にアクセスするために前記周辺機器からのリード要求を規定しない、
    ことを特徴とする請求項１９記載のシステム。

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