JP4956853B2

JP4956853B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP4956853B2
Application number: JP2000157022A
Authority: JP
Inventors: 浩之三輪
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-05-26
Filing date: 2000-05-26
Publication date: 2012-06-20
Anticipated expiration: 2020-05-26
Also published as: JP2001338929A

Description

【０００１】
【発明の属する技術分野】
本発明は、ベース領域にシリサイドが形成され、ベース抵抗が低減されたバイポーラトランジスタを有する半導体装置およびその製造方法に関し、特に、エミッタ／ベース間のシリサイドブリッジの形成によるショートが防止されたバイポーラトランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタの高性能化のためには、ベース抵抗の低減が重要な課題であり、ベース取り出し部分の表面をシリサイド化したシリサイドベース構造が注目されている。ベース取り出し部分の表面をシリサイドする方法としては、エミッタ形成用の多結晶シリコン膜に自己整合的に形成する方法が簡便であり、かつ高性能化に適している。このようなシリサイドベース構造の形成方法は、例えば特許公報第２５７０７４９号（特開平１−２５５６９）に記載されている。
【０００３】
以下、シリサイドベース構造を有する従来の縦型（ｖｅｒｔｉｃａｌ）バイポーラトランジスタについて、図１７〜図２０を参照して説明する。
図１７は基板表層にベース領域が形成されたｎｐｎバイポーラトランジスタの断面図である。図１７に示すように、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎｐｎバイポーラトランジスタ部分のｐ型半導体基板１表層にはｎ型コレクタ埋め込み領域３が形成されている。ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術により分離絶縁膜４が形成されている。
【０００４】
ｎ型エピタキシャル層２の表層に、例えばＢＦ₂ 等のｐ型不純物をイオン注入することによりｐ型ベース領域５が形成されている。ｐ型ベース領域５の表層にはｐ型ベース領域５よりも高濃度のｐ型不純物を含有するベース取り出し部分５ａが形成されている。ｐ型ベース領域５上の一部に絶縁膜としてシリコン酸化膜６が形成されている。シリコン酸化膜６に設けられた開口部６ａおよびシリコン酸化膜６上に、エミッタ多結晶シリコン７が形成されている。エミッタ多結晶シリコン７からの開口部６ａを介した不純物拡散により、ｐ型ベース領域５の表層にｎ型エミッタ領域８が形成されている。
【０００５】
一方、ｎ型コレクタ埋め込み領域３上のｎ型エピタキシャル層２の一部に、ｐ型ベース領域５と隔てて、ｎ型コレクタプラグ領域９が形成されている。ｎ型コレクタプラグ領域９の表層にはｎ型コレクタプラグ領域９よりも高濃度のｎ型不純物を含有するコレクタ取り出し部分９ａが形成されている。
また、ｐ型ベース領域５およびｎ型コレクタプラグ領域９の表面には、ベース抵抗およびコレクタ取り出し抵抗を低減させる目的で、例えばチタンシリサイド等の金属シリサイド１０が形成されている。これらの金属シリサイド１０を形成する工程で、エミッタ多結晶シリコン７の表面にも金属シリサイド１０が形成される。
上記の各領域を有する基板表面は、層間絶縁膜１１によって被覆されている。層間絶縁膜１１にはコンタクトホール１２が設けられ、コンタクトホール１２に配線層１３が形成されている。
【０００６】
上記の図１７に示す構造の半導体装置において、シリコン酸化膜６はエミッタ多結晶シリコン７をマスクとしてパターニングされる。したがって、ｐ型ベース領域５のベース取り出し部分にある金属シリサイド１０は、エミッタ多結晶シリコン７に対して自己整合的に形成される。すなわち、ベース取り出し部分はエミッタ電極であるエミッタ多結晶シリコン７に近接した状態で形成され、バイポーラトランジスタを微細化する上で有利な構造となっている。また、ｐ型ベース領域５に金属シリサイド１０を形成することにより、ベース抵抗が低減され、バイポーラトランジスタの周波数特性などが改善されている。
【０００７】
図１８は基板上にエピタキシャル成長あるいは化学気相成長（ＣＶＤ）によりベース層が形成されたｎｐｎバイポーラトランジスタの断面図である。基板上にベース層を形成した場合、イオン注入によりベース領域を形成する場合と比較して、より浅い接合を形成することが可能となる。
図１８の半導体装置は図１７に示す半導体装置と同様に、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、その表面に分離絶縁膜４を有する。また、ｐ型半導体基板１にｎ型コレクタ埋め込み領域３が形成されている。
【０００８】
ｎ型エピタキシャル層２上には絶縁膜としてシリコン酸化膜１４が形成され、シリコン酸化膜１４には開口部１４ａが形成されている。開口部１４ａ内およびその周囲のシリコン酸化膜１４上にｐ型ベース層１５が形成されている。開口部１４ａのｐ型ベース層１５の上部には、開口部１６ａを有するシリコン酸化膜１６が形成されている。さらにその上部にエミッタ多結晶シリコン７が形成されている。エミッタ多結晶シリコン７からの開口部１６ａを介した不純物拡散により、ｐ型ベース層１５の表層にｎ型エミッタ領域８が形成されている。
【０００９】
図１７の半導体装置と同様に、ｎ型エピタキシャル層２の一部にｎ型コレクタプラグ領域９が形成されている。
また、ｐ型ベース層１５およびｎ型コレクタプラグ領域９の表面には、ベース抵抗およびコレクタ取り出し抵抗を低減させる目的で、例えばチタンシリサイド等の金属シリサイド１０が形成されている。これらの金属シリサイド１０を形成する工程で、エミッタ多結晶シリコンの表面にも金属シリサイド１０が形成される。
上記の各領域を有する基板表面は、層間絶縁膜１１によって被覆されている。層間絶縁膜１１にはコンタクトホール１２が設けられ、コンタクトホール１２に配線層１３が形成されている。
【００１０】
上記の図１８に示す構造の半導体装置において、シリコン酸化膜１６はエミッタ多結晶シリコン７をマスクとしてパターニングされる。したがって、ｐ型ベース層１５のベース取り出し部分にある金属シリサイド１０は、エミッタ多結晶シリコン７に自己整合的に形成される。これにより、ベース取り出し部分はエミッタ電極であるエミッタ多結晶シリコン７に近接した状態で形成され、バイポーラトランジスタを微細化する上で有利な構造となっている。
また、ｐ型ベース層１５に金属シリサイド１０を形成することにより、ベース抵抗が低減され、バイポーラトランジスタの周波数特性などが改善されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記のようにベース取り出し部分のシリサイドをエミッタ多結晶シリコンに自己整合的に形成した場合、エミッタ電極とベース取り出し部分とが近接するため、それぞれの表面に形成されたシリサイドがつながってシリサイドブリッジとなり、エミッタ／ベース間がショートする場合がある。
このようなシリサイドブリッジを防止する手段として、例えば図１９および図２０に示すように、エミッタ多結晶シリコン７およびその下層のシリコン酸化膜の側面に絶縁膜からなるサイドウォール１７を形成する方法がある。
【００１２】
図１９は、図１７の半導体装置のエミッタ多結晶シリコン７側面に、例えばシリコン酸化膜からなるサイドウォール１７を形成した場合の断面図である。図１９に示す半導体装置を形成する場合、エミッタ多結晶シリコン７をパターニングした後、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜６にエッチングを行う。その後、例えばＣＶＤにより全面にシリコン酸化膜を形成してから、エッチバックを行ってサイドウォール１７を形成する。さらに、全面に例えばチタン等の金属層を形成し、加熱により金属シリサイド１０を形成してから、未反応の金属層を除去する。
【００１３】
図２０は、図１８の半導体装置のエミッタ多結晶シリコン７側面に、例えばシリコン酸化膜からなるサイドウォール１７を形成した場合の断面図である。図２０に示す半導体装置を形成する場合、エミッタ多結晶シリコン７をパターニングした後、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜１６にエッチングを行う。その後、例えばＣＶＤにより全面にシリコン酸化膜を形成してから、エッチバックを行ってサイドウォール１７を形成する。さらに、全面に例えばチタン等の金属層を形成し、加熱により金属シリサイド１０を形成してから、未反応の金属層を除去する。
【００１４】
上記のように、エミッタ／ベース間のシリサイドブリッジの形成を防止する目的で、エミッタ多結晶シリコンにサイドウォールを形成する場合、絶縁膜の成膜工程およびエッチング工程を製造工程に追加する必要がある。
また、上記の問題以外に、従来の半導体装置の製造方法によれば、例えば抵抗部分など、シリサイド化による抵抗の低減を行わない箇所に多結晶シリコン層が残存し、寄生容量が増大するという問題がある。
【００１５】
図１７あるいは図１９において、金属シリサイドを形成しない部分にはシリコン酸化膜６を残存させることにより、シリサイド化が防止される。シリコン酸化膜６はエミッタ多結晶シリコン７をマスクとしてパターニングされるため、この部分には導電性が不要であっても、エミッタ多結晶シリコン７となる層と同一の層である多結晶シリコン層を残存させる必要がある。これにより、寄生容量が増大してバイポーラトランジスタを高性能化する上で妨げとなっていた。
【００１６】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、ベース取り出し部分がエミッタ電極に自己整合的にシリサイド化されることによりベース抵抗が低減し、かつエミッタ／ベース間のシリサイドブリッジの形成が防止された半導体装置およびその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、半導体基板の内部に形成されたコレクタ領域と、前記コレクタ領域上部の前記半導体基板表層に形成されたベース領域と、前記ベース領域を除く前記コレクタ領域上部の前記半導体基板に形成されたコレクタプラグ領域と、前記ベース領域上の一部に形成された第１の絶縁膜と、前記第１の絶縁膜の一部に形成された開口部と、前記開口部底部の前記ベース領域に形成されたエミッタ領域と、前記開口部内および前記第１の絶縁膜上に形成された、前記エミッタ領域上のエミッタ電極と、前記エミッタ電極の表面の、配線層と接する部分以外の面に、前記エミッタ電極に接して形成された、シリコン酸化窒化膜等と、前記シリコン酸化窒化膜等の表面と、前記エミッタ電極および前記第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベース領域上とを被覆し、前記エミッタ電極の表面の配線層と接する部分は被覆しない第２の絶縁膜と、前記ベース領域表面に、前記第２の絶縁膜に対して自己整合的に形成された金属シリサイド層と、前記コレクタプラグ領域表面に形成された金属シリサイド層とを有し、前記エミッタ電極の表面には金属シリサイド層を有していないことを特徴とする。
【００１９】
本発明の半導体装置は、好適には、前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記半導体基板に前記ゲート電極に対して自己整合的に形成されたＬＤＤ領域と、前記ゲート電極側面に形成された、前記第１の絶縁膜と同一の層からなるサイドウォールと、前記半導体基板に前記サイドウォールに対して自己整合的に形成された、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域とを有する能動素子をさらに有することを特徴とする。
【００２０】
これにより、ベース取り出し部分にシリサイド化を行う際にエミッタ電極上部がシリサイド化されるのが防止されるため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性が向上される。
また、本発明の半導体装置に形成される第２の絶縁膜を高抵抗部分に形成することにより、寄生容量を増大させずに高抵抗部分のシリサイド化を防止することが可能となる。
【００２１】
あるいは、上記の目的を達成するため、本発明の半導体装置は、半導体基板の内部に形成されたコレクタ領域と、前記半導体基板上に形成された第１の絶縁膜と、前記コレクタ領域上部の前記第１の絶縁膜の一部に形成された第１の開口部と、前記第１の開口部内および少なくとも一部の前記第１の絶縁膜上に形成された、導電体層からなるベース領域と、前記ベース領域を除く前記コレクタ領域上部の前記半導体基板に形成されたコレクタプラグ領域と、前記ベース領域上の一部に形成された第２の絶縁膜と、前記第１の開口部上の前記第２の絶縁膜の一部に形成された第２の開口部と、前記第２の開口部底部の前記ベース領域に形成されたエミッタ領域と、前記第２の開口部内および前記第２の絶縁膜上に形成された、前記エミッタ領域上のエミッタ電極と、前記エミッタ電極の表面の、配線層と接する部分以外の面に、前記エミッタ電極に接して形成された、シリコン酸化窒化膜等と、前記シリコン酸化窒化膜等の表面と、前記エミッタ電極および前記第２の絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベース領域上とを被覆し、前記エミッタ電極の表面の配線層と接する部分は被覆しない第３の絶縁膜と、前記ベース領域表面に、前記第３の絶縁膜に対して自己整合的に形成された金属シリサイド層と、前記コレクタプラグ領域表面に形成された金属シリサイド層とを有し、前記エミッタ電極の表面には金属シリサイド層を有していないことを特徴とする。
【００２３】
本発明の半導体装置は、好適には、前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記半導体基板に前記ゲート電極に対して自己整合的に形成されたＬＤＤ領域と、前記ゲート電極側面に形成された、前記第２の絶縁膜と同一の層からなるサイドウォールと、前記半導体基板に前記サイドウォールに対して自己整合的に形成された、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域とを有する能動素子をさらに有することを特徴とする。
【００２４】
これにより、ベース取り出し部分にシリサイド化を行う際にエミッタ電極上部がシリサイド化されるのが防止されるため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性が向上される。
また、本発明の半導体装置に形成される第３の絶縁膜を高抵抗部分に形成することにより、寄生容量を増大させずに高抵抗部分のシリサイド化を防止することが可能となる。
【００２５】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板の内部にコレクタ領域を形成する工程と、前記コレクタ領域上部の前記半導体基板表層にベース領域を形成する工程と、前記ベース領域を除く前記コレクタ領域上部の前記半導体基板にコレクタプラグ領域を形成する工程と、前記ベース領域上の一部に開口部を有する第１の絶縁膜を、前記ベース領域上の一部に形成し、前記開口部内および前記第１の絶縁膜上にエミッタ電極を形成する工程と、前記エミッタ電極の表面にシリコン酸化窒化膜等による反射防止膜を形成する工程と、前記反射防止膜の表面と、前記エミッタ電極および前記第１の絶縁膜の側面と、前記第１の絶縁膜近傍の前記ベース領域上とを被覆する第２の絶縁膜を形成する工程と、前記エミッタ電極から前記開口部を介して前記ベース領域に不純物を拡散させ、前記開口部底部にエミッタ領域を形成する工程と、前記ベース領域表面に、前記第２の絶縁膜に対して自己整合的に金属シリサイド層を形成するとともに、前記コレクタプラグ領域表面にも金属シリサイド層を形成する工程と、前記エミッタ電極上の、前記反射防止膜および前記第２の絶縁膜の一部を除去して前記エミッタ電極の表面の一部を露出させる工程とを有し、前記エミッタ電極の表面には金属シリサイド層を形成しないことを特徴とする。
【００２６】
本発明の半導体装置の製造方法は、好適には、前記半導体基板の内部に前記コレクタ領域を形成する工程は、第１導電型半導体基板の表層に第２導電型不純物を拡散させ、前記コレクタ領域を形成する工程と、前記第１導電型半導体基板上に、前記半導体基板の一部となる第２導電型半導体層を形成する工程とを有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記ベース領域を形成する工程は、前記半導体基板に不純物をイオン注入する工程を有することを特徴とする。
【００２７】
本発明の半導体装置の製造方法は、好適には、前記第１の絶縁膜および前記エミッタ電極を形成する工程は、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に前記開口部を形成する工程と、前記開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、前記エミッタ用導電体層にエッチングを行い、前記エミッタ電極を形成する工程と、前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第１の絶縁膜を形成する工程とを有することを特徴とする。
【００３０】
本発明の半導体装置の製造方法は、好適には、前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、前記半導体基板に前記ゲート電極に対して自己整合的にＬＤＤ領域を形成する工程と、前記ゲート電極側面に、前記第１の絶縁膜と同一の層からなるサイドウォールを形成する工程と、前記半導体基板に前記サイドウォールに対して自己整合的に、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域を形成する工程とを含む能動素子の形成工程をさらに有し、前記サイドウォールを形成する工程は、前記ゲート電極の形成後に前記ゲート電極を被覆する前記絶縁膜を形成する工程と、前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第１の絶縁膜を形成する工程において、前記絶縁膜をエッチバックして前記サイドウォールを形成する工程とを有することを特徴とする。
【００３１】
これにより、エミッタ電極上部のシリサイド化を防止しながら、ベース取り出し部分にシリサイド化を行うことが可能となり、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、信頼性が向上された半導体装置を製造することが可能となる。
また、シリサイド化を防止したい高抵抗部分に第２の絶縁膜を残すことにより、不要な導電体層に起因する寄生容量の増大を防止することができる。
【００３２】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板の内部にコレクタ領域を形成する工程と、前記半導体基板上に第１の絶縁膜を形成する工程と、前記コレクタ領域上部の前記第１の絶縁膜の一部に第１の開口部を形成する工程と、前記第１の開口部内および少なくとも一部の前記第１の絶縁膜上に、導電体層からなるベース領域を形成する工程と、前記ベース領域を除く前記コレクタ領域上部の前記半導体基板にコレクタプラグ領域を形成する工程と、少なくとも前記第１の開口部上部の前記ベース領域上に、前記第１の開口部上部の一部に第２の開口部を有する第２の絶縁膜を形成し、前記第２の開口部内および前記第２の絶縁膜上にエミッタ電極を形成する工程と、前記エミッタ電極の表面にシリコン酸化窒化膜等による反射防止膜を形成する工程と、前記反射防止膜の表面と、前記エミッタ電極および前記第２の絶縁膜の側面と、前記第２の絶縁膜近傍の前記ベース領域上とを被覆する第３の絶縁膜を形成する工程と、前記エミッタ電極から前記第２の開口部を介して前記ベース領域に不純物を拡散させ、前記第２の開口部底部にエミッタ領域を形成する工程と、前記ベース領域表面に、前記第３の絶縁膜に対して自己整合的に金属シリサイド層を形成するとともに、前記コレクタプラグ領域表面にも金属シリサイド層を形成する工程と、前記エミッタ電極上の、前記反射防止膜および前記第３の絶縁膜の一部を除去して前記エミッタ電極の表面の一部を露出させる工程とを有し、前記エミッタ電極の表面には金属シリサイド層を形成しないことを特徴とする。
【００３３】
本発明の半導体装置の製造方法は、好適には、前記半導体基板の内部に前記コレクタ領域を形成する工程は、第１導電型半導体基板の表層に第２導電型不純物を拡散させ、前記コレクタ領域を形成する工程と、前記第１導電型半導体基板上に、前記半導体基板の一部となる第２導電型半導体層を形成する工程とを有することを特徴とする。
【００３４】
本発明の半導体装置の製造方法は、好適には、前記ベース領域を形成する工程は、前記半導体基板上にエピタキシャル成長により前記導電体層を形成する工程と、前記導電体層にエッチングを行い、前記ベース領域を形成する工程とを有することを特徴とする。
あるいは、本発明の半導体装置の製造方法は、好適には、前記ベース領域を形成する工程は、前記半導体基板上に化学気相成長（ＣＶＤ）により前記導電体層を形成する工程と、前記導電体層にエッチングを行い、前記ベース領域を形成する工程とを有することを特徴とする。
【００３５】
本発明の半導体装置の製造方法は、好適には、前記第２の絶縁膜および前記エミッタ電極を形成する工程は、前記第１の開口部内および前記第１の絶縁膜上に絶縁膜を形成する工程と、前記絶縁膜に前記第２の開口部を形成する工程と、前記第２の開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、前記エミッタ用導電体層にエッチングを行い、前記エミッタ電極を形成する工程と、前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第２の絶縁膜を形成する工程とを有することを特徴とする。
【００３７】
本発明の半導体装置の製造方法は、好適には、前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、前記半導体基板に前記ゲート電極に対して自己整合的にＬＤＤ領域を形成する工程と、前記ゲート電極側面に、前記第２の絶縁膜と同一の層からなるサイドウォールを形成する工程と、前記半導体基板に前記サイドウォールに対して自己整合的に、前記ＬＤＤ領域よりも高濃度の不純物を含有するソース領域およびドレイン領域を形成する工程とを含む能動素子の形成工程をさらに有し、前記サイドウォールを形成する工程は、前記ゲート電極の形成後に前記ゲート電極を被覆する前記絶縁膜を形成する工程と、前記エミッタ電極をマスクとして前記絶縁膜にエッチングを行い、前記第２の絶縁膜を形成する工程において、前記絶縁膜をエッチバックして前記サイドウォールを形成する工程とを有することを特徴とする。
【００３８】
これにより、エミッタ電極上部のシリサイド化を防止しながら、ベース取り出し部分にシリサイド化を行うことが可能となり、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、信頼性が向上された半導体装置を製造することが可能となる。
また、シリサイド化を防止したい高抵抗部分に第３の絶縁膜を残すことにより、不要な導電体層に起因する寄生容量の増大を防止することができる。
【００３９】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
（実施形態１）
図１（ａ）は本実施形態の半導体装置の断面図である。図１（ａ）に示すように、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎｐｎバイポーラトランジスタ部分のｐ型半導体基板１表層にはｎ型コレクタ埋め込み領域３が形成されている。ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術により分離絶縁膜４が形成されている。
【００４０】
ｎ型エピタキシャル層２の表層に、例えばＢＦ₂ 等のｐ型不純物をイオン注入することによりｐ型ベース領域５が形成されている。ｐ型ベース領域５の表層には周囲のｐ型ベース領域５よりもさらに高濃度のｐ型不純物を含有し、低抵抗化されたベース取り出し部分５ａが形成されている。
ｐ型ベース領域５上の一部に第１の絶縁膜としてシリコン酸化膜６が形成されている。シリコン酸化膜６に設けられた開口部６ａおよびシリコン酸化膜６上に、エミッタ多結晶シリコン７が形成されている。エミッタ多結晶シリコン７上層の反射防止膜１８は、エミッタ多結晶シリコン７上にフォトレジストを形成する際に、フォトリソグラフィの精度を向上させる目的で設けられている。
【００４１】
エミッタ多結晶シリコン７からの開口部６ａを介した不純物拡散により、ｐ型ベース領域５の表層にｎ型エミッタ領域８が形成されている。
一方、ｎ型コレクタ埋め込み領域３上のｎ型エピタキシャル層２の一部に、ｐ型ベース領域５と隔てて、ｎ型コレクタプラグ領域９が形成されている。ｎ型コレクタプラグ領域９の表層には周囲のｎ型コレクタプラグ領域９よりもさらに高濃度のｎ型不純物を含有し、低抵抗化されたコレクタ取り出し部分９ａが形成されている。
【００４２】
シリコン酸化膜６およびエミッタ多結晶シリコン７の側面と、反射防止膜１８を含むエミッタ多結晶シリコン７の上部を被覆するように、絶縁膜として例えばシリコン酸化膜１９が形成されている。ｐ型ベース領域５のベース取り出し部分５ａおよびｎ型コレクタプラグ領域９のコレクタ取り出し部分９ａの表面には、ベース抵抗およびコレクタ取り出し抵抗を低減させる目的で、例えばチタンシリサイド等の金属シリサイド１０がそれぞれ形成されている。
上記の各領域を有する基板表面は、層間絶縁膜１１によって被覆されている。層間絶縁膜１１にはコンタクトホール１２が設けられ、コンタクトホール１２の内部および上部には配線層１３が形成されている。
【００４３】
上記の本実施形態の半導体装置によれば、ベース取り出し部分５ａの金属シリサイド１０は、シリコン酸化膜１９に自己整合的に形成されている。また、エミッタ多結晶シリコン７の上部はシリコン酸化膜１９によって被覆されているためシリサイド化されず、エミッタ／ベース間のシリサイドブリッジの形成が防止される。また、金属シリサイド１０が形成されていることにより、ベース抵抗およびコレクタ取り出し抵抗がそれぞれ低減される。
【００４４】
次に、上記の本実施形態の半導体装置の製造方法について説明する。まず、図１（ｂ）に示すように、抵抗率１０Ω・ｃｍ程度のｐ型半導体基板１の表層にｎ型コレクタ埋め込み領域３を形成する。図示しないがｎ型コレクタ埋め込み領域３を形成するには、まず、ｐ型半導体基板１上に熱酸化により例えば厚さ３００ｎｍ程度の酸化膜を形成する。酸化膜の上層に、ｎ型コレクタ埋め込み領域３形成領域すなわちｎｐｎトランジスタ形成領域に開口を有するフォトレジストを形成する。フォトレジストをマスクとして酸化膜にエッチングを行い、酸化膜に開口部を形成する。開口部を介してｐ型半導体基板１に、例えばＳｂ₂ Ｏ₃ の固体ソースを用いた１２００℃、６０分程度の熱処理を行うことにより、ｎ型コレクタ埋め込み領域３が形成される。その後、例えばフッ酸系の薬液を用いたウェットエッチングにより熱酸化膜を除去する。
【００４５】
次に、図１（ｃ）に示すように、ｐ型半導体基板１上に抵抗率１Ω・ｃｍ程度、厚さ１μｍ程度のｎ型半導体層（エピタキシャル層）２をエピタキシャル成長させる。さらに、ｎ型エピタキシャル層２の表面にＬＯＣＯＳ技術により分離絶縁膜４を形成する。
図示しないが分離絶縁膜４を形成するには、まず、ｎ型エピタキシャル層２の表面に熱酸化により例えば厚さ３０ｎｍ程度の酸化膜を形成してから、その上層に例えば減圧ＣＶＤにより厚さ１００ｎｍ程度のシリコン窒化膜を形成する。素子形成領域上にシリコン窒化膜が残るようにシリコン窒化膜にエッチングを行ってから、シリコン窒化膜を耐酸化マスクとしてｎ型エピタキシャル層２を例えば１０００℃程度、水蒸気雰囲気で酸化する。これにより、例えば厚さ４００ｎｍ程度の分離絶縁膜４が形成される。その後、例えば１５０℃程度に加熱したリン酸溶液を用いてシリコン窒化膜を除去する。
【００４６】
次に、図２（ａ）に示すように、ｎ型コレクタプラグ形成領域に開口を有するフォトレジスト３１をパターニングする。フォトレジスト３１をマスクとしてｎ型エピタキシャル層２に、リン等のｎ型不純物を例えば５×１０¹²ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト３１を除去する。
【００４７】
次に、図２（ｂ）に示すように、ｐ型ベース形成領域に開口を有するフォトレジスト３２をパターニングする。フォトレジスト３２をマスクとしてｎ型エピタキシャル層２に、ＢＦ₂ 等のｐ型不純物を例えば５×１０¹³ａｔｏｍｓ／ｃｍ²程度、所定のイオンエネルギーでイオン注入する。
さらに、フォトレジスト３２をマスクとしてリン等のｎ型不純物を例えば３×１０¹²ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入し、ベース直下のコレクタ不純物濃度を増大させるための不純物層（不図示）を形成する。その後、フォトレジスト３２を除去する。
【００４８】
次に、図２（ｃ）に示すように、例えばＣＶＤにより全面に、第１の絶縁膜として例えばシリコン酸化膜６を厚さ２００ｎｍ程度形成する。その後、熱処理を行って、図２（ａ）および図２（ｂ）に示す工程でイオン注入された不純物を拡散させることにより、ｎ型コレクタプラグ領域９およびｐ型ベース領域５がそれぞれ形成される。
【００４９】
次に、図３（ａ）に示すように、シリコン酸化膜６のエミッタ形成領域に開口部６ａを形成する。開口部６ａを形成するには、エミッタ形成領域に開口を有するフォトレジスト（不図示）をシリコン酸化膜６上に形成してから、フォトレジストをマスクとして例えばドライエッチングを行う。その後、フォトレジストを除去する。
【００５０】
次に、図３（ｂ）に示すように、例えばＣＶＤにより開口部６ａ内を含む全面に、エミッタ多結晶シリコン７となる例えば厚さ１５０ｎｍ程度の多結晶シリコン層７ａを形成する。多結晶シリコン層７ａにはヒ素等のｎ型不純物を、例えば２×１０¹⁶ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入する。
【００５１】
続いて、多結晶シリコン層７ａ上の全面に、例えばＣＶＤによりシリコン酸化窒化膜（ＳｉＯＮ）等の反射防止膜１８を形成する。その後、エミッタ多結晶シリコン７のパターンを有するフォトレジスト３３を反射防止膜１８上に形成する。反射防止膜１８が形成されていることにより、フォトレジスト３３を高精度にパターニングすることが可能となる。
その後、フォトレジスト３３をマスクとして多結晶シリコン層７にエッチングを行い、エミッタ多結晶シリコン７を形成してから、図３（ｃ）に示すように、フォトレジスト３３を除去する。
【００５２】
次に、図４（ａ）に示すように、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜６にエッチングを行う。これにより、ベース取り出し部分５ａとなるｐ型ベース領域５の一部が露出する。
続いて、図４（ｂ）に示すように、ｎ型コレクタプラグ領域９に開口を有するフォトレジスト３４をパターニングする。コレクタ取り出し部分９ａを形成するため、フォトレジスト３４をマスクとしてｎ型コレクタプラグ領域９に、ヒ素等のｎ型不純物を例えば５×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト３４を除去する。
【００５３】
次に、図４（ｃ）に示すように、ベース取り出し部分に開口を有するフォトレジスト３５をパターニングする。フォトレジスト３５をマスクとして、ＢＦ₂ 等のｐ型不純物を例えば５×１０¹³ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト３５を除去する。
【００５４】
次に、図５（ａ）に示すように、全面に例えばＣＶＤにより第２の絶縁膜として厚さ１００ｎｍ程度のシリコン酸化膜１９ａを形成する。続いて、例えば１０００℃、窒素雰囲気で１０秒程度のＲＴＡ（ｒａｐｉｄｔｈｅｒｍａｌａｎｎｅａｌｉｎｇ）を行う。これにより、エミッタ多結晶シリコン７からｐ型ベース領域５にｎ型不純物が拡散され、さらに不純物が活性化されてｎ型エミッタ領域８が形成される。
【００５５】
次に、図５（ｂ）に示すように、エミッタ多結晶シリコン７の上部および側面と、それに近接するｐ型ベース領域５表面の一部を被覆する形状のフォトレジスト３６をパターニングする。
その後、図５（ｃ）に示すように、フォトレジスト３６をマスクとしてシリコン酸化膜１９ａにエッチングを行ってシリコン酸化膜１９を形成してから、フォトレジスト３６を除去する。
【００５６】
ここで、本実施形態の製造方法においては、エミッタ多結晶シリコン７からの不純物拡散によりｎ型エミッタ領域８を形成した後、エミッタ多結晶シリコン７をマスクとしたシリコン酸化膜１９のパターニングを行うが、逆にシリコン酸化膜１９のパターニングを先に行ってからｎ型エミッタ領域８を形成することもできる。
【００５７】
さらに、ｐ型ベース領域５のベース取り出し部分５ａと、ｎ型コレクタプラグ領域９のコレクタ取り出し部分９ａの表面に金属シリサイド１０を形成する。図示しないが金属シリサイド１０を形成するには、まず、全面に例えばスパッタリングにより５０ｎｍ程度のチタン層を形成する。チタン層のかわりに例えばニッケル、コバルト等からなる金属層を成膜してもよい。
次に、ＲＴＰ（ｒａｐｉｄｔｈｅｒｍａｌｐｒｏｃｅｓｓ）により例えば７００℃、窒素雰囲気で３０秒程度アニールし、金属シリサイド１０としてチタンシリサイドを形成する。その後、例えばアンモニアと過酸化水素水の混合溶液を用いて未反応のチタン層を除去する。さらに、ＲＴＰにより例えば８５０℃、窒素雰囲気で３０秒程度アニールし、チタンシリサイドを低抵抗化させる。
【００５８】
その後、図１（ａ）に示すように、例えばプラズマＣＶＤにより層間絶縁膜１１としてシリコン酸化膜を形成する。さらに、フォトレジスト（不図示）をマスクとして例えば反応性イオンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ）を行って、層間絶縁膜１１にコンタクトホール１２を形成する。
【００５９】
さらに、コンタクトホール１２に配線層１３を形成する。図示しないが配線層１３を形成するには、まず、バリアメタルとして例えばチタンおよび窒化チタンの積層膜をスパッタリングにより全面に形成する。続いて、ＲＴＰにより例えば６５０℃、窒素雰囲気で３０秒程度アニールする。その後、例えばＣＶＤによりタングステンを堆積させてから、全面エッチバックを行ってコンタクトホール１２内にタングステンプラグを形成する。
【００６０】
次に、密着層として例えばチタン／窒化チタン／チタンの積層膜を形成してから、アルミニウム系配線材料として例えばアルミニウム−銅合金を堆積させる。アルミニウム合金層および密着層を例えばＲＩＥによりパターニングし、配線層１３を形成する。その後、上層の多層配線（不図示）等を形成し、半導体装置が得られる。
【００６１】
上記の本実施形態の半導体装置の製造方法によれば、ベース取り出し部分５ａにシリサイド化を行う際にエミッタ電極７上部がシリサイド化されないため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性を向上させることができる。
【００６２】
（実施形態２）
図６（ａ）は本実施形態の半導体装置の断面図である。実施形態１の半導体装置と同様に、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎｐｎバイポーラトランジスタ部分のｐ型半導体基板１表層にはｎ型コレクタ埋め込み領域３が形成されている。ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術により分離絶縁膜４が形成されている。
【００６３】
ｎ型エピタキシャル層２上には第１の絶縁膜としてシリコン酸化膜１４が形成されている。シリコン酸化膜１４には第１の開口部として開口部１４ａが形成されている。開口部１４ａ内およびその周囲のシリコン酸化膜１４上にｐ型ベース層１５が形成されている。開口部１４ａのｐ型ベース層１５の上部には第２の絶縁膜としてシリコン酸化膜１６が形成されている。シリコン酸化膜１６には第２の開口部として開口部１６ａが形成されている。さらにその上部にエミッタ多結晶シリコン７が形成されている。エミッタ多結晶シリコン７からの開口部１６ａを介した不純物拡散により、ｐ型ベース層１５の表層にｎ型エミッタ領域８が形成されている。
【００６４】
エミッタ多結晶シリコン７上層の反射防止膜１８は、エミッタ多結晶シリコン７上にフォトレジストを形成する際に、フォトリソグラフィの精度を向上させる目的で設けられている。
一方、ｎ型コレクタ埋め込み領域３上のｎ型エピタキシャル層２の一部に、ｐ型ベース層１５と隔てて、ｎ型コレクタプラグ領域９が形成されている。ｎ型コレクタプラグ領域９の表層には周囲のｎ型コレクタプラグ領域９よりもさらに高濃度のｎ型不純物を含有し、低抵抗化されたコレクタ取り出し部分９ａが形成されている。
【００６５】
シリコン酸化膜１６およびエミッタ多結晶シリコン７の側面と、反射防止膜１８を含むエミッタ多結晶シリコン７の上部を被覆するように、第３の絶縁膜として例えばシリコン酸化膜１９が形成されている。ｐ型ベース層１５およびｎ型コレクタプラグ領域９の表面には、ベース抵抗およびコレクタ取り出し抵抗を低減させる目的で、例えばチタンシリサイド等の金属シリサイド１０が形成されている。
上記の各領域を有する基板表面は、層間絶縁膜１１によって被覆されている。層間絶縁膜１１にはコンタクトホール１２が設けられ、コンタクトホール１２に配線層１３が形成されている。
【００６６】
上記の本実施形態の半導体装置によれば、ベース取り出し部分の金属シリサイド１０は、シリコン酸化膜１９に自己整合的に形成されている。また、エミッタ多結晶シリコン７の上部はシリコン酸化膜１９によって被覆されているため、シリサイド化されず、エミッタ／ベース間のシリサイドブリッジの形成が防止される。また、金属シリサイド１０が形成されていることによりベース抵抗およびコレクタ取り出し抵抗がそれぞれ低減される。
【００６７】
次に、上記の本実施形態の半導体装置の製造方法について説明する。まず、前述した実施形態１の図１（ｂ）、図１（ｃ）および図２（ａ）に示す製造工程と同様にして、ｐ型半導体基板１表層にｎ型コレクタ埋め込み領域３を形成し、ｐ型半導体基板１上にｎ型エピタキシャル層２を形成する。また、ｎ型エピタキシャル層２の表面に分離絶縁膜４を形成し、ｎ型エピタキシャル層２にｎ型コレクタプラグ領域９を形成する。
【００６８】
次に、図６（ｂ）に示すように、例えばＣＶＤにより全面にシリコン酸化膜１４を形成する。エミッタ形成領域に開口を有するフォトレジスト（不図示）をパターニングし、フォトレジストをマスクとしたエッチングを行って、シリコン酸化膜１４に開口部１４ａを形成する。その後、フォトレジストを除去する。
【００６９】
次に、図６（ｃ）に示すように、開口部１４ａ内およびその周囲のシリコン酸化膜１４上にｐ型ベース層１５を形成する。ｐ型ベース層１５を形成するには、まず、開口部１４ａ内を含む全面にエピタキシャル成長あるいはＣＶＤにより、ｐ型シリコン層を形成する。その後、フォトレジスト（不図示）をマスクとしたエッチングを行う。ここで、ｐ型ベース層１５としてｐ型シリコンのかわりに、ホウ素等のｐ型不純物がドープされたＳｉＧｅを用いることにより、バイポーラトランジスタをさらに高性能化することが可能である。
【００７０】
続く工程は実施形態１と同様に行うことが可能であるため、簡略に説明する。まず、図７（ａ）に示すように、ｐ型ベース層１５上を含む全面にシリコン酸化膜１６を形成する。その上層の全面にｎ型多結晶シリコン層および反射防止膜１８を形成してから、フォトレジスト２６をマスクとしてエッチングを行い、エミッタ多結晶シリコン７を形成する。その後、フォトレジスト２６を除去する。
さらに、図７（ｂ）に示すように、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜６にエッチングを行い、ｐ型ベース層１５のベース取り出し部分を露出させる。
【００７１】
その後、図７（ｃ）に示すように、ｎ型コレクタプラグ領域９の表層にコレクタ取り出し部分９ａを形成する。コレクタ取り出し部分９ａの形成については図示しないが、実施形態１と同様に、ｎ型コレクタプラグ領域９に開口を有するフォトレジストをマスクとしてｎ型不純物をイオン注入する。
【００７２】
さらに、実施形態１と同様に、シリコン酸化膜１６およびエミッタ多結晶シリコン７の側面、エミッタ多結晶シリコン７の上部およびその周囲のｐ型ベース層１５上に、シリコン酸化膜１９を形成する。
シリコン酸化膜１９を形成するには、全面に例えばＣＶＤにより絶縁膜として厚さ１００ｎｍ程度のシリコン酸化膜を形成してから、フォトレジストをマスクとしてエッチングを行う。また、シリコン酸化膜にエッチングを行う前に、例えば１０００℃、窒素雰囲気で１０秒程度のＲＴＡを行い、エミッタ多結晶シリコン７からｐ型ベース層１５にｎ型不純物を拡散させてｎ型エミッタ領域８を形成する。
【００７３】
次に、ｐ型ベース層１５とコレクタ取り出し部分９ａの表面に金属シリサイド１０を形成する。金属シリサイド１０を形成するには、まず、全面に例えばスパッタリングにより５０ｎｍ程度のチタン層あるいはニッケルやコバルト等からなる金属層を形成する。次に、ＲＴＰにより例えば７００℃、窒素雰囲気で３０秒程度アニールし、金属層をシリサイド化する。その後、例えばアンモニアと過酸化水素水の混合溶液を用いて未反応の金属層を除去する。さらに、ＲＴＰにより例えば８５０℃、窒素雰囲気で３０秒程度アニールし、金属シリサイド１０を低抵抗化させる。
【００７４】
次に、図６（ａ）に示すように、例えばプラズマＣＶＤにより層間絶縁膜１１としてシリコン酸化膜を形成する。さらに、フォトレジスト（不図示）をマスクとして例えばＲＩＥを行って、層間絶縁膜１１にコンタクトホール１２を形成する。その後、コンタクトホール１２に配線層１３を形成する。配線層１３を形成するには、まず、バリアメタルとして例えばチタンおよび窒化チタンの積層膜をスパッタリングにより全面に形成する。続いて、ＲＴＰにより例えば６５０℃、窒素雰囲気で３０秒程度アニールする。その後、例えばＣＶＤによりタングステンを堆積させてから、全面エッチバックを行ってコンタクトホール１２内にタングステンプラグを形成する。
【００７５】
次に、密着層として例えばチタン／窒化チタン／チタンの積層膜を形成してから、アルミニウム系配線材料として例えばアルミニウム−銅合金を堆積させる。アルミニウム合金層および密着層を例えばＲＩＥによりパターニングし、配線層１３を形成する。その後、上層の多層配線（不図示）等を形成し、半導体装置が得られる。
【００７６】
上記の本発明の実施形態の半導体装置の製造方法によれば、ｐ型ベース層１５にシリサイド化を行う際にエミッタ電極７上部がシリサイド化されないため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性を向上させることができる。
【００７７】
（実施形態３）
図８（ａ）は本実施形態の半導体装置の断面図である。本実施形態は、実施形態１に示すｎｐｎバイポーラトランジスタとＣＭＯＳとが同一基板上に形成された半導体装置について示す。ｎｐｎバイポーラトランジスタ部分の構造については、実施形態１と重複するため省略する。また、本実施形態の半導体装置の製造方法においても、バイポーラトランジスタ部分で実施形態１と共通する工程については、説明を適宜省略する。
【００７８】
図８（ａ）に示す半導体装置は、ｐ型半導体基板１上にｎ型エピタキシャル層２が形成され、ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術により分離絶縁膜４が形成されている。ＣＭＯＳ部分のｐ型半導体基板１表層には、ＣＭＯＳ形成領域をｐ型半導体基板１から電気的に分離するためのｎ型埋め込み層２１が形成されている。
【００７９】
ｎ型埋め込み層２１上部のｎ型エピタキシャル層２にはＮＭＯＳ用のｐウェル２２ａが形成されている。また、ＣＭＯＳ部分とバイポーラトランジスタ部分との間には、ＣＭＯＳとバイポーラトランジスタを分離するためのｐウェル２２ｂが、ｐウェル２２ａと同一の工程で形成されている。
ｐウェル２２ａに形成されたｎウェル２３に、ＬＤＤ構造のＰＭＯＳが形成され、ｐウェル２２ａにはＬＤＤ構造のＮＭＯＳが形成されている。
【００８０】
上記の本実施形態の半導体装置によれば、バイポーラトランジスタのエミッタ多結晶シリコン７の上部および側面と、その周囲のｐ型ベース領域５の一部を被覆するシリコン酸化膜１９が形成されていることにより、エミッタ／ベース間のシリサイドブリッジの形成が防止される。また、ベース取り出し部分５ａにはエミッタ多結晶シリコン７に自己整合的に金属シリサイド１０が形成されている。シリサイド化によりベース抵抗が低減され、ｎｐｎバイポーラトランジスタの周波数特性などを向上させることが可能となる。
【００８１】
一方、ＣＭＯＳ部分のＰＭＯＳおよびＮＭＯＳはそれぞれ高耐圧のＬＤＤ構造となっている。本実施形態の半導体装置において、ｎｐｎトランジスタのエミッタ多結晶シリコン７の下層に形成されるシリコン酸化膜１４と、ＣＭＯＳのゲート電極に形成されるサイドウォールとは、同一の層を用いて形成することが可能である。すなわち、バイポーラトランジスタとＣＭＯＳのプロセスを共有化させて、ＢｉＣＭＯＳプロセスを簡略化することが可能である。
【００８２】
次に、上記の本実施形態の半導体装置の製造方法について、以下に説明する。まず、図８（ｂ）に示すように、抵抗率１０Ω・ｃｍ程度のｐ型半導体基板１の表面に、熱酸化により例えば厚さ３００ｎｍ程度の酸化膜２４を形成する。酸化膜２４の上層に、ｎｐｎトランジスタ形成領域に開口を有するフォトレジスト３８をパターニングする。フォトレジスト３８をマスクとして酸化膜２４にエッチングを行い、開口部２４ａを形成してから、フォトレジスト３８を除去する。
【００８３】
次に、図９（ａ）に示すように、ＣＭＯＳ形成領域に開口を有するフォトレジスト３９をパターニングする。フォトレジスト３９をマスクとしてリン等のｎ型不純物を所定の条件でイオン注入し、ｎ型埋め込み層２１を形成する。その後、フォトレジスト３９を除去する。
次に、図９（ｂ）に示すように、酸化膜２４の開口部２４ａを介してｐ型半導体基板１に、実施形態１と同様に例えばＳｂ₂ Ｏ₃ を熱拡散させ、バイポーラトランジスタのｎ型コレクタ埋め込み領域３を形成する。その後、例えばフッ酸系の薬液を用いたウェットエッチングにより酸化膜２４を除去する。
【００８４】
次に、図１０（ａ）に示すように、ｐ型半導体基板１上に抵抗率１Ω・ｃｍ程度、厚さ１μｍ程度のｎ型エピタキシャル層２を形成する。さらに、ｎ型エピタキシャル層２の表面にＬＯＣＯＳ技術により、例えば厚さ４００ｎｍ程度の分離絶縁膜４を形成する。
【００８５】
次に、図１０（ｂ）に示すように、ＣＭＯＳ形成領域、ＣＭＯＳとバイポーラトランジスタとの分離領域、およびｎｐｎバイポーラトランジスタ部分に開口を有するフォトレジスト４０をパターニングする。フォトレジスト４０をマスクとしてホウ素などのｐ型不純物を例えば５×１０¹²ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入し、ｐウェル２２ａ、２２ｂ、２２ｃを形成する。
さらに、ＮＭＯＳのしきい値電圧を調整する目的でｎ型エピタキシャル層２の表面に、フォトレジスト４０をマスクとしてホウ素などのｐ型不純物を例えば２×１０¹²ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト４０を除去する。
【００８６】
次に、図１１（ａ）に示すように、ＰＭＯＳ形成領域およびｎｐｎバイポーラトランジスタのｎ型コレクタプラグ形成領域に開口を有するフォトレジスト４１をパターニングする。フォトレジスト４１をマスクとしてリン等のｎ型不純物を例えば５×１０¹²ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入し、ｎウェル２３およびｎ型コレクタプラグ領域９を形成する。
さらに、ＰＭＯＳのしきい値電圧を調整する目的でｎ型エピタキシャル層２の表面に、フォトレジスト４１をマスクとしてリン等のｎ型不純物を例えば２×１０¹²ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト４１を除去する。
【００８７】
次に、図１１（ｂ）に示すように、ＰＭＯＳおよびＮＭＯＳにそれぞれゲート電極２５を形成する。ゲート電極２５を形成するには、まず、図１１（ａ）に示す工程の後、素子形成領域に残存する酸化膜（不図示）をフッ酸水溶液等を用いて除去し、ｎ型エピタキシャル層２の表面に例えば厚さ７ｎｍ程度のゲート酸化膜（不図示）を形成する。
【００８８】
その上層に、例えば減圧ＣＶＤにより厚さ１００ｎｍ程度の多結晶シリコン層を形成する。多結晶シリコン中には例えばＰＯＣｌ₃ を用いたプレデポジションにより高濃度のｎ型不純物を導入する。多結晶シリコン層の上層にタングステン等の高融点金属層を、例えばＣＶＤにより厚さ１００ｎｍ程度堆積する。熱処理によりタングステンシリサイド等の高融点金属シリサイドを形成してから、タングステンシリサイド層および多結晶シリコン層に例えばＲＩＥを行うことにより、ゲート電極２５が形成される。
【００８９】
次に、図１２（ａ）に示すように、ＮＭＯＳ形成領域に開口を有するフォトレジスト４２をパターニングする。フォトレジスト４２をマスクとしてヒ素等のｎ型不純物を例えば２×１０¹³ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入し、ｎ型ＬＤＤ領域２６を形成する。その後、フォトレジスト４２を除去する。
【００９０】
次に、図１２（ｂ）に示すように、ＰＭＯＳ形成領域に開口を有するフォトレジスト４３をパターニングする。フォトレジスト４３をマスクとしてＢＦ₂ 等のｐ型不純物を例えば２×１０¹³ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入し、ｐ型ＬＤＤ領域２７を形成する。その後、フォトレジスト４３を除去する。
【００９１】
次に、図１３（ａ）に示すように、ｎｐｎトランジスタ形成領域に開口を有するフォトレジスト４４をパターニングする。フォトレジスト４４をマスクとしてＢＦ₂ 等のｐ型不純物を例えば５×１０¹³ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入し、ｐ型ベース領域５を形成する。
さらに、ベース直下のコレクタ不純物濃度を増大させる目的で、フォトレジスト４４をマスクとしてリン等のｎ型不純物を例えば３×１０¹²ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入する。その後、フォトレジスト４４を除去する。
本実施形態によれば実施形態１と同様に、イオン注入によりｎｐｎトランジスタのｐ型ベース領域５を形成するが、実施形態２と同様にエピタキシャル成長またはＣＶＤによりｐ型ベース層を形成してもよい。
【００９２】
次に、図１３（ｂ）に示すように、エミッタ形成領域上部に開口部１４ａを有するシリコン酸化膜１４を、実施形態１と同様に形成する。その上層にヒ素等のｎ型不純物がイオン注入された多結晶シリコン層を形成してから、フォトレジスト４５をマスクとしたエッチングにより、エミッタ多結晶シリコン７を形成する。図示しないが実施形態１と同様に、多結晶シリコン層の上層にＳｉＯＮ等の反射防止膜を形成することにより、フォトレジスト４５のパターニングを高精度に行うことが可能となる。エミッタ多結晶シリコン７の形成後、フォトレジスト４５を除去する。
【００９３】
次に、図１４（ａ）に示すように、エミッタ多結晶シリコン７をマスクとしてシリコン酸化膜１４に例えばＲＩＥ等のエッチングを行う。これにより、ｎｐｎトランジスタのベース取り出し領域のｎ型エピタキシャル層２表面を露出させ、かつ、ＣＭＯＳ部分のゲート電極２５にシリコン酸化膜からなるサイドウォール２８を形成することができる。その後、続く工程で行われるイオン注入の緩衝用として、基板表面に厚さ１０ｎｍ程度の酸化膜（不図示）を例えばＣＶＤにより形成する。
【００９４】
次に、図１４（ｂ）に示すように、ＮＭＯＳ形成領域およびｎｐｎトランジスタのコレクタ取り出し部分に開口を有するフォトレジスト４６をパターニングする。フォトレジスト４６をマスクとしてヒ素等のｎ型不純物を例えば５×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入する。これにより、ｎ型ソース／ドレイン領域２９およびコレクタ取り出し部分９ａが形成される。その後、フォトレジスト４６を除去する。
【００９５】
次に、図１５（ａ）に示すように、ＰＭＯＳ形成領域およびｎｐｎトランジスタのベース取り出し部分に開口を有するフォトレジスト４７をパターニングする。フォトレジスト４７をマスクとしてＢＦ₂ 等のｐ型不純物を例えば５×１０¹³ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入する。これにより、ｐ型ソース／ドレイン領域３０およびベース取り出し部分５ａが形成される。その後、フォトレジスト４７を除去する。
【００９６】
次に、図１５（ｂ）に示すように、全面に例えばＣＶＤにより厚さ１００ｎｍ程度のシリコン酸化膜１９ａを形成する。続いて、例えば１０００℃、窒素雰囲気で３０秒程度のＲＴＡを行い、ＣＭＯＳのソース／ドレイン領域２９、３０に導入された不純物を拡散・活性化させる。また、この熱処理によりエミッタ多結晶シリコン７からシリコン酸化膜１４の開口部１４ａを介してｐ型ベース領域５に不純物が拡散し、ｎ型エミッタ領域８が形成される。
【００９７】
次に、図１６（ａ）に示すように、エミッタ多結晶シリコン７およびその周囲のｐ型ベース領域５を被覆するようにフォトレジスト４８をパターニングする。フォトレジスト４８をマスクとしてシリコン酸化膜１９ａにエッチングを行い、シリコン酸化膜１９を形成する。その後、フォトレジスト４８を除去する。
【００９８】
本実施形態の半導体装置の製造方法によれば、フォトレジスト４８をマスクとするエッチング工程において、抵抗部分（不図示）等、シリサイド化を防止したい領域にシリコン酸化膜１９ａを残存させることができる。
従来の製造方法によれば、シリサイド化を防止したい領域の保護膜として、エミッタ多結晶シリコン７下層のシリコン酸化膜１４が用いられていた。したがって、抵抗等の上部にシリコン酸化膜１４を残存させるためには、シリコン酸化膜１４のエッチングマスクである多結晶シリコン層７ａ（実施形態１の図３（ｂ）参照）も残存させる必要があり、この多結晶シリコン層が寄生容量を増大させる要因となっていた。
これに対し、本実施形態の場合にはフォトレジストをマスクとしてパターニングされるシリコン酸化膜を、シリサイド化の保護膜として利用するため、不要な多結晶シリコン層による寄生容量の増大を防止することが可能である。
【００９９】
次に、図１６（ｂ）に示すように、ＣＭＯＳのソース／ドレイン領域２９、３０およびゲート電極２５の表面、およびｎｐｎトランジスタのベース取り出し部分５ａおよびコレクタ取り出し部分９ａの表面に金属シリサイド１０を形成する。金属シリサイド１０は実施形態１と同様に、例えばスパッタリングにより全面に５０ｎｍ程度のチタン層あるいはニッケル、コバルト等の金属層を形成してから、ＲＴＰを行うことにより形成することができる。その後、例えばアンモニアと過酸化水素水の混合溶液を用いて未反応のチタン層（または他の金属層）を除去する。さらに、再度ＲＴＰを行って金属シリサイド１０を低抵抗化させる。
【０１００】
その後、図８（ａ）に示すように、実施形態１と同様の工程により層間絶縁膜１１や配線層１３を形成する。すなわち、例えばプラズマＣＶＤにより層間絶縁膜１１としてシリコン酸化膜を形成してから、フォトレジスト（不図示）をマスクとして例えばＲＩＥを行って、層間絶縁膜１１にコンタクトホール１２を形成する。
【０１０１】
さらに、例えばチタンおよび窒化チタンの積層膜からなるバリアメタルを介して、ＣＶＤによりタングステンを堆積し、全面エッチバックを行ってコンタクトホール１２内にタングステンプラグを形成する。次に、密着層として例えばチタン／窒化チタン／チタンの積層膜を形成してから、アルミニウム系配線材料として例えばアルミニウム−銅合金を堆積させ、アルミニウム合金層および密着層を例えばＲＩＥによりパターニングして配線層１３を形成する。
その後、上層の多層配線（不図示）等を形成し、半導体装置が得られる。
【０１０２】
上記の本実施形態の半導体装置の製造方法によれば、上記の本実施形態の半導体装置の製造方法によれば、ベース取り出し部分５ａにシリサイド化を行う際にエミッタ電極７上部がシリサイド化されないため、エミッタ／ベース間のシリサイドブリッジの形成が防止される。したがって、エミッタ／ベース間のショートが防止され、半導体装置の信頼性を向上させることができる。
また、図示しないがシリサイド化を防止したい高抵抗部分にシリコン酸化膜１９ａからなるシリコン酸化膜１９を残すことにより、不要な導電体層に起因する寄生容量の増大を防止することができる。
【０１０３】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、実施形態３にはバイポーラトランジスタをＣＭＯＳと同一基板上に形成した例を示したが、それ以外に、バイポーラトランジスタと受動素子等の適切な付加素子とから構成される半導体装置であってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１０４】
【発明の効果】
本発明の半導体装置によれば、ベース取り出し部分がエミッタ電極に自己整合的にシリサイド化されることによりベース抵抗が低減され、かつエミッタ／ベース間のシリサイドブリッジの形成が防止される。
本発明の半導体装置の製造方法によれば、エミッタ／ベース間のシリサイドブリッジの形成を防止して、信頼性の向上された半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施形態１に係る半導体装置の断面図であり、（ｂ）および（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】（ａ）は本発明の実施形態２に係る半導体装置の断面図であり、（ｂ）および（ｃ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】（ａ）は本発明の実施形態３に係る半導体装置の断面図であり、（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】（ａ）および（ｂ）は本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１７】従来の半導体装置の断面図であり、基板表層にベース領域を有するバイポーラトランジスタを示す。
【図１８】従来の半導体装置の断面図であり、基板上にベース層を有するバイポーラトランジスタを示す。
【図１９】従来の半導体装置の断面図であり、図１７のトランジスタにエミッタ／ベース間のシリサイドブリッジを防止するサイドウォールが設けられた場合を示す。
【図２０】従来の半導体装置の断面図であり、図１８のトランジスタにエミッタ／ベース間のシリサイドブリッジを防止するサイドウォールが設けられた場合を示す。
【符号の説明】
１…ｐ型半導体基板、２…ｎ型エピタキシャル層、３…ｎ型コレクタ埋め込み領域、４…分離絶縁膜、５…ｐ型ベース領域、５ａ…ベース取り出し部分、６…シリコン酸化膜、６ａ…開口部、７…エミッタ多結晶シリコン、７ａ…多結晶シリコン層、８…ｎ型エミッタ領域、９…ｎ型コレクタプラグ領域、９ａ…コレクタ取り出し部分、１０…金属シリサイド、１１…層間絶縁膜、１２…コンタクトホール、１３…配線層、１４…シリコン酸化膜、１４ａ…開口部、１５…ｐ型ベース層、１６…シリコン酸化膜、１６ａ…開口部、１７…（エミッタ）サイドウォール、１８…反射防止膜、１９、１９ａ…シリコン酸化膜、２１…ｎ型埋め込み層、２２ａ、２２ｂ、２２ｃ…ｐウェル、２３ａ、２３ｂ…ｎウェル、２４…シリコン酸化膜、２４ａ…開口部、２５…ゲート電極、２６…ｎ型ＬＤＤ領域、２７…ｐ型ＬＤＤ領域、２８…（ＬＤＤ）サイドウォール、２９…ｎ型ソース／ドレイン領域、３０…ｐ型ソース／ドレイン領域、３１〜４８…フォトレジスト。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a bipolar transistor in which a silicide is formed in a base region and a base resistance is reduced, and a manufacturing method thereof, and more particularly, to a bipolar transistor in which a short circuit due to formation of a silicide bridge between an emitter and a base is prevented. The present invention relates to a semiconductor device having the same and a manufacturing method thereof.
[0002]
[Prior art]
In order to improve the performance of a bipolar transistor, reduction of the base resistance is an important issue, and a silicide base structure in which the surface of the base extraction portion is silicided is attracting attention. As a method of siliciding the surface of the base extraction portion, a method of forming in a self-aligned manner on a polycrystalline silicon film for emitter formation is simple and suitable for high performance. A method for forming such a silicide base structure is described in, for example, Japanese Patent Publication No. 270749 (Japanese Patent Laid-Open No. 1-25569).
[0003]
Hereinafter, a conventional vertical bipolar transistor having a silicide base structure will be described with reference to FIGS.
FIG. 17 is a cross-sectional view of an npn bipolar transistor in which a base region is formed on a substrate surface layer. As shown in FIG. 17, an n-type epitaxial layer 2 is formed on a p-type semiconductor substrate 1, and an n-type collector buried region 3 is formed on the surface layer of the p-type semiconductor substrate 1 in the npn bipolar transistor portion. An isolation insulating film 4 is formed on the surface of the n-type epitaxial layer 2 by the LOCOS technique.
[0004]
On the surface layer of the n-type epitaxial layer 2, for example, BF ₂ A p-type base region 5 is formed by ion implantation of a p-type impurity such as. In the surface layer of the p-type base region 5, a base extraction portion 5a containing a p-type impurity at a higher concentration than the p-type base region 5 is formed. A silicon oxide film 6 is formed as an insulating film on part of the p-type base region 5. An emitter polycrystalline silicon 7 is formed on the opening 6 a provided in the silicon oxide film 6 and on the silicon oxide film 6. An n-type emitter region 8 is formed in the surface layer of the p-type base region 5 by impurity diffusion from the emitter polycrystalline silicon 7 through the opening 6a.
[0005]
On the other hand, an n-type collector plug region 9 is formed in a part of the n-type epitaxial layer 2 on the n-type collector buried region 3 so as to be separated from the p-type base region 5. In the surface layer of the n-type collector plug region 9, a collector extraction portion 9a containing an n-type impurity having a concentration higher than that of the n-type collector plug region 9 is formed.
A metal silicide 10 such as titanium silicide is formed on the surfaces of the p-type base region 5 and the n-type collector plug region 9 for the purpose of reducing the base resistance and the collector take-out resistance. In the step of forming these metal silicides 10, the metal silicide 10 is also formed on the surface of the emitter polycrystalline silicon 7.
The substrate surface having each of the above regions is covered with an interlayer insulating film 11. A contact hole 12 is provided in the interlayer insulating film 11, and a wiring layer 13 is formed in the contact hole 12.
[0006]
In the semiconductor device having the structure shown in FIG. 17, the silicon oxide film 6 is patterned using the emitter polycrystalline silicon 7 as a mask. Therefore, the metal silicide 10 in the base extraction portion of the p-type base region 5 is formed in a self-aligned manner with respect to the emitter polycrystalline silicon 7. That is, the base extraction portion is formed in the state close to the emitter polycrystalline silicon 7 which is the emitter electrode, and has a structure advantageous for miniaturizing the bipolar transistor. Further, by forming the metal silicide 10 in the p-type base region 5, the base resistance is reduced and the frequency characteristics of the bipolar transistor are improved.
[0007]
FIG. 18 is a cross-sectional view of an npn bipolar transistor in which a base layer is formed on a substrate by epitaxial growth or chemical vapor deposition (CVD). When the base layer is formed on the substrate, a shallower junction can be formed as compared with the case where the base region is formed by ion implantation.
The semiconductor device of FIG. 18 has an n-type epitaxial layer 2 formed on a p-type semiconductor substrate 1 and has an isolation insulating film 4 on the surface thereof, similarly to the semiconductor device shown in FIG. An n-type collector buried region 3 is formed in the p-type semiconductor substrate 1.
[0008]
A silicon oxide film 14 is formed as an insulating film on the n-type epitaxial layer 2, and an opening 14 a is formed in the silicon oxide film 14. A p-type base layer 15 is formed on the silicon oxide film 14 in and around the opening 14a. A silicon oxide film 16 having an opening 16a is formed on the p-type base layer 15 in the opening 14a. Further, an emitter polycrystalline silicon 7 is formed on the upper portion. An n-type emitter region 8 is formed in the surface layer of the p-type base layer 15 by impurity diffusion from the emitter polycrystalline silicon 7 through the opening 16a.
[0009]
Similar to the semiconductor device of FIG. 17, an n-type collector plug region 9 is formed in a part of the n-type epitaxial layer 2.
A metal silicide 10 such as titanium silicide is formed on the surfaces of the p-type base layer 15 and the n-type collector plug region 9 for the purpose of reducing the base resistance and the collector take-out resistance. In the step of forming these metal silicides 10, the metal silicide 10 is also formed on the surface of the emitter polycrystalline silicon.
The substrate surface having each of the above regions is covered with an interlayer insulating film 11. A contact hole 12 is provided in the interlayer insulating film 11, and a wiring layer 13 is formed in the contact hole 12.
[0010]
In the semiconductor device having the structure shown in FIG. 18, the silicon oxide film 16 is patterned using the emitter polycrystalline silicon 7 as a mask. Therefore, the metal silicide 10 in the base extraction portion of the p-type base layer 15 is formed in the emitter polycrystalline silicon 7 in a self-aligned manner. As a result, the base lead-out portion is formed in the state of being close to the emitter polycrystalline silicon 7 as the emitter electrode, and has an advantageous structure for miniaturizing the bipolar transistor.
Further, by forming the metal silicide 10 in the p-type base layer 15, the base resistance is reduced, and the frequency characteristics and the like of the bipolar transistor are improved.
[0011]
[Problems to be solved by the invention]
However, when the silicide of the base extraction portion is formed in the emitter polycrystalline silicon in a self-aligned manner as described above, the silicide formed on each surface is connected to the silicide bridge because the emitter electrode and the base extraction portion are close to each other. Thus, the emitter / base may be short-circuited.
As a means for preventing such a silicide bridge, for example, as shown in FIGS. 19 and 20, there is a method of forming a sidewall 17 made of an insulating film on the side surfaces of the emitter polycrystalline silicon 7 and the silicon oxide film below it. .
[0012]
FIG. 19 is a cross-sectional view in the case where a sidewall 17 made of, for example, a silicon oxide film is formed on the side surface of the emitter polycrystalline silicon 7 of the semiconductor device of FIG. When the semiconductor device shown in FIG. 19 is formed, after patterning the emitter polycrystalline silicon 7, the silicon oxide film 6 is etched using the emitter polycrystalline silicon 7 as a mask. Thereafter, a silicon oxide film is formed on the entire surface by CVD, for example, and then etched back to form sidewalls 17. Further, a metal layer such as titanium is formed on the entire surface, the metal silicide 10 is formed by heating, and then the unreacted metal layer is removed.
[0013]
FIG. 20 is a cross-sectional view of the semiconductor device of FIG. 18 in which a sidewall 17 made of, for example, a silicon oxide film is formed on the side surface of the emitter polycrystalline silicon 7. When the semiconductor device shown in FIG. 20 is formed, after patterning the emitter polycrystalline silicon 7, the silicon oxide film 16 is etched using the emitter polycrystalline silicon 7 as a mask. Thereafter, a silicon oxide film is formed on the entire surface by CVD, for example, and then etched back to form sidewalls 17. Further, a metal layer such as titanium is formed on the entire surface, the metal silicide 10 is formed by heating, and then the unreacted metal layer is removed.
[0014]
As described above, in order to prevent the formation of a silicide bridge between the emitter and the base, when forming a sidewall in the emitter polycrystalline silicon, it is necessary to add an insulating film forming process and an etching process to the manufacturing process. .
In addition to the above problems, according to the conventional method for manufacturing a semiconductor device, for example, a polycrystalline silicon layer remains in a portion where resistance reduction due to silicidation is not performed, such as a resistance portion, and parasitic capacitance increases. There is.
[0015]
In FIG. 17 or FIG. 19, silicidation is prevented by leaving the silicon oxide film 6 in the portion where the metal silicide is not formed. Since the silicon oxide film 6 is patterned using the emitter polycrystalline silicon 7 as a mask, a polycrystalline silicon layer which is the same layer as the emitter polycrystalline silicon 7 is formed even if no conductivity is required in this portion. It needs to remain. As a result, the parasitic capacitance increases, which hinders the performance of the bipolar transistor.
[0016]
The present invention has been made in view of the above problems. Therefore, the present invention reduces the base resistance by self-aligning the base extraction portion to the emitter electrode, and reduces the resistance between the emitter and the base. An object of the present invention is to provide a semiconductor device in which formation of a silicide bridge is prevented and a method for manufacturing the same.
[0017]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device of the present invention includes a collector region formed inside a semiconductor substrate, a base region formed on a surface layer of the semiconductor substrate above the collector region, and the base region excluded. A collector plug region formed in the semiconductor substrate above the collector region, a first insulating film formed in a part on the base region, and an opening formed in a part of the first insulating film; An emitter region formed in the base region at the bottom of the opening, an emitter electrode on the emitter region formed in the opening and on the first insulating film, and wiring on the surface of the emitter electrode Formed on the surface other than the portion in contact with the layer, in contact with the emitter electrode, Silicon oxynitride film, etc. And said Silicon oxynitride film, etc. Covering the surface of the emitter electrode, the side surface of the first insulating film, and the base region in the vicinity of the first insulating film, and does not cover the portion of the surface of the emitter electrode that contacts the wiring layer. Two insulating films, a metal silicide layer formed on the surface of the base region in a self-aligned manner with respect to the second insulating film, and a metal silicide layer formed on the surface of the collector plug region, The surface of the emitter electrode does not have a metal silicide layer.
[0019]
The semiconductor device of the present invention preferably includes a gate electrode formed on the semiconductor substrate via a gate oxide film, an LDD region formed on the semiconductor substrate in a self-aligned manner with respect to the gate electrode, A side wall formed on the side surface of the gate electrode and made of the same layer as the first insulating film, and a higher concentration than the LDD region formed on the semiconductor substrate in a self-aligned manner with respect to the side wall. And an active element having a source region and a drain region containing the impurities.
[0020]
This prevents the upper part of the emitter electrode from being silicided when siliciding the base extraction portion, thereby preventing the formation of a silicide bridge between the emitter and the base. Therefore, a short circuit between the emitter and the base is prevented, and the reliability of the semiconductor device is improved.
Further, by forming the second insulating film formed in the semiconductor device of the present invention in the high resistance portion, silicidation of the high resistance portion can be prevented without increasing the parasitic capacitance.
[0021]
Alternatively, in order to achieve the above object, a semiconductor device of the present invention includes a collector region formed in a semiconductor substrate, a first insulating film formed on the semiconductor substrate, and the collector region above the collector region. A first opening formed in a part of the first insulating film, and a base region made of a conductor layer formed in the first opening and on at least a part of the first insulating film; A collector plug region formed in the semiconductor substrate above the collector region excluding the base region, a second insulating film formed in a part on the base region, and the first opening on the first opening. A second opening formed in a part of the second insulating film; an emitter region formed in the base region at the bottom of the second opening; the second opening; and the second insulation. The emitter region formed on the film And the emitter electrode of the surface of the emitter electrode, the surface other than the portion in contact with the wiring layer, formed in contact with said emitter electrode, Silicon oxynitride film, etc. And said Silicon oxynitride film, etc. Covering the surface of the emitter electrode, the side surfaces of the second insulating film, and the base region in the vicinity of the second insulating film, and does not cover the portion of the surface of the emitter electrode that contacts the wiring layer. 3, a metal silicide layer formed on the surface of the base region in a self-aligned manner with respect to the third insulating film, and a metal silicide layer formed on the surface of the collector plug region, The surface of the emitter electrode does not have a metal silicide layer.
[0023]
The semiconductor device of the present invention preferably includes a gate electrode formed on the semiconductor substrate via a gate oxide film, an LDD region formed on the semiconductor substrate in a self-aligned manner with respect to the gate electrode, A side wall formed on the side surface of the gate electrode and made of the same layer as the second insulating film, and a higher concentration than the LDD region formed on the semiconductor substrate in a self-aligned manner with respect to the side wall. And an active element having a source region and a drain region containing the impurities.
[0024]
This prevents the upper part of the emitter electrode from being silicided when siliciding the base extraction portion, thereby preventing the formation of a silicide bridge between the emitter and the base. Therefore, a short circuit between the emitter and the base is prevented, and the reliability of the semiconductor device is improved.
Further, by forming the third insulating film formed in the semiconductor device of the present invention in the high resistance portion, silicidation of the high resistance portion can be prevented without increasing the parasitic capacitance.
[0025]
Furthermore, in order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a collector region inside a semiconductor substrate, and a step of forming a base region on the surface layer of the semiconductor substrate above the collector region. A step of forming a collector plug region in the semiconductor substrate above the collector region excluding the base region, and a first insulating film having an opening in a part on the base region. Forming an emitter electrode in the opening and on the first insulating film; and on the surface of the emitter electrode. With silicon oxynitride film, etc. Forming a second antireflection film, a second surface covering the surface of the antireflection film, the side surfaces of the emitter electrode and the first insulating film, and the base region in the vicinity of the first insulating film; Forming an insulating film; diffusing impurities from the emitter electrode into the base region through the opening; and forming an emitter region at the bottom of the opening; and Forming a metal silicide layer in a self-aligned manner with respect to the insulating film and forming a metal silicide layer on the collector plug region surface; and the antireflection film and the second insulating film on the emitter electrode And a part of the surface of the emitter electrode is exposed to expose a part of the surface of the emitter electrode, and a metal silicide layer is not formed on the surface of the emitter electrode.
[0026]
In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the collector region in the semiconductor substrate, a second conductivity type impurity is diffused in a surface layer of the first conductivity type semiconductor substrate, and the collector region is formed. And a step of forming a second conductive type semiconductor layer which becomes a part of the semiconductor substrate on the first conductive type semiconductor substrate.
In the method of manufacturing a semiconductor device according to the present invention, preferably, the step of forming the base region includes a step of ion-implanting impurities into the semiconductor substrate.
[0027]
In the method of manufacturing a semiconductor device of the present invention, preferably, the step of forming the first insulating film and the emitter electrode includes the step of forming an insulating film on the semiconductor substrate, and the opening in the insulating film. Forming an emitter conductor layer in the opening and on the insulating film; etching the emitter conductor layer to form the emitter electrode; and And etching the insulating film as a mask to form the first insulating film.
[0030]
The method of manufacturing a semiconductor device according to the present invention preferably includes a step of forming a gate electrode on the semiconductor substrate via a gate oxide film, and forming an LDD region on the semiconductor substrate in a self-aligned manner with respect to the gate electrode. Forming a sidewall made of the same layer as the first insulating film on the side surface of the gate electrode; and forming a sidewall on the semiconductor substrate in a self-aligned manner with respect to the sidewall from the LDD region. A step of forming an active element including a step of forming a source region and a drain region containing high-concentration impurities, and the step of forming the sidewall covers the gate electrode after the formation of the gate electrode. Forming the insulating film, and etching the insulating film using the emitter electrode as a mask to form the first insulating film. Characterized by a step of forming the sidewall of the insulating film is etched back.
[0031]
Thus, silicidation can be performed on the base extraction portion while preventing silicidation of the upper part of the emitter electrode, and formation of a silicide bridge between the emitter and the base is prevented. Therefore, a short circuit between the emitter and the base can be prevented, and a semiconductor device with improved reliability can be manufactured.
Further, by leaving the second insulating film in the high resistance portion where it is desired to prevent silicidation, an increase in parasitic capacitance due to an unnecessary conductor layer can be prevented.
[0032]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a collector region inside a semiconductor substrate, a step of forming a first insulating film on the semiconductor substrate, and the collector region. A step of forming a first opening in a part of the upper first insulating film; and a base region made of a conductor layer in the first opening and on at least a part of the first insulating film. Forming a collector plug region on the semiconductor substrate above the collector region excluding the base region, and at least the first opening on the base region above the first opening. Forming a second insulating film having a second opening in a part of the upper portion, and forming an emitter electrode in the second opening and on the second insulating film; and on a surface of the emitter electrode With silicon oxynitride film, etc. Forming a reflection preventing film, a surface of the reflection preventing film, a side surface of the emitter electrode and the second insulating film, and a third region covering the base region in the vicinity of the second insulating film; Forming an insulating film; diffusing impurities from the emitter electrode into the base region through the second opening; and forming an emitter region at a bottom of the second opening; and a surface of the base region Forming a metal silicide layer in a self-aligned manner with respect to the third insulating film, and forming a metal silicide layer on the collector plug region surface; and the antireflection film on the emitter electrode, and Removing a part of the third insulating film to expose a part of the surface of the emitter electrode, and a metal silicide layer is not formed on the surface of the emitter electrode.
[0033]
In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the collector region in the semiconductor substrate, a second conductivity type impurity is diffused in a surface layer of the first conductivity type semiconductor substrate, and the collector region is formed. And a step of forming a second conductive type semiconductor layer which becomes a part of the semiconductor substrate on the first conductive type semiconductor substrate.
[0034]
In the method of manufacturing a semiconductor device according to the present invention, preferably, the step of forming the base region includes the step of forming the conductor layer by epitaxial growth on the semiconductor substrate, etching the conductor layer, And a step of forming a base region.
Alternatively, in the method of manufacturing a semiconductor device according to the present invention, preferably, the step of forming the base region includes the step of forming the conductor layer on the semiconductor substrate by chemical vapor deposition (CVD), and the conductive layer. Etching the body layer to form the base region.
[0035]
In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the second insulating film and the emitter electrode, an insulating film is formed in the first opening and on the first insulating film. A step of forming the second opening in the insulating film, a step of forming an emitter conductor layer in the second opening and on the insulating film, and etching into the emitter conductor layer And forming the emitter electrode; and etching the insulating film using the emitter electrode as a mask to form the second insulating film.
[0037]
The method of manufacturing a semiconductor device according to the present invention preferably includes a step of forming a gate electrode on the semiconductor substrate via a gate oxide film, and forming an LDD region on the semiconductor substrate in a self-aligned manner with respect to the gate electrode. A step of forming a sidewall made of the same layer as the second insulating film on the side surface of the gate electrode, and a self-alignment with respect to the sidewall on the semiconductor substrate from the LDD region. A step of forming an active element including a step of forming a source region and a drain region containing high-concentration impurities, and the step of forming the sidewall covers the gate electrode after the formation of the gate electrode. Forming the insulating film and etching the insulating film using the emitter electrode as a mask to form the second insulating film. Characterized by a step of forming the sidewall of the insulating film is etched back.
[0038]
Thus, silicidation can be performed on the base extraction portion while preventing silicidation of the upper part of the emitter electrode, and formation of a silicide bridge between the emitter and the base is prevented. Therefore, a short circuit between the emitter and the base can be prevented, and a semiconductor device with improved reliability can be manufactured.
Further, by leaving the third insulating film in the high resistance portion where it is desired to prevent silicidation, an increase in parasitic capacitance due to an unnecessary conductor layer can be prevented.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1A is a cross-sectional view of the semiconductor device of this embodiment. As shown in FIG. 1A, an n-type epitaxial layer 2 is formed on a p-type semiconductor substrate 1, and an n-type collector buried region 3 is formed on the surface layer of the p-type semiconductor substrate 1 in the npn bipolar transistor portion. . An isolation insulating film 4 is formed on the surface of the n-type epitaxial layer 2 by the LOCOS technique.
[0040]
On the surface layer of the n-type epitaxial layer 2, for example, BF ₂ A p-type base region 5 is formed by ion implantation of a p-type impurity such as. The surface layer of the p-type base region 5 is formed with a base extraction portion 5a that contains a higher concentration of p-type impurities than the surrounding p-type base region 5 and has a reduced resistance.
A silicon oxide film 6 is formed as a first insulating film on part of the p-type base region 5. An emitter polycrystalline silicon 7 is formed on the opening 6 a provided in the silicon oxide film 6 and on the silicon oxide film 6. The antireflection film 18 on the upper layer of the emitter polycrystalline silicon 7 is provided for the purpose of improving the accuracy of photolithography when a photoresist is formed on the emitter polycrystalline silicon 7.
[0041]
An n-type emitter region 8 is formed in the surface layer of the p-type base region 5 by impurity diffusion from the emitter polycrystalline silicon 7 through the opening 6a.
On the other hand, an n-type collector plug region 9 is formed in a part of the n-type epitaxial layer 2 on the n-type collector buried region 3 so as to be separated from the p-type base region 5. The surface layer of the n-type collector plug region 9 is formed with a collector extraction portion 9 a that contains a higher concentration of n-type impurities than the surrounding n-type collector plug region 9 and has a reduced resistance.
[0042]
For example, a silicon oxide film 19 is formed as an insulating film so as to cover the side surfaces of the silicon oxide film 6 and the emitter polycrystalline silicon 7 and the upper part of the emitter polycrystalline silicon 7 including the antireflection film 18. Metal silicide 10 such as titanium silicide is formed on the surfaces of the base extraction portion 5a of the p-type base region 5 and the collector extraction portion 9a of the n-type collector plug region 9 for the purpose of reducing the base resistance and collector extraction resistance, respectively. Has been.
The substrate surface having each of the above regions is covered with an interlayer insulating film 11. A contact hole 12 is provided in the interlayer insulating film 11, and a wiring layer 13 is formed inside and above the contact hole 12.
[0043]
According to the semiconductor device of the present embodiment, the metal silicide 10 in the base extraction portion 5a is formed on the silicon oxide film 19 in a self-aligning manner. Further, since the upper portion of the emitter polycrystalline silicon 7 is covered with the silicon oxide film 19, it is not silicided, and formation of a silicide bridge between the emitter and the base is prevented. Further, since the metal silicide 10 is formed, the base resistance and the collector extraction resistance are reduced.
[0044]
Next, a method for manufacturing the semiconductor device of the present embodiment will be described. First, as shown in FIG. 1B, an n-type collector buried region 3 is formed in the surface layer of a p-type semiconductor substrate 1 having a resistivity of about 10 Ω · cm. To form the n-type collector buried region 3 (not shown), first, an oxide film having a thickness of, for example, about 300 nm is formed on the p-type semiconductor substrate 1 by thermal oxidation. A photoresist having an opening in the n-type collector buried region 3 formation region, that is, the npn transistor formation region is formed on the oxide film. Etching is performed on the oxide film using the photoresist as a mask to form an opening in the oxide film. For example, Sb is formed on the p-type semiconductor substrate 1 through the opening. ₂ O _Three The n-type collector buried region 3 is formed by performing heat treatment at 1200 ° C. for about 60 minutes using a solid source. Thereafter, the thermal oxide film is removed by wet etching using, for example, a hydrofluoric acid chemical solution.
[0045]
Next, as shown in FIG. 1C, an n-type semiconductor layer (epitaxial layer) 2 having a resistivity of about 1 Ω · cm and a thickness of about 1 μm is epitaxially grown on the p-type semiconductor substrate 1. Further, the isolation insulating film 4 is formed on the surface of the n-type epitaxial layer 2 by the LOCOS technique.
To form the isolation insulating film 4 (not shown), first, an oxide film having a thickness of, for example, about 30 nm is formed on the surface of the n-type epitaxial layer 2 by thermal oxidation, and then the upper layer thereof has a thickness of 100 nm by, for example, low pressure CVD. About a silicon nitride film is formed. After etching the silicon nitride film so that the silicon nitride film remains on the element formation region, the n-type epitaxial layer 2 is oxidized in a water vapor atmosphere at, for example, about 1000 ° C. using the silicon nitride film as an oxidation resistant mask. Thereby, for example, the isolation insulating film 4 having a thickness of about 400 nm is formed. Thereafter, the silicon nitride film is removed using a phosphoric acid solution heated to about 150 ° C., for example.
[0046]
Next, as shown in FIG. 2A, a photoresist 31 having an opening in the n-type collector plug formation region is patterned. Using the photoresist 31 as a mask, the n-type epitaxial layer 2 is doped with n-type impurities such as phosphorus, for example, 5 × 10 5 ¹² atoms / cm ² Ion implantation is performed at a predetermined ion energy. Thereafter, the photoresist 31 is removed.
[0047]
Next, as shown in FIG. 2B, a photoresist 32 having an opening in the p-type base formation region is patterned. Using the photoresist 32 as a mask, BF is formed on the n-type epitaxial layer 2. ₂ P-type impurities such as 5 × 10 ¹³ atoms / cm ² Ion implantation is performed at a predetermined ion energy.
Furthermore, n-type impurities such as phosphorus are used, for example, at 3 × 10 8 using the photoresist 32 as a mask. ¹² atoms / cm ² Ions are implanted at a predetermined ion energy to form an impurity layer (not shown) for increasing the collector impurity concentration immediately below the base. Thereafter, the photoresist 32 is removed.
[0048]
Next, as shown in FIG. 2C, for example, a silicon oxide film 6 having a thickness of about 200 nm is formed as a first insulating film on the entire surface by, for example, CVD. Thereafter, heat treatment is performed to diffuse the ions implanted in the steps shown in FIGS. 2A and 2B, thereby forming the n-type collector plug region 9 and the p-type base region 5, respectively. .
[0049]
Next, as shown in FIG. 3A, an opening 6 a is formed in the emitter formation region of the silicon oxide film 6. In order to form the opening 6a, a photoresist (not shown) having an opening in the emitter formation region is formed on the silicon oxide film 6, and then dry etching, for example, is performed using the photoresist as a mask. Thereafter, the photoresist is removed.
[0050]
Next, as shown in FIG. 3B, a polycrystalline silicon layer 7a having a thickness of, for example, about 150 nm to be the emitter polycrystalline silicon 7 is formed on the entire surface including the inside of the opening 6a by, for example, CVD. The polycrystalline silicon layer 7a is doped with n-type impurities such as arsenic, for example 2 × 10 ¹⁶ atoms / cm ² Ion implantation is performed at a predetermined ion energy.
[0051]
Subsequently, an antireflection film 18 such as a silicon oxynitride film (SiON) is formed on the entire surface of the polycrystalline silicon layer 7a by CVD, for example. Thereafter, a photoresist 33 having a pattern of the emitter polycrystalline silicon 7 is formed on the antireflection film 18. Since the antireflection film 18 is formed, the photoresist 33 can be patterned with high accuracy.
Thereafter, the polycrystalline silicon layer 7 is etched using the photoresist 33 as a mask to form the emitter polycrystalline silicon 7, and then the photoresist 33 is removed as shown in FIG.
[0052]
Next, as shown in FIG. 4A, the silicon oxide film 6 is etched using the emitter polycrystalline silicon 7 as a mask. As a result, a part of the p-type base region 5 serving as the base extraction portion 5a is exposed.
Subsequently, as shown in FIG. 4B, a photoresist 34 having an opening in the n-type collector plug region 9 is patterned. In order to form the collector extraction portion 9a, an n-type impurity such as arsenic is applied to the n-type collector plug region 9 using the photoresist 34 as a mask, for example 5 × 10 ¹⁵ atoms / cm ² Ion implantation is performed at a predetermined ion energy. Thereafter, the photoresist 34 is removed.
[0053]
Next, as shown in FIG. 4C, a photoresist 35 having an opening in the base extraction portion is patterned. BF using photoresist 35 as mask ₂ P-type impurities such as 5 × 10 ¹³ atoms / cm ² Ion implantation is performed at a predetermined ion energy. Thereafter, the photoresist 35 is removed.
[0054]
Next, as shown in FIG. 5A, a silicon oxide film 19a having a thickness of about 100 nm is formed as a second insulating film on the entire surface by, eg, CVD. Subsequently, RTA (rapid thermal annealing) is performed at 1000 ° C. in a nitrogen atmosphere for about 10 seconds. As a result, n-type impurities are diffused from the emitter polycrystalline silicon 7 to the p-type base region 5, and the impurities are further activated to form the n-type emitter region 8.
[0055]
Next, as shown in FIG. 5B, a photoresist 36 having a shape covering the upper and side surfaces of the emitter polycrystalline silicon 7 and a part of the surface of the p-type base region 5 adjacent thereto is patterned.
Thereafter, as shown in FIG. 5C, the silicon oxide film 19a is etched using the photoresist 36 as a mask to form the silicon oxide film 19, and then the photoresist 36 is removed.
[0056]
Here, in the manufacturing method of the present embodiment, after the n-type emitter region 8 is formed by impurity diffusion from the emitter polycrystalline silicon 7, the silicon oxide film 19 is patterned using the emitter polycrystalline silicon 7 as a mask. Conversely, the n-type emitter region 8 can be formed after the silicon oxide film 19 is first patterned.
[0057]
Further, a metal silicide 10 is formed on the surfaces of the base extraction portion 5a of the p-type base region 5 and the collector extraction portion 9a of the n-type collector plug region 9. Although not shown, in order to form the metal silicide 10, first, a titanium layer of about 50 nm is formed on the entire surface by sputtering, for example. Instead of the titanium layer, a metal layer made of nickel, cobalt or the like may be formed.
Next, annealing is performed for about 30 seconds at 700 ° C. in a nitrogen atmosphere by RTP (rapid thermal process) to form titanium silicide as the metal silicide 10. Thereafter, the unreacted titanium layer is removed using, for example, a mixed solution of ammonia and hydrogen peroxide solution. Furthermore, annealing is performed for about 30 seconds at 850 ° C. in a nitrogen atmosphere by RTP to reduce the resistance of titanium silicide.
[0058]
Thereafter, as shown in FIG. 1A, a silicon oxide film is formed as the interlayer insulating film 11 by plasma CVD, for example. Further, for example, reactive ion etching (RIE) is performed using a photoresist (not shown) as a mask to form contact holes 12 in the interlayer insulating film 11.
[0059]
Further, a wiring layer 13 is formed in the contact hole 12. To form the wiring layer 13 (not shown), first, a laminated film of, for example, titanium and titanium nitride is formed as a barrier metal on the entire surface by sputtering. Subsequently, annealing is performed by RTP, for example, at 650 ° C. in a nitrogen atmosphere for about 30 seconds. Thereafter, tungsten is deposited by, for example, CVD, and then the entire surface is etched back to form a tungsten plug in the contact hole 12.
[0060]
Next, for example, a titanium / titanium nitride / titanium laminated film is formed as an adhesion layer, and then an aluminum-copper alloy is deposited as an aluminum-based wiring material. The aluminum alloy layer and the adhesion layer are patterned by, for example, RIE to form the wiring layer 13. Thereafter, an upper multilayer wiring (not shown) and the like are formed to obtain a semiconductor device.
[0061]
According to the manufacturing method of the semiconductor device of the present embodiment described above, since the upper portion of the emitter electrode 7 is not silicided when siliciding the base extraction portion 5a, formation of a silicide bridge between the emitter and the base is prevented. Therefore, a short circuit between the emitter and the base is prevented, and the reliability of the semiconductor device can be improved.
[0062]
(Embodiment 2)
FIG. 6A is a cross-sectional view of the semiconductor device of this embodiment. Similar to the semiconductor device of the first embodiment, an n-type epitaxial layer 2 is formed on a p-type semiconductor substrate 1, and an n-type collector buried region 3 is formed on the surface layer of the p-type semiconductor substrate 1 in the npn bipolar transistor portion. . An isolation insulating film 4 is formed on the surface of the n-type epitaxial layer 2 by the LOCOS technique.
[0063]
A silicon oxide film 14 is formed on the n-type epitaxial layer 2 as a first insulating film. In the silicon oxide film 14, an opening 14a is formed as a first opening. A p-type base layer 15 is formed on the silicon oxide film 14 in and around the opening 14a. A silicon oxide film 16 is formed as a second insulating film on the p-type base layer 15 in the opening 14a. In the silicon oxide film 16, an opening 16a is formed as a second opening. Further, an emitter polycrystalline silicon 7 is formed on the upper portion. An n-type emitter region 8 is formed in the surface layer of the p-type base layer 15 by impurity diffusion from the emitter polycrystalline silicon 7 through the opening 16a.
[0064]
The antireflection film 18 on the upper layer of the emitter polycrystalline silicon 7 is provided for the purpose of improving the accuracy of photolithography when a photoresist is formed on the emitter polycrystalline silicon 7.
On the other hand, an n-type collector plug region 9 is formed in a part of the n-type epitaxial layer 2 on the n-type collector buried region 3 so as to be separated from the p-type base layer 15. The surface layer of the n-type collector plug region 9 is formed with a collector extraction portion 9 a that contains a higher concentration of n-type impurities than the surrounding n-type collector plug region 9 and has a reduced resistance.
[0065]
For example, a silicon oxide film 19 is formed as a third insulating film so as to cover the side surfaces of the silicon oxide film 16 and the emitter polycrystalline silicon 7 and the upper portion of the emitter polycrystalline silicon 7 including the antireflection film 18. A metal silicide 10 such as titanium silicide is formed on the surfaces of the p-type base layer 15 and the n-type collector plug region 9 for the purpose of reducing the base resistance and collector extraction resistance.
The substrate surface having each of the above regions is covered with an interlayer insulating film 11. A contact hole 12 is provided in the interlayer insulating film 11, and a wiring layer 13 is formed in the contact hole 12.
[0066]
According to the semiconductor device of this embodiment described above, the metal silicide 10 in the base extraction portion is formed on the silicon oxide film 19 in a self-aligned manner. Further, since the upper portion of the emitter polycrystalline silicon 7 is covered with the silicon oxide film 19, it is not silicided, and formation of a silicide bridge between the emitter and the base is prevented. Further, since the metal silicide 10 is formed, the base resistance and the collector extraction resistance are reduced.
[0067]
Next, a method for manufacturing the semiconductor device of the present embodiment will be described. First, the n-type collector buried region 3 is formed in the surface layer of the p-type semiconductor substrate 1 in the same manner as the manufacturing process shown in FIGS. 1B, 1C, and 2A of Embodiment 1 described above. The n-type epitaxial layer 2 is formed on the p-type semiconductor substrate 1. Further, an isolation insulating film 4 is formed on the surface of the n-type epitaxial layer 2, and an n-type collector plug region 9 is formed in the n-type epitaxial layer 2.
[0068]
Next, as shown in FIG. 6B, a silicon oxide film 14 is formed on the entire surface by, eg, CVD. A photoresist (not shown) having an opening in the emitter formation region is patterned, and etching using the photoresist as a mask is performed to form an opening 14 a in the silicon oxide film 14. Thereafter, the photoresist is removed.
[0069]
Next, as shown in FIG. 6C, a p-type base layer 15 is formed on the silicon oxide film 14 in and around the opening 14a. In order to form the p-type base layer 15, first, a p-type silicon layer is formed on the entire surface including the inside of the opening 14a by epitaxial growth or CVD. Thereafter, etching is performed using a photoresist (not shown) as a mask. Here, by using SiGe doped with a p-type impurity such as boron instead of p-type silicon as the p-type base layer 15, it is possible to further improve the performance of the bipolar transistor.
[0070]
The subsequent steps can be performed in the same manner as in Embodiment 1, and thus will be described briefly. First, as shown in FIG. 7A, a silicon oxide film 16 is formed on the entire surface including on the p-type base layer 15. After the n-type polycrystalline silicon layer and the antireflection film 18 are formed on the entire upper layer, etching is performed using the photoresist 26 as a mask to form the emitter polycrystalline silicon 7. Thereafter, the photoresist 26 is removed.
Further, as shown in FIG. 7B, the silicon oxide film 6 is etched using the emitter polycrystalline silicon 7 as a mask to expose the base extraction portion of the p-type base layer 15.
[0071]
Thereafter, as shown in FIG. 7C, a collector extraction portion 9 a is formed in the surface layer of the n-type collector plug region 9. Although formation of the collector extraction portion 9a is not shown, n-type impurities are ion-implanted using a photoresist having an opening in the n-type collector plug region 9 as a mask, as in the first embodiment.
[0072]
Further, as in the first embodiment, a silicon oxide film 19 is formed on the side surfaces of the silicon oxide film 16 and the emitter polycrystalline silicon 7, on the emitter polycrystalline silicon 7, and on the p-type base layer 15 around it.
In order to form the silicon oxide film 19, a silicon oxide film having a thickness of about 100 nm is formed as an insulating film on the entire surface by, for example, CVD, and then etching is performed using a photoresist as a mask. Further, before etching the silicon oxide film, for example, RTA is performed for about 10 seconds in a nitrogen atmosphere at 1000 ° C., and n-type impurities are diffused from the emitter polycrystalline silicon 7 into the p-type base layer 15 to form an n-type emitter region. 8 is formed.
[0073]
Next, the metal silicide 10 is formed on the surfaces of the p-type base layer 15 and the collector extraction portion 9a. In order to form the metal silicide 10, first, a titanium layer of about 50 nm or a metal layer made of nickel, cobalt, or the like is formed on the entire surface by sputtering, for example. Next, the metal layer is silicided by RTP, for example, at 700 ° C. in a nitrogen atmosphere for about 30 seconds. Thereafter, the unreacted metal layer is removed using, for example, a mixed solution of ammonia and hydrogen peroxide. Further, the resistance of the metal silicide 10 is lowered by annealing with RTP, for example, at 850 ° C. in a nitrogen atmosphere for about 30 seconds.
[0074]
Next, as shown in FIG. 6A, a silicon oxide film is formed as the interlayer insulating film 11 by, for example, plasma CVD. Further, for example, RIE is performed using a photoresist (not shown) as a mask to form a contact hole 12 in the interlayer insulating film 11. Thereafter, a wiring layer 13 is formed in the contact hole 12. In order to form the wiring layer 13, first, for example, a laminated film of titanium and titanium nitride is formed as a barrier metal on the entire surface by sputtering. Subsequently, annealing is performed by RTP, for example, at 650 ° C. in a nitrogen atmosphere for about 30 seconds. Thereafter, tungsten is deposited by, for example, CVD, and then the entire surface is etched back to form a tungsten plug in the contact hole 12.
[0075]
Next, for example, a titanium / titanium nitride / titanium laminated film is formed as an adhesion layer, and then an aluminum-copper alloy is deposited as an aluminum-based wiring material. The aluminum alloy layer and the adhesion layer are patterned by, for example, RIE to form the wiring layer 13. Thereafter, an upper multilayer wiring (not shown) and the like are formed to obtain a semiconductor device.
[0076]
According to the method of manufacturing a semiconductor device of the above-described embodiment of the present invention, when the p-type base layer 15 is silicided, the upper part of the emitter electrode 7 is not silicided, thereby preventing formation of a silicide bridge between the emitter and the base. Is done. Therefore, a short circuit between the emitter and the base is prevented, and the reliability of the semiconductor device can be improved.
[0077]
(Embodiment 3)
FIG. 8A is a cross-sectional view of the semiconductor device of this embodiment. This embodiment shows a semiconductor device in which the npn bipolar transistor and the CMOS shown in Embodiment 1 are formed over the same substrate. The structure of the npn bipolar transistor portion is omitted because it overlaps with the first embodiment. In the semiconductor device manufacturing method of the present embodiment, the description of the steps common to those of the first embodiment in the bipolar transistor portion is omitted as appropriate.
[0078]
In the semiconductor device shown in FIG. 8A, an n-type epitaxial layer 2 is formed on a p-type semiconductor substrate 1, and an isolation insulating film 4 is formed on the surface of the n-type epitaxial layer 2 by LOCOS technology. An n-type buried layer 21 for electrically isolating the CMOS formation region from the p-type semiconductor substrate 1 is formed on the surface layer of the p-type semiconductor substrate 1 in the CMOS portion.
[0079]
An n-type epitaxial layer 2 above the n-type buried layer 21 is formed with a p-well 22a for NMOS. Further, a p-well 22b for separating the CMOS and the bipolar transistor is formed between the CMOS portion and the bipolar transistor portion in the same process as the p-well 22a.
An LDD structure PMOS is formed in the n well 23 formed in the p well 22a, and an LDD structure NMOS is formed in the p well 22a.
[0080]
According to the semiconductor device of the present embodiment described above, the silicon oxide film 19 is formed so as to cover the upper and side surfaces of the emitter polycrystalline silicon 7 of the bipolar transistor and a part of the p-type base region 5 around it. This prevents the formation of a silicide bridge between the emitter and the base. A metal silicide 10 is formed in the base extraction portion 5a in a self-aligned manner with the emitter polycrystalline silicon 7. The base resistance is reduced by silicidation, and the frequency characteristics of the npn bipolar transistor can be improved.
[0081]
On the other hand, the PMOS and NMOS in the CMOS portion each have a high breakdown voltage LDD structure. In the semiconductor device of this embodiment, the silicon oxide film 14 formed under the emitter polycrystalline silicon 7 of the npn transistor and the sidewall formed on the gate electrode of the CMOS are formed using the same layer. Is possible. That is, the BiCMOS process can be simplified by sharing the bipolar transistor and CMOS processes.
[0082]
Next, a method for manufacturing the semiconductor device of the present embodiment will be described below. First, as shown in FIG. 8B, an oxide film 24 of, eg, a thickness of about 300 nm is formed on the surface of the p-type semiconductor substrate 1 having a resistivity of about 10 Ω · cm by thermal oxidation. A photoresist 38 having an opening in the npn transistor formation region is patterned on the oxide film 24. The oxide film 24 is etched using the photoresist 38 as a mask to form the opening 24a, and then the photoresist 38 is removed.
[0083]
Next, as shown in FIG. 9A, a photoresist 39 having an opening in the CMOS formation region is patterned. Using the photoresist 39 as a mask, n-type impurities such as phosphorus are ion-implanted under predetermined conditions to form the n-type buried layer 21. Thereafter, the photoresist 39 is removed.
Next, as shown in FIG. 9B, the p-type semiconductor substrate 1 is formed with, for example, Sb through the opening 24a of the oxide film 24 as in the first embodiment. ₂ O _Three Is diffused to form the n-type collector buried region 3 of the bipolar transistor. Thereafter, the oxide film 24 is removed by wet etching using, for example, a hydrofluoric acid chemical solution.
[0084]
Next, as shown in FIG. 10A, an n-type epitaxial layer 2 having a resistivity of about 1 Ω · cm and a thickness of about 1 μm is formed on the p-type semiconductor substrate 1. Further, the isolation insulating film 4 having a thickness of, for example, about 400 nm is formed on the surface of the n-type epitaxial layer 2 by the LOCOS technique.
[0085]
Next, as shown in FIG. 10B, a photoresist 40 having openings in the CMOS formation region, the separation region between the CMOS and the bipolar transistor, and the npn bipolar transistor portion is patterned. For example, 5 × 10 5 of p-type impurities such as boron is used with the photoresist 40 as a mask. ¹² atoms / cm ² The p wells 22a, 22b, and 22c are formed by ion implantation at a predetermined ion energy.
Further, for the purpose of adjusting the threshold voltage of the NMOS, p-type impurities such as boron are applied to the surface of the n-type epitaxial layer 2 using a photoresist 40 as a mask, for example, 2 × 10. ¹² atoms / cm ² Ion implantation is performed at a predetermined ion energy. Thereafter, the photoresist 40 is removed.
[0086]
Next, as shown in FIG. 11A, a photoresist 41 having openings in the PMOS formation region and the n-type collector plug formation region of the npn bipolar transistor is patterned. For example, 5 × 10 5 of n-type impurities such as phosphorus is used with the photoresist 41 as a mask. ¹² atoms / cm ² The n well 23 and the n-type collector plug region 9 are formed by ion implantation with a predetermined ion energy.
Further, for the purpose of adjusting the threshold voltage of the PMOS, an n-type impurity such as phosphorus is applied to the surface of the n-type epitaxial layer 2 using a photoresist 41 as a mask, for example 2 × 10 ¹² atoms / cm ² Ion implantation is performed at a predetermined ion energy. Thereafter, the photoresist 41 is removed.
[0087]
Next, as shown in FIG. 11B, gate electrodes 25 are formed in the PMOS and NMOS, respectively. To form the gate electrode 25, first, after the step shown in FIG. 11A, an oxide film (not shown) remaining in the element formation region is removed using a hydrofluoric acid aqueous solution or the like, and the n-type epitaxial layer 2 is formed. For example, a gate oxide film (not shown) having a thickness of about 7 nm is formed on the surface.
[0088]
A polycrystalline silicon layer having a thickness of about 100 nm is formed on the upper layer by, for example, low pressure CVD. In polycrystalline silicon, for example, POCl _Three A high concentration n-type impurity is introduced by predeposition using. A refractory metal layer such as tungsten is deposited on the polycrystalline silicon layer to a thickness of about 100 nm by, for example, CVD. After forming refractory metal silicide such as tungsten silicide by heat treatment, the gate electrode 25 is formed by performing, for example, RIE on the tungsten silicide layer and the polycrystalline silicon layer.
[0089]
Next, as shown in FIG. 12A, a photoresist 42 having an opening in the NMOS formation region is patterned. For example, 2 × 10 n-type impurities such as arsenic are used with the photoresist 42 as a mask. ¹³ atoms / cm ² The n-type LDD region 26 is formed by ion implantation at a predetermined ion energy. Thereafter, the photoresist 42 is removed.
[0090]
Next, as shown in FIG. 12B, a photoresist 43 having an opening in the PMOS formation region is patterned. BF using photoresist 43 as mask ₂ P-type impurities such as 2 × 10 ¹³ atoms / cm ² The p-type LDD region 27 is formed by ion implantation at a predetermined ion energy. Thereafter, the photoresist 43 is removed.
[0091]
Next, as shown in FIG. 13A, a photoresist 44 having an opening in the npn transistor formation region is patterned. BF with photoresist 44 as mask ₂ P-type impurities such as 5 × 10 ¹³ atoms / cm ² The p-type base region 5 is formed by ion implantation at a predetermined ion energy.
Further, for the purpose of increasing the collector impurity concentration just below the base, n-type impurities such as phosphorus are used, for example, 3 × 10 4 by using the photoresist 44 as a mask. ¹² atoms / cm ² Ion implantation is performed at a predetermined ion energy. Thereafter, the photoresist 44 is removed.
According to the present embodiment, the p-type base region 5 of the npn transistor is formed by ion implantation as in the first embodiment, but the p-type base layer may be formed by epitaxial growth or CVD as in the second embodiment.
[0092]
Next, as shown in FIG. 13B, a silicon oxide film 14 having an opening 14a above the emitter formation region is formed in the same manner as in the first embodiment. A polycrystalline silicon layer into which an n-type impurity such as arsenic is ion-implanted is formed thereon, and then an emitter polycrystalline silicon 7 is formed by etching using the photoresist 45 as a mask. Although not shown, like the first embodiment, the photoresist 45 can be patterned with high accuracy by forming an antireflection film such as SiON on the polycrystalline silicon layer. After the formation of the emitter polycrystalline silicon 7, the photoresist 45 is removed.
[0093]
Next, as shown in FIG. 14A, etching such as RIE is performed on the silicon oxide film 14 using the emitter polycrystalline silicon 7 as a mask. As a result, the surface of the n-type epitaxial layer 2 in the base extraction region of the npn transistor can be exposed, and the sidewall 28 made of a silicon oxide film can be formed on the gate electrode 25 in the CMOS portion. Thereafter, an oxide film (not shown) having a thickness of about 10 nm is formed on the substrate surface by CVD, for example, as a buffer for ion implantation performed in subsequent steps.
[0094]
Next, as shown in FIG. 14B, a photoresist 46 having openings in the NMOS formation region and the collector extraction portion of the npn transistor is patterned. Using the photoresist 46 as a mask, n-type impurities such as arsenic are, for example, 5 × 10 5 ¹⁵ atoms / cm ² Ion implantation is performed at a predetermined ion energy. Thereby, n-type source / drain region 29 and collector extraction portion 9a are formed. Thereafter, the photoresist 46 is removed.
[0095]
Next, as shown in FIG. 15A, a photoresist 47 having openings in the PMOS formation region and the base extraction portion of the npn transistor is patterned. BF using photoresist 47 as mask ₂ P-type impurities such as 5 × 10 ¹³ atoms / cm ² Ion implantation is performed at a predetermined ion energy. Thereby, the p-type source / drain region 30 and the base extraction portion 5a are formed. Thereafter, the photoresist 47 is removed.
[0096]
Next, as shown in FIG. 15B, a silicon oxide film 19a having a thickness of about 100 nm is formed on the entire surface by, eg, CVD. Subsequently, for example, RTA is performed at 1000 ° C. in a nitrogen atmosphere for about 30 seconds to diffuse and activate the impurities introduced into the source / drain regions 29 and 30 of the CMOS. Further, this heat treatment diffuses impurities from the emitter polycrystalline silicon 7 to the p-type base region 5 through the opening 14 a of the silicon oxide film 14, thereby forming an n-type emitter region 8.
[0097]
Next, as shown in FIG. 16A, a photoresist 48 is patterned so as to cover the emitter polycrystalline silicon 7 and the p-type base region 5 around it. The silicon oxide film 19a is etched using the photoresist 48 as a mask to form the silicon oxide film 19. Thereafter, the photoresist 48 is removed.
[0098]
According to the semiconductor device manufacturing method of the present embodiment, the silicon oxide film 19a can be left in a region where it is desired to prevent silicidation, such as a resistance portion (not shown), in an etching process using the photoresist 48 as a mask.
According to the conventional manufacturing method, the silicon oxide film 14 under the emitter polycrystalline silicon 7 is used as a protective film in a region where it is desired to prevent silicidation. Therefore, in order to leave the silicon oxide film 14 on the upper portion of the resistor or the like, it is also necessary to leave the polycrystalline silicon layer 7a (see FIG. 3B of the first embodiment) as an etching mask for the silicon oxide film 14. This polycrystalline silicon layer has been a factor in increasing the parasitic capacitance.
On the other hand, in the case of the present embodiment, since the silicon oxide film patterned using the photoresist as a mask is used as a protective film for silicidation, an increase in parasitic capacitance due to an unnecessary polycrystalline silicon layer can be prevented. Is possible.
[0099]
Next, as shown in FIG. 16B, the metal silicide 10 is formed on the surfaces of the CMOS source / drain regions 29 and 30 and the gate electrode 25, and on the surfaces of the base extraction portion 5a and the collector extraction portion 9a of the npn transistor. To do. The metal silicide 10 can be formed by performing RTP after forming a titanium layer of about 50 nm or a metal layer of nickel, cobalt or the like on the entire surface by sputtering, for example, as in the first embodiment. Thereafter, the unreacted titanium layer (or other metal layer) is removed using, for example, a mixed solution of ammonia and hydrogen peroxide solution. Further, RTP is performed again to reduce the resistance of the metal silicide 10.
[0100]
Thereafter, as shown in FIG. 8A, the interlayer insulating film 11 and the wiring layer 13 are formed by the same process as that of the first embodiment. That is, a silicon oxide film is formed as the interlayer insulating film 11 by, for example, plasma CVD, and then, for example, RIE is performed using a photoresist (not shown) as a mask to form the contact hole 12 in the interlayer insulating film 11.
[0101]
Further, for example, tungsten is deposited by CVD through a barrier metal made of a laminated film of titanium and titanium nitride, and the entire surface is etched back to form a tungsten plug in the contact hole 12. Next, for example, a titanium / titanium nitride / titanium laminated film is formed as an adhesion layer, and then, for example, an aluminum-copper alloy is deposited as an aluminum-based wiring material, and the aluminum alloy layer and the adhesion layer are patterned by RIE, for example. Layer 13 is formed.
Thereafter, an upper multilayer wiring (not shown) and the like are formed to obtain a semiconductor device.
[0102]
According to the semiconductor device manufacturing method of the present embodiment, the upper portion of the emitter electrode 7 is not silicided when silicidizing the base extraction portion 5a according to the semiconductor device manufacturing method of the present embodiment. The formation of a silicide bridge between the emitter and the base is prevented. Therefore, a short circuit between the emitter and the base is prevented, and the reliability of the semiconductor device can be improved.
Although not shown, by leaving the silicon oxide film 19 made of the silicon oxide film 19a in the high resistance portion where silicidation is desired to be prevented, an increase in parasitic capacitance due to an unnecessary conductor layer can be prevented.
[0103]
The embodiments of the semiconductor device and the manufacturing method thereof according to the present invention are not limited to the above description. For example, although an example in which the bipolar transistor is formed on the same substrate as the CMOS is shown in the third embodiment, a semiconductor device including a bipolar transistor and an appropriate additional element such as a passive element may be used. Good.
In addition, various modifications can be made without departing from the scope of the present invention.
[0104]
【Effect of the invention】
According to the semiconductor device of the present invention, the base extraction portion is silicided in a self-aligned manner with the emitter electrode, thereby reducing the base resistance and preventing the formation of a silicide bridge between the emitter and the base.
According to the method for manufacturing a semiconductor device of the present invention, it is possible to manufacture a semiconductor device with improved reliability by preventing formation of a silicide bridge between an emitter and a base.
[Brief description of the drawings]
1A is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention, and FIG. 1B and FIG. 1C show manufacturing steps of the method for manufacturing a semiconductor device according to the first embodiment of the present invention. It is sectional drawing.
FIGS. 2A to 2C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
FIGS. 3A to 3C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
FIGS. 4A to 4C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
FIGS. 5A to 5C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
FIGS. 6A and 6B are cross-sectional views of a semiconductor device according to Embodiment 2 of the present invention, and FIGS. 6B and 6C show manufacturing steps of the method of manufacturing a semiconductor device according to Embodiment 2 of the present invention. FIGS. It is sectional drawing.
7A to 7C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
8A is a cross-sectional view of a semiconductor device according to Embodiment 3 of the present invention, and FIG. 8B is a cross-sectional view illustrating a manufacturing process of a method of manufacturing a semiconductor device according to Embodiment 3 of the present invention. .
FIGS. 9A and 9B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. FIGS.
FIGS. 10A and 10B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. FIGS.
FIGS. 11A and 11B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. FIGS.
FIGS. 12A and 12B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
FIGS. 13A and 13B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. FIGS.
FIGS. 14A and 14B are cross-sectional views illustrating manufacturing steps of a method of manufacturing a semiconductor device according to the third embodiment of the present invention.
FIGS. 15A and 15B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. FIGS.
FIGS. 16A and 16B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. FIGS.
FIG. 17 is a cross-sectional view of a conventional semiconductor device, showing a bipolar transistor having a base region on a substrate surface layer.
FIG. 18 is a cross-sectional view of a conventional semiconductor device, showing a bipolar transistor having a base layer on a substrate.
19 is a cross-sectional view of a conventional semiconductor device, showing a case where a sidewall for preventing a silicide bridge between an emitter and a base is provided in the transistor of FIG.
20 is a cross-sectional view of a conventional semiconductor device, showing a case where a sidewall for preventing a silicide bridge between an emitter and a base is provided in the transistor of FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... p-type semiconductor substrate, 2 ... n-type epitaxial layer, 3 ... n-type collector buried region, 4 ... Isolation insulating film, 5 ... p-type base region, 5a ... Base extraction part, 6 ... Silicon oxide film, 6a ... Opening 7 ... emitter polycrystalline silicon, 7a ... polycrystalline silicon layer, 8 ... n-type emitter region, 9 ... n-type collector plug region, 9a ... collector extraction portion, 10 ... metal silicide, 11 ... interlayer insulating film, 12 ... Contact hole, 13 ... wiring layer, 14 ... silicon oxide film, 14a ... opening, 15 ... p-type base layer, 16 ... silicon oxide film, 16a ... opening, 17 ... (emitter) sidewall, 18 ... antireflection film 19, 19a ... silicon oxide film, 21 ... n-type buried layer, 22a, 22b, 22c ... p well, 23a, 23b ... n well, 24 ... silicon oxide film, 24 ... Opening, 25 ... Gate electrode, 26 ... n-type LDD region, 27 ... p-type LDD region, 28 ... (LDD) sidewall, 29 ... n-type source / drain region, 30 ... p-type source / drain region, 31 ~ 48 ... Photoresist.

Claims

A collector region formed inside the semiconductor substrate;
A base region formed in a surface layer of the semiconductor substrate above the collector region;
A collector plug region formed in the semiconductor substrate above the collector region excluding the base region;
A first insulating film formed on a part of the base region;
An opening formed in a part of the first insulating film;
An emitter region formed in the base region at the bottom of the opening;
An emitter electrode on the emitter region formed in the opening and on the first insulating film;
A silicon oxynitride film formed on the surface of the emitter electrode other than the portion in contact with the wiring layer, in contact with the emitter electrode;
Covers the surface of the silicon oxynitride film, the side surfaces of the emitter electrode and the first insulating film, and the base region in the vicinity of the first insulating film, and is in contact with the wiring layer on the surface of the emitter electrode A second insulating film that does not cover the part;
A metal silicide layer formed on the surface of the base extraction portion of the base region, and a metal silicide layer formed on the collector plug region surface;
The surface of the emitter electrode does not have a metal silicide layer,
Semiconductor device.

A gate electrode formed on the semiconductor substrate via a gate oxide film;
LDD (lightly doped drain) regions formed in both sides of the lower region of the gate electrode in the semiconductor substrate;
A sidewall formed of the same layer as the first insulating film, formed on the side surface of the gate electrode;
The semiconductor device further includes an active element having a source region and a drain region containing impurities higher in concentration than the LDD region and formed in contact with the LDD region.
The semiconductor device according to claim 1.

A collector region formed inside the semiconductor substrate;
A first insulating film formed on the semiconductor substrate;
A first opening formed in a part of the first insulating film above the collector region;
A base region made of a conductor layer formed in the first opening and on at least a part of the first insulating film;
A collector plug region formed in the semiconductor substrate above the collector region excluding the base region;
A second insulating film formed on a part of the base region;
A second opening formed in a part of the second insulating film on the first opening;
An emitter region formed in the base region at the bottom of the second opening;
An emitter electrode on the emitter region formed in the second opening and on the second insulating film;
A silicon oxynitride film formed on the surface of the emitter electrode other than the portion in contact with the wiring layer, in contact with the emitter electrode;
Covers the surface of the silicon oxynitride film, the side surfaces of the emitter electrode and the second insulating film, and the base region in the vicinity of the second insulating film, and is in contact with the wiring layer on the surface of the emitter electrode A third insulating film that does not cover the part;
A metal silicide layer formed on the surface of the base extraction portion of the base region, and a metal silicide layer formed on the collector plug region surface;
The surface of the emitter electrode does not have a metal silicide layer,
Semiconductor device.

A gate electrode formed on the semiconductor substrate via a gate oxide film;
LDD regions formed in both sides of the lower region of the gate electrode in the semiconductor substrate;
A sidewall formed of the same layer as the second insulating film, formed on the side surface of the gate electrode;
The semiconductor device further includes an active element having a source region and a drain region containing impurities higher in concentration than the LDD region and formed in contact with the LDD region.
The semiconductor device according to claim 3.

Forming a collector region inside the semiconductor substrate;
Forming a base region on the surface of the semiconductor substrate above the collector region;
Forming a collector plug region in the semiconductor substrate above the collector region excluding the base region;
Forming a first insulating film having an opening in a part on the base region in a part on the base region, and forming an emitter electrode in the opening and on the first insulating film;
Forming an antireflection film made of silicon oxynitride on the surface of the emitter electrode;
Forming a second insulating film covering the surface of the antireflection film, the side surfaces of the emitter electrode and the first insulating film, and the base region in the vicinity of the first insulating film;
Diffusing impurities from the emitter electrode through the opening to the base region, and forming an emitter region at the bottom of the opening;
Forming a metal silicide layer on the surface of the base region in a self-aligned manner with respect to the second insulating film, and forming a metal silicide layer on the surface of the collector plug region;
Possess a step of exposing a portion of the on the emitter electrode, the antireflection film and the second insulating portion to remove the surface of the emitter electrode of the film,
A metal silicide layer is not formed on the surface of the emitter electrode.
A method for manufacturing a semiconductor device.

Forming the collector region in the semiconductor substrate includes diffusing a second conductivity type impurity in a surface layer of the first conductivity type semiconductor substrate to form the collector region;
Forming a second conductive type semiconductor layer to be a part of the semiconductor substrate on the first conductive type semiconductor substrate.
A method for manufacturing a semiconductor device according to claim 5.

The step of forming the base region includes a step of ion-implanting impurities into the semiconductor substrate.
A method for manufacturing a semiconductor device according to claim 5.

Forming the first insulating film and the emitter electrode includes forming an insulating film on the semiconductor substrate;
Forming the opening in the insulating film;
Forming an emitter conductor layer in the opening and on the insulating film;
Etching the emitter conductor layer to form the emitter electrode;
Etching the insulating film using the emitter electrode as a mask to form the first insulating film,
A method for manufacturing a semiconductor device according to claim 5.

Forming a gate electrode on the semiconductor substrate via a gate oxide film;
Forming an LDD region in the semiconductor substrate in a self-aligned manner with respect to the gate electrode;
Forming a sidewall made of the same layer as the first insulating film on the side surface of the gate electrode;
Forming a source region and a drain region containing impurities at a concentration higher than that of the LDD region in a self-aligned manner with respect to the sidewall on the semiconductor substrate;
Forming the sidewall includes forming the insulating film covering the gate electrode after forming the gate electrode;
Etching the insulating film using the emitter electrode as a mask to form the first insulating film, and the step of etching back the insulating film to form the sidewalls;
A method for manufacturing a semiconductor device according to claim 8.

Forming a collector region inside the semiconductor substrate;
Forming a first insulating film on the semiconductor substrate;
Forming a first opening in a part of the first insulating film above the collector region;
Forming a base region made of a conductor layer in the first opening and on at least a part of the first insulating film;
Forming a collector plug region in the semiconductor substrate above the collector region excluding the base region;
A second insulating film having a second opening is formed on a part of the upper portion of the first opening at least on the base region above the first opening, and in the second opening and the second opening Forming an emitter electrode on the second insulating film;
Forming an antireflection film made of silicon oxynitride on the surface of the emitter electrode;
Forming a third insulating film covering the surface of the antireflection film, the side surfaces of the emitter electrode and the second insulating film, and the base region in the vicinity of the second insulating film;
Diffusing impurities from the emitter electrode into the base region through the second opening, and forming an emitter region at the bottom of the second opening;
Forming a metal silicide layer on the surface of the base region in a self-aligned manner with respect to the third insulating film, and forming a metal silicide layer on the surface of the collector plug region;
Possess a step of exposing a portion of the on the emitter electrode, the antireflection film and the third insulating portion was removed surface of the emitter electrode of the film,
A metal silicide layer is not formed on the surface of the emitter electrode.
A method for manufacturing a semiconductor device.

Forming the collector region in the semiconductor substrate includes diffusing a second conductivity type impurity in a surface layer of the first conductivity type semiconductor substrate to form the collector region;
Forming a second conductive type semiconductor layer to be a part of the semiconductor substrate on the first conductive type semiconductor substrate.
A method for manufacturing a semiconductor device according to claim 10.

The step of forming the base region includes the step of forming the conductor layer by epitaxial growth on the semiconductor substrate;
Etching the conductor layer to form the base region.
A method for manufacturing a semiconductor device according to claim 10.

The step of forming the base region includes the step of forming the conductor layer on the semiconductor substrate by chemical vapor deposition (CVD);
Etching the conductor layer to form the base region.
A method for manufacturing a semiconductor device according to claim 10.

Forming the second insulating film and the emitter electrode includes forming an insulating film in the first opening and on the first insulating film;
Forming the second opening in the insulating film;
Forming an emitter conductor layer in the second opening and on the insulating film;
Etching the emitter conductor layer to form the emitter electrode;
Etching the insulating film using the emitter electrode as a mask to form the second insulating film,
A method for manufacturing a semiconductor device according to claim 10.

Forming a gate electrode on the semiconductor substrate via a gate oxide film;
Forming an LDD region in the semiconductor substrate in a self-aligned manner with respect to the gate electrode;
Forming a sidewall made of the same layer as the second insulating film on the side surface of the gate electrode;
Forming a source region and a drain region containing impurities at a concentration higher than that of the LDD region in a self-aligned manner with respect to the sidewall on the semiconductor substrate;
Forming the sidewall includes forming the insulating film covering the gate electrode after forming the gate electrode;
Etching the insulating film using the emitter electrode as a mask, and forming the second insulating film, the method comprising: etching back the insulating film to form the sidewalls;
The method for manufacturing a semiconductor device according to claim 14.