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JP4910889B2 - 半導体装置 - Google Patents

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Description

本発明は、対向する例えば２枚の放熱板の間に半導体チップを設けると共に、前記半導体チップ及び前記放熱板を樹脂でモールドしてなる半導体装置に関する。
半導体チップの両面から放熱を行う構成として、特許文献１に記載された半導体装置が知られている。この半導体装置は、２枚の放熱板の間にＩＧＢＴチップとＦＷＤチップとを設けると共に、これらチップ及び放熱板を樹脂でモールドして構成したパワー素子パッケージである。
特許第３５２５８３２号公報
上記構成の半導体装置の場合、ワイヤボンディング用の隙間を確保するために、ＩＧＢＴチップ及びＦＷＤチップの各一方の面と一方の放熱板との間にそれぞれスペーサを介在させている。ＩＧＢＴチップとＦＷＤチップは、製造するウエハが異なるため、厚み寸法が異なる。半導体装置の２枚の放熱板は、冷却器と良好に接触させるために、平行に構成する必要がある。
このため、ＩＧＢＴチップの厚み寸法をｔ１、ＦＷＤチップの厚み寸法をｔ２、ＩＧＢＴチップ用のスペーサの厚み寸法をｔ３、ＦＷＤチップ用のスペーサの厚み寸法をｔ４としたとき、ｔ１＋ｔ３＝ｔ２＋ｔ４が成立するように、各部品の寸法を管理しなければならなかった。このため、部品点数が多くなり、製造工程が複雑になるという問題点があった。
尚、上記特許文献１の構成は、１個のＩＧＢＴチップと１個のＦＷＤチップを１対の放熱板で挟んで樹脂モールドする構造であるが、例えば２ｉｎ１構造の半導体装置の場合、２個のＩＧＢＴチップと２個のＦＷＤチップ（インバータ回路を構成する上相スイッチング素子と下相スイッチング素子）を対向する放熱板で挟んで樹脂モールドする構造であるため、部品点数がより一層多くなり、製造工程がより一層複雑になる。更に、６ｉｎ１構造の半導体装置の場合には、６個のＩＧＢＴチップと６個のＦＷＤチップ（インバータ回路を構成する３相分の上相スイッチング素子及び下相スイッチング素子）を対向する放熱板で挟んで樹脂モールドする構造であるため、部品点数が更に一層多くなり、製造工程が更に一層複雑になる。
そこで、本発明の目的は、部品点数を削減すると共に、製造工程を簡単化することができ、また、寄生インダクタンスを低減することができる半導体装置を提供することにある。
請求項１の発明によれば、半導体チップを、ＦＷＤを内蔵したＩＧＢＴチップで構成したので、部品点数を削減すると共に、製造工程を簡単化することができる。
さらに、請求項１の発明によれば、対向する放熱板の間に半導体チップを複数個設けたので、例えば２ｉｎ１構造の半導体装置や６ｉｎ１構造の半導体装置などを容易に製造することができ、また、寄生インダクタンスを低減することができる。
加えて、請求項１の発明によれば、前記複数個の半導体チップは、同一のウエハから製造されたものであるように構成したので、複数個の半導体チップを挟む２枚の放熱板の平行度を高めることができる。
請求項４の発明によれば、前記複数個の半導体チップは、同一のウエハの中の近接した部分から製造されたものであるように構成したので、複数個の半導体チップを挟む２枚の放熱板の平行度をより一層高めることができる。
以下、本発明の第１の実施例について、図１を参照しながら説明する。図１は、本実施例の半導体装置１の縦断面図である。本実施例の半導体装置１は、パワー素子パッケージであり、図１に示すように、対向する例えば２枚の放熱板（ヒートシンク）２、３と、これら２枚の放熱板２、３の間に設けられた半導体チップ４と、この半導体チップ４及び放熱板２、３をモールドする樹脂５とから構成されている。
放熱板２、３は、例えばアルミや銅等の金属板材で構成されている。放熱板２は、半導体チップ４よりも大きい部材であり、その上面のほぼ中央部に半導体チップ４が半田６付けされている。放熱板３は、半導体チップ４よりも少し小さい程度の大きさの部材であり、半導体チップ４の上面に半田６付けされている。これにより、半導体チップ４の両面に放熱板２、３が取り付けられる構成となっている。
上記半導体チップ４は、ＦＷＤを内蔵したＩＧＢＴチップで構成されている。半導体チップ４の下面には、ＩＧＢＴのコレクタ（ＦＷＤのカソード）のパッドが形成されており、このパッドは放熱板２に接続されている。半導体チップ４の上面のうちの放熱板３が半田付けされた部分には、ＩＧＢＴのエミッタ（ＦＷＤのアノード）のパッドが形成されており、このパッドは放熱板３に接続されている。
半導体チップ４の上面のうちの放熱板３が半田付けされていない部分（図１中の左端部）には、ＩＧＢＴのゲートのパッドが形成されており、このパッドはワイヤ７ボンディングにより制御用端子（リードフレーム）８に接続されている。
そして、半導体チップ４、放熱板２、３、制御用端子８は、樹脂５でモールドされている。この場合、放熱板２の下面及び放熱板３の上面は、モールド樹脂５から露出するように構成されている。制御用端子８の左端部は、モールド樹脂５から露出（突出）するように構成されている。
このような構成の本実施例によれば、半導体チップ４を、ＦＷＤを内蔵したＩＧＢＴチップで構成したので、２枚の放熱板２、３の間に挟むチップの個数を１個とすることが可能となるから、従来構成とは異なり、スペーサの個数を減らすことができる、特に、本実施例では、スペーサをなくすように構成した。これにより、部品点数を削減することができると共に、製造工程を簡単化することができる。
図２は、本発明の第２の実施例を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。この第２の実施例においては、図２に示すように、半導体チップ４の上面に取り付ける放熱板９として、半導体チップ４の下面に取り付ける放熱板２とほぼ同じ大きさのものを用いるように構成した。
上記放熱板９の下面のほぼ中央部には、第１の実施例の放熱板３とほぼ同じ大きさの凸部９ａが形成されており、この凸部９ａの下面を半導体チップ４の上面に半田６付けしている。上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。
従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。特に、第２の実施例によれば、半導体チップ４の上面側の放熱板９の放熱面積を、下面側の放熱板２の放熱面積とほぼ同じになるように構成したので、放熱性能を高くすることができる。尚、放熱板９に凸部９ａを形成する理由は、半導体チップ４のゲートパッドにワイヤボンディングを実行するための高さ(隙間)を確保する必要があるためである。
また、上記第２の実施例では、放熱板９に凸部９ａを形成したが、これに代えて、放熱板９に凸部９ａを形成することを止めて、平板状の放熱板の下面と半導体チップ４の上面との間にスペーサ（凸部９ａとほぼ同じ大きさ且つほぼ同じ厚さのスペーサ）を介装するように構成しても良い。
図３及び図４は、本発明の第３の実施例を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。この第３の実施例においては、図３に示すように、対向する例えば３枚の放熱板２、３、３の間に、複数である例えば２個の半導体チップ４を設けるように構成した。２個の半導体チップ４は、それぞれ第１の実施例の半導体チップ４と同じ構成の半導体チップであり、ＦＷＤを内蔵したＩＧＢＴチップである。
上記構成の場合、放熱板２の上面に２個の半導体チップ４を並べて半田６付けし、各半導体チップ４の上面に放熱板３、３を半田６付けしている。そして、２個の半導体チップ４の上面のうちの放熱板３、３が半田付けされていない部分には、ＩＧＢＴのゲートのパッドが形成されており、このパッドはワイヤ７ボンディングにより制御用端子（リードフレーム）８、８に接続されている。
更に、半導体チップ４、４、放熱板２、３、３、制御用端子８、８は、樹脂５でモールドされている。この場合、放熱板２の下面、放熱板３、３の上面、制御用端子８の左端部、制御用端子８の右端部は、モールド樹脂５から露出するように構成されている。尚、２個の半導体チップ４、４としては、同一のウエハから製造されたもの、即ち、即ち、厚み寸法がほぼ等しいものを用いるように構成されている。
また、図４の等価回路に示すように、上記２個の半導体チップ４のＩＧＢＴ１０及びＦＷＤ１１は、並列接続されている。この場合、２個のＩＧＢＴ１０のコレクタ（ＦＷＤ１１のカソード）の共通接続点（即ち、端子Ａ１）が、放熱板２に対応し、２個のＩＧＢＴ１０のエミッタ（ＦＷＤ１１のアノード）の共通接続点（即ち、端子Ａ２）が、放熱板３、３に対応している。２個のＩＧＢＴ１０のゲートの端子Ａ３、Ａ４が、制御用端子８、８に対応している。
尚、上述した以外の第３の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。特に、第３の実施例によれば、樹脂モールドした半導体装置１（即ち、いわゆるパワーカード）の中で、２個のＦＷＤ内蔵ＩＢＧＴチップ（半導体チップ）４を並列接続する構成であるので、接続配線による寄生インダクダンスを大幅に低減することができる。ちなみに、ＩＢＧＴチップとＦＷＤチップを各１個内蔵し樹脂モールドした半導体装置（特許文献１参照）を、２個並列接続するように構成すると、接続配線によりかなり大きな寄生インダクダンスが発生してしまう。
また、上記第３の実施例では、２個の半導体チップ４、４として、同一のウエハから製造されたものを用いるように構成したので、２個の半導体チップ４、４を挟む対向する３枚の放熱板２、３、３の平行度を高めることができる。
尚、上記第３の実施例においては、２個の半導体チップ４、４として、同一のウエハから製造されたものを用いるように構成したが、これに代えて、２個の半導体チップ４、４として、同一のウエハの中の近接した部分から製造されたものを用いるように構成しても良い。
図５は、本発明の第４の実施例を示すものである。尚、第３の実施例と同一構成には、同一符号を付している。この第４の実施例においては、図５に示すように、２個の半導体チップ４、４の上側に取り付ける放熱板１２を、下側の放熱板２とほぼ同じ大きさの１枚の放熱板で構成している。この放熱板１２の下面における２個の半導体チップ４、４と対応する部位に、第３の実施例の放熱板３、３とほぼ同じ大きさの凸部１２ａ、１２ａを設け、これら凸部１２ａ、１２ａを２個の半導体チップ４、４の上面に半田付けしている。
尚、上述した以外の第４の実施例の構成は、第３の実施例の構成と同じ構成となっている。従って、第４の実施例においても、第３の実施例とほぼ同じ作用効果を得ることができる。特に、第４の実施例によれば、半導体チップ４の上面側の放熱板１２の放熱面積を、下面側の放熱板２の放熱面積とほぼ同じになるように構成したので、放熱性能を高くすることができる。
また、上記第４の実施例では、放熱板１２に凸部１２ａを形成したが、これに代えて、放熱板１２に凸部１２ａを形成することを止めて、平板状の放熱板の下面と半導体チップ４、４の上面との各間にスペーサ（凸部１２ａとほぼ同じ大きさ且つほぼ同じ厚さのスペーサ）を介装するように構成しても良い。
図６及び図７は、本発明の第５の実施例を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。この第５の実施例の半導体装置１３は、２ｉｎ１構造の半導体装置、即ち、インバータ回路を構成する上相スイッチング素子と下相スイッチング素子を対向する放熱板で挟んで樹脂モールドする構造の半導体装置である。この２ｉｎ１構造の半導体装置１３の等価回路を、図７に示す。
上記半導体装置１３は、図６に示すように、図６（ｂ）中の下側の図示する形状の放熱板１４の上面に２個の半導体チップ４、４を半田付けしている。この場合、図６（ｂ）中の右の半導体チップ４は、上下逆にして配置しており、図６（ｂ）中の右の半導体チップ４のＩＧＢＴのエミッタと、図６（ｂ）中の左の半導体チップ４のコレクタを放熱板１４に接続している。
そして、図６（ｂ）中の左の半導体チップ４の上面（ＩＧＢＴのエミッタ）に図示する形状の放熱板１５を半田付けし、図６（ｂ）中の右の半導体チップ４の上面（ＩＧＢＴのコレクタ）に図示する形状の放熱板１６を半田付けしている。更に、図６（ｂ）中の左の半導体チップ４の上面のＩＧＢＴのゲートパッドと、制御用端子８とをワイヤボンディングすると共に、図６（ｂ）中の右の半導体チップ４の下面のＩＧＢＴのゲートパッドと、制御用端子１７とをワイヤボンディングしている。
そして、これら全体を樹脂５でモールドしている。図６（ｂ）に示すように、放熱板１４の下面、放熱板１５、１６の上面は、モールド樹脂５から露出している。図６（ａ）に示すように、放熱板１４、１５、１６の一部及び制御用端子８、１７の一部は、モールド樹脂５から外方へ突出している。
尚、上述した以外の第５の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第５の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
また、上記第５の実施例においては、例えば２ｉｎ１構造の半導体装置１３に適用したが、これに限られるものではなく、例えば６ｉｎ１構造の半導体装置等に適用しても良い。
また、上記各実施例においては、放熱板２、３、１２、１４、１５、１６と半導体チップ４を半田付けするように構成したが、これに限られるものではなく、接着剤等を用いて接着しても良いし、圧接構造を用いて固着（接合）するように構成しても良い。
本発明の第１の実施例を示す半導体装置の縦断面図 本発明の第２の実施例を示す図１相当図 本発明の第３の実施例を示す図１相当図 電気回路図 本発明の第４の実施例を示す図１相当図 本発明の第５の実施例を示すものであり、（ａ）は半導体装置の上面図、（ｂ）は（ａ）中のＢ−Ｂ線に沿う断面図、（ｃ）は（ａ）中のＣ−Ｃ線に沿う断面図、（ｄ）は（ａ）中のＤ−Ｄ線に沿う断面図 電気回路図
符号の説明
図面中、１は半導体装置、２、３は放熱板、４は半導体チップ、５は樹脂、６は半田、７はワイヤ、８は制御用端子、９は放熱板、９ａは凸部、１０はＩＧＢＴ、１１はＦＷＤ、１２は放熱板、１３は半導体装置、１４は放熱板、１５は放熱板、１６放熱板は、１７は制御用端子を示す。

Claims (4)

  1. 対向する放熱板の間に半導体チップを設けると共に、前記半導体チップ及び前記放熱板を樹脂でモールドしてなる半導体装置において、
    前記半導体チップを、ＦＷＤを内蔵したＩＧＢＴチップで構成するとともに、前記対向する放熱板の間に前記半導体チップを複数個設け寄生インダクタンスを低減し、更に、
    前記複数個の半導体チップは、同一のウエハから製造されたものであることを特徴とする半導体装置。
  2. 前記半導体チップのＩＧＢＴ及びＦＷＤは並列接続されるとともに、前記複数の半導体チップは並列接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記複数の半導体チップは上相スイッチング素子及び下相スイッチング素子として構成され、前記半導体チップは上下逆にして前記放熱板の間に配置されていることを特徴とする請求項１記載の半導体装置。
  4. 前記複数個の半導体チップは、同一のウエハの中の近接した部分から製造されたものであることを特徴とする請求項１記載の半導体装置。
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JP5813963B2 (ja) * 2011-02-28 2015-11-17 ローム株式会社 半導体装置、および、半導体装置の実装構造
JP6597549B2 (ja) * 2016-10-20 2019-10-30 トヨタ自動車株式会社 半導体モジュール
TW202147608A (zh) * 2020-02-07 2021-12-16 日商Ｆｌｏｓｆｉａ股份有限公司 半導體元件及半導體裝置
KR20220136416A (ko) * 2020-02-07 2022-10-07 가부시키가이샤 플로스피아 반도체 소자 및 반도체 장치

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* Cited by examiner, † Cited by third party
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JPH05152574A (ja) * 1991-11-29 1993-06-18 Fuji Electric Co Ltd 半導体装置
JP4428817B2 (ja) * 2000-05-31 2010-03-10 パナソニック株式会社 混成集積回路装置
JP3836692B2 (ja) * 2001-07-19 2006-10-25 東光株式会社 可変容量ダイオード装置の検査・組立て方法
JP3701228B2 (ja) * 2001-11-01 2005-09-28 三菱電機株式会社 半導体装置
JP3879688B2 (ja) * 2003-03-26 2007-02-14 株式会社デンソー 半導体装置
JP4597771B2 (ja) * 2005-05-26 2010-12-15 三菱電機株式会社 半導体装置およびその製造方法

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