JP4878727B2 - 半導体集積回路 - Google Patents

Description

この発明は、半導体集積回路に係り、詳しくは、途中の工程まで異なる設計の半導体集積回路で共通に形成され、その後工程の配線工程を変えることによって各種論理回路が構成されるマスタースライス方式の半導体集積回路に関する。

従来において、半導体チップ上に論理ゲート、フリップフロップ等の基本レベルの機能を有する複数のセルを作り込んだマスタースライスを予め形成しておき、その後に利用者（カストマー）により必要とする所望の論理回路を実現するための配線パターンを決定するようにしたマスタースライス方式の半導体集積回路が知られている。

図８は、上述のようなマスタースライス方式の半導体集積回路の一例のチップ構造の概略構成を示す平面図である。同半導体集積回路（第１の従来技術）１００は、図８に示すように、半導体チップ１０１上に例えばフリップフロップから成る複数のセル１０２が配置されて、半導体チップ１０１上にはそれぞれのセル１０２に対してクロック信号を分配するためのクロックツリー合成（Clock Tree Synthesis:CTS、以下単にクロックツリーと称する）が配置されている。クロックツリーのツリー構造は、ＰＬＬ（Phase Locked Loop）回路１０３等のクロック発生回路で発生されて半導体チップ１０１に供給されたクロック信号を、半導体チップ１０２の中央の複数の第１のクロックバッファ（選択駆動素子）１０４からクロック配線１０５を通じて外側の複数の第２のクロックバッファ１０６に分配し、さらに必要に応じて複数の第２のクロックバッファ１０６から複数の第３のクロックバッファ（図示せず）を通じて、最終的に複数のセル１０２にそれぞれクロック信号を分配するように構成されている。

他の例のマスタースライス方式の半導体集積回路として、特許文献１に開示されたものが知られている。同半導体集積回路（第２の従来技術）は、出力が現在の入力のみでは定まらず入力の過去の履歴に依存する順序回路（Sequential Circuit）セルと、出力が現在の入力のみに依存して定められる組合せ回路(Combinational Circuit)セルとが半導体チップ上の内部コア領域内に配置され、内部コア領域は複数の領域に分割されて各分割領域に多相クロック信号を選択的に分配可能にすべく、複数の第１の選択駆動素子、複数の第２の選択駆動素子、複数の第３の選択駆動素子を用いた等負荷・等配線長のクロックツリー構造が形成されている。そして、第１〜第３の選択駆動素子は、複数の入力の中から何れか１つのクロック信号を選択して所望の分割領域に分配する。

図９は、特許文献１に開示されている半導体集積回路２００に形成されているクロックツリー構造の回路構成の一部を示す回路図である。多相クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈは、外部から第１の選択駆動素子としての例えばマルチプレクサＭＣ１０１〜ＭＣ１０４に共通に分配され、マルチプレクサＭＣ１０１〜ＭＣ１０４の各出力は第２の選択駆動素子としての例えばマルチプレクサＭＣ２０１に共通に分配される。また、マルチプレクサＭＣ２０１、ＭＣ２０２の各出力は第３の選択駆動素子としての例えばマルチプレクサＭＣ３０１、ＭＣ３０２に共通に分配され、マルチプレクサＭＣ２０３、ＭＣ２０４の各出力は第３の選択駆動素子としての例えばマルチプレクサＭＣ３０３、ＭＣ３０４に共通に分配される。

ここで、第１のマルチプレクサＭＣ１０１〜ＭＣ１０４には外部から３つの制御信号Ｓ０、Ｓ１、Ｓ２が与えられ、第２のマルチプレクサＭＣ２０１〜ＭＣ２０４には外部から２つの制御信号Ｓ０、Ｓ１が与えられ、第３のマルチプレクサＭＣ３０１〜ＭＣ３０４には外部から１つの制御信号Ｓ０がそれぞれ与えられることにより、各マルチプレクサＭＣ１０１〜ＭＣ１０４、各マルチプレクサＭＣ２０１〜ＭＣ２０４、各マルチプレクサＭＣ３０１〜ＭＣ３０４はそれぞれセレクタとして動作して、複数の入力の中から何れか１つのクロック信号を選択して出力するように構成されている。また、各セレクタに与えられる制御信号は、各々独立に制御され、各々異なる信号値をとれるように構成されている。

例えば、第１のマルチプレクサＭＣ１０１〜ＭＣ１０４は外部から３つの制御信号Ｓ０、Ｓ１、Ｓ２として「０００」が与えられたときは、クロック信号ＣＬＫ＿Ａを選択して出力し、外部から３つの制御信号Ｓ０、Ｓ１、Ｓ２として「００１」が与えられたときは、クロック信号ＣＬＫ＿Ｂを選択して出力し、外部から３つの制御信号Ｓ０、Ｓ１、Ｓ２として「０１０」が与えられたときは、クロック信号ＣＬＫ＿Ｃを選択して出力する。また、第２のマルチプレクサＭＣ２０１〜ＭＣ２０４は外部から２つの制御信号Ｓ０、Ｓ１として「００」が与えられたときは、１番目の入力（例えばＭＣ２０１の場合、ＭＣ１０１の出力）を選択して出力し、外部から２つの制御信号Ｓ０、Ｓ１として「０１」が与えられたときは、２番目の入力（例えばＭＣ２０１の場合、ＭＣ１０２の出力）を選択して出力し、外部から２つの制御信号Ｓ０、Ｓ１として「１０」が与えられたときは、３番目の入力（例えばＭＣ２０１の場合、ＭＣ１０３の出力）を選択して出力する。また、第３のマルチプレクサＭＣ３０１〜ＭＣ３０４は外部から１つの制御信号Ｓ０として「０」が与えられたときは、１番目の入力（例えばＭＣ３０１の場合、ＭＣ２０１の出力）を選択して出力し、外部から１つの制御信号Ｓ０として「１」が与えられたときは、２番目の入力（例えばＭＣ３０１の場合、ＭＣ２０２の出力）を選択して出力する。

そして、上述のように第１のマルチプレクサＭＣ１０１〜ＭＣ１０４乃至第３のマルチプレクサＭＣ３０１〜ＭＣ３０４により最終的に選択されたクロック信号は、何れかの分割領域に分配される。例えば、分割領域１、２にはクロック信号ＣＬＫ＿Ａ又はＣＬＫ＿Ｂが、分割領域３、４にはクロック信号ＣＬＫ＿Ｃ又はＣＬＫ＿Ｄが選択的に分配する。これらのクロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｄは、各分割領域１〜４内に配置されている順序回路セルに分配される。
特開２００３−１５２０８２号公報

ところで、上述したような従来の半導体集積回路では、半導体チップの外部からクロック信号を入力する入力端子から出力端子（各セルの入力端子）までクロックツリーを用いてもなお、多相クロック信号が半導体チップの全体に分配されているので、各セル間のクロック遅延及びクロックスキューが大きくなるとともに、消費電力が増加する、という問題がある。
まず、第１の従来技術である図８に示したマスタースライス方式の半導体集積回路１００では、半導体チップ１０１上の入力端子から出力端子までクロックツリーを用いたといっても、半導体チップ１０１の全体にわたってクロック信号が分配されるので、チップ面積が大きくなるほどクロック配線１０５が長くなるとともに、挿入されるクロックバッファの数も多くなるため消費電力も増加する。また、クロックバッファ段数が多くなるとクロックバッファを構成するトランジスタの特性ばらつきによる影響を受けやすくなるので、クロックツリースキューも大きくなる。

次に、第２の従来技術である図９に示したクロックツリー構造を有するマスタースライス方式の半導体集積回路２００では、クロックツリーを構成している第１のマルチプレクサＭＣ１０１〜ＭＣ１０４、第２のマルチプレクサＭＣ２０１〜ＭＣ２０４、第３のマルチプレクサＭＣ３０１〜ＭＣ３０４をそれぞれセレクタとして動作させて、複数の入力の中から何れか１つのクロック信号を選択して出力するように構成しているが、第１の従来技術と略同様な理由で、クロック遅延及びクロックスキューが大きくなるとともに、消費電力が増加するという問題が存在している。

この発明は、上述の事情に鑑みてなされたもので、クロック遅延及びクロックスキューを小さくするとともに、消費電力を低減することができるようにした半導体集積回路を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、マスタースライス方式の半導体集積回路に係り、複数のローカル領域に区分された内部コア領域と、メインクロックツリーを備え、上記内部コア領域の全体に共通のメインクロック信号をクロックツリー状に分配するメインクロック信号分配回路とを備え、各ローカル領域には、ローカルクロックツリーを備え、当該領域内に共通のローカルクロック信号をクロックツリー状に分配するローカルクロック分配回路がさらに設けられていることを特徴としている。

また、請求項２記載の発明は、請求項１記載の半導体集積回路に係り、下部配線からなる固定層と、該固定層上に形成された上部配線からなるカスタマイズ層とを備え、上記メインクロックツリー及びローカルクロックツリーの各配線は、上記固定層に予め形成されていることを特徴としている。

また、請求項３記載の発明は、請求項１記載の半導体集積回路に係り、順序回路セルと組合せ回路とが半導体チップ上の上記内部コア領域内に配置され、該内部コア領域は上記複数のローカル領域に分割されていることを特徴としている。

また、請求項４記載の発明は、請求項１記載の半導体集積回路に係り、上記メインクロック信号分配回路と上記ローカルクロック信号分配回路とは、クロックツリー構造の各信号分岐点ごとに、上記メインクロック信号又は上記ローカルクロック信号であるクロック信号を駆動するクロックバッファを有し、上記クロックツリー構造の各信号分岐点において上記クロックバッファを介して上記クロック信号を分配することを特徴としている。

また、請求項５記載の発明は、請求項４記載の半導体集積回路に係り、上記ローカルクロック信号分配回路の上記クロックバッファの出力と上記メインクロック信号分配回路の上記クロックバッファの出力とを入力し、与えられる制御信号により、いずれか一つのクロック信号を上記ローカル領域に出力するクロックセレクタを有することを特徴としている。

また、請求項６記載の発明は、請求項４記載の半導体集積回路に係り、上記メインクロック信号分配回路又は上記ローカルクロック信号分配回路に接続した複数の上記クロックバッファの出力同士を短絡することを特徴としている。

また、請求項７記載の発明は、請求項６記載の半導体集積回路に係り、上記クロックバッファの出力同士をメッシュ状パターン配線により短絡することを特徴としている。

また、請求項８記載の発明は、請求項５記載の半導体集積回路に係り、下部配線からなる固定層と、該固定層上に形成された上部配線からなるカスタマイズ層とを備え、上記クロックセレクタに与える制御信号の配線は、上記カスタマイズ層を利用して形成されたものであることを特徴としている。

この発明の半導体集積回路によれば、順序回路セルと組合せ回路とが半導体チップ上の内部コア領域内に配置され、内部コア領域は複数のローカル領域に分割されて各ローカル領域にローカルクロック信号を分配するローカルクロック信号分配回路と、半導体チップ全体にメインクロック信号を分配するメインクロック信号分配回路とを電気的に独立して有しているので、クロック遅延及びクロックスキューを小さくするとともに、消費電力を低減することができる。

この例のマスタースライス方式の半導体集積回路は、順序回路と組合せ回路とが半導体チップ上の内部コア領域内に配置され、内部コア領域は複数のローカル領域に区分されている。半導体チップのメインクロック信号は、半導体チップの中央のメインクロックルートバッファ（始端）に供給されて、メインクロックルートバッファからクロック配線を通じて第１の選択駆動素子としての複数のクロックバッファに共通に分配され、クロックバッファの各出力はクロック配線を通じて第２の選択駆動素子としての複数のクロックバッファに共通に分配されて、最終的に選択されたメインクロック信号は、何れかのローカル領域にクロックツリー状に分配される。半導体チップのローカルクロック信号は、半導体チップ上のローカル領域内中央のローカルクロックルートバッファ（始端）に供給されて、そのローカル領域内でローカルなクロックツリー状に分配される。なお、クロックバッファは例えば直列接続した２つのインバータから成るものである。

図１及び図２は、この発明の実施例であるマスタースライス方式の半導体集積回路のチップ構造の概略構成を示す平面図、図３は同半導体集積回路における各クロック信号の分配回路の最終段クロックバッファ以降の回路構成を示す回路図、図４は同半導体集積回路のクロックセレクタに制御信号を与える方法を示す図、図５は同半導体集積回路のクロックセレクタに制御信号を与えるための配線を形成するマスタースライスの概略構成を示す図、また、図６は同半導体集積回路の順序回路セルの一構成例を示す回路図及び順序回路セルの回路記号を示す図、図７は同半導体集積回路の順序回路セルのクロック入力部の動作を説明する図である。
なお、以下に図面を参照して、この例のマスタースライス方式の半導体集積回路を説明するにあたり、半導体チップ全体に対して分配するクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂをメインクロック信号、チップサイズよりもそれぞれ小さなサイズに半導体チップを複数に区分して形成したローカル領域に分配するクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄをローカルクロック信号と称するものとする。これらのクロック信号は、周波数や位相の異なるものとすることができる。
この例のマスタースライス方式の半導体集積回路１は、図１に示すように、順序回路と組合せ回路とが半導体チップ２上の内部コア領域内に配置され、内部コア領域は複数のローカル領域３に分割されている。

半導体チップ２の外部のＰＬＬ回路等のクロック発生回路で発生された実線で示されるメインクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ（図中、実線は１本であるが、他の１本は省略されている。）は、半導体チップ２の中央のメインクロックルートバッファ（始端）４から始まるクロックツリーに供給されて、このメインクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂは、メインクロックルートバッファ４から２本に分岐したクロック配線５を通じて第１の選択駆動素子としての複数の第１のクロックバッファ６に共通に分配され、各クロックバッファ６の出力は各々２本に分岐したクロック配線５を通じて第２の選択駆動素子としての複数の第２のクロックバッファ７に共通に分配されて、最終的に選択されたメインクロック信号は、複数のローカル領域３にツリー状に分配されて、これらのローカル領域３内に配置されている順序回路セルに分配される。第１の選択駆動素子としての複数のクロックバッファ６、第２の選択駆動素子としての複数のクロックバッファ７等はクロックツリーを構成している。なお、記号▲はクロックバッファを示している。

半導体チップ２の外部のＰＬＬ回路等のクロック発生回路で発生された点線で示されるローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄ（図中、点線は１本であるが、他の１本は省略されている）は、半導体チップ２上のローカル領域３内中央のローカルクロックルートバッファ（始端）８から始まるローカルなクロックツリーに供給されて、このローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄは、何れかのローカル領域３にツリー状に分配されて、このローカル領域３内に配置されている順序回路セルに分配される。

上述のメインクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂとローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄの分配回路は、それぞれ独立に存在しているので、それぞれ異なるクロック信号を与えることができる。また、各クロック信号の分配回路をクロックツリーと組合わせることにより、１個のクロック信号を複数のローカル領域３に分配することができる。このように、各クロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ、ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄの分配回路を電気的に独立して設けることにより、ローカル領域３に分配するローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄはメインクロック信号のクロックツリーを通じることなく、ローカルクロックルートバッファ８を介してローカル領域３内のローカルなクロックツリーに分配することができるので、回路規模に合わせたクロック分配を行うことにより、クロック遅延及びクロックスキューを小さくすることができる。また、ローカル領域３に所望のローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄを直接に分配することができるので、消費電力を低減することができる。

また、この例のマスタースライス方式の半導体集積回路１は、図２に示すように、半導体チップ２全体に対してメインクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂを分配する分配回路の最終段クロックバッファ９の出力同士を、半導体チップ２全体にメッシュ状パターン配線（クロックメッシュ）１０を形成することにより短絡させられている。このような構成により、各分配回路にプロセスのバラツキによる影響をなくすことができるので、特にクロックスキューを小さくすることができる。

図３は、この例のマスタースライス方式の半導体集積回路１における各クロック信号の分配回路の最終段クロックバッファ９以降の回路構成を示す回路図である。メインクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ及びローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄの分配回路にそれぞれ接続された最終段クロックバッファ９Ａ〜９Ｄの出力は、クロックセレクタ１１Ａ、１１Ｂに共通に接続される。そして、各クロックセレクタ１１Ａ、１１Ｂにより選択されたいずれか一つのクロック信号は、各クロックセレクタ１１Ａ、１１Ｂの出力に接続されたリーフ配線１２を通じてローカル領域３内の順序回路セル１３に分配される。

各クロックセレクタ１１Ａ、１１Ｂには、図４に示すように、外部から２つの制御信号Ｓ０、Ｓ１が与えられて、各制御信号Ｓ０、Ｓ１の内容に応じて複数の入力されるクロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｄの中から何れか１つのクロック信号を選択して出力するように構成されている。

例えば、各クロックセレクタ１１Ａ、１１Ｂは、外部から２つの制御信号Ｓ０、Ｓ１として「００」が与えられたときは、メインクロック信号ＣＬＫ＿Ａを選択して出力し、外部から２つの制御信号Ｓ０、Ｓ１として「０１」が与えられたときは、メインクロック信号ＣＬＫ＿Ｂを選択して出力し、外部から２つの制御信号Ｓ０、Ｓ１として「１０」が与えられたときは、ローカルクロック信号ＣＬＫ＿Ｃを選択して出力し、外部から２つの制御信号Ｓ０、Ｓ１として「１１」が与えられたときは、ローカルクロック信号ＣＬＫ＿Ｄを選択して出力する。なお、どのクロック信号を選択して出力するかは、半導体集積回路の仕様により決定される。

各制御信号の「０」、「１」の設定は、半導体チップ２上に順序回路セル及び組合せ回路セルを形成した後の、後述するような配線工程時（カストマーによるパターニング時）に行われる。「１」を設定する制御信号については電源に接続するように配線パターニングを形成し、「０」を設定する制御信号については接地に接続するように配線パターニングを形成すればよい。

ここで、各クロックセレクタ１１Ａ、１１Ｂに制御信号Ｓ０、Ｓ１を与えるための配線は、予め形成されたカスタマイズ層を有するマスタースライスを用いて、このカスタマイズ層においてカストマーの要求により所望のパターニングを行うことにより、簡単に形成することができる。このためのマスタースライス１４としては、図５に示すように、例えば第１層Ｍ１、第２層Ｍ２、第３層Ｍ３から成る下部配線を異なる設計の半導体集積回路で共通に用いられる共用マスクを用いて形成されるクロックツリー配線、基本ブロック内配線、テスト回路配線、電源配線等を予め埋め込んだ固定層を有する。さらに、この固定層上に第４層Ｍ４、第５層Ｍ５から成る上部配線を異なる設計の半導体集積回路で各々個別に用いられる個別マスクを用いて形成されるカスタマイズ層を有する５層の配線構造を備えたものを用いることができる。すなわち、このようなマスタースライスの上部配線である第４層Ｍ４、第５層Ｍ５から成る２層のカスタマイズ層を利用することにより、カストマーの要求により所望のパターニングを行うことにより、上述したような制御信号を与えるための配線を簡単に形成することができる。

各クロックセレクタ１１Ａ、１１Ｂの出力には、それぞれ２０〜３０個の順序回路セル１３が接続されて、選択されたクロック信号が分配される。ここで、各クロックセレクタ１１Ａ、１１Ｂの出力に接続される各順序回路セル１３は、選択されたクロック信号の分配の要否を切り換え可能に構成されている。クロック信号の分配を要に切り換えた場合はクロック信号が分配されることで順序回路セル１３は動作し、一方クロック信号の分配を否に切り換えた場合はクロック信号の代わりに固定電位が供給されることで順序回路セル１３は動作しなくなる。どの順序回路セル１３を動作させるかは、カストマーの要求である半導体集積回路の仕様により決定される。

次に、図６を参照して、動作させない順序回路セル１３の処理について説明する。図６（ａ）は順序回路セル１３の一構成例を示す回路図、図６（ｂ）は図６（ａ）の順序回路セル１３の回路記号を示す図である。図６に示す順序回路セル１３としては、Ｄ型フリップフロップを用いる例で示し、インバータＩＮＶ１〜ＩＮＶ８と、トランスミッションゲートＴＧ１〜ＴＧ４とから構成されている。

半導体チップ２上に順序回路セル及び組合せ回路を形成する段階では、各順序回路セル１３のクロック入力部の初段ゲート（インバータＩＮＶ２）の出力端子と、その後段ゲート（インバータＩＮＶ３）の入力端子との間を未配線（図６（ａ）の破線部）としておく。動作させる順序回路セル１３については、配線工程で、クロック入力部の初段ゲートＩＮＶ２の出力端子と後段ゲートＩＮＶ３の入力端子間をつなぐ配線パターンを形成する。一方、動作させない順序回路セル１３については、クロック入力部の初段ゲートＩＮＶ２の出力端子と後段ゲートＩＮＶ３の入力端子間を未配線のままとし、後段ゲートＩＮＶ３の入力端子ＣＢを電源又は接地につなぐ配線パターンを配線工程時に形成する。

このような構成により、動作させる順序回路セル１３のクロック入力部では、図７（ａ）に示すように、クロック信号ＣＬＫに応じて後段ゲートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が変化する。一方、動作させない順序回路セル１３のクロック入力部では、図７（ｂ）に示すように、後段ゲートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が不変となり、クロック信号ＣＬＫに応じたスイッチング動作は行われない。

このように、各クロックセレクタ１１Ａ、１１Ｂの出力に接続される各順序回路セル１３に対するクロック信号の分配の要否を切り換え可能に構成することで、動作させない順序回路セル１３のクロック入力部の初段ゲートの出力端子と後段ゲートの入力端子間を未配線とすることにより、余剰の順序回路セル１３では、インバータＩＮＶ３、トランスミッションＴＧ１〜ＴＧ４が非負荷トランジスタとなるので、特に消費電力を低減することができる。

次にマスタースライス方式の半導体集積回路のレイアウト方法について説明する。このレイアウト方法の手順は以下のようにして行う。
まず、図１に示すように、順序回路と組合せ回路とを半導体チップ２上の内部コア領域内に配置する。次に、内部コア領域を用いられるクロック信号の種類に応じて、チップサイズより小さなサイズの複数のローカル領域３に区分する。次に、半導体チップ２全体にメインクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂを、複数の第１のクロックバッファ６（第１の選択駆動素子）及び複数の第２のクロックバッファ７（第２の選択駆動素子）を含むクロックツリー構造を通じて分配するメインクロック信号分配回路を配置する。次に、複数のローカル領域３に各領域内でローカルに用いられるローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄを各領域内のクロックツリー構造を用いて分配するローカルクロック信号分配回路を、メインクロック信号分配回路と電気的に独立して配置する。

このようなマスタースライス方式の半導体集積回路のレイアウト方法によれば、クロック遅延及びクロックスキューを小さくするとともに、消費電力を低減することができる半導体集積回路を容易に製造することができる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、実施例ではメインクロック信号としては２相のメインクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂを用い、ローカルクロック信号としては２相のローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄを用いる例で説明したが、これらの例に限らずそれぞれのクロック信号の相数は任意に設定することができる。また、クロックを供給すべき順序回路が１種類のクロックのみしか供給されない場合に、最終段クロックバッファの出力に接続するクロックセレクタは、用いられる必要はない。

この発明の実施例であるマスタースライス方式の半導体集積回路のチップ構造の概略構成を示す平面図である。 同半導体集積回路のチップ構造の概略構成を示す平面図である。 同半導体集積回路における各クロック信号の分配回路の最終段クロックバッファ以降の回路構成を示す回路図である。 同半導体集積回路のクロックセレクタに制御信号を与える方法を示す図である。 同半導体集積回路のクロックセレクタに制御信号を与えるための配線を形成するマスタースライスの概略構成を示す図である。 同半導体集積回路の順序回路セルの一構成例を示す回路図及び順序回路セルの回路記号を示す図である。 同半導体集積回路の順序回路セルのクロック入力部の動作を説明する図である。 第１の従来技術であるマスタースライス方式の半導体集積回路のチップ構造の概略構成を示す平面図である。 第２の従来技術であるマスタースライス方式の半導体集積回路のクロックツリー構造の回路構成の一部を示す回路図である。

符号の説明

１ 半導体集積回路
２ 半導体チップ
３ ローカル領域
４ メインクロックルートバッファ（始端）
５ クロック配線
６ 第１のクロックバッファ（第１の選択駆動素子）
７ 第２のクロックバッファ（第２の選択駆動素子）
８ ローカルクロックルートバッファ
９、９Ａ〜９Ｄ 最終段クロックバッファ
１０ メッシュ状パターン配線（クロックメッシュ）
１１Ａ、１１Ｂ クロックセレクタ
１２ リーフ配線
１３ 順序回路セル
１４ マスタースライス

Claims (8)

1. マスタースライス方式の半導体集積回路であって、
   複数のローカル領域に区分された内部コア領域と、
   メインクロックツリーを備え、前記内部コア領域の全体に共通のメインクロック信号をクロックツリー状に分配するメインクロック信号分配回路とを備え、
   各ローカル領域には、ローカルクロックツリーを備え、当該領域内に共通のローカルクロック信号をクロックツリー状に分配するローカルクロック分配回路がさらに設けられていることを特徴とする半導体集積回路。
2. 下部配線からなる固定層と、該固定層上に形成された上部配線からなるカスタマイズ層とを備え、
   前記メインクロックツリー及びローカルクロックツリーの各配線は、前記固定層に予め形成されていることを特徴とする請求項１に記載の半導体集積回路。
3. 順序回路セルと組合せ回路とが半導体チップ上の前記内部コア領域内に配置され、該内部コア領域は前記複数のローカル領域に分割されていることを特徴とする請求項１記載の半導体集積回路。
4. 前記メインクロック信号分配回路と前記ローカルクロック信号分配回路とは、クロックツリー構造の各信号分岐点ごとに、前記メインクロック信号又は前記ローカルクロック信号であるクロック信号を駆動するクロックバッファを有し、前記クロックツリー構造の各信号分岐点において前記クロックバッファを介して前記クロック信号を分配することを特徴とする請求項１記載の半導体集積回路。
5. 前記ローカルクロック信号分配回路の前記クロックバッファの出力と前記メインクロック信号分配回路の前記クロックバッファの出力とを入力し、与えられる制御信号により、いずれか一つのクロック信号を前記ローカル領域に出力するクロックセレクタを有することを特徴とする請求項４記載の半導体集積回路。
6. 前記メインクロック信号分配回路又は前記ローカルクロック信号分配回路に接続した複数の前記クロックバッファの出力同士を短絡することを特徴とする請求項４記載の半導体集積回路。
7. 前記クロックバッファの出力同士をメッシュ状パターン配線により短絡することを特徴とする請求項６記載の半導体集積回路。
8. 下部配線からなる固定層と、該固定層上に形成された上部配線からなるカスタマイズ層とを備え、
   前記クロックセレクタに与える制御信号の配線は、前記カスタマイズ層を利用して形成されたものであることを特徴とする請求項５記載の半導体集積回路。

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