JP4877465B2 - Semiconductor device, semiconductor device inspection method, semiconductor wafer - Google Patents
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- 238000007689 inspection Methods 0.000 title claims description 117
- 239000004065 semiconductor Substances 0.000 title claims description 91
- 238000000034 method Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 72
- 235000012431 wafers Nutrition 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 13
- 239000011521 glass Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
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Description
本発明は、半導体チップの検査を行うことができる半導体装置、半導体装置の検査方法および半導体ウェハに関する。 The present invention relates to a semiconductor device capable of inspecting a semiconductor chip, a semiconductor device inspection method, and a semiconductor wafer.
例えば、半導体チップをCOG(Chip On Glass)実装した際に、COG実装による当該半導体チップへの影響を知るための電気的検査を必要とすることがある。このような場合、半導体チップをガラス基板上にCOG実装した後に検査を行うと、ガラス基板上に形成された配線の抵抗が大きいなどの理由によって精度の高い検査ができないことがある。 For example, when a semiconductor chip is mounted on COG (Chip On Glass), an electrical inspection may be required to know the influence of the COG mounting on the semiconductor chip. In such a case, when the inspection is performed after the semiconductor chip is mounted on the glass substrate by COG, the inspection with high accuracy may not be performed due to the high resistance of the wiring formed on the glass substrate.
本発明の目的は、半導体チップの実装基板への実装時の影響を精度良く検査できる半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device capable of accurately inspecting the influence when a semiconductor chip is mounted on a mounting substrate.
また、本発明の目的は、上記半導体装置を用いた半導体装置の検査方法を提供することにある。 Another object of the present invention is to provide a semiconductor device inspection method using the semiconductor device.
さらに、本発明の目的は、半導体チップの実装基板への実装時の影響を精度良く検査できる半導体ウェハを提供することにある。 A further object of the present invention is to provide a semiconductor wafer capable of accurately inspecting the influence of mounting a semiconductor chip on a mounting substrate.
本発明にかかる半導体装置は、
半導体基板と、
前記半導体基板に形成されたチップ領域と、
前記チップ領域に形成された電極と、
前記半導体基板に形成され、前記チップ領域と離間して形成されたチップ検査領域と、
前記チップ検査領域に形成され、前記電極と電気的に接続された検査用電極と、を有する。
The semiconductor device according to the present invention is
A semiconductor substrate;
A chip region formed on the semiconductor substrate;
An electrode formed in the chip region;
A chip inspection area formed on the semiconductor substrate and spaced apart from the chip area;
And an inspection electrode formed in the chip inspection region and electrically connected to the electrode.
本発明にかかる半導体装置によれば、例えば、チップ領域に実際に実装基板を実装し、チップ検査領域の検査用電極を介して所定の検査することによって、実装基板の実装時のチップ領域への影響を高い精度で検査することができる。その結果、ICチップを実装基板に実装した際の当該ICチップに与える特性への影響を正確に知ることができる。 According to the semiconductor device of the present invention, for example, the mounting substrate is actually mounted on the chip region, and a predetermined inspection is performed via the inspection electrode in the chip inspection region, whereby the mounting region of the mounting substrate is mounted on the chip region. The influence can be inspected with high accuracy. As a result, it is possible to accurately know the influence on characteristics of the IC chip when the IC chip is mounted on the mounting substrate.
本発明の半導体装置において、
前記電極および前記検査用電極は、パッドと該パッド上に形成されたバンプとを有することができる。
In the semiconductor device of the present invention,
The electrode and the inspection electrode may have a pad and a bump formed on the pad.
本発明の半導体装置において、
前記電極と前記検査用電極とは、前記パッドと同じ層にある導電層によって電気的に接続されていることができる。
In the semiconductor device of the present invention,
The electrode and the inspection electrode may be electrically connected by a conductive layer in the same layer as the pad.
本発明にかかる半導体装置の検査方法は、
チップ領域と該チップ領域と離間して形成されたチップ検査領域とを有する半導体装置の検査方法であって、
半導体基板の前記チップ領域に電極を形成する工程と、
前記半導体基板の前記チップ検査領域に、前記電極と電気的に接続された検査用電極を形成する工程と、
前記半導体装置の前記チップ領域に実装基板を実装する工程と、
前記検査用電極を用いて、前記チップ領域の検査を行う工程と、
を含む。
A method for inspecting a semiconductor device according to the present invention includes:
A method for inspecting a semiconductor device having a chip region and a chip inspection region formed apart from the chip region,
Forming an electrode in the chip region of the semiconductor substrate;
Forming an inspection electrode electrically connected to the electrode in the chip inspection region of the semiconductor substrate;
Mounting a mounting substrate on the chip region of the semiconductor device;
Inspecting the chip region using the inspection electrode;
including.
本発明にかかる半導体装置の検査方法によれば、チップ検査領域の検査用電極を用いて検査することによって、実装基板の実装時のストレスによるチップ領域への影響を間接的ではあるが高い精度で検査することができる。その結果、ICチップを実装基板に実装した際の当該ICチップに与える特性への影響を正確に知ることができる。 According to the inspection method of the semiconductor device according to the present invention, by inspecting using the inspection electrode in the chip inspection region, the influence on the chip region due to the stress at the time of mounting the mounting substrate is indirectly but highly accurate. Can be inspected. As a result, it is possible to accurately know the influence on characteristics of the IC chip when the IC chip is mounted on the mounting substrate.
本発明にかかる半導体装置の検査方法において、
前記チップ領域に実装基板を実装する工程は、COG実装であることができる。
In the inspection method of the semiconductor device according to the present invention,
The step of mounting the mounting substrate on the chip region may be COG mounting.
本発明の半導体装置の検査方法において、
前記電極を形成する工程と前記検査用電極を形成する工程とは、同一工程で行われることができる。
In the semiconductor device inspection method of the present invention,
The step of forming the electrode and the step of forming the inspection electrode can be performed in the same step.
本発明にかかる半導体ウェハは、
半導体基板と、
前記半導体基板に形成されたチップ領域及びスクライブ領域と、
前記チップ領域に形成された電極と、
前記スクライブ領域に形成されチップ検査領域と、
前記チップ検査領域に形成され、前記電極と電気的に接続された検査用電極と、を有する。
The semiconductor wafer according to the present invention is
A semiconductor substrate;
A chip region and a scribe region formed in the semiconductor substrate;
An electrode formed in the chip region;
A chip inspection area formed in the scribe area;
And an inspection electrode formed in the chip inspection region and electrically connected to the electrode.
本発明にかかる半導体ウェハによれば、チップ領域に実際に実装基板を実装し、チップ検査領域の電極を介して検査することによって、実装基板の実装時のチップ領域への影響を正確に知ることができる。 According to the semiconductor wafer according to the present invention, the mounting substrate is actually mounted on the chip region, and the effect on the chip region at the time of mounting the mounting substrate is accurately known by inspecting through the electrode in the chip inspection region. Can do.
以下、本発明の一実施形態について図面を参照しながら詳細に説明する。 Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
1.半導体装置
図1は、本実施形態の半導体装置100を模式的に示す平面図であり、図2は、半導体装置100の一部を模式的に示す平面図であり、図3は、図2のA−A線に沿った断面図である。
1. 1 is a plan view schematically showing a
本実施形態にかかる半導体装置100は、図1に示すように、半導体基板1に形成された、チップ形成領域10Aと、検査領域10Bとを含む。チップ形成領域10Aには、チップ領域10が複数形成されている。検査領域10Bには、各チップ領域10を検査するためのチップ検査領域20が複数形成されている。チップ形成領域10Aと、検査領域20Aとは、隣り合って配置されている。また、チップ領域10と、チップ検査領域20とは、離間して配置されている。
As shown in FIG. 1, the
チップ領域10は、検査の目的によって各種の構成をとることができる。例えば、チップ領域10は、いわゆるTEG(Test Element Group)あるいはテスト構造(Test Structure)といわれる、評価用単体素子群であることができる。また、チップ領域10は、実デバイスのICチップと同じ集積回路を有するものでもよい。
The
チップ領域10は、電極12を有する。電極12は、図3に示すように、バッド14と、該パッド14上に形成されたバンプ16とを有する。パッド14は、チップ形成領域10Aの最上層の配線層によって形成されることができる。バッド14およびバンプ16の構成は特に限定されず、公知の態様をとることができる。また、電極12は、バンプ16を有さないこともできる。さらに、チップ領域10は、検査に必要でない電極(図示せず)を有することもできる。バンプとしては、例えば、金バンプ、ニッケルバンプに金メッキがなされたもの、樹脂製の突起表面に導電層が形成されたいわゆる樹脂コアバンプなどを用いることができる。なお、図3においては、最上層の配線層の一部のみを示し、それ以外の配線層や素子は図示していない。
The
チップ検査領域20は、検査用電極22を有する。検査用電極22は、図3に示すように、電極12と同様に、バッド14と、該パッド14上に形成されたバンプ16とを有する。パッド14は、チップ形成領域10Aの最上層と同じ層にある配線層によって形成されることができる。バッド14およびバンプ16の構成は特に限定されず、公知の態様をとることができる。また、検査用電極22は、バンプ16を有さないこともできる。なお、電極12と検査用電極22とは、同一工程で形成することもできる。
The
検査用電極22は、図2に示すように、少なくともチップ領域10の検査に必要な電極12と検査配線部24によって電気的に接続されている。検査配線部24は、図示の例では、バッド14と同じ層にある配線層(導電層)を用いて形成されることができる。
As shown in FIG. 2, the
図示の例では、チップ形成領域10Aに複数のチップ領域10を形成した例を示したが、その個数や配置は検査の目的に応じて適宜設定される。それに応じて、検査領域20Aのチップ検査領域20も同様に、その個数や配置が設定される。
In the illustrated example, an example in which a plurality of
本実施形態の半導体装置100によれば、チップ形成領域10Aと検査領域20Aとを別々に設けることにより、チップ領域10の検査を実質的にチップ検査領域20にて行うことができる。そして、チップ形成領域10Aに実際に実装基板200を実装した状態で検査をすることによって、実際にICチップを実装基板に実装したときと同様の条件で、チップ領域10での特性への影響を正確に検査することができる。
According to the
2.半導体装置の検査方法
次に、図1ないし図3を参照して、本実施形態の半導体装置の検査方法について述べる。本実施形態では、半導体装置をCOG実装した際の影響を検査する例について述べる。
2. Semiconductor Device Inspection Method Next, the semiconductor device inspection method of this embodiment will be described with reference to FIGS. In the present embodiment, an example of inspecting the influence of COG mounting of a semiconductor device will be described.
まず、半導体装置100のチップ形成領域10Aに、例えばガラス基板からなる実装基板200を実装する。このとき、実装基板200は、検査領域20Aのチップ検査領域20に影響を与えないように、少なくともチップ検査領域20を露出した状態で実装される。図示の例では、図3に示すように、実装基板200に形成された配線部30とチップ領域10のバンプ16とを異方性導電層40によって電気的に接続する。異方性導電層40は、例えば異方性導電フィルムを半導体装置100と実装基板200との間の所定箇所に介在させ、加熱させながら実装基板200を半導体装置100に押圧することによって形成される。
First, a mounting
ついで、検査領域20Aのチップ検査領域20を所定の検査手段を用いて検査する。かかる検査としては、例えばプローブ検査を用いることができる。このように検査領域20Aの各チップ検査領域20を検査することにより、該チップ検査領域20と接続されたチップ領域10を検査することができる。
Next, the
実装基板200としては、COG実装で用いられるガラス基板に限定されず、各種の実装基板を用いることができる。実装基板としては、ガラス基板、半導体基板などの柔軟性のない基板のみならず、プラスチック基板などの柔軟性を有する基板でもよい。
The mounting
本実施形態では、COG実装などの実装によるチップ領域10への影響を精度良く測定できる。すなわち、実際に実装基板200への実装が行われるチップ形成領域10Aと検査領域20Aとは同じ半導体基板に形成され、また、両者は隣接しているため、検査領域20Aのチップ検査領域20を検査することによって、実装のストレスなどによるチップ領域10への影響を間接的ではあるが高い精度で検査できる。そして、チップ形成領域10Aへの実装基板200の実装は、実際のICチップの実装をほぼ忠実に再現できるので、ICチップの実装を検査すると同等の結果が期待できる。
In the present embodiment, the influence on the
3.半導体ウェハ
本実施形態にかかる半導体ウェハを図4および図5を参照して説明する。本実施形態の半導体ウェハにおいて、前述した半導体装置と実質的に同じ部材には同一符合を付して、その詳細な説明を省略する。図4は、本実施形態の半導体ウェハ300の一部を模式的に示す平面図であり、図5は、図4におけるA−A線に沿った断面図である。
3. Semiconductor Wafer A semiconductor wafer according to this embodiment will be described with reference to FIGS. In the semiconductor wafer of this embodiment, the same reference numerals are given to substantially the same members as those of the semiconductor device described above, and the detailed description thereof is omitted. FIG. 4 is a plan view schematically showing a part of the
本実施形態にかかる半導体ウェハ300は、図4に示すように、半導体基板1に形成された、チップ領域10と、チップ検査領域10とを含む。チップ領域10は、後にスクライブ領域で分離されてICチップとなる。また、チップ領域10と、チップ検査領域20とは、離間して配置されている。
As shown in FIG. 4, the
本実施形態では、チップ検査領域20は、チップ領域10の相互間に設けられるスクライブ領域に形成されている。このように、チップ検査領域20をスクライブ領域に形成することにより、チップ形成領域をより大きい面積とすることができ、半導体ウェハ300を有効に利用することができる。
In the present embodiment, the
チップ領域10には、ICチップの集積回路が形成されている。また、チップ領域10は、半導体装置100で述べたと同様に、電極12を有する。図4では、チップ領域10の一部の電極12が模式的に図示されている。電極12は、図5に示すように、バッド14と、該パッド14上に形成されたバンプ16とを有する。パッド14は、ウェハ300の最上層の配線層によって形成されることができる。バッド14およびバンプ16の構成は特に限定されず、公知の態様をとることができる。また、電極12は、バンプ16を有さないこともできる。
In the
チップ検査領域20は、検査用電極22を有する。検査用電極22は、図5に示すように、バッド14と、該パッド14上に形成されたバンプ16とを有する。パッド14は、ウェハ300の最上層の配線層によって形成されることができる。バッド14およびバンプ16の構成は特に限定されず、公知の態様をとることができる。また、電極12は、バンプ16を有さないこともできる。
The
検査用電極22は、少なくともチップ領域10の検査に必要な電極12と検査配線部24によって電気的に接続されている。検査配線部24は、図示の例では、バッド14と同じ層の配線層を用いて形成されている。
The
半導体ウェハ300は、最上層に図示しないパッシベーション層を有することができる。バンプ16は、パッシベーション層の開口部に形成されている。
The
本実施形態の半導体ウェハ300によれば、チップ領域10とチップ検査領域20とを別々に設けることにより、チップ領域10の検査を実質的にチップ検査領域20にて行うことができる。そして、図5に示すように、チップ領域10に実装基板200を実装した状態で検査をすることによって、実際にICチップを実装基板に実装したときと同様の条件で、チップ領域10での特性への影響を正確に検査することができる。
According to the
本実施形態の半導体ウェハ300を検査する場合には、上述した項目2.の検査方法と同様に行うことができる。例えば、本実施形態の半導体ウェハ300においてCOG実装した際の影響を検査する例について述べる。
When inspecting the
まず、半導体ウェハ300のチップ領域10に、例えばガラス基板からなる実装基板200を実装する。このとき、実装基板200は、チップ検査領域20に影響を与えないように、チップ検査領域20を露出した状態で実装される。図示の例では、図5に示すように、実装基板200に形成された配線部30とチップ領域10のバンプ16とを異方性導電層40によって電気的に接続する。
First, the mounting
ついで、チップ検査領域20を所定の検査手段を用いて検査する。かかる検査としては、例えばプローブ検査を用いることができる。このようにチップ検査領域20を検査することにより、該チップ検査領域20に接続されたチップ領域10について所望の検査することができる。
Next, the
実装基板200としては、COG実装で用いられるガラス基板に限定されず、各種の実装基板を用いることができる。実装基板としては、ガラス基板、半導体基板などの柔軟性のない基板のみならず、プラスチック基板などの柔軟性を有する基板でもよい。
The mounting
本実施形態では、COG実装などの実装によるチップ領域10への影響を精度良く測定できる。すなわち、実際に実装基板200への実装が行われるチップ領域10とチップ検査領域20とは同じ半導体基板に形成され、また、両者は隣接しているため、チップ検査領域20を検査することによって、実装のストレスなどによるチップ領域10への影響を間接的ではあるが高い精度で検査できる。そして、チップ領域10への実装基板200の実装は、実際のICチップの実装をほぼ忠実に再現できるので、ICチップの実装を検査すると同等の結果が期待できる。
In the present embodiment, the influence on the
なお、本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施形態で説明した構成と実質的に同一の構成(たとえば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。 In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes substantially the same configuration (for example, a configuration having the same function, method and result, or a configuration having the same purpose and effect) as the configuration described in the embodiment. In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. In addition, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
10 チップ領域、10A チップ形成領域、12 電極、14 パッド、16 バンプ、20 チップ検査領域、20A 検査領域、22 検査用電極、24 検査配線部、40 異方性導電層、100 半導体装置、200 実装基板、300 半導体ウェハ 10 chip area, 10A chip formation area, 12 electrodes, 14 pads, 16 bumps, 20 chip inspection area, 20A inspection area, 22 inspection electrode, 24 inspection wiring section, 40 anisotropic conductive layer, 100 semiconductor device, 200 mounting Substrate, 300 semiconductor wafer
Claims (7)
前記半導体基板に形成され、第1方向に沿って配列された複数のチップ領域と、
前記複数のチップ領域の各々に形成された電極と、
前記半導体基板に、前記複数のチップ領域と離間して形成され、前記第1方向に沿って配列された複数のチップ検査領域と、
前記複数のチップ検査領域の各々に形成され、前記電極と電気的に接続された検査用電極と、を有し、
配列された前記複数のチップ領域に、前記複数のチップ検査領域を露出した状態で、実装基板が実装されている、半導体装置。 A semiconductor substrate;
A plurality of chip regions formed in the semiconductor substrate and arranged along a first direction ;
An electrode formed in each of the plurality of chip regions;
Said semiconductor substrate, said spaced apart from the plurality of chip regions are formed, the plurality of chip inspection areas arranged along the first direction,
Wherein the plurality of formed in each of the chip inspection area, have a, and the electrode and electrically connected to the inspection electrode,
A semiconductor device in which a mounting substrate is mounted on the plurality of arranged chip regions in a state where the plurality of chip inspection regions are exposed.
前記電極および前記検査用電極は、パッドと該パッド上に形成されたバンプとを有する、半導体装置。 In claim 1,
The electrode and the inspection electrode have a pad and a bump formed on the pad.
前記電極と前記検査用電極とは、前記パッドと同じ層にある導電層によって電気的に接続されている、半導体装置。 In any of claims 1 and 2,
The semiconductor device, wherein the electrode and the inspection electrode are electrically connected by a conductive layer in the same layer as the pad.
半導体基板の前記複数のチップ領域の各々に電極を形成する工程と、
前記半導体基板の前記複数のチップ検査領域の各々に、前記電極と電気的に接続された検査用電極を形成する工程と、
前記半導体装置の配列された前記複数のチップ領域に、前記複数のチップ検査領域を露出した状態で、実装基板を実装する工程と、
前記検査用電極を用いて、前記複数のチップ領域の各々の検査を行う工程と、
を含む、半導体装置の検査方法。 A plurality of chip regions arranged along a first direction, a method of inspecting a semiconductor device having a plurality of chip inspection areas arranged along the formed spaced apart from said plurality of chip regions in the first direction Because
Forming an electrode on each of the plurality of chip regions of the semiconductor substrate;
Forming an inspection electrode electrically connected to the electrode in each of the plurality of chip inspection regions of the semiconductor substrate;
Mounting a mounting substrate in a state in which the plurality of chip inspection regions are exposed to the plurality of chip regions arranged in the semiconductor device;
A step of performing inspection of each of the plurality of chip regions using the inspection electrode;
A method for inspecting a semiconductor device, comprising:
前記複数のチップ領域に実装基板を実装する工程は、COG実装である、半導体装置の検査方法。 In claim 4,
The method for inspecting a semiconductor device, wherein the step of mounting the mounting substrate on the plurality of chip regions is COG mounting.
前記電極を形成する工程と前記検査用電極を形成する工程とは、同一工程で行われる、半導体装置の検査方法。 In any of claims 4 and 5,
The method for inspecting a semiconductor device, wherein the step of forming the electrode and the step of forming the inspection electrode are performed in the same step.
前記半導体基板に形成され、第1方向に沿って配列された複数のチップ領域、及びスクライブ領域と、
前記複数のチップ領域の各々に形成された電極と、
前記スクライブ領域に形成され、前記第1方向に沿って配列された複数のチップ検査領域と、
前記複数のチップ検査領域の各々に形成され、前記電極と電気的に接続された検査用電極と、を有し、
配列された前記複数のチップ領域に、前記複数のチップ検査領域を露出した状態で、実装基板が実装されている、半導体ウェハ。 A semiconductor substrate;
A plurality of chip regions formed on the semiconductor substrate and arranged along a first direction , and a scribe region;
An electrode formed in each of the plurality of chip regions;
A plurality of chip inspection regions formed in the scribe region and arranged along the first direction ;
Wherein the plurality of formed in each of the chip inspection area, have a, and the electrode and electrically connected to the inspection electrode,
A semiconductor wafer on which a mounting substrate is mounted in a state where the plurality of chip inspection regions are exposed to the plurality of chip regions arranged.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005225449A JP4877465B2 (en) | 2005-08-03 | 2005-08-03 | Semiconductor device, semiconductor device inspection method, semiconductor wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005225449A JP4877465B2 (en) | 2005-08-03 | 2005-08-03 | Semiconductor device, semiconductor device inspection method, semiconductor wafer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007042865A JP2007042865A (en) | 2007-02-15 |
JP4877465B2 true JP4877465B2 (en) | 2012-02-15 |
Family
ID=37800572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005225449A Expired - Fee Related JP4877465B2 (en) | 2005-08-03 | 2005-08-03 | Semiconductor device, semiconductor device inspection method, semiconductor wafer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4877465B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016125753A1 (en) * | 2015-02-03 | 2016-08-11 | 株式会社村田製作所 | Surface acoustic wave device assembly |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0685019A (en) * | 1992-09-07 | 1994-03-25 | Kawasaki Steel Corp | Semiconductor wafer and semiconductor wafer inspection method |
JPH0817886A (en) * | 1994-06-28 | 1996-01-19 | Kyocera Corp | Semiconductor device |
JP3284055B2 (en) * | 1996-06-26 | 2002-05-20 | 株式会社東芝 | Semiconductor element, semiconductor device, and method of inspecting semiconductor device |
JP2002076075A (en) * | 2000-08-24 | 2002-03-15 | Nec Corp | Semiconductor integrated circuit |
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RD04 | Notification of resignation of power of attorney |
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A621 | Written request for application examination |
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RD04 | Notification of resignation of power of attorney |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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