JP4876321B2

JP4876321B2 - 炭化珪素半導体装置の製造方法

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Publication number: JP4876321B2
Application number: JP2001101596A
Authority: JP
Inventors: 信之大矢; 剛山本; 光浩片岡
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2012-02-15
Anticipated expiration: 2021-03-30
Also published as: JP2002299620A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（ＳｉＣ）半導体装置に関し、特に大電力用のパワーＭＯＳＦＥＴに適した装置に関する。
【０００２】
【従来の技術】
ＳｉのパワーＭＯＳＦＥＴでは、オン抵抗低減に必要なセルサイズの小型化のために、また、ＦＥＴ特性の安定に必要な構造寸法の厳密な制御のために、自己整合（Self Aligment）の技術が使われている。この技術は、図９（ａ）〜（ｄ）に示すように、ゲートＪ１をマスクとしてｐ型不純物とｎ型不純物とを順にイオン注入し、拡散によってベース領域とソース領域を形成することで、ベース端とソース端の距離（＝チャネル長）、ソース端とゲート端の距離を厳密に制御し、かつ寸法精度が上がることによって合わせ余裕を排除してセルの小型化を図るものである。
【０００３】
ＳｉＣのパワーＭＯＳＦＥＴにおいては、イオン注入した不純物が熱拡散しないという問題や、イオン注入後の活性化温度が高く、ゲート材のｐｏ１ｙＳｉやゲート絶縁膜のＳｉＯ₂が溶融、蒸発してしまうという問題などがある。
【０００４】
このような問題を解決する技術として、特開２０００−２２１３７号公報では、ｐｏ１ｙＳｉの酸化及びその酸化膜の除去によってマスク端を移動させ、ＳｉＣパワーＭＯＳＦＥＴのベース端−ソース端及びソース端−ｐ⁺層端を自己整合する方法が述べられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報に示されるように、１μｍ以上のマスク端を移動させるにはｐｏ１ｙＳｉの酸化を長時間行なう必要がある。また、最も深いベース形成のイオン注入を最後に行なう場合、他の不純物原子をはじき出してしまうおそれがある。さらに、ソース端−ｐ⁺層端の自己整合を行っているが、ここで示された自己整合はセルの小型化には効果がないため、２箇所の自己整合箇所を持っているＳｉに対してセルが大型化してしまう。
【０００６】
このため、ＳｉＣパワーＭＯＳＦＥＴにおいて望まれているセルの小型化と構造寸法の高精度化を十分に満たすことができない。
【０００７】
本発明は上記点に鑑みて成され、ＳｉＣパワーＭＯＳＦＥＴにおける自己整合技術を得ることで、ＳｉＣ半導体装置の小型化と構造寸法の高精度化を図れるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体層の表面にベース領域形成用のイオン注入マスクを形成する工程を有し、該工程には、ベース領域形成用のイオン注入マスク材をパターニングする際に、該イオン注入マスク材の一部にアライメントマークを形成する工程が含まれていることを特徴とする。このように、ベース領域形成用のイオン注入マスク材の一部を利用してアライメントマークを形成することで、アライメントマークとベース領域、ソース領域を自己整合的に形成することができる。これにより、ベース領域およびソース領域と、ゲート領域およびコンタクトホールとの間の誤差を小さくすることができ、より小型化を図ることが可能となる。なお、請求項２は、請求項１に記載の蓄積型の炭化珪素半導体装置を反転型にしたもので、請求項１と同様の効果を得ることができる。
【００１９】
さらに、請求項１または２に記載の発明では、アライメントマークを形成する工程では、ベース領域形成用のイオン注入マスク材の一部をカバーして、半導体層の表面をエッチングすることで、半導体層に凹部（２１ａ）によるアライメントマークを形成することを特徴とする。このようにすることで、半導体層の表面にもアライメントマークを正確に形成することができる。
【００２０】
請求項３に記載の発明では、ベース領域形成のイオン注入マスク材の一部をカバーする材料として、レジスト（２２）もしくはシリコン酸化膜もしくはＰｏｌｙＳｉを用いることを特徴とする。このような材料を用いることで、容易にカバーしている材料だけを除去することができる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２２】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用したＳｉＣ半導体装置としてのパワーＭＯＳＦＥＴの断面構成を示す。以下、この図に基づいてパワーＭＯＳの構成についての説明を行う。
【００２３】
図１に示すように、ＳｉＣからなるｎ⁺型基板１の上にはＳｉＣからなるｎ^-型エピ層２が形成されている。このｎ^-型エピ層２の表層部の所定領域にはｐ型ベース領域３が形成され、さらに、ｐ型ベース領域３の表層部の所定領域にはｎ⁺型ソース領域４が形成されている。
【００２４】
また、ｎ⁺型ソース領域４とｎ^-型エピ層２との間に位置するｐ型ベース領域３の上に蓄積型チャネルを形成するべく、ｎ⁺型ソース領域４、ｐ型ベース領域３及びｎ^-型エピ層２の表面にはｎ^-型ＳｉＣ層からなる表面チャネル層５が形成されている。この表面チャネル層５の表面にはゲート絶縁膜６が形成されていると共にゲート電極７が形成され、これらベート電極、ゲート絶縁膜及び表面チャネル層５の周囲が絶縁膜８で囲まれた構成となっている。
【００２５】
そして、絶縁膜８に形成されたコンタクトホールを通じて、ｐ型ベース領域３及びｎ⁺型ソース領域４に電気的に接続されたソース電極９が形成され、図示しないがｎ⁺型基板１の裏面側にドレイン電極が形成されて図１に示すパワーＭＯＳＦＥＴが構成されている。
【００２６】
このように構成されたパワーＭＯＳＦＥＴにおいて、図中矢印で示したように、ｐ型ベース領域３の端部とｎ⁺型ソース領域４の端部との位置関係、つまりゲート長が自己整合的に形成されていると共に、ゲート電極７の端部と層間絶縁膜８の端部（コンタクトホールの端部）との位置関係が自己整合的に形成されている。
【００２７】
図２〜図４に、本実施形態におけるパワーＭＯＳＦＥＴの製造工程を示し、この図に基づいてパワーＭＯＳＦＥＴの製造方法についての説明を行う。
【００２８】
〔図２（ａ）、（ｂ）に示す工程〕
まず、ＳｉＣからなるｎ⁺型基板１の上にｎ^-型エピ層２が形成されたものを用意する。そして、ｎ^-型エピ層２の表面にシリコン酸化膜２１を形成した後、フォトリソグラフィによってシリコン酸化膜２１をパターニングする。これにより、シリコン酸化膜２１に対し、ｐ型ベース領域３の形成予定位置を開口させた開口部と、以下の工程でのマスク合わせに用いるアライメントマークとを同時に形成する。つまり、ｐ型ベース領域３の形成用マスクとアライメントマークとを同時に形成する。
【００２９】
このよなシリコン酸化膜２１をｐ型ベース領域３の形成用マスクとしており、シリコン酸化膜２１が通常の半導体製造に用いられるものであることから、特殊な製造装置を必要とせず、後工程での除去も例えば一度のＨＦエッチングによって容易である。
【００３０】
〔図２（ｃ）に示す工程〕
基板表面全面にレジスト２２を堆積したのち、レジスト２２をパターニングし、レジスト２２のうちアライメントマークが形成された部位を開口させる。その後、レジスト２２及びシリコン酸化膜２１をマスクとしたエッチングを施す。これにより、アライメントマークが形成された位置に凹部が形成される。このアライメントマークの近傍の断面構成を図５に示す。この図に示されるように、シリコン酸化膜２１に形成されたアライメントマークとなる開口部２１ａに沿って凹部２３が形成された状態となる。この凹部２３もシリコン酸化膜２１に形成された開口部２１ａと同様にアライメントマークとしての役割を果たし、以下の工程でのマスク合わせに用いられる。
【００３１】
なお、ここではシリコン酸化膜２１の一部をカバーする材料としてレジスト２２を用いているが、シリコン酸化膜、ＰｏｌｙＳｉ等を用いることも可能である。
【００３２】
〔図２（ｄ）に示す工程〕
レジスト２２を除去したのち、シリコン酸化膜２１をマスクとしたイオン注入を行うことで、ｐ型ベース領域３を形成する。このとき、ｐ型ベース領域３のマスクパターンとシリコン酸化膜２１に形成した開口部２１ａとが同時に形成してあることから、ｐ型ベース領域３がアライメントマーク（開口部２１ａ及び凹部２３）に対して自己整合的に形成される。なお、イオン注入欠陥を低減するために、高温イオン注入（例えば４００〜８００℃）を行う場合もあるが、この温度によってもリコン酸化膜２１は影響を受けない。
【００３３】
〔図３（ａ）に示す工程〕
基板表面全面にシリコン酸化膜２４をデポジションしたのち、シリコン酸化膜２４をエッチバックすることでシリコン酸化膜２１の側面にシリコン酸化膜２４が配置されたマスクを形成する。このとき、シリコン酸化膜２４のエッチバック量はほぼ一定であるため、シリコン酸化膜２１の両側面に残存するシリコン酸化膜２４の幅は同等になる。すなわち、シリコン酸化膜２４により、シリコン酸化膜２１の幅が均等に拡大された構成となる。
【００３４】
〔図３（ｂ）に示す工程〕
基板表面全面にレジスト２５を堆積したのち、アライメントマークに基づくマスク合わせを行い、レジスト２５をパターニングする。これにより、ｎ⁺型ソース領域４の形成予定領域の上においてレジスト２５を除去する。そして、レジスト２５及びシリコン酸化膜２１、２４をマスクとしたイオン注入を行うことで、ｎ⁺型ソース領域４を形成する。
【００３５】
このようにすれば、図３（ａ）に示す工程において、シリコン酸化膜２１の両側面に残存したシリコン酸化膜２４の幅が同等になっていることから、紙面左右両側において、ｎ⁺型ソース領域４とｎ^-型エピ層２との間の距離、すなわちチャネル長が同等になる。これにより、ｐ型ベース領域３の端部に対してｎ⁺型ソース領域４の端部の形成位置が自己整合的に決定される。
【００３６】
なお、このときのチャネル長は、シリコン酸化膜２４の幅によって決定され、シリコン酸化膜２４の膜厚を厚くすればチャネル長が長くなり、薄くすればチャネル長が短くなる。このため、シリコン酸化膜２４の膜厚に基づいてチャネル長を制御することが可能となる。
【００３７】
〔図３（ｃ）に示す工程〕
レジスト２５及びシリコン酸化膜２１、２４を除去したのち、例えば１６００℃の熱処理を行い、ｐ型ベース領域３及びｎ⁺型ソース領域４の不純物を活性化する。その後、基板表面全面にｎ^-型ＳｉＣからなる表面チャネル層５をエピタキシャル成長させる。
【００３８】
〔図３（ｄ）に示す工程〕
酸化雰囲気で熱処理することでゲート酸化膜６を形成し、その上にＰｏｌｙＳｉ層からなるゲート電極７を成膜する。このとき、図３（ｄ）には表れないが、パワーＭＯＳＦＥＴのセルの外部においては、ゲート電極形成用のＰｏｌｙＳｉ層をエッチングにより除去する。
【００３９】
〔図４（ａ）に示す工程〕
熱酸化によってゲート電極形成用のＰｏｌｙＳｉ層端部のゲート絶縁膜６を厚膜化したのち、ゲート電極７の上に層間絶縁膜２６を配置すると共に、層間絶縁膜２６の上にレジスト２７を堆積する。そして、フォトリソグラフィによってレジスト２７をパターニングしたのち、レジスト２７をマスクとしたエッチングを施す。これにより、層間絶縁膜２６、ゲート電極７、ゲート酸化膜６および表面チャネル層５をパターニングし、ｎ⁺型ソース領域４とｐ型ベース領域３との導通を図るためのコンタクトホールを形成する。
【００４０】
このようにすれば、ゲート電極７をパターニングするマスクとコンタクトホール形成用のマスクとを共有したことになり、ゲート電極７の端部とコンタクトホールとが自己整合的に形成される。なお、この工程では、レジスト２７をマスクとして層間絶縁膜２６、ゲート電極７、ゲート酸化膜６および表面チャネル層５のパターニングを行っているが、レジスト２７をマスクとして層間絶縁膜２６、ゲート電極７、ゲート酸化膜６のパターニングを行ったのち、レジスト２７を除去し、層間絶縁膜２６をマスクとして表面チャネル層５をパターニングするようにしても良い。
【００４１】
〔図４（ｂ）に示す工程〕
熱酸化により、ゲート電極７の端部においてゲート酸化膜６を厚膜化することで、ゲートの信頼性を向上させると共に、ゲート電極７の側面にも酸化膜２８を形成する。ただし、この時の熱酸化温度を９５０℃以下、具体的には７５０〜９５０℃とすることで、ＳｉＣ表面（ｎ⁺型ソース領域４やｐ型ベース領域３の表面）の酸化を防ぎつつ、ゲート電極７の端部に酸化膜２８を形成することができる。
【００４２】
〔図４（ｃ）、（ｄ）に示す工程〕
基板表面全面にシリコン酸化膜２９を成膜する。この後、シリコン酸化膜２９をエッチバックすることで、コンタクトホールの側面にシリコン酸化膜２９を残す。これにより、シリコン酸化膜２９、酸化膜２８およびシリコン酸化膜２６による絶縁膜８が構成される。
【００４３】
その後、製造工程は図示しないが、ソース電極９を形成したのち、ｎ⁺型基板１の裏面を研磨後、ドレイン電極を形成すると共に、絶縁膜８にゲート電極７用のコンタクトホール形成と配線形成を行うことで、図１に示すパワーＭＯＳＦＥＴが完成する。
【００４４】
以上説明した本実施形態におけるパワーＭＯＳＦＥＴの製造方法によると、図１中矢印で示したように、ｐ型ベース領域３の端部とｎ⁺型ソース領域４の端部との位置関係や、ゲート電極７の端部と層間絶縁膜８の端部（コンタクトホールの端部）との位置関係が自己整合的に決定される。さらに、ｐ型ベース領域３とアライメントマークとの位置関係も自己整合的に決定される。このため、パワーＭＯＳＦＥＴの小型化と構造寸法の高精度化を図れるようにすることが可能となる。
【００４５】
なお、図２（ｃ）のアライメントマーク形成を、図２（ｄ）のｐ型ベース領域３のイオン注入後や、図３（ａ）、（ｂ）のエッチバック後、ｎ⁺型ソース領域４のイオン注入後に行なっても良い。
【００４６】
また、ここではゲート電極７とコンタクトホールの絶縁性を得るために、酸化膜２８を形成するための熱酸化とシリコン酸化膜２９の成膜の２つの手段を用いたが、ゲート電圧に対して高い耐圧と信頼性を要求しない場合においては、どちらか一方の手段だけを用いた製造工程とすることで工程の簡略化が図れる。この場合、シリコン酸化膜２９の成膜のような手段を用いた方が容易に、ゲート電極７とソース電極９との間隔を大きくすることが可能である。
【００４７】
また、ここでは、ｐ型ベース領域３とアライメントマーク、ｐ型ベース領域３とｎ⁺型ソース領域４、ゲート電極７とコンタクトホールの３つの自己整合箇所をもつ製造方法について述べたが、そのうちの１つ、もしくは２つの自己整合箇所をもつ製造方法を用いてパワーＭＯＳＦＥＴを製作すれば、何も自己整合箇所のないパワーＭＯＳＦＥＴに対してセルの小型化、寸法精度の向上を図ることが可能である。
【００４８】
（第２実施形態）
第１実施形態においては、図１に示すように、エピ成長による表面チャネル層５を持つ蓄積型のパワーＭＯＳＦＥＴについて説明したが、エピ成長による表面チャネル層５を持たない反転型のパワーＭＯＳＦＥＴについても、同様に適応することが可能である。このようなパワーＭＯＳＦＥＴは、第１実施形態における図３（ｃ）の工程をなくすことによって形成される。
【００４９】
この構造で、ｐ型ベース領域３の濃度と独立してしきい値電圧を設定する場合は、しきい値電圧調整用のイオン注入を活性化熱処理前、例えばｐ型ベース領域３のイオン注入と同時に行えばよい。
【００５０】
この構造においては、第１実施形態の図４（ａ）と対応する図６に示されるように、コンタクトホール形成のドライエッチにおいて、ＳｉＣ（表面チャネル層）をエッチングする必要をなくすことができるというメリットがある。
【００５１】
（第３実施形態）
第１、第２実施形態においては、ｐ型ベース領域３の形成用マスクとしてシリコン酸化膜２１を用いているが、ＰｏｌｙＳｉを用いることもできる。このようなＰｏｌｙＳｉとすることで、特殊な製造装置を必要とせず、後工程での除去も容易に行うことができる。
【００５２】
この場合、図３（ａ）の工程において、ＰｏｌｙＳｉの上にシリコン酸化膜２４を成膜し、エッチバックすることでｎ⁺型ソース領域４の形成用マスクを構成することになるが、ＰｏｌｙＳｉとシリコン酸化膜２４とのエッチング選択比により、ＰｏｌｙＳｉがエッチングストッパとして働き、オーバエッチによってｐ型ベース領域３の形成用マスクがエッチングされすぎないようにできる。
【００５３】
また、ＰｏｌｙＳｉを用いる場合、ＰｏｌｙＳｉを熱酸化することでｎ⁺型ソース領域４の形成用マスクとすることも可能である。図７中の点線で示した部分が図２（ｄ）のシリコン酸化膜２１に相当するＰｏｌｙＳｉ３０であるとすると、ｐ型ベース領域３を形成した後にＰｏｌｙＳｉ３０を熱酸化すれば、ＰｏｌｙＳｉ３０が消費されて熱酸化膜３１となり、ｐ型ベース領域３から所定幅広がったマスクが形成される。これをｎ⁺型ソース領域４の形成用マスクとすれば、ｐ型ベース領域３とｎ⁺型ソース領域４との位置関係が自己整合的に決定されることになる。
【００５４】
このような熱酸化を用いる場合においても、上述したような９５０℃以下、具体的には７５０〜９５０℃で熱酸化を行うことで、ＳｉＣ表面に熱酸化膜が成長することを抑制することができる。ただし、熱酸化による場合と比べると、シリコン酸化膜２４を成膜する場合の方がマスク材の拡大量を容易に大きくすることができる。
【００５５】
（第４実施形態）
第１実施形態では、ｎ⁺型ソース領域４の形成用マスクの一部としてレジスト２５を用いたが、以下のように行っても良い。図８に、第１実施形態の図３（ａ）、（ｂ）に代わる製造工程を示す。
【００５６】
まず、図８（ａ）に示すように、シリコン酸化膜２４の上にレジスト（エッチング保護材）３２を配置したのち、レジスト３２をパターニングしシリコン酸化膜２４の表面の一部にレジスト３２を配置した状態とする。そして、レジスト３２をマスクとした状態でシリコン酸化膜２４をエッチバックする。その後、図８（ｂ）に示すように、レジストを除去する。これにより、シリコン酸化膜２１、２４によってｎ⁺型ソース領域４の形成用マスクが構成される。従って、シリコン酸化膜２１、２４をマスクとしたイオン注入を施せば、ｎ⁺型ソース領域４が形成される。
【００５７】
このように、シリコン酸化膜２１、２４のみによってｎ⁺型ソース領域４の形成用マスクを構成してもよい。このようにすることで高温でのイオン注入工程が可能となる。また、この場合、シリコン酸化膜２１をＰｏｌｙＳｉで代用することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるパワーＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すパワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くパワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くパワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】アライメントマーク近傍の断面構成を示す図である。
【図６】本発明の第２実施形態におけるパワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】本発明の第３実施形態におけるパワーＭＯＳＦＥＴの製造工程を示す図である。
【図８】本発明の第４実施形態におけるパワーＭＯＳＦＥＴの製造工程を示す図である。
【図９】Ｓｉ半導体装置の製造工程を示す図である。
【符号の説明】
１…ｎ⁺型基板、２…ｎ^-型エピ層、３…ｐ型ベース領域、
４…ｎ⁺型ソース領域、５…表面チャネル層、６…ゲート酸化膜、
７…ゲート電極、８…層間絶縁膜、９…ソース電極。

Claims

主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる半導体基板（１）と、
前記半導体基板の主表面上に形成された炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記ベース領域の表面部及び前記半導体層の表面部において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる第１導電型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜の上に形成されたゲート電極（７）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（９）と、
前記半導体基板の裏面に形成されたドレイン電極とを備える炭化珪素半導体装置の製造方法において、
前記半導体層の表面に前記ベース領域形成用のイオン注入マスクを形成する工程を有し、該工程には、前記ベース領域形成用のイオン注入マスク材をパターニングする際に、該イオン注入マスク材の一部にアライメントマークを形成する工程が含まれており、
前記アライメントマークを形成する工程では、前記ベース領域形成用のイオン注入マスク材の一部をカバーして、前記半導体層の表面をエッチングすることで、前記半導体層に凹部（２１ａ）によるアライメントマークを形成することを特徴とする炭化珪素半導体装置の製造方法。
主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる半導体基板（１）と、
前記半導体基板の主表面上に形成された炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記半導体層と前記ソース領域との間に位置する前記ベース領域の表面に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜の上に形成されたゲート電極（７）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（９）と、
前記半導体基板の裏面に形成されたドレイン電極とを備える炭化珪素半導体装置の製造方法において、
前記半導体層の表面に前記ベース領域形成用のイオン注入マスクを形成する工程を有し、該工程には、前記ベース領域形成用のイオン注入マスク材をパターニングする際に、該イオン注入マスク材の一部にアライメントマークを形成する工程が含まれおり、
前記アライメントマークを形成する工程では、前記ベース領域形成用のイオン注入マスク材の一部をカバーして、前記半導体層の表面をエッチングすることで、前記半導体層に凹部（２１ａ）によるアライメントマークを形成することを特徴とする炭化珪素半導体装置の製造方法。
前記ベース領域形成のイオン注入マスク材の一部をカバーする材料として、レジスト（２２）もしくはシリコン酸化膜もしくはＰｏｌｙＳｉを用いることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。