JP4857815B2

JP4857815B2 - Memory system

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Publication number: JP4857815B2
Application number: JP2006053118A
Authority: JP
Inventors: 星児鈴木; 健上村; 純二岡田; 一宏逆井; 範彦黒石; 淳北村; 嘉秀佐藤; 勝木島; 忍小関; 勉浜田; 岳洋新津; 信也経塚; 雅夫舟田
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2006-02-28
Filing date: 2006-02-28
Publication date: 2012-01-18
Anticipated expiration: 2026-02-28
Also published as: JP2007233589A

Description

本発明は、メモリコントローラによってメモリ（メモリモジュールを含む。）の書き込み／読み出しを行うメモリシステムに関する。 The present invention relates to a memory system in which a memory (including a memory module) is written / read by a memory controller.

近年、パーソナルコンピュータ（ＰＣ）の半導体メモリは、ＤＲＡＭ（Dynamic Random Access Memory）からなるＤＤＲ（Double Data Rate）１メモリから、更に高速なＤＤＲ２ＳＤＲＡＭ（Synchronous DRAM）へ移行しつつある。このＤＤＲ２ＳＤＲＡＭには、ＯＤＴ（On Die Termination）と呼ばれる機能が設けられている。このＯＤＴは、ＤＲＡＭ内に終端抵抗を設け、１つのＤＲＡＭがアクティブにあるとき、同一バス上にあるアクセスされていないＤＲＡＭのＯＤＴをアクティブにして反射信号を吸収し、アクティブ中のメモリの信号波形の劣化防止を図り、これによりＤＲＡＭの誤動作の低減及び高速化を可能にしている。 In recent years, the semiconductor memory of a personal computer (PC) is shifting from a DDR (Double Data Rate) 1 memory consisting of a DRAM (Dynamic Random Access Memory) to a higher speed DDR2 SDRAM (Synchronous DRAM). This DDR2 SDRAM is provided with a function called ODT (On Die Termination). This ODT provides a terminating resistor in the DRAM, and when one DRAM is active, activates the ODT of an unaccessed DRAM on the same bus to absorb the reflected signal, and the signal waveform of the active memory As a result, the malfunction of the DRAM can be reduced and the operation speed can be increased.

ＤＲＡＭ内に終端抵抗を有するメモリモジュールとして、例えば、複数のＤＲＡＭをランク１とランク２の２つのメモリ群に分け、このメモリ群との接続が最短になるようにしてＴ型分岐のバスを配線し、このＴ型分岐点にコマンドアドレスレジスタ（ＣＡＲ）のバスを接続した構成とし、Ｔ型分岐の一方のＤＲＡＭがアクセスされているときには、他方のＤＲＡＭの終端抵抗をオンにして波形の乱れを抑制できるようにした構成が知られている（例えば、特許文献１参照。）。 As a memory module having a terminating resistor in the DRAM, for example, a plurality of DRAMs are divided into two memory groups of rank 1 and rank 2, and a T-type branch bus is wired so that the connection with the memory group is minimized. Then, a command address register (CAR) bus is connected to the T-type branch point, and when one DRAM of the T-type branch is accessed, the termination resistance of the other DRAM is turned on to disturb the waveform. The structure which enabled it to suppress is known (for example, refer patent document 1).

なお、メモリモジュールからメモリコントローラ（ＭＣ）に送信された信号のＭＣの信号入出力部における反射信号に対しては、ＭＣ内またはＭＣの近傍に外付けした終端抵抗により上記信号入出力部からの反射信号を吸収している。
特開２００４−１５２１３１号公報 Note that the signal transmitted from the memory module to the memory controller (MC) is reflected from the signal input / output unit of the MC by a terminating resistor externally attached in or near the MC. Absorbs reflected signal.
JP 2004-152131 A

しかし、従来のメモリモジュールによると、メモリコントローラ内またはその近傍に終端抵抗を設けた構成では、一般にメモリバスが数十〜数百本になるため、バスのそれぞれに終端抵抗を設けることは困難であり、更に、それらのＯＮ／ＯＦＦを電気的にコントロールすることも現実的ではなく、可能であっても消費電力が増大するため、ノート型ＰＣ等には使用できない。 However, according to the conventional memory module, in the configuration in which the termination resistor is provided in the memory controller or in the vicinity thereof, there are generally several tens to several hundreds of memory buses. Therefore, it is difficult to provide a termination resistor for each bus. Furthermore, it is not realistic to electrically control the ON / OFF of these, and even if possible, the power consumption increases, so it cannot be used for a notebook PC or the like.

更に、特許文献１によると、メモリモジュールをランク１とランク２に分け、一対のメモリモジュールの相互間のバスをＴ型分岐にする必要があり、Ｔ型分岐が多数になるために配線パターンに制約が生じ、配線等の構成が複雑になる。また、コマンドレジスタへ漏れ出た反射信号は、抑制することができない。 Furthermore, according to Patent Document 1, it is necessary to divide the memory modules into rank 1 and rank 2, and to make the bus between the pair of memory modules into T-type branches. Restrictions arise and the configuration of wiring and the like becomes complicated. Also, the reflected signal leaking to the command register cannot be suppressed.

従って、本発明の目的は、反射信号吸収素子をメモリコントローラの内部や外部に設けることなく、低消費電力化を図り、かつ構成の簡略化を可能にしたメモリシステムを提供することにある。 Therefore, an object of the present invention is to provide a memory system that can reduce power consumption and simplify the configuration without providing a reflection signal absorbing element inside or outside the memory controller.

本発明の一態様は、上記目的を達成するため、以下のメモリシステムを提供する。 In order to achieve the above object, one aspect of the present invention provides the following memory system.

［１］メモリコントローラと、前記メモリコントローラから導出されて複数に分岐された複数のバス配線を有するバスと、前記複数のバス配線にそれぞれ１つ以上のメモリを接続してなるメモリ群とを備え、前記メモリ群は、前記複数のバス配線の、少なくとも前記メモリコントローラから最も離れた位置にそれぞれ接続されたメモリが反射信号吸収素子を有し、前記メモリコントローラは、前記メモリ群のうちいずれかのメモリがアクティブになったとき、そのアクティブになったメモリのバス配線以外の他のバス配線の前記メモリが有する前記反射信号吸収素子をオンにすることを特徴とするメモリシステム。 [1] A memory controller, a bus having a plurality of bus lines derived from the memory controller and branched into a plurality of branches, and a memory group each including one or more memories connected to the plurality of bus lines. In the memory group, the memories connected to at least the positions of the plurality of bus wirings at least far from the memory controller each include a reflected signal absorbing element, and the memory controller is one of the memory groups. When the memory is activated, the reflected signal absorbing element included in the memory of another bus wiring other than the bus wiring of the activated memory is turned on.

上記メモリシステムによれば、アクティブとなったメモリのバス配線以外の他のバス配線のメモリの反射吸収素子をオンにすることにより、アクティブとなったメモリへの書き込み信号、またはアクティブとなったメモリから読み出した読み出し信号を反射信号吸収素子で吸収するので、書き込み信号または読み出し信号が反射してアクティブとなったメモリに戻ってデータ信号に影響を与えるのを防ぐことができる。 According to the memory system described above, by turning on the reflection / absorption element of the memory of the bus wiring other than the bus wiring of the activated memory, the write signal to the activated memory or the activated memory Since the read signal read from is absorbed by the reflection signal absorbing element, it is possible to prevent the write signal or the read signal from being reflected and returned to the active memory to affect the data signal.

上記メモリには、ＤＲＡＭ、ＤＤＲ２ＳＤＲＡＭ等の高速メモリや、複数の半導体メモリチップからなるメモリモジュールが含まれる。上記バスには、データバスが含まれる。 The memory includes a high-speed memory such as DRAM and DDR2 SDRAM and a memory module including a plurality of semiconductor memory chips. The bus includes a data bus.

[２]前記バスは、２つに分岐された２つのバス配線から構成された前記[１]に記載のメモリシステム。インピーダンスコントロールのなされた２分岐の構成についてもアクティブとなったメモリを含むバス配線と反対側のバス配線に属するメモリの反射信号吸収素子をオンにすることにより、反射信号がデータ信号に影響を与えるのを防ぐことができる。 [2] The memory system according to [1], wherein the bus is configured by two bus wires branched into two. The reflected signal affects the data signal by turning on the reflected signal absorbing element of the memory belonging to the bus wiring on the opposite side to the bus wiring including the active memory in the two-branch configuration in which impedance control is performed. Can be prevented.

[３]前記バスは、３つ以上に分岐された３つ以上のバス配線から構成された前記[１]に記載のメモリシステム。インピーダンスコントロールのなされた３分岐以上の構成についてもアクティブとなったメモリを含むバス配線以外のバス配線に属するメモリの反射信号吸収素子をオンにすることにより同様の機能を実現することができる。 [3] The memory system according to [1], wherein the bus includes three or more bus lines branched into three or more. The same function can be realized by turning on the reflected signal absorbing element of the memory belonging to the bus wiring other than the bus wiring including the active memory even in the configuration of three or more branches subjected to impedance control.

[４]前記メモリ群を構成する全てのメモリは、前記反射信号吸収素子を備えたことを特徴とする前記[１]に記載のメモリシステム。 [4] The memory system according to [1], wherein all memories constituting the memory group include the reflected signal absorbing element.

[５］前記反射信号吸収素子は、終端抵抗であることを特徴とする前記[１]に記載のメモリシステム。 [5] The memory system according to [1], wherein the reflected signal absorbing element is a termination resistor.

本発明によれば、反射信号吸収素子をメモリコントローラの内部や外部に設けることなく、低消費電力化を図り、かつ構成を簡略化することができる。 According to the present invention, the power consumption can be reduced and the configuration can be simplified without providing the reflection signal absorbing element inside or outside the memory controller.

［第１の実施の形態］
（メモリシステムの構成）
図１は、本発明の第１の実施の形態に係るメモリシステムを示す。このメモリシステム１は、メモリコントローラ２と、メモリコントローラ２から導出されて複数に分岐されたバス３とを有する。 [First Embodiment]
(Memory system configuration)
FIG. 1 shows a memory system according to a first embodiment of the present invention. The memory system 1 includes a memory controller 2 and a bus 3 that is derived from the memory controller 2 and is branched into a plurality of branches.

バス３は、メモリコントローラ２に接続されたバス配線３Ａと、バス配線３Ａの端部の両側にＴ字型を成すように一直線上に延伸されたバス配線３Ｂ，３Ｃとから構成されている。 The bus 3 includes a bus wiring 3A connected to the memory controller 2, and bus wirings 3B and 3C extending in a straight line so as to form a T shape on both sides of the end of the bus wiring 3A.

バス配線３Ｂには、第１のメモリ群４０を構成する複数のメモリモジュール４Ａ，４Ｂ，４Ｃ，４Ｄが接続され、バス配線３Ｃには、第２のメモリ群５０を構成する複数のメモリモジュール５Ａ，５Ｂ，５Ｃ，５Ｄが接続されている。 A plurality of memory modules 4A, 4B, 4C, 4D constituting the first memory group 40 are connected to the bus wiring 3B, and a plurality of memory modules 5A constituting the second memory group 50 are connected to the bus wiring 3C. , 5B, 5C, 5D are connected.

なお、メモリモジュールの数は、全体で８個としたが、任意の数にすることができる。また、メモリモジュール４Ａ〜４Ｄ，５Ａ〜５Ｄは、図示を省略しているが、電源回路等から電源供給が行われている。 Although the total number of memory modules is eight, the number can be any number. The memory modules 4A to 4D and 5A to 5D are not shown, but are supplied with power from a power supply circuit or the like.

バス配線３Ａ，３Ｂ，３Ｃは、図では１本で表しているが、実際には、それぞれが複数本からなるデータバス、アドレスバス及びコントロールバスを含んでいる。また、バス配線３Ａ〜３ＣのＴ字型部分は、バス配線３Ａが最短になるようにメモリコントローラ２の近傍に形成される。すなわち、バス配線３Ａは、アクティブにあるメモリモジュールからの読み出し信号が、メモリコントローラ２の信号入出力端で反射するのを最小限にとどめるために、可能な限り短く配線されていることが望ましい。 Although the bus wirings 3A, 3B, and 3C are represented by one in the drawing, they actually include a plurality of data buses, address buses, and control buses. The T-shaped portions of the bus wirings 3A to 3C are formed in the vicinity of the memory controller 2 so that the bus wiring 3A is the shortest. That is, it is desirable that the bus wiring 3 </ b> A is wired as short as possible in order to minimize the read signal from the active memory module from being reflected at the signal input / output terminal of the memory controller 2.

メモリコントローラ２は、例えば、ＸＩＬＩＮＸ社のＦＰＧＡ（Field Programmable Gate Array）による「Ｓｐａｒｔａｎ−３」（登録商標）を用いることができる。「Ｓｐａｒｔａｎ−３」の場合、プログラムの書き込まれた図示せぬＲＯＭが接続され、そのプログラムに従ってメモリモジュール４Ａ〜５Ｄを動作させる構成になっている。また、メモリコントローラ２は、メモリモジュールの反射信号吸収素子をオン／オフ制御するＯＤＴ信号（ＯＤＴ、ＯＤＴ１）２３を出力するＯＤＴ制御端子２０を備えている。ＯＤＴ制御端子２０には、ＯＤＴ信号線２１が接続されている。そして、ＯＤＴ信号線２１は、メモリモジュール４Ａ〜４Ｄ，５Ａ〜５ＤのそれぞれのＯＤＴ制御端子に接続されている。 As the memory controller 2, for example, “Spartan-3” (registered trademark) by FPGA (Field Programmable Gate Array) of XILINX can be used. In the case of “Spartan-3”, a ROM (not shown) in which a program is written is connected, and the memory modules 4A to 5D are operated according to the program. In addition, the memory controller 2 includes an ODT control terminal 20 that outputs an ODT signal (ODT, ODT1) 23 for ON / OFF control of the reflected signal absorbing element of the memory module. An ODT signal line 21 is connected to the ODT control terminal 20. The ODT signal line 21 is connected to each ODT control terminal of the memory modules 4A to 4D and 5A to 5D.

メモリモジュール４Ａ〜４Ｄ，５Ａ〜５Ｄは、例えば、ＤＤＲ２ＳＤＲＡＭからなる半導体メモリを用いて構成されている。メモリモジュール４Ａ〜４Ｄ，５Ａ〜５Ｄは、反射信号吸収素子である終端抵抗（例えば、５０〜１５０Ω）及びその終端抵抗をオン／オフするための駆動手段を内蔵している。なお、第１，第２のメモリ群４０，５０の最も外側に位置するメモリモジュール４Ａ，５Ａのみが、終端抵抗及びその終端抵抗をオン／オフするための駆動手段を内蔵していてもよい。 The memory modules 4A to 4D and 5A to 5D are configured using a semiconductor memory made of, for example, DDR2 SDRAM. Each of the memory modules 4A to 4D and 5A to 5D incorporates a termination resistor (for example, 50 to 150Ω) that is a reflected signal absorbing element and a driving unit for turning on / off the termination resistor. Note that only the memory modules 4A and 5A located on the outermost sides of the first and second memory groups 40 and 50 may incorporate a termination resistor and a driving unit for turning on / off the termination resistor.

（メモリモジュールの内部構成）
図２は、メモリモジュール４Ａの内部構成を示す。なお、メモリモジュール４Ｂ〜４Ｄ、５Ａ〜５Ｄは、メモリモジュール４Ａと同一構成であるので、以下においては説明を省略する。 (Internal configuration of memory module)
FIG. 2 shows an internal configuration of the memory module 4A. Note that the memory modules 4B to 4D and 5A to 5D have the same configuration as the memory module 4A, and thus the description thereof will be omitted below.

メモリモジュール４Ａは、メモリ回路１１と、メモリ回路１１の信号入出力部１８のライン１７に接続されたバス接続部１２と、メモリ回路１１の信号入出力部１８のライン１７に一端が接続された純抵抗からなる複数の終端抵抗１３と、各終端抵抗１３をオンにするときにスイッチングされる複数のスイッチ１４と、終端抵抗１３に電源供給を行うＩ／Ｏ（入出力）電源端子１５と、スイッチ１４をオン／オフ制御するＯＤＴ信号２３がＯＤＴ信号線２１を介してメモリコントローラ２から付与されるＯＤＴ制御端子１６とを備えている。 Memory module 4A includes a memory circuit 11, a bus connection unit 12 connected to line 17 of the signal input and output unit 18 of the memory circuit 11, one end of the line 17 of the signal input and output unit 18 of the memory circuit 11 is connected A plurality of termination resistors 13 made of pure resistors, a plurality of switches 14 that are switched when each termination resistor 13 is turned on, an I / O (input / output) power supply terminal 15 that supplies power to the termination resistors 13, An ODT signal 23 for ON / OFF control of the switch 14 is provided with an ODT control terminal 16 provided from the memory controller 2 via the ODT signal line 21.

図２において、メモリ回路１１の信号入出力部１８のライン１７は、バス配線３Ｂに対応して、それぞれが複数本からなるデータ線、アドレス線、及びコントロール線を有している。なお、各終端抵抗１３は、ライン１７の各データ線に一端が接続されている。 In FIG. 2, the line 17 of the signal input / output unit 18 of the memory circuit 11 has a plurality of data lines, address lines, and control lines each corresponding to the bus wiring 3B. Each termination resistor 13 has one end connected to each data line of the line 17.

（メモリシステムの動作）
次に、メモリシステム１の動作を図３および図４を参照して説明する。図３（ａ）は、メモリモジュール４Ｂへの書み込み動作を示し、図３（ｂ）はメモリモジュール４Ａへの書き込み動作を示し、図４（ａ）は、メモリモジュール４Ｂからの読み出し動作を示し、図４（ｂ）はメモリモジュール４Ａからの読み出し動作を示す。 (Memory system operation)
Next, the operation of the memory system 1 will be described with reference to FIGS. 3A shows a write operation to the memory module 4B, FIG. 3B shows a write operation to the memory module 4A, and FIG. 4A shows a read operation from the memory module 4B. FIG. 4B shows a read operation from the memory module 4A.

（１）メモリモジュール４Ｂへの書き込み
図３（ａ）において、書き込み前は、メモリモジュール４Ａ〜５Ｄがスタンバイ（待機状態）にあり、それぞれの信号入出力部１８は、ハイインピーダンスになっている。ここで、例えば、メモリコントローラ２からメモリモジュール４Ｂにデータを書き込むとすると、メモリコントローラ２は、バス配線３Ａ，３Ｂを介してメモリモジュール４Ｂにチップセレクト信号を出力するとともに、メモリモジュール４Ａ，５ＡにＯＤＴ信号線２１を介してＯＤＴ信号２３を出力する。ＯＤＴ信号２３は、例えば、データ入出力、データストローブ、ライトデータマスク等の信号に同期して出力される。更に、メモリコントローラ２は、メモリモジュール４Ａ〜５Ｄに向けて、書き込み信号３０をバス配線３Ａへ出力する。 (1) Writing to Memory Module 4B In FIG. 3A, before writing, the memory modules 4A to 5D are in standby (standby state), and each signal input / output unit 18 is in a high impedance state. Here, for example, when data is written from the memory controller 2 to the memory module 4B, the memory controller 2 outputs a chip select signal to the memory module 4B via the bus wirings 3A and 3B, and also outputs to the memory modules 4A and 5A. An ODT signal 23 is output via the ODT signal line 21. The ODT signal 23 is output in synchronization with signals such as data input / output, data strobe, and write data mask, for example. Further, the memory controller 2 outputs a write signal 30 to the bus wiring 3A toward the memory modules 4A to 5D.

メモリコントローラ２からのチップセレクト信号を受信したメモリモジュール４Ｂのみがアクティブ（動作状態）になり、他のメモリモジュール４Ａ，４Ｃ，４Ｄ，５Ａ〜５Ｄは、スタンバイ状態を維持する。アクティブになったメモリモジュール４Ｂは、メモリコントローラ２からの書き込み信号３０をメモリ回路１１に書き込む動作を開始する。 Only the memory module 4B that has received the chip select signal from the memory controller 2 becomes active (operating state), and the other memory modules 4A, 4C, 4D, and 5A to 5D maintain the standby state. The activated memory module 4B starts an operation of writing the write signal 30 from the memory controller 2 into the memory circuit 11.

一方、メモリモジュール４Ａ，５Ａでは、スタンバイ状態を維持しながら、メモリコントローラ２からのＯＤＴ信号２３によってスイッチ１４がオンになり、これにより終端抵抗１３がオン、すなわち終端抵抗１３がアクティブになり、メモリモジュール４Ａ，５Ａの信号入出力部１８はローインピーダンスになる。 On the other hand, in the memory modules 4A and 5A, the switch 14 is turned on by the ODT signal 23 from the memory controller 2 while maintaining the standby state, whereby the termination resistor 13 is turned on, that is, the termination resistor 13 is activated. The signal input / output unit 18 of the modules 4A and 5A has a low impedance.

この結果、バス配線３Ｂ，３Ｃを介してメモリモジュール４Ａ，５Ａに到達した書き込み信号３０は、終端抵抗１３に吸収され、反射信号は信号入出力部１８から発生せず、或いは抑制される。なお、終端抵抗１３で吸収しきれずに信号入出力部１８で反射して、メモリモジュール４Ａ，５Ａからバス配線３Ｂ，３Ｃへ進行した反射信号は、バス配線３Ｂ，３Ｃを往復する過程でメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収されるので、メモリモジュール４Ｂの書き込み信号３０に影響を及ぼすことはない。 As a result, the write signal 30 that has reached the memory modules 4A and 5A via the bus wirings 3B and 3C is absorbed by the termination resistor 13, and the reflected signal is not generated or suppressed from the signal input / output unit 18. The reflected signal that is reflected by the signal input / output unit 18 without being absorbed by the termination resistor 13 and travels from the memory modules 4A and 5A to the bus wirings 3B and 3C is reciprocated through the bus wirings 3B and 3C. Since it is absorbed by the termination resistors 13 of 4A and 5A, the write signal 30 of the memory module 4B is not affected.

なお、終端抵抗１３がオフのメモリモジュール４Ｃ，４Ｄ，５Ａ〜５Ｃは、ハイインピーダンスにあるため、それぞれの信号入出力部１８で書き込み信号３０を反射する可能性があるが、反射信号が発生したとしても、その反射信号はメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収されるので問題は生じない。 Note that the memory modules 4C, 4D, 5A to 5C in which the termination resistor 13 is off are in a high impedance state, and thus the write signal 30 may be reflected by each signal input / output unit 18, but a reflected signal is generated. However, since the reflected signal is absorbed by the termination resistor 13 of the memory modules 4A and 5A, no problem occurs.

また、電力消費の増大は避けられないが、メモリモジュール４Ａ，５Ａと同時に、メモリモジュール４Ｃ，４Ｄ，５Ｂ〜５Ｄの全ての終端抵抗をオンにすることも可能であり、これによって反射信号を完全に抑制することができる。 Although increase in power consumption is inevitable, it is also possible to turn on all termination resistors of the memory modules 4C, 4D, 5B to 5D at the same time as the memory modules 4A and 5A. Can be suppressed.

（２）外側のメモリモジュール４Ａへの書き込み
図３（ｂ）は、第１のメモリ群４０の最も外側のメモリモジュール４Ａにデータ書き込みを行うときの信号の経路を示す。この場合、メモリコントローラ２は、バス配線３Ａ，３Ｂを介してメモリモジュール４Ａにチップセレクト信号を出力するとともに、メモリモジュール５ＡにＯＤＴ信号線２１を介してＯＤＴ信号２３を出力する。更に、メモリコントローラ２は、メモリモジュール４Ａ〜５Ｄに向けて、書き込み信号３０をバス配線３Ａへ出力する。このとき、メモリモジュール４ＡのＯＤＴ制御端子１６にはＯＤＴ信号２３を印加しない。これにより、メモリモジュール５Ａの終端抵抗１３がオンになり、メモリモジュール４Ａはスイッチ１４がオフになるので終端抵抗１３はオープンになる。 (2) Writing to Outer Memory Module 4A FIG. 3B shows signal paths when data is written to the outermost memory module 4A of the first memory group 40. In this case, the memory controller 2 outputs a chip select signal to the memory module 4A via the bus lines 3A and 3B, and outputs an ODT signal 23 to the memory module 5A via the ODT signal line 21. Further, the memory controller 2 outputs a write signal 30 to the bus wiring 3A toward the memory modules 4A to 5D. At this time, the ODT signal 23 is not applied to the ODT control terminal 16 of the memory module 4A. As a result, the termination resistor 13 of the memory module 5A is turned on, and the switch 14 of the memory module 4A is turned off, so that the termination resistor 13 is opened.

メモリコントローラ２からのチップセレクト信号を受信したメモリモジュール４Ａのみがアクティブ（動作状態）になり、他のメモリモジュール４Ｂ，４Ｃ，４Ｄ，５Ａ〜５Ｄは、スタンバイ状態を維持する。アクティブになったメモリモジュール４Ａは、メモリコントローラ２からの書き込み信号３０をメモリ回路１１に書き込む動作を開始する。 Only the memory module 4A that has received the chip select signal from the memory controller 2 becomes active (operating state), and the other memory modules 4B, 4C, 4D, and 5A to 5D maintain the standby state. The activated memory module 4A starts an operation of writing the write signal 30 from the memory controller 2 into the memory circuit 11.

メモリコントローラ２からバス配線３Ｃを経てメモリモジュール５Ａに向かった書き込み信号３０は、メモリモジュール５Ａの終端抵抗１３に到達して吸収される。これにより、メモリモジュール５Ａからメモリモジュール４Ａに向かう反射信号は発生せず、或いは抑制され、メモリモジュール４Ａの信号波形に影響を及ぼすことが無くなる。 The write signal 30 from the memory controller 2 to the memory module 5A via the bus wiring 3C reaches the termination resistor 13 of the memory module 5A and is absorbed. Thereby, the reflected signal from the memory module 5A toward the memory module 4A is not generated or suppressed, and the signal waveform of the memory module 4A is not affected.

なお、図３（ｂ）において、反対側のメモリモジュール５Ａにデータ書き込みを行う場合は、メモリコントローラ２によってメモリモジュール４Ａの終端抵抗１３をオンにし、メモリモジュール５Ａの終端抵抗１３をオープンにすればよい。 In FIG. 3B, when data is written to the memory module 5A on the opposite side, the termination resistor 13 of the memory module 4A is turned on by the memory controller 2 and the termination resistor 13 of the memory module 5A is opened. Good.

（３）メモリモジュール４Ｂからの読み出し
図４（ａ）は、メモリモジュール４Ｂからのデータ読み出し時の信号の経路を示す。例えば、メモリコントローラ２がメモリモジュール４Ｂからデータ信号（読み出し信号３１）を読み出す場合、メモリコントローラ２は、チップセレクト信号をメモリモジュール４Ｂへ出力するとともに、ＯＤＴ信号線２１を介してメモリモジュール４Ａ，５ＡのＯＤＴ制御端子１６にＯＤＴ信号２３を印加してスイッチ１４をオンにし、メモリモジュール４Ａ，５Ａのそれぞれの終端抵抗１３をアクティブにする。 (3) Reading from Memory Module 4B FIG. 4A shows a signal path when data is read from the memory module 4B. For example, when the memory controller 2 reads a data signal (read signal 31) from the memory module 4B, the memory controller 2 outputs a chip select signal to the memory module 4B and also uses the memory modules 4A and 5A via the ODT signal line 21. The ODT signal 23 is applied to the ODT control terminal 16 to turn on the switch 14 to activate the termination resistors 13 of the memory modules 4A and 5A.

アクティブになったメモリモジュール４Ｂからメモリコントローラ２によって読み出された読み出し信号３１は、バス配線３Ｂ，３Ａを経てメモリコントローラ２に取り込まれる。一方、メモリモジュール４Ｂからメモリモジュール４Ａへ進行した読み出し信号３１は、メモリモジュール４Ａの終端抵抗１３で吸収される。また、メモリモジュール４Ｂからバス配線３Ｂ，３Ｃを経てメモリモジュール５Ａへ進行した読み出し信号３１は、メモリモジュール５Ａの終端抵抗１３で吸収され、反射信号を発生せず、或いは反射信号を抑制する。 A read signal 31 read by the memory controller 2 from the activated memory module 4B is taken into the memory controller 2 via the bus lines 3B and 3A. On the other hand, the read signal 31 that has progressed from the memory module 4B to the memory module 4A is absorbed by the termination resistor 13 of the memory module 4A. Further, the read signal 31 that has traveled from the memory module 4B to the memory module 5A via the bus wirings 3B and 3C is absorbed by the termination resistor 13 of the memory module 5A, and does not generate a reflected signal or suppresses the reflected signal.

なお、終端抵抗１３がオフのメモリモジュール４Ｃ，４Ｄ，５Ｂ〜５Ｄは、ハイインピーダンスにあるため、それぞれの信号入出力部１８で読み出し信号３１を反射する可能性があるが、反射信号が発生したとしても、その反射信号はメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収されるので問題は生じない。 Note that the memory modules 4C, 4D, and 5B to 5D in which the termination resistor 13 is off are in a high impedance state, so that the read signal 31 may be reflected by each signal input / output unit 18, but a reflected signal is generated. However, since the reflected signal is absorbed by the termination resistor 13 of the memory modules 4A and 5A, no problem occurs.

（４）外側のメモリモジュール４Ａからの読み出し
図４（ｂ）は、外側のメモリモジュール４Ａからデータをメモリコントローラ２により読み出したときの信号の経路を示す。この場合、メモリコントローラ２は、バス配線３Ａ，３Ｂを介してメモリモジュール４Ａにチップセレクト信号を出力するとともに、一方の外側のメモリモジュール５ＡにＯＤＴ信号線２１を介してＯＤＴ信号２３を出力する。このとき、メモリモジュール４ＡのＯＤＴ制御端子１６にはＯＤＴ信号２３を印加しない。これにより、メモリモジュール５Ａの終端抵抗１３がオンになり、メモリモジュール４Ａの終端抵抗１３はオープンになる。 (4) Reading from Outer Memory Module 4A FIG. 4B shows a signal path when data is read from the outer memory module 4A by the memory controller 2. In this case, the memory controller 2 outputs a chip select signal to the memory module 4A via the bus wirings 3A and 3B, and outputs an ODT signal 23 via the ODT signal line 21 to one outer memory module 5A. At this time, the ODT signal 23 is not applied to the ODT control terminal 16 of the memory module 4A. As a result, the termination resistor 13 of the memory module 5A is turned on, and the termination resistor 13 of the memory module 4A is opened.

メモリモジュール４Ａからメモリコントローラ２によって読み出された読み出し信号３１は、バス配線３Ｂ，３Ａを経てメモリコントローラ２に取り込まれる。一方、バス配線３Ｂ，３Ｃを経てメモリモジュール５Ａに到達した読み出し信号３１は、メモリモジュール５Ａの終端抵抗１３によって吸収され、反射信号を発生せず、或いは反射信号を抑制する。 A read signal 31 read from the memory module 4A by the memory controller 2 is taken into the memory controller 2 via the bus wirings 3B and 3A. On the other hand, the read signal 31 that has reached the memory module 5A via the bus wirings 3B and 3C is absorbed by the termination resistor 13 of the memory module 5A and does not generate a reflected signal or suppresses the reflected signal.

メモリモジュール４Ａがアクティブにあるとき、メモリモジュール４Ｃ，４Ｄ，５Ｂ〜５Ｄは、ハイインピーダンスにあるため、それぞれの信号入出力部１８で読み出し信号３１を反射する可能性があるが、反射信号が発生したとしても、その反射信号はメモリモジュール５Ａの終端抵抗１３で吸収されるので問題は生じない。 When the memory module 4A is active, the memory modules 4C, 4D, 5B to 5D are in a high impedance state, so that the read signal 31 may be reflected by each signal input / output unit 18, but a reflected signal is generated. Even so, the reflected signal is absorbed by the termination resistor 13 of the memory module 5A, so that no problem occurs.

なお、図４（ｂ）において、反対側のメモリモジュール５Ａからメモリコントローラ２によりデータを読み出す場合は、メモリコントローラ２によってメモリモジュール４Ａの終端抵抗１３をオンにし、メモリモジュール５Ａの終端抵抗１３をオープンにすればよい。 In FIG. 4B, when data is read by the memory controller 2 from the memory module 5A on the opposite side, the termination resistor 13 of the memory module 4A is turned on by the memory controller 2 and the termination resistor 13 of the memory module 5A is opened. You can do it.

以上は、メモリモジュール４Ａ，４Ｂ，５Ａを動作させた場合であったが、その他のメモリモジュール４Ｃ，５Ｂ〜５Ｄのいずれかによる書き込み／読み出し時にも、両側のメモリモジュール４Ａ，５Ａの終端抵抗１３をオンにすることで、メモリモジュール４Ａ，５Ａから反射信号が生じるのを抑制することができる。 The above is the case where the memory modules 4A, 4B, and 5A are operated, but the termination resistors 13 of the memory modules 4A and 5A on both sides are also used in writing / reading by any of the other memory modules 4C, 5B to 5D. By turning on, it is possible to suppress the generation of reflected signals from the memory modules 4A and 5A.

（第１の実施の形態の効果）
本実施の形態によれば、下記の効果を奏する。
（イ）従来必要としたメモリコントローラ２の内部や外部に終端抵抗を設ける必要がないため、コスト低減が図れ、かつ終端抵抗による電力消費を低減することができる。
（ロ）メモリコントローラ２の近傍でバス配線をＴ字型にし、その両側に第１，第２のメモリ群４０，５０を配置し、それぞれの外側に終端抵抗１３を有するメモリモジュール４Ａ，５Ａを配置した構成により、アクティブ状態にあるメモリモジュールの動作に起因する反射信号は、両側のメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収されるので、信号品質の向上及びメモリアクセスの高速化を図ることができる。
（ハ）バス配線３Ａの長さを最短にすることにより、メモリコントローラ２の信号入出力部１８における反射信号の発生を抑制することができる。
（ニ）メモリモジュール４Ａ〜５Ｄからなるメモリ群の中間にメモリコントローラ２を配設したことにより、メモリコントローラ２からバス配線３Ａ，３Ｂの両端のメモリモジュール４Ａ，５Ａの終端処理を自由に制御することができる。
（ホ）メモリモジュール４Ａ，５Ａは、同一バス配線に接続されている他のメモリモジュールと同等の仕様であるため、精度の良い終端処理をすることができ、それによって信号品質が向上し、メモリアクセスを高速化することができる。
（ヘ）メモリモジュール４Ａ，５Ａに接続するＯＤＴ信号２３用の信号線は、１つのメモリモジュールに対して２本程度であるため、配線を簡略化できるとともに配線コストを低減することができる。 (Effects of the first embodiment)
According to the present embodiment, the following effects are obtained.
(A) Since it is not necessary to provide a termination resistor inside or outside the memory controller 2 that is conventionally required, the cost can be reduced and power consumption by the termination resistor can be reduced.
(B) The bus wiring is made T-shaped near the memory controller 2, the first and second memory groups 40, 50 are arranged on both sides thereof, and the memory modules 4A, 5A having the terminating resistors 13 on the outer sides thereof are provided. With the arrangement, the reflected signal resulting from the operation of the memory module in the active state is absorbed by the termination resistors 13 of the memory modules 4A and 5A on both sides, so that the signal quality is improved and the memory access speed is increased. Can do.
(C) By making the length of the bus wiring 3A the shortest, it is possible to suppress the generation of a reflected signal in the signal input / output unit 18 of the memory controller 2.
(D) Since the memory controller 2 is arranged in the middle of the memory group including the memory modules 4A to 5D, the termination processing of the memory modules 4A and 5A at both ends of the bus wirings 3A and 3B can be freely controlled from the memory controller 2. be able to.
(E) Since the memory modules 4A and 5A have the same specifications as other memory modules connected to the same bus wiring, it is possible to perform accurate termination processing, thereby improving the signal quality and the memory Access can be speeded up.
(F) Since there are about two signal lines for the ODT signal 23 connected to the memory modules 4A and 5A for one memory module, the wiring can be simplified and the wiring cost can be reduced.

［第２の実施の形態］
図５は、本発明の第２の実施の形態に係るメモリシステムを示す。このメモリシステム１は、第１の実施の形態において、第１のメモリ群４０を終端抵抗１３を備えた１つのメモリモジュール４Ａで構成したものであり、他は第１の実施の形態と同様に構成されている。この構成によっても、アクティブ状態にあるメモリモジュールの動作に起因する反射信号を両側のメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収するので、信号品質の向上及びメモリアクセスの高速化を図ることができる。 [Second Embodiment]
FIG. 5 shows a memory system according to the second embodiment of the present invention. In the memory system 1, the first memory group 40 is configured by one memory module 4A having a termination resistor 13 in the first embodiment, and the other is the same as in the first embodiment. It is configured. Also with this configuration, since the reflected signal resulting from the operation of the memory module in the active state is absorbed by the termination resistors 13 of the memory modules 4A and 5A on both sides, the signal quality can be improved and the memory access speed can be increased. .

［第３の実施の形態］
図６は、本発明の第３の実施の形態に係るメモリシステムを示す。このメモリシステム１は、第１の実施の形態において、第１のメモリ群４０および第２のメモリ群５０をそれぞれ終端抵抗１３を備えた１つのメモリモジュール４Ａ，５Ａで構成したものであり、他は第１の実施の形態と同様に構成されている。この構成によっても、アクティブ状態にあるメモリモジュールの動作に起因する反射信号をメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収するので、信号品質の向上及びメモリアクセスの高速化を図ることができる。 [Third Embodiment]
FIG. 6 shows a memory system according to the third embodiment of the present invention. This memory system 1 is configured by configuring the first memory group 40 and the second memory group 50 with one memory module 4A and 5A each having a termination resistor 13 in the first embodiment. Is configured in the same manner as in the first embodiment. Also with this configuration, since the reflected signal resulting from the operation of the memory module in the active state is absorbed by the termination resistor 13 of the memory modules 4A and 5A, the signal quality can be improved and the memory access speed can be increased.

［第４の実施の形態］
図７は、本発明の第４の実施の形態に係るメモリシステムを示す。第１の実施の形態では、バス配線を２つに分岐したが、本実施の形態は、３つに分岐したものであり、分岐されたバス配線３Ｂ，３Ｃ，３Ｄにそれぞれ３つのメモリモジュール４Ａ〜４Ｃ、５Ａ〜５Ｃ、６Ａ〜６Ｃからなる第１のメモリ群４０、第２のメモリ群５０、第３のメモリ群６０を接続したものであり、他は第１の実施の形態と同様に構成されている。この構成によっても、アクティブ状態にあるメモリモジュールの動作に起因する反射信号をメモリモジュール４Ａ，５Ａ，６Ａの終端抵抗１３で吸収するので、信号品質の向上及びメモリアクセスの高速化を図ることができる。 [Fourth Embodiment]
FIG. 7 shows a memory system according to the fourth embodiment of the present invention. In the first embodiment, the bus wiring is branched into two. However, in the present embodiment, the bus wiring is branched into three, and each of the branched bus wirings 3B, 3C, and 3D includes three memory modules 4A. The first memory group 40, the second memory group 50, and the third memory group 60 composed of ˜4C, 5A to 5C, and 6A to 6C are connected, and the others are the same as in the first embodiment. It is configured. Also with this configuration, since the reflected signal resulting from the operation of the memory module in the active state is absorbed by the termination resistor 13 of the memory modules 4A, 5A, 6A, the signal quality can be improved and the memory access speed can be increased. .

なお、第４の実施の形態において、各バス配線３Ｂ，３Ｃ，３Ｄのいずれか、あるいは全てのバス配線に接続するメモリモジュールは、１つでもよい。 In the fourth embodiment, one memory module may be connected to any or all of the bus lines 3B, 3C, 3D.

［他の実施の形態］
なお、本発明は、上記実施の形態に限定されず、本発明の要旨を変更しない範囲内で種々な変形が可能である。また、各実施の形態の構成要素を本発明の要旨を変更しない範囲内で任意に組合わせることが可能である。 [Other embodiments]
The present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the present invention. In addition, the constituent elements of the respective embodiments can be arbitrarily combined within a range that does not change the gist of the present invention.

上記実施の形態では、メモリモジュールの代わりに単一の半導体メモリをバス配線に接続してもよい。 In the above embodiment, a single semiconductor memory may be connected to the bus wiring instead of the memory module.

上記実施の形態では、反射信号吸収素子は、純抵抗による終端抵抗を用いたが、誘導性及び容量性を有せず、かつ抵抗成分のみを示す素子であれば、抵抗以外の素子であってもよい。 In the above-described embodiment, the reflection signal absorbing element uses a termination resistor based on a pure resistance. However, any element other than a resistor may be used as long as it is an element that does not have inductivity and capacitance and exhibits only a resistance component. Also good.

本発明の第１の実施の形態に係るメモリシステムを示す接続図である。1 is a connection diagram showing a memory system according to a first embodiment of the present invention. 終端抵抗を有するメモリモジュールの内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the memory module which has termination resistance. （ａ）は、外側から２番目のメモリモジュールに書き込みするときの信号の経路を説明する説明図、（ｂ）は、外側端のメモリモジュールに書き込みするときの信号の経路を説明する説明図である。(A) is explanatory drawing explaining the signal path | route when writing in the 2nd memory module from an outer side, (b) is explanatory drawing explaining the signal path | route when writing in the memory module of an outer end. is there. （ａ）は、外側から２番目のメモリモジュールからデータを読み出すときの信号の経路を説明する説明図、（ｂ）は、外側端のメモリモジュールからデータを読み出すときの信号の経路を説明する説明図である。(A) is explanatory drawing explaining the signal path | route when reading data from the 2nd memory module from the outside, (b) is explanatory drawing explaining the signal path | route when reading data from the memory module of an outer end. FIG. 本発明の第２の実施の形態に係るメモリシステムを示す接続図である。FIG. 5 is a connection diagram illustrating a memory system according to a second embodiment of the present invention. 本発明の第３の実施の形態に係るメモリシステムを示す接続図である。FIG. 6 is a connection diagram illustrating a memory system according to a third embodiment of the present invention. 本発明の第４の実施の形態に係るメモリシステムを示す接続図である。It is a connection diagram which shows the memory system which concerns on the 4th Embodiment of this invention.

Explanation of symbols

１メモリシステム
２メモリコントローラ
３Ａ，３Ｂ，３Ｃバス配線
４Ａ〜４Ｄ，５Ａ〜５Ｄメモリモジュール
１１メモリ回路
１２バス接続部
１３終端抵抗
１４スイッチ
１５Ｉ／Ｏ電源端子
１６，２０ＯＤＴ制御端子
１７ライン
１８信号入出力部
２１ＯＤＴ信号線
２３ＯＤＴ信号
３０書き込み信号
３１読み出し信号
４０第１のメモリ群
５０第２のメモリ群 DESCRIPTION OF SYMBOLS 1 Memory system 2 Memory controller 3A, 3B, 3C Bus wiring 4A-4D, 5A-5D Memory module 11 Memory circuit 12 Bus connection part 13 Terminating resistor 14 Switch 15 I / O power supply terminal 16, 20 ODT control terminal 17 Line 18 Signal Input / output unit 21 ODT signal line 23 ODT signal 30 Write signal 31 Read signal 40 First memory group 50 Second memory group

Claims

A memory controller having no reflected signal absorbing element ;
A bus having a plurality of bus lines derived from the memory controller and branched into a plurality of branches;
A memory group formed by connecting one or more memories to each of the plurality of bus lines,
Among the memory belonging to the memory group, said plurality of bus lines, said memory connected respectively farthest from at least the memory controller has the reflection signal absorbing element,
The memory controller is disposed in the middle of the memory group, when one of said memory of said memory group is activated, connected to the other bus lines other than the bus lines of the memory became the active A memory system comprising: turning on the reflection signal absorbing element of the memory connected to a position farthest from the memory controller among the memories belonging to the memory group .

The memory system according to claim 1, wherein the bus is configured by two bus lines branched into two.

The memory system according to claim 1, wherein the bus includes three or more bus lines branched into three or more.

The memory system of claim 1 wherein all of the memory, characterized by having the reflective signal absorbing element constituting the memory group.

The memory system according to claim 1, wherein the reflected signal absorbing element is a termination resistor.