JP4857697B2 - 炭化珪素半導体装置 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 169
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 149
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 239000013078 crystal Substances 0.000 claims description 89
- 239000012535 impurity Substances 0.000 claims description 12
- 229910003811 SiGeC Inorganic materials 0.000 description 63
- 238000000034 method Methods 0.000 description 46
- 230000015572 biosynthetic process Effects 0.000 description 37
- 239000007789 gas Substances 0.000 description 29
- 239000000758 substrate Substances 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 24
- 229910004298 SiO 2 Inorganic materials 0.000 description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 239000012159 carrier gas Substances 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000002994 raw material Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 229910052757 nitrogen Inorganic materials 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 8
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 8
- 238000001947 vapour-phase growth Methods 0.000 description 8
- 239000000969 carrier Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- QQXSEZVCKAEYQJ-UHFFFAOYSA-N tetraethylgermanium Chemical compound CC[Ge](CC)(CC)CC QQXSEZVCKAEYQJ-UHFFFAOYSA-N 0.000 description 6
- 238000001803 electron scattering Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001771 vacuum deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 125000002524 organometallic group Chemical group 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000001294 propane Substances 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 108091006149 Electron carriers Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000005587 bubbling Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、炭化珪素（ＳｉＣ）を用いた炭化珪素半導体装置に関し、詳しくは、ＭＯＳ（metal-oxide semiconductor；MOS）構造のゲート電極を有するＭＯＳ型の炭化珪素半導体装置（ＭＯＳＦＥＴ）に関する。
近年、電流の流れ込むソース電極と流れ出るドレイン電極との間にゲート電極を設け、ゲート電極に加える電庄によってソース／ドレイン間の電流（ドレイン電流）を制御する電界効果トランジスタ（Field Effect Transistor；FET）が提案されており、ゲートにMOS構造を持つMOS型（MOSFET）とｐｎ接合又はショットキー接合を用いた接合型とがある。
ゲート電極をＭＯＳ構造にして設けたＭＯＳＦＥＴでは、半導体表面に少数のキャリアによる反転層ができることを利用し，ドレイン電流が流れるチャネル領域の伝導度を制御する。そして、ゲート電圧に変化を与えると電流値が変化するため、電気信号の増幅や電流のオン／オフスイッチとして機能し得る。
上記のように、ゲートにＭＯＳ構造を持つ半導体装置については、炭化珪素よりなる半導体を用いた縦型の炭化珪素半導体装置（ＭＯＳＦＥＴ）がある（例えば、特許文献１参照）。また、ＳｉＣ層にＧｅを導入することにより結晶性の安定したＳｉＧｅＣ層を形成するようにした半導体装置の製造方法が開示されている（例えば、特許文献２参照）。
特許第３３０７１８４号
特開平１１−３１２６８６号公報
しかし、炭化珪素（ＳｉＣ）は、高出力用半導体として期待されているが、一般にキャリアの移動度が小さい、すなわち電子が流れにくく、素子としたときのオン抵抗が高いため、損失が大きくなる。そのため、チャネル領域がＳｉＣで構成される場合、素子特性をより向上させるには、電子等のキャリアの移動度の向上が不可欠である。
また、上記のようにＳｉＣにＧｅを導入する例が開示されているが、Ｇｅが導入されたＳｉＧｅＣは結晶性が良好とされるものの、それ自体キャリアの供給機能は有さずＳｉＧｅＣ結晶外部からの供給が必要であり、構造上移動度の向上はある程度期待できるが、高出力化、大電流化の点では不充分である。
本発明は、上記に鑑みなされたものであり、炭化珪素を用いたチャネル形成領域でのキャリアの移動度が大きく、低オン抵抗で素子特性に優れた炭化珪素半導体装置を提供することを目的とし、該目的を達成することを課題とする。
前記目的を達成するために、第１の発明である炭化珪素半導体装置は、ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備え、チャネル領域形成部位が、不純物のドープによりｎ型もしくはｐ型半導体に構成されると共に、ＳｉＣ結晶にＧｅがドープされたＳｉ1-xＧｅxＣ混晶〔０＜ｘ＜１〕からなるように構成したものである。
第１の発明である炭化珪素半導体装置は、ソース電極及びドレイン電極と共に、ゲート電極がＭＯＳ構造にして設けられたＭＯＳ型に構成されたものである。
第１の発明においては、チャネル領域が形成される部位を、（好ましくは６方晶系の）ＳｉＣ結晶（炭化珪素）にＳｉやＣに比べイオン半径が大きく禁制帯幅が狭いＧｅ（ゲルマニウム）をドープすることにより得られた移動度の大きいＳｉ1-xＧｅxＣ混晶を用いた構成とすることで、チャネル領域の格子定数が大きくなり、電子が結晶中を移動する際の格子から受ける散乱確率の影響が抑えられるので、チャネル領域における電子等のキャリアの移動度を効果的に向上させることができる。これにより、素子特性を飛躍的に向上させることができる。
また、チャネル領域の移動度を向上させると共に、ｎ型もしくはｐ型半導体に構成されるようにＧｅのドープとは別に、リン（Ｐ）やＮ（窒素）などの不純物をドープすることで、高移動度の結晶内でキャリア用の電子の供給ができるようになるので、チャネル領域の移動度の向上効果が大きく、より低オン抵抗の素子特性を得ることができる
第２の発明である炭化珪素半導体装置は、ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備えると共に、不純物のドープによりｎ型もしくはｐ型半導体に構成されたＳｉＣ結晶（炭化珪素）からなるチャネル領域形成部位と、チャネル領域形成部位の上に隣接して設けられ、不純物のドープにより前記チャネル領域形成部位と逆型（例えばチャネル領域形成部位がｎ型のときはｐ型）の半導体に構成されると共に、（好ましくは６方晶系の）ＳｉＣ結晶（炭化珪素）にＳｉやＣに比べイオン半径の大きいＧｅ（ゲルマニウム）がドープされたＳｉ1-xＧｅxＣ混晶〔０＜ｘ＜１〕からなる歪供給層と、を更に設けて構成したものである。
第２の発明である炭化珪素半導体装置もまた、ソース電極及びドレイン電極と共に、ゲート電極がＭＯＳ構造にして設けられたＭＯＳ型に構成されたものである。
第２の発明においては、キャリア用の電子を供給するチャネル領域形成部位の上に隣接して、前記同様のＳｉ1-xＧｅxＣ混晶〔０＜ｘ＜１〕からなる歪供給層を設けることで、歪供給層の結晶格子の大きさが作用してチャネル領域形成部位に歪みが加えられるので、チャネル領域の結晶格子を広げる（格子定数が大きくなる）効果がある。そのため、電子が結晶中を移動する際の格子から受ける散乱確率の影響が抑えられ、移動度を効果的に向上させることができる。
すなわち、ＳｉＣ結晶にＧｅがドープされたＳｉ1-xＧｅxＣ混晶はＳｉＣ結晶に比べて格子定数が大きいため、隣接して形成されたチャネル領域の格子定数もＳｉ1-xＧｅxＣ混晶の応力を受けて大きくなる。その結果、電子の散乱確率が抑えられ、移動度を向上させることができる。これにより、素子特性を飛躍的に向上させることができる。
第２の発明では、上記のようにチャネル領域形成部位をＳｉ1-xＧｅxＣ混晶で構成した第１の発明に比べて、Ｇｅドープによる合金散乱の影響がより小さくなるので、素子特性をより向上させることができる。
ＳｉＣ結晶にＧｅがドープされたＳｉ1-xＧｅxＣ混晶のＳｉＣ結晶としては、４Ｈ−ＳｉＣ結晶又は６Ｈ−ＳｉＣ結晶が効果的であり、４Ｈ−ＳｉＣ結晶が特に有効である。
また、前記Ｓｉ1-xＧｅxＣ混晶中のＧｅの濃度は、ｘが０＜ｘ＜０．２を満たす範囲が特に効果的である。
本発明によれば、炭化珪素を用いたチャネル形成領域でのキャリアの移動度が大きく、低オン抵抗で素子特性に優れた炭化珪素半導体装置を提供することができる。
以下、図面を参照して、本発明の炭化珪素半導体装置の実施形態について詳細に説明する。
（第１実施形態）
本発明の炭化珪素半導体装置の第１実施形態を図１〜図３を参照して説明する。本実施形態の炭化珪素半導体装置は、ゲート電極をＭＯＳ構造に構成すると共に、チャネル領域をなすチャネル層として、６方晶系のＳｉＣ結晶に気相成長法によりＧｅをＳｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）の組成となるようにドーピングしてなるＳｉＧｅＣ混晶からなる層を設け、ソース側から該ソース形成面と逆側の面に形成されたドレインに向かって素子内を縦断する縦方向に電子が流れる縦型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に構成したものである。
（第１実施形態）
本発明の炭化珪素半導体装置の第１実施形態を図１〜図３を参照して説明する。本実施形態の炭化珪素半導体装置は、ゲート電極をＭＯＳ構造に構成すると共に、チャネル領域をなすチャネル層として、６方晶系のＳｉＣ結晶に気相成長法によりＧｅをＳｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）の組成となるようにドーピングしてなるＳｉＧｅＣ混晶からなる層を設け、ソース側から該ソース形成面と逆側の面に形成されたドレインに向かって素子内を縦断する縦方向に電子が流れる縦型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に構成したものである。
本実施形態のＭＯＳＦＥＴは、図１に示すように、Ｎ型の４Ｈ−ＳｉＣ基板（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１１の上に順次、厚み１μｍのＳｉＣバッファ層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１２と、厚み１０μｍのＳｉＣドリフト層（Ｎ-；窒素ドープ、キャリア濃度５×１０15cm-3）１３とが積層されており、ＳｉＣドリフト層１３のＳｉＣバッファ層１２と接しない側には、ＭＯＳ構造を形成するための凹状の溝部１９が形成されている。
ＳｉＣドリフト層１３上には、厚み２．０μｍのＳｉＧｅＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０16cm-3）１４が積層されている。このＳｉＧｅＣチャネル層１４は、６方晶系のＳｉＣに気相成長法によりＧｅをドーピングしたＳｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶（ＳｉＧｅＣ混晶）にＡｌを不純物としてドーピングした層であり、この層自体がキャリア用の電子の供給を行なえるようになっている。ＳｉＧｅＣチャネル層の厚みは、０．２〜２．０μｍの範囲で選択することができる。
このように、チャネル領域となるＳｉＧｅＣチャネル層１４は、Ｓｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶を用いて結晶格子の拡がった低オン抵抗の結晶層に構成されており、ＳｉＣに対するキャリアの移動度は高い。このキャリア移動度の高いＳｉＧｅＣ混晶からなるチャネル層中で電子供給を行なうように構成されるため、電子の散乱確率に伴なう素子の損失低減の効果が大きく、高い素子特性が得られるようになっている。
本実施形態では、ＳｉＧｅＣ混晶の組成をＧｅ／（Ｇｅ＋Ｓｉ）比（ｘ）が０．１である場合を示したが、Ｇｅの比率は０＜ｘ＜１の範囲で任意に選択することができ、この範囲内では上記同様に、チャネル領域における電子の散乱確率に伴なう素子損失が低く抑えられ、キャリア移動度の高いチャネル領域を形成できる。これにより、高い素子特性が得られる。中でも、結晶品質と移動度特性を考慮すると、Ｇｅの比率は、０＜ｘ≦０．５の範囲が好ましく、０＜ｘ≦０．２の範囲がより好ましく、０．０５≦ｘ≦０．１５の範囲が更に好ましい。
ＳｉＧｅＣチャネル層１４は、６方晶系のＳｉＣ結晶に気相成長法を用いた常法によりＧｅをドーピングして形成したものである。気相成長法は、結晶中のＳｉＣをＳｉＧｅＣに置き換えることができるため、成分組成がブロード状に変化する混晶ではなく、ＳｉＣ及びＳｉＧｅＣ間に急峻な界面を有する混晶を得ることができ、層構造を自由に制御可能である点で好ましい。急峻な構造が得られるので、チャネル層の界面に揺らぎが生じることに伴なう電子などの散乱を回避でき、移動度が向上する。
気相成長法で形成する場合、例えば、導入用のキャリアガスを水素ガスとし、ＳｉＨ4とプロパン（Ｃ3Ｈ8）ガスを流す等してできた気相ＳｉＣに有機金属（例えばテトラエチルゲルマニウム）ガス又はガス原料（ＧｅＨ4）を導入して部分的にＳｉＧｅＣを堆積成長させることにより行なうことでき、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
ＳｉＧｅＣチャネル層１４の形成は、気相成長法以外に、液相成長法やエピタキシャル成長法、原料分子をイオン化し、加速して結晶中に注入するイオン注入法、など公知の方法を利用して行なうことができる。成分組成がブロード状に変化しない急峻な界面構造が得られ、移動度が向上する点で、本発明においては、気相成長法が特に好ましい。
また、ＳｉＧｅＣ混晶の形成に用いる炭化珪素は、種々の炭化珪素を選択することができるが、６方晶系のＳｉＣ結晶が好ましく、前記４Ｈ−ＳｉＣ結晶以外に６Ｈ−ＳｉＣ結晶が好適である。４Ｈ−ＳｉＣ結晶は、キャリア移動度が高く、同方向に成長した６Ｈ−ＳｉＣ結晶に比べて積層欠陥密度が小さい点で好ましい。６Ｈ−ＳｉＣ結晶を用いた場合も、上記と同様にしてＳｉＧｅＣチャネル層を形成できる。
ＳｉＧｅＣチャネル層の厚みとしては、特に制限されるものではないが、ソース及びドレイン間の耐圧と格子不整による欠陥発生の抑制の点で、０．１〜４．０μｍが好ましく、０．１〜２．０μｍがより好ましい。
ＳｉＧｅＣチャネル層１４の表面には、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５が積層されており、ＳｉＣコンタクト層１５上の一部領域には、Ｎｉからなるソース電極１６が形成されている。ソース電極は、ＴｉとＡｌとを積層してなるＴｉ層／Ａｌ層からなるものでもよい。
さらに、図１に示すように、ＳｉＣコンタクト層１５上のソース電極が形成されていない領域と、溝部１９におけるＳｉＣドリフト層１３の表面並びに、ＳｉＣドリフト層１３の溝部上方にＳｉＧｅＣチャネル層１４及びＳｉＣコンタクト層１５の積層により形成された壁面とが覆われるようにして、厚み２０〜１００ｎｍのＳｉＯ2からなるゲート酸化膜１８が形成されている。
そして、溝部１９内におけるゲート酸化膜１８上には、Ｔｉ層／Ａｌ層（ここで、Ｔｉ層／Ａｌ層は、厚み０．０３〜０．０５μｍのＴｉ層と厚み１〜４μｍのＡｌ層とを積層したものである。以下同様。）からなるゲート電極１７が形成されており、ＭＯＳ構造に構成されている。ゲート電極１７は、ゲート酸化膜１８によってソース電極１６やＳｉＧｅＣチャネル層１４及びＳｉＣコンタクト層１５と非接触なようになっている。
また、４Ｈ−ＳｉＣ基板１１のＳｉＣバッファ層１２が設けられていない側の表面には、Ｎｉからなるドレイン電極２０が形成されており、ゲート電極１７の電圧制御により、ソース電極１６からドレイン電極２０に向かって素子内を縦断する方向（縦方向）に電子が流れるようになっている。このとき、電流はドレイン電極からソース電極に流れる。
次に、本発明の炭化珪素半導体装置の作製方法について、本実施形態の縦型のＭＯＳＦＥＴを作製した場合を一例に、図２〜図３を参照して説明する。
−１）基板上への各層の形成−
ＳｉＣ基板（Ｎ+；４Ｈ−ＳｉＣ（0001）８°off toward［11-20］、窒素ドープ、キャリア濃度３×１０18cm-3）を用意し、ＳｉＣ基板を１４００〜２０００℃（より好ましくは１５００〜１７００℃）に加熱して、ＣＶＤ法〔キャリアガス：水素（Ｈ2）、原料ガス：モノシラン（ＳｉＨ4）及びプロパン（Ｃ3Ｈ8）、Ｎ型伝導用原料：窒素（Ｎ2）〕を用いた常法により、図２−（ａ）に示すように、ＳｉＣ基板１１上に厚み１μｍのＳｉＣバッファ層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１２をエピタキシャル成長させて形成した。
ＳｉＣ基板（Ｎ+；４Ｈ−ＳｉＣ（0001）８°off toward［11-20］、窒素ドープ、キャリア濃度３×１０18cm-3）を用意し、ＳｉＣ基板を１４００〜２０００℃（より好ましくは１５００〜１７００℃）に加熱して、ＣＶＤ法〔キャリアガス：水素（Ｈ2）、原料ガス：モノシラン（ＳｉＨ4）及びプロパン（Ｃ3Ｈ8）、Ｎ型伝導用原料：窒素（Ｎ2）〕を用いた常法により、図２−（ａ）に示すように、ＳｉＣ基板１１上に厚み１μｍのＳｉＣバッファ層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１２をエピタキシャル成長させて形成した。
ＳｉＣバッファ層１２の形成後に連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＣバッファ層１２上に、厚み１０μｍのＳｉＣドリフト層（Ｎ-；窒素ドープ、キャリア濃度５×１０15cm-3）１３をエピタキシャル成長させて積層した。
ＳｉＣドリフト層１３の積層後に更に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｇｅ導入用原料：テトラエチルゲルマニウム〔(Ｃ2Ｈ5)4Ｇｅ〕、Ｐ型伝導用原料：トリメチルアルミニウム（ＴＭＡ）〕を用いた常法により、Ｓｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶が得られるように調整して、ＳｉＣドリフト層１３上に厚み２μｍのＳｉＧｅＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０16cm-3）１４をエピタキシャル成長させて積層した。
なお、Ｇｅについては、有機金属ガス（テトラエチルゲルマニウム）を発生させる容器（バブラ）に、所定流量のＨ2やＡｒを導入することで原料ガス流量を調節した。この際、容器は所望の分圧が得られるように、恒温槽中に一定の温度で保持されている。また、組成比はＳｉ及びＧｅの各原料ガスの供給比に対応して所望の組成比が得られる。
引き続き連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＧｅＣチャネル層１４上に、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５をエピタキシャル成長させて積層した。このようにして、図２−（ａ）に示すように、ＳｉＣ基板１１上に該基板側から順に、ＳｉＣバッファ層１２、ＳｉＣドリフト層１３、ＳｉＧｅＣチャネル層１４、及びＳｉＣコンタクト層１５が積層された積層体（ウエハ）を得た。
−２）溝部の形成−
次に、上記より得られた積層体のＳｉＣコンタクト層１５の表面全体に、プラズマＣＶＤ法を用いた常法により、マスク用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域（ゲート形成領域）が開口、つまりゲート形成領域となる範囲のＳｉＯ2膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図２−（ｂ）に示すように、ゲート形成領域に相当する範囲のＳｉＯ2膜２１を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口し、凹形状の溝部１９を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
次に、上記より得られた積層体のＳｉＣコンタクト層１５の表面全体に、プラズマＣＶＤ法を用いた常法により、マスク用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域（ゲート形成領域）が開口、つまりゲート形成領域となる範囲のＳｉＯ2膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図２−（ｂ）に示すように、ゲート形成領域に相当する範囲のＳｉＯ2膜２１を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口し、凹形状の溝部１９を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよい。また、フォトレジスト膜の除去は、Ｏ2プラズマ等を用いたアッシング装置を用いて行なうようにしてもよい。
次に、ＳＦ6ガスを用いたドライエッチング法により、図２−（ｃ）に示すように、ＳｉＯ2膜２１にて規制されたゲート形成領域に相当する範囲でＳｉＧｅＣチャネル層１４及びＳｉＣコンタクト層１５を、ＳｉＣドリフト層１３の一部が除去され溝部１９と同幅に凹状に溝（深さ０．５μｍ）が形成されるようにエッチング処理し、深さ３．０μｍの溝（ＳｉＣコンタクト層（０．５μｍ）１５とＳｉＧｅＣチャネル層（２μｍ）１４と深さ０．５μｍの総和；溝部１９）を形成した。その後、ＣＨＦ3ガスを用いたドライエッチング法により、ＳｉＯ2膜２１を除去した。なお、ＳｉＯ2膜の除去は、バッファードフッ酸等の薬液を用いて行なってもよい。
上記では、ＳｉＣドリフト層１３の溝の深さを０．５μｍとしたが、ＳｉＣドリフト層の厚みや目的等に応じて、例えば０．１〜０．５μｍの範囲で適宜選択することができる。
−３）熱酸化法によるゲート酸化膜の形成−
熱酸化炉内に溝部１９が形成された前記積層体を入れ、酸素雰囲気中で１０００〜１３００℃に加熱して積層体の外側表面の全体を酸化し、図２−（ｄ）に示すように、ＳｉＯ2の酸化被膜２２を形成した。なお、図２−（ｄ）には、積層体の上部と底部に酸化被膜２２が形成されているところを示す。
熱酸化炉内に溝部１９が形成された前記積層体を入れ、酸素雰囲気中で１０００〜１３００℃に加熱して積層体の外側表面の全体を酸化し、図２−（ｄ）に示すように、ＳｉＯ2の酸化被膜２２を形成した。なお、図２−（ｄ）には、積層体の上部と底部に酸化被膜２２が形成されているところを示す。
−４）ソース電極の形成−
上記のように、積層体の上部に形成された酸化被膜２２上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極を形成するための領域（ソース形成領域）が開口、つまりソース形成領域となる範囲のゲート酸化膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図２−（ｅ）に示すように、ソース形成領域に相当する範囲の酸化被膜２２を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口した。
上記のように、積層体の上部に形成された酸化被膜２２上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極を形成するための領域（ソース形成領域）が開口、つまりソース形成領域となる範囲のゲート酸化膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図２−（ｅ）に示すように、ソース形成領域に相当する範囲の酸化被膜２２を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口した。
このとき、図２−（ｅ）に示すように、溝部１９におけるＳｉＣドリフト層１３の表面並びに、ＳｉＣドリフト層１３の溝部上方にＳｉＧｅＣチャネル層１４及びＳｉＣコンタクト層１５の積層により形成された壁面には、これら表面並びに壁面を覆うようにして、ゲート酸化膜１８が形成されている。
続いて、真空蒸着装置を用いて、図２−（ｅ）に示すように、ＳｉＣコンタクト層１５の露出部にＮｉを蒸着して厚み０．１μｍのソース電極１６を成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材を、残存するフォトレジスト膜と共に除去した。
−５）ドレイン電極の形成−
次に、積層体の底部に形成された酸化被膜２２を、ＳＦ6ガスを用いたドライエッチング法によりエッチング処理して除去し、酸化被膜２２が除去されてＳｉＣ基板が露出した領域に、真空蒸着装置を用いて、図２−（ｅ）に示すようにドレイン電極２０を成膜した。
次に、積層体の底部に形成された酸化被膜２２を、ＳＦ6ガスを用いたドライエッチング法によりエッチング処理して除去し、酸化被膜２２が除去されてＳｉＣ基板が露出した領域に、真空蒸着装置を用いて、図２−（ｅ）に示すようにドレイン電極２０を成膜した。
続いて、アルゴン雰囲気のもと、ソース電極及びドレイン電極にオーミック特性が得られるように、１０００℃で１０分間熱処理を行なった。
−６）ゲート電極及び配線の形成−
次に、前記４）の操作と同様にして、半導体製造工程で一般に用いられるフォトリソ法により、ゲート形成領域である溝部１９の底面のゲート酸化膜１８及び、ソース電極１６が露出するようにパターニングされたフォトレジスト膜（不図示）を形成し、真空蒸着装置を用いて、図３−（ｆ）に示すように、露出したゲート酸化膜１８及びソース電極１６上にＴｉとＡｌとを蒸着し、厚み１．１μｍのＴｉ層／Ａｌ層（Ｔｉ厚０．１μｍ＋Ａｌ厚１．０μｍ）からなるゲート電極１７と配線２３とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
次に、前記４）の操作と同様にして、半導体製造工程で一般に用いられるフォトリソ法により、ゲート形成領域である溝部１９の底面のゲート酸化膜１８及び、ソース電極１６が露出するようにパターニングされたフォトレジスト膜（不図示）を形成し、真空蒸着装置を用いて、図３−（ｆ）に示すように、露出したゲート酸化膜１８及びソース電極１６上にＴｉとＡｌとを蒸着し、厚み１．１μｍのＴｉ層／Ａｌ層（Ｔｉ厚０．１μｍ＋Ａｌ厚１．０μｍ）からなるゲート電極１７と配線２３とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
−７）表面保護膜の形成−
次に、プラズマＣＶＤ法を用いた常法により、ゲート電極１７、ゲート酸化膜１８、及び配線２３等を覆うようにして積層体の上部全面に表面保護膜用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極１６上に設けられた配線２３の一部が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図３−（ｇ）に示すように、ソース電極１６上の配線２３が露出するまでエッチング処理し、配線２３の露出部以外を被覆するように表面保護膜（ＳｉＯ2膜）２４を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
次に、プラズマＣＶＤ法を用いた常法により、ゲート電極１７、ゲート酸化膜１８、及び配線２３等を覆うようにして積層体の上部全面に表面保護膜用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極１６上に設けられた配線２３の一部が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図３−（ｇ）に示すように、ソース電極１６上の配線２３が露出するまでエッチング処理し、配線２３の露出部以外を被覆するように表面保護膜（ＳｉＯ2膜）２４を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、Ｏ2プラズマ等を用いたアッシング装置を用いてフォトレジスト膜を除去するようにしてもよい。
以上のようにして、図１に示す縦型のＭＯＳＦＥＴを作製した。上記より作製したＭＯＳＦＥＴのチャネル移動度を半導体パラメータアナライザを用いて測定したところ、Ｇｅドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるチャネル層で同様の構成とした縦型のＭＯＳＦＥＴに比べ、移動度が２０％以上の向上効果が認められた。
本実施形態では、ＳｉＧｅＣ混晶として、Ｓｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶を用いてチャネル領域（ＳｉＧｅＣチャネル層）を形成する場合を中心に説明したが、ｘ＝０．１に限らず、０＜ｘ＜１の範囲で選択できる組成ではいずれも上記と同様にＳｉＧｅＣチャネル層を形成でき、また、Ａｌ以外の不純物を導入して別形態のｎ型もしくはｐ型半導体層に構成することが可能である。
（第２実施形態）
本発明の炭化珪素半導体装置の第２実施形態を図４〜図６を参照して説明する。本実施形態は、ゲート電極をＭＯＳ構造に構成すると共に、チャネル領域をなすチャネル層としてＳｉ0.95Ｇｅ0.05Ｃ混晶からなる層を設け、積層体（ウエハ）の一方の側に設けられたソース及びドレイン間の横方向に電子が流れる横型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に構成したものである。
本発明の炭化珪素半導体装置の第２実施形態を図４〜図６を参照して説明する。本実施形態は、ゲート電極をＭＯＳ構造に構成すると共に、チャネル領域をなすチャネル層としてＳｉ0.95Ｇｅ0.05Ｃ混晶からなる層を設け、積層体（ウエハ）の一方の側に設けられたソース及びドレイン間の横方向に電子が流れる横型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に構成したものである。
なお、ＳｉＧｅＣチャネル層及び他の層（ＳｉＣ基板を除く）は、第１実施形態で使用した材料及び方法を用いて第１実施形態と同様に形成、成膜が可能であり、第１実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
本実施形態のＭＯＳＦＥＴは、図４に示すように、Ｐ型の４Ｈ−ＳｉＣ基板（Ｐ-；Ａｌドープ、キャリア濃度３×１０18cm-3）３１の上に順次、厚み５μｍのＳｉＣ層（Ｐ-；Ａｌドープ、キャリア濃度３×１０18cm-3）３２と、厚み２μｍのＳｉＧｅＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０15cm-3）３４が積層されている。このＳｉＧｅＣチャネル層３４は、６方晶系のＳｉＣ結晶に気相成長法によりＧｅをドーピングしたＳｉ0.95Ｇｅ0.05Ｃ（ｘ＝０．０５）混晶（ＳｉＧｅＣ混晶）にＡｌを不純物としてドーピングした層であり、この層自体がキャリア用の電子の供給を行なえるようになっている。
このように、チャネル領域はＳｉ0.95Ｇｅ0.05Ｃ（ｘ＝０．０５）混晶を用いて高移動度に構成されており、キャリア移動度の高いＳｉＧｅＣ混晶からなるチャネル層中で電子供給が行なえるようになっている。これにより、ＳｉＧｅＣチャネル層３４は、結晶格子が拡がって低オン抵抗なっており、電子の散乱確率に伴なう素子損失が低く抑えられ、高い素子特性が得られるようになっている。なお、ＳｉＧｅＣ混晶の組成をＳｉ0.95Ｇｅ0.05Ｃ（x=0.05）にする以外、ＳｉＧｅＣ組成の詳細や好ましい態様、成長法等の形成法、厚みなどその他については、第１実施形態と同様である。
ＳｉＧｅＣチャネル層３４の表面には、ＭＯＳ構造を形成するための溝部１９が形成されるようにＳｉＧｅＣチャネル層３４の露出部を残して、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５が積層されており、ＳｉＣコンタクト層１５上の一部領域にＮｉからなるソース電極１６と、Ｎｉからなるドレイン電極２０とが形成されている。
さらに、図４に示すように、ＳｉＣコンタクト層１５上のソース電極及びドレイン電極が形成されていない領域並びにＳｉＣコンタクト層１５の側部と、溝部１９におけるＳｉＧｅＣチャネル層３４の表面の一部とが覆われるように、厚み３０〜１００ｎｍのＳｉＯ2からなるゲート酸化膜１８が形成されている。
そして、溝部１９におけるゲート酸化膜１８の表面にはＴｉ層／Ａｌ層からなるゲート電極１７が形成され、ＭＯＳ構造に構成されている。ゲート電極１７は、ゲート酸化膜１８によってソース電極１６やＳｉＣコンタクト層１５と非接触なようになっている。
次に、本発明の炭化珪素半導体装置の作製方法について、本実施形態の横型のＭＯＳＦＥＴを作製した場合を一例に、図５〜図６を参照して説明する。
−１）基板上への各層の形成−
ＳｉＣ基板（Ｐ-；４Ｈ−ＳｉＣ（0001）８°off toward［11-20］、Ａｌドープ、キャリア濃度３×１０18cm-3）を用意し、ＳｉＣ基板を１４００〜２０００℃に加熱して、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｐ型伝導用原料：トリメチルアルミニウム（ＴＭＡ）〕を用いた常法により、図５−（ａ）に示すように、ＳｉＣ基板３１上に、厚み５μｍのＳｉＣ層（Ｐ-；Ａｌドープ、キャリア濃度３×１０18cm-3）３２を形成した。
ＳｉＣ基板（Ｐ-；４Ｈ−ＳｉＣ（0001）８°off toward［11-20］、Ａｌドープ、キャリア濃度３×１０18cm-3）を用意し、ＳｉＣ基板を１４００〜２０００℃に加熱して、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｐ型伝導用原料：トリメチルアルミニウム（ＴＭＡ）〕を用いた常法により、図５−（ａ）に示すように、ＳｉＣ基板３１上に、厚み５μｍのＳｉＣ層（Ｐ-；Ａｌドープ、キャリア濃度３×１０18cm-3）３２を形成した。
ＳｉＣ層３２の形成後に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｇｅ導入用原料：テトラエチルゲルマニウム〔(Ｃ2Ｈ5)4Ｇｅ〕、Ｐ型伝導用原料：トリメチルアルミニウム（ＴＭＡ）〕を用いた常法により、Ｓｉ0.95Ｇｅ0.05Ｃ（ｘ＝０．１）混晶が得られるように成分流量、バブリング流量を調節して、ＳｉＣ層３２上に厚み２μｍのＳｉＧｅＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０15cm-3）３４を積層した。
引き続き連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＧｅＣチャネル層３４上に、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５を積層した。このようにして、図５−（ａ）に示すように、ＳｉＣ基板３１上に該基板側から順に、ＳｉＣ層３２、ＳｉＧｅＣチャネル層３４、及びＳｉＣコンタクト層１５が積層された積層体（ウエハ）を得た。
−２）溝部の形成−
次に、上記より得られた積層体のＳｉＣコンタクト層１５の表面に、プラズマＣＶＤ法を用いた常法により、マスク用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域（ゲート形成領域）が開口、つまりゲート形成領域となる範囲のＳｉＯ2膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図５−（ｂ）に示すように、ゲート形成領域に相当する範囲のＳｉＯ2膜２１を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口し、凹形状の溝部１９を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
次に、上記より得られた積層体のＳｉＣコンタクト層１５の表面に、プラズマＣＶＤ法を用いた常法により、マスク用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域（ゲート形成領域）が開口、つまりゲート形成領域となる範囲のＳｉＯ2膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図５−（ｂ）に示すように、ゲート形成領域に相当する範囲のＳｉＯ2膜２１を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口し、凹形状の溝部１９を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよい。また、フォトレジスト膜の除去は、Ｏ2プラズマ等を用いたアッシング装置を用いて行なうようにしてもよい。
次に、ＳＦ6ガスを用いたドライエッチング法により、図５−（ｃ）に示すように、ＳｉＯ2膜２１にて規制されたゲート形成領域に相当する範囲でＳｉＣコンタクト層１５を溝部１９と同幅に凹状に溝が形成されるようにエッチング処理した。その後、ＣＨＦ3ガスを用いたドライエッチング法により、ＳｉＯ2膜２１を除去した。なお、ＳｉＯ2膜の除去は、バッファードフッ酸等の薬液を用いて行なってもよい。
−３）熱酸化法によるゲート酸化膜の形成−
熱酸化炉内に溝部１９が形成された前記積層体を入れ、酸素雰囲気中で１０００〜１３００℃に加熱して積層体の上側表面を酸化し、図５−（ｄ）に示すように、ＳｉＯ2の酸化被膜２２を形成した。
熱酸化炉内に溝部１９が形成された前記積層体を入れ、酸素雰囲気中で１０００〜１３００℃に加熱して積層体の上側表面を酸化し、図５−（ｄ）に示すように、ＳｉＯ2の酸化被膜２２を形成した。
−４）ソース電極及びドレイン電極の形成−
上記のように、積層体の上部に形成された酸化被膜２２上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極及びドレイン電極を形成するための領域（ソース形成領域及びドレイン形成領域）とゲート電極を形成するための領域（ゲート形成領域）とが開口するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図５−（ｅ）に示すように、ソース形成領域及びドレイン形成領域に相当する範囲の酸化被膜２２をＳｉＣコンタクト層１５が露出するまでエッチング処理して開口すると共に、ゲート形成領域に相当する範囲の酸化被膜２２をＳｉＧｅＣチャネル層３４が露出するまでエッチング処理して開口した。このとき、ＳｉＣコンタクト層１５表面の一部及び露出する側面を覆うようにしてゲート酸化膜１８が形成されている。
上記のように、積層体の上部に形成された酸化被膜２２上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極及びドレイン電極を形成するための領域（ソース形成領域及びドレイン形成領域）とゲート電極を形成するための領域（ゲート形成領域）とが開口するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図５−（ｅ）に示すように、ソース形成領域及びドレイン形成領域に相当する範囲の酸化被膜２２をＳｉＣコンタクト層１５が露出するまでエッチング処理して開口すると共に、ゲート形成領域に相当する範囲の酸化被膜２２をＳｉＧｅＣチャネル層３４が露出するまでエッチング処理して開口した。このとき、ＳｉＣコンタクト層１５表面の一部及び露出する側面を覆うようにしてゲート酸化膜１８が形成されている。
続いて、真空蒸着装置を用いて、図５−（ｅ）に示すように、ＳｉＣコンタクト層１５の露出部にＮｉを蒸着して厚み０．１μｍのソース電極１６とドレイン電極２０とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材を、残存するフォトレジスト膜と共に除去した。そして、アルゴン雰囲気のもと、ソース電極及びドレイン電極にオーミック特性が得られるように、１０００℃で１０分間熱処理を行なった。
−５）ゲート電極及び配線の形成−
次に、第１実施形態と同様にして、前記４）の操作と同様にして、半導体製造工程で一般に用いられるフォトリソ法により、溝部１９近傍のゲート酸化膜１８並びに、ソース電極１６及びドレイン電極２０が露出するようにパターニングされたフォトレジスト膜（不図示）を形成し、真空蒸着装置を用いて、図６−（ｆ）に示すように、溝部１９近傍のゲート酸化膜１８上並びに、ソース電極１６及びドレイン電極２０上にＴｉとＡｌとを蒸着し、厚み１．１μｍのＴｉ層／Ａｌ層（Ｔｉ厚０．１μｍ＋Ａｌ厚１．０μｍ）からなるゲート電極１７と配線２３とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
次に、第１実施形態と同様にして、前記４）の操作と同様にして、半導体製造工程で一般に用いられるフォトリソ法により、溝部１９近傍のゲート酸化膜１８並びに、ソース電極１６及びドレイン電極２０が露出するようにパターニングされたフォトレジスト膜（不図示）を形成し、真空蒸着装置を用いて、図６−（ｆ）に示すように、溝部１９近傍のゲート酸化膜１８上並びに、ソース電極１６及びドレイン電極２０上にＴｉとＡｌとを蒸着し、厚み１．１μｍのＴｉ層／Ａｌ層（Ｔｉ厚０．１μｍ＋Ａｌ厚１．０μｍ）からなるゲート電極１７と配線２３とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
−６）表面保護膜の形成−
次に、プラズマＣＶＤ法を用いた常法により、ゲート電極１７、ゲート酸化膜１８、及び配線２３等を覆うようにして積層体の上部全面に表面保護膜用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極１６及びドレイン電極２０上に設けられた配線２３の一部が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図６−（ｇ）に示すように、ソース電極１６及びドレイン電極２０上の配線２３が露出するまでエッチング処理し、配線２３の露出部以外を被覆するように表面保護膜（ＳｉＯ2膜）２４を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
次に、プラズマＣＶＤ法を用いた常法により、ゲート電極１７、ゲート酸化膜１８、及び配線２３等を覆うようにして積層体の上部全面に表面保護膜用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極１６及びドレイン電極２０上に設けられた配線２３の一部が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図６−（ｇ）に示すように、ソース電極１６及びドレイン電極２０上の配線２３が露出するまでエッチング処理し、配線２３の露出部以外を被覆するように表面保護膜（ＳｉＯ2膜）２４を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、Ｏ2プラズマ等を用いたアッシング装置を用いてフォトレジスト膜を除去するようにしてもよい。
以上のようにして、図４に示す横型のＭＯＳＦＥＴを作製した。上記より作製したＭＯＳＦＥＴのチャネル移動度を半導体パラメータアナライザを用いて測定したところ、Ｇｅドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるチャネル層で同様の構成とした横型のＭＯＳＦＥＴに比べ、移動度が２０％以上の向上効果が認められた。
（第３実施形態）
本発明の炭化珪素半導体装置の第３実施形態を図７を参照して説明する。本実施形態は、ゲート電極をＭＯＳ構造に構成すると共に、第１実施形態の縦型のＭＯＳＦＥＴにおけるＳｉ0.9Ｇｅ0.1Ｃ混晶からなるＳｉＧｅＣチャネル層を、ＳｉＣチャネル層とＳｉ0.9Ｇｅ0.1Ｃ混晶からなる歪供給層との積層構造にして構成したものである。
本発明の炭化珪素半導体装置の第３実施形態を図７を参照して説明する。本実施形態は、ゲート電極をＭＯＳ構造に構成すると共に、第１実施形態の縦型のＭＯＳＦＥＴにおけるＳｉ0.9Ｇｅ0.1Ｃ混晶からなるＳｉＧｅＣチャネル層を、ＳｉＣチャネル層とＳｉ0.9Ｇｅ0.1Ｃ混晶からなる歪供給層との積層構造にして構成したものである。
なお、ＳｉＣチャネル層及びＳｉ0.9Ｇｅ0.1Ｃ混晶からなる歪供給層以外の他の層及びＳｉＣ基板は、第１実施形態で使用した材料及び方法を用いて第１実施形態と同様に形成、成膜が可能であり、第１実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
本実施形態のＭＯＳＦＥＴは、図７に示すように、ＳｉＣドリフト層１３及びＳｉＣコンタクト層１５間において、ＳｉＣドリフト層１３の溝部１９が形成されていない表面（溝非形成面）に、厚み０．５μｍのＳｉＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０16cm-3）４０が積層され、このＳｉＣチャネル層４０の表面に更に、厚み０．２μｍのＳｉＧｅＣ歪供給層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）４１が積層されている。
ＳｉＣチャネル層４０は、ｐ型半導体として機能するチャネル領域をなす層であり、第１実施形態における他のＳｉＣ層の形成方法と略同様に形成することができる。本実施形態では、具体的には第１実施形態において、ＳｉＣドリフト層１３の積層後に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｐ型伝導用原料：トリメチルアルミニウム（ＴＭＡ）〕を用いた常法により、ＳｉＣドリフト層１３上に、厚み０．５μｍのＳｉＣチャネル層４０をエピタキシャル成長させて積層してなるものである。
ＳｉＣチャネル層の形成には、種々の炭化珪素を選択することができる。中でも、６方晶系のＳｉＣ結晶が好ましく、４Ｈ−ＳｉＣ結晶、６Ｈ−ＳｉＣ結晶が好適である。４Ｈ−ＳｉＣ結晶は、キャリア移動度が高く、同方向に成長した６Ｈ−ＳｉＣ結晶に比べて積層欠陥密度が小さい点で好ましい。
ＳｉＣチャネル層の厚みとしては、特に制限されるものではないが、ＳｉＧｅＣ歪供給層との関係から、０．１〜２．０μｍが好ましく、０．１〜０．５μｍがより好ましい。
ＳｉＧｅＣ歪供給層４１は、６方晶系のＳｉＣに気相成長法によりＧｅをドーピングしたＳｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶（ＳｉＧｅＣ混晶）に窒素を不純物としてドーピングした層であり、この層自体がキャリア用の電子の供給を行なえるようになっている。なお、ＳｉＧｅＣ混晶の組成の詳細や好ましい態様、成長法等の形成法などその他については、第１実施形態と同様である。
ＳｉＧｅＣ歪供給層の厚みとしては、特に制限されるものではないが、結晶欠陥がなく、大きな歪みを付与する点で、０．０１〜２．０μｍが好ましく、０．２〜１．０μｍがより好ましい。
ＳｉＧｅＣ歪供給層４１は、ＳｉＣチャネル層４０の積層後に更に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｇｅ導入用原料：テトラエチルゲルマニウム〔(Ｃ2Ｈ5)4Ｇｅ〕、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、Ｓｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶が得られるように調整して、ＳｉＣチャネル層４０上に、厚み０．５μｍのＳｉＧｅＣ歪供給層４１を積層したものである。
なお、Ｇｅについては、有機金属ガス（テトラエチルゲルマニウム）を発生させる容器（バブラ）に、所定流量のＨ2やＡｒを導入することで原料ガス流量を調節した。この際、容器は所望の分圧が得られるように、恒温槽中に一定の温度で保持されている。また、組成比はＳｉ及びＧｅの各原料ガスの供給比に対応して所望の組成比が得られる。
そして、本実施形態では、ＳｉＧｅＣ歪供給層４１の形成以降は、第１実施形態と同様の操作を行なうことによって、図７に示すように構成された本実施形態の縦型のＭＯＳＦＥＴを作製した。
このように、Ｓｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶を用いたＳｉＧｅＣ歪供給層４１は、それ自体ＳｉＣに比べて結晶格子が拡がり格子定数が大きいため、隣接して形成されたＳｉＣチャネル層４０はＳｉＧｅＣ歪供給層４１の応力を受け、格子定数が大きく高移動度に構成されている。そのため、キャリア移動度の高いＳｉＣチャネル層４０及びＳｉＧｅＣ歪供給層４１において電子供給が行なえるようになっている。これにより、低オン抵抗であると共に、電子の散乱確率に伴なう素子損失が低く抑えられ、高い素子特性が得られるようになっている。
本実施形態においても、Ｇｅの比率は０＜ｘ＜１の範囲内で任意に選択することができ、この範囲内ではチャネル領域における電子の散乱確率に伴なう素子損失が低く抑えられ、キャリア移動度の高いチャネル領域を形成できる。これにより、高い素子特性が得られる。中でも、結晶品質と移動度特性を考慮すると、Ｇｅの比率は、０＜ｘ≦０．５の範囲が好ましく、０＜ｘ≦０．２の範囲がより好ましく、０．０５≦ｘ≦０．１５の範囲が更に好ましい。
上記の実施形態では、ＳｉＣ基板として、Ｎ型又はＰ型の４Ｈ−ＳｉＣ基板を用いた例を示したが、作製しようとする炭化珪素半導体装置の形態に合わせて適宜選択すればよい。
なお、ＳｉＣドリフト層１３のＳｉＣバッファ層１２と接しない側には、第１実施形態と同様に、ＭＯＳ構造を形成するための凹状の溝部１９が形成されており、その上方にはゲート酸化膜１８を介してゲート電極１７が形成されている。
上記より作製したＭＯＳＦＥＴのキャリア移動度を第１実施形態と同様にして測定したところ、Ｇｅドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるチャネル層で単相構成とした縦型のＭＯＳＦＥＴに対し、２０％以上の移動度の向上効果が認められた。
本実施形態では、第１実施形態と同様に、ソース側から該ソース形成面と逆側の面に形成されたドレインに向かって縦方向に電子が流れる縦型のＭＯＳＦＥＴを中心に説明したが、別の形態として、第２実施形態（図４参照）と同様の横型のＭＯＳＦＥＴ、例えば図８に示すように、図４のＳｉＧｅＣチャネル層３４を、ＳｉＣ層３２側から厚み２μｍのＳｉＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０15cm-3）５０と厚み０．２μｍのＳｉＧｅＣ歪供給層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）５１とを積層してなる構造に代えた構成とすることも可能である。これは、既述と同様にして層の積層構造を形成することにより作製できる。また同様に、Ｇｅドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるチャネル層で単相構成とした横型のＭＯＳＦＥＴに対し、２０％以上の移動度の向上効果が得られる。
上記した各実施形態では、不純物として、窒素（Ｎ）又はアルミニウム（Ａｌ）をドープした例を中心に説明したが、Ｎ，Ａｌ以外にリン（Ｐ）やホウ素（Ｂ）など、Ｓｉ及びＣと原子半径の異なる他の原子をｎ型又はｐ型半導体を形成し得るように適宜選択することができる。
また、ＳｉＣ基板としてＮ型又はＰ型の４Ｈ−ＳｉＣ基板を用いた例を示したが、前記例以外に半絶縁性ＳｉＣ基板など、作製しようとする炭化珪素半導体装置の形態に合わせて適宜ＳｉＣ基板を選択することが可能である。
１４，３４…ＳｉＧｅＣチャネル層
１６…ソース電極
１８…ゲート酸化膜
１９…ゲート電極
２０…ドレイン電極
４０，５０…ＳｉＣチャネル層
４１，５１…ＳｉＧｅＣ歪供給層
１６…ソース電極
１８…ゲート酸化膜
１９…ゲート電極
２０…ドレイン電極
４０，５０…ＳｉＣチャネル層
４１，５１…ＳｉＧｅＣ歪供給層
Claims (4)
- ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備えた炭化珪素半導体装置において、
チャネル領域形成部位が、不純物のドープによりｎ型もしくはｐ型半導体に構成されると共に、ＳｉＣ結晶にＧｅがドープされたＳｉ1-xＧｅxＣ混晶〔０＜ｘ＜１〕からなることを特徴とする炭化珪素半導体装置。 - ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備えた炭化珪素半導体装置において、
不純物のドープによりｎ型もしくはｐ型半導体に構成されたＳｉＣ結晶からなるチャネル領域形成部位と、
前記チャネル領域形成部位の上に隣接して設けられ、不純物のドープにより前記チャネル領域形成部位と逆型の半導体に構成されると共に、ＳｉＣ結晶にＧｅがドープされたＳｉ1-xＧｅxＣ混晶〔０＜ｘ＜１〕からなる歪供給層と、
を有することを特徴とする炭化珪素半導体装置。 - 前記Ｓｉ1-xＧｅxＣ混晶を形成するＳｉＣ結晶が、４Ｈ−ＳｉＣ結晶である請求項１又は２に記載の炭化珪素半導体装置。
- 前記ｘが０＜ｘ＜０．２を満たす請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005292694A JP4857697B2 (ja) | 2005-10-05 | 2005-10-05 | 炭化珪素半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005292694A JP4857697B2 (ja) | 2005-10-05 | 2005-10-05 | 炭化珪素半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007103728A JP2007103728A (ja) | 2007-04-19 |
| JP4857697B2 true JP4857697B2 (ja) | 2012-01-18 |
Family
ID=38030360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005292694A Expired - Fee Related JP4857697B2 (ja) | 2005-10-05 | 2005-10-05 | 炭化珪素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4857697B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103367154A (zh) * | 2012-03-31 | 2013-10-23 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US10529558B2 (en) | 2018-02-07 | 2020-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device, substrate, method for manufacturing semiconductor device, and method for manufacturing substrate |
| US10998401B2 (en) | 2018-10-22 | 2021-05-04 | Kabushiki Kaisha Toshiba | Semiconductor device having a base body of silicon carbide |
| US11152470B2 (en) | 2019-02-04 | 2021-10-19 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, method for manufacturing substrate, semiconductor device, substrate, and manufacturing apparatus of substrate |
| US11443946B2 (en) | 2020-01-09 | 2022-09-13 | Kabushiki Kaisha Toshiba | Method for manufacturing silicon carbide base body, method for manufacturing semiconductor device, silicon carbide base body, and semiconductor device |
| US11563090B2 (en) | 2019-10-16 | 2023-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US11764059B2 (en) | 2019-10-09 | 2023-09-19 | Kabushiki Kaisha Toshiba | Method for manufacturing substrate, method for manufacturing semiconductor device, substrate, and semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4923543B2 (ja) * | 2005-11-30 | 2012-04-25 | トヨタ自動車株式会社 | 炭化珪素半導体装置及びその製造方法 |
| JP6099981B2 (ja) * | 2013-01-09 | 2017-03-22 | 株式会社東芝 | 半導体装置 |
| DE102020203618A1 (de) * | 2020-03-20 | 2021-09-23 | Robert Bosch Gesellschaft mit beschränkter Haftung | Verfahren zur Erzeugung eines ohmschen Kontakts auf einer kristallographischen C-Seite eines Siliziumkarbidsubstrats und ohmscher Kontakt |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3201993B2 (ja) * | 1998-04-28 | 2001-08-27 | 松下電器産業株式会社 | 半導体装置とその製造方法 |
| JP2002237590A (ja) * | 2001-02-09 | 2002-08-23 | Univ Tohoku | Ｍｏｓ型電界効果トランジスタ |
| TWI294670B (en) * | 2003-06-17 | 2008-03-11 | Ibm | Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof |
| US7045401B2 (en) * | 2003-06-23 | 2006-05-16 | Sharp Laboratories Of America, Inc. | Strained silicon finFET device |
| JP4691989B2 (ja) * | 2004-01-27 | 2011-06-01 | 富士電機システムズ株式会社 | 炭化けい素半導体素子の製造方法 |
-
2005
- 2005-10-05 JP JP2005292694A patent/JP4857697B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103367154A (zh) * | 2012-03-31 | 2013-10-23 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN103367154B (zh) * | 2012-03-31 | 2016-03-16 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US10529558B2 (en) | 2018-02-07 | 2020-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device, substrate, method for manufacturing semiconductor device, and method for manufacturing substrate |
| US10998401B2 (en) | 2018-10-22 | 2021-05-04 | Kabushiki Kaisha Toshiba | Semiconductor device having a base body of silicon carbide |
| US11152470B2 (en) | 2019-02-04 | 2021-10-19 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, method for manufacturing substrate, semiconductor device, substrate, and manufacturing apparatus of substrate |
| US11764059B2 (en) | 2019-10-09 | 2023-09-19 | Kabushiki Kaisha Toshiba | Method for manufacturing substrate, method for manufacturing semiconductor device, substrate, and semiconductor device |
| US11563090B2 (en) | 2019-10-16 | 2023-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US11443946B2 (en) | 2020-01-09 | 2022-09-13 | Kabushiki Kaisha Toshiba | Method for manufacturing silicon carbide base body, method for manufacturing semiconductor device, silicon carbide base body, and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007103728A (ja) | 2007-04-19 |
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Legal Events
| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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