JP4851103B2

JP4851103B2 - Zinc oxide transistor

Info

Publication number: JP4851103B2
Application number: JP2005055823A
Authority: JP
Inventors: 誠彦佐々; 正崇井上; 利彦前元; 満明矢野; 一歩小池
Original assignee: Josho Gakuen Educational Foundation
Current assignee: Josho Gakuen Educational Foundation
Priority date: 2005-03-01
Filing date: 2005-03-01
Publication date: 2012-01-11
Anticipated expiration: 2025-03-01
Also published as: JP2006245105A

Description

本発明は、酸化亜鉛系トランジスタ、特に酸化亜鉛あるいはその混晶によるヘテロ接合を利用した電界効果トランジスタに関するものである。 The present invention relates to a zinc oxide transistor, and more particularly to a field effect transistor using a heterojunction of zinc oxide or a mixed crystal thereof.

酸化亜鉛系トランジスタは、可視光に対して透明であるという性質を有するので、サファイア基板だけでなく、シリコン基板、ガラス基板あるいはプラスティック基板などの様々な基板上に形成でき、また、ポリシリコンに対して高い移動度を示すことから、ディスプレイ用の薄膜トランジスタ（以下、ＴＦＴともいう。）として注目され、開発が進められている。
特開２００２−２８９８５９号公報特開２００３−２９８０６２号公報 Zinc oxide-based transistors have the property of being transparent to visible light, and thus can be formed on various substrates such as a silicon substrate, a glass substrate, and a plastic substrate as well as a sapphire substrate. Because of its high mobility, it has attracted attention as a thin film transistor for display (hereinafter also referred to as TFT) and is being developed.
JP 2002-289859 A JP 2003-298062 A

図５は従来開発されている逆スタガ型の酸化亜鉛のディスプレイ用ＴＦＴの層構造を示したもので、１１は基板、１２はゲート電極となるたとえばインジウム錫酸化膜（ＩＴＯ膜）、１３および１４はそれぞれゲート絶縁膜層、１５はバッファ層、１６は酸化亜鉛系チャネル層、１７はソース電極、１８はドレイン電極を示す。 FIG. 5 shows a layer structure of a reverse stagger type zinc oxide display TFT that has been developed in the past. Reference numeral 11 denotes a substrate, 12 denotes a gate electrode, for example, indium tin oxide film (ITO film), 13 and 14. Denotes a gate insulating film layer, 15 denotes a buffer layer, 16 denotes a zinc oxide channel layer, 17 denotes a source electrode, and 18 denotes a drain electrode.

しかしながら、前記従来の酸化亜鉛系トランジスタは、基板１１としてサファイア基板等を採用しており、トランジスタの活性層を形成する半導体層である酸化亜鉛系チャネル層１６と基板１１とは格子整合することがないので、バッファ層１５中に電子の縮退層が形成され、良好な特性を有する電子デバイスの形成を困難にしていた。 However, the conventional zinc oxide-based transistor employs a sapphire substrate or the like as the substrate 11, and the zinc oxide-based channel layer 16, which is a semiconductor layer forming the active layer of the transistor, and the substrate 11 can be lattice-matched. Therefore, an electron degenerate layer is formed in the buffer layer 15, making it difficult to form an electronic device having good characteristics.

また、ゲート絶縁膜層１３，１４には、ＳｉＮxやＡｌ₂Ｏ₃など非晶質の誘電体膜が使用されるために、高濃度の界面準位が形成され、大きなヒステリシス特性を生じていた。 In addition, since an amorphous dielectric film such as SiNx or Al ₂ O ₃ is used for the gate insulating film layers 13 and 14, a high concentration interface state is formed, resulting in a large hysteresis characteristic. .

さらに、チャネル層１６の酸化亜鉛自身の高抵抗化が困難で、トランジスタの閾値電圧の制御を困難にしていた。 Furthermore, it is difficult to increase the resistance of the zinc oxide itself of the channel layer 16, and it is difficult to control the threshold voltage of the transistor.

すなわち、これらの問題点が、可視光に対して透明な酸化亜鉛の薄膜トランジスタ等への工業的応用を困難なものにしていた。 That is, these problems have made it difficult to industrially apply to zinc oxide thin film transistors and the like that are transparent to visible light.

本発明が解決しようとする問題点は、従来の酸化亜鉛系トランジスタは、バッファ層中には電子の縮退層が、また、ゲート絶縁膜層には高濃度の界面準位が形成され、さらに、チャネル層は酸化亜鉛自身の高抵抗化が困難であるという点である。 The problem to be solved by the present invention is that in the conventional zinc oxide based transistor, an electron degenerate layer is formed in the buffer layer, and a high concentration interface state is formed in the gate insulating film layer. In the channel layer, it is difficult to increase the resistance of zinc oxide itself.

本発明の酸化亜鉛系トランジスタは、
バッファ層中に形成される電子縮退層の影響をなくし、また、チャネル層の酸化亜鉛自身の高抵抗化が容易に行えるようにするために、
基板上に酸化亜鉛系チャネル層、ゲート絶縁膜層、ゲート電極、ソース電極、ドレイン電極を形成した酸化亜鉛系トランジスタにおいて、
前記基板とチャネル層間に形成するバッファ層を、マグネシウム組成が１０原子％以上の高抵抗の酸化マグネシウム亜鉛で形成すると共に、
前記チャネル層を、酸化亜鉛、あるいは、前記バッファ層よりマグネシウム組成の含有量が小さい酸化マグネシウム亜鉛で形成することを最も主要な特徴としている。 The zinc oxide based transistor of the present invention is
In order to eliminate the influence of the electron degenerate layer formed in the buffer layer and to easily increase the resistance of the zinc oxide itself of the channel layer,
In a zinc oxide-based transistor in which a zinc oxide-based channel layer, a gate insulating film layer, a gate electrode, a source electrode, and a drain electrode are formed on a substrate,
The buffer layer formed between the substrate and the channel layer is formed of high-resistance magnesium zinc oxide having a magnesium composition of 10 atomic% or more,
The most important feature is that the channel layer is formed of zinc oxide or magnesium zinc oxide having a lower magnesium composition content than the buffer layer.

本発明の酸化亜鉛系トランジスタにおいて、バッファ層を形成する高抵抗の酸化マグネシウム亜鉛のマグネシウム組成を１０原子％以上とするのは、発明者らの実験によれば、マグネシウム組成が１０原子％未満であれば、バッファ層中に形成される電子縮退層とチャネル層とを電気的に分離することができず、電子縮退層が素子特性に及ぼす影響や電子縮退層による素子間の電気的な結合をなくすることができないからである。 In the zinc oxide-based transistor of the present invention, the magnesium composition of the high-resistance magnesium zinc oxide forming the buffer layer is set to 10 atomic% or more, according to the inventors' experiment, when the magnesium composition is less than 10 atomic%. If this is the case, the electron degenerate layer and the channel layer formed in the buffer layer cannot be electrically separated, and the influence of the electron degenerate layer on the device characteristics and the electrical coupling between devices due to the electron degenerate layer Because it cannot be lost.

また、前記本発明の酸化亜鉛系トランジスタにおいて、さらに、ゲート絶縁膜層に高抵抗の酸化亜鉛混晶を使用する場合には、チャネル層とゲート絶縁膜層の界面を擬似格子整合へテロ接合で形成できるようになって、実用上問題のない程度に小さなヒステリシス特性を有するトランジスタを実現できるようになる。 Further, in the zinc oxide based transistor of the present invention, when a high resistance zinc oxide mixed crystal is used for the gate insulating film layer, the interface between the channel layer and the gate insulating film layer is formed by a pseudo lattice matching heterojunction. Thus, it becomes possible to realize a transistor having a hysteresis characteristic small enough to cause no practical problem.

本発明によれば、バッファ層にマグネシウム組成が１０原子％以上の高抵抗の酸化マグネシウム亜鉛を使用するので、バッファ層中に形成される電子縮退層の影響をなくすることができ、良好な特性を有する電子デバイスを形成できる。 According to the present invention, the magnesium layer having a high resistance of 10 atomic% or more is used for the buffer layer, so that the influence of the electron degenerate layer formed in the buffer layer can be eliminated and good characteristics can be obtained. Can be formed.

また、チャネル層を、酸化亜鉛、あるいは、前記バッファ層よりマグネシウム組成の低い酸化マグネシウム亜鉛で形成するので、チャネル層の酸化亜鉛自身の高抵抗化が容易に行え、トランジスタの閾値電圧の制御性が良くなる。 In addition, since the channel layer is formed of zinc oxide or magnesium zinc oxide having a lower magnesium composition than the buffer layer, the resistance of the channel layer zinc oxide itself can be easily increased, and the threshold voltage of the transistor can be controlled. Get better.

また、本発明において、さらに、ゲート絶縁膜層に高抵抗の酸化亜鉛混晶を使用する場合には、実用上問題のない程度に小さなヒステリシス特性を有するトランジスタが得られるようになる。 Further, in the present invention, when a high resistance zinc oxide mixed crystal is used for the gate insulating film layer, a transistor having a hysteresis characteristic small enough to cause no practical problem can be obtained.

以下、本発明を実施するための最良の形態について、図１〜図４を用いてさらに詳細に説明する。
図１はスタガ型の本発明の酸化亜鉛系トランジスタ１の構造を示したものであり、たとえばサファイア基板２の上に、分子線結晶成長法により、二層のバッファ層３，４と、酸化亜鉛系のチャネル層５と、ゲート絶縁膜層６を順に形成している。 Hereinafter, the best mode for carrying out the present invention will be described in more detail with reference to FIGS.
FIG. 1 shows the structure of a staggered zinc oxide transistor 1 of the present invention. For example, on a sapphire substrate 2, two buffer layers 3 and 4 and zinc oxide are formed by molecular beam crystal growth. A system channel layer 5 and a gate insulating film layer 6 are sequentially formed.

そして、図１に示した本発明例では、たとえば前記サファイア基板２の上に形成するバッファ層３として、低温成長酸化亜鉛バッファ層を形成した。この低温成長酸化亜鉛バッファ層３は、サファイア基板２の温度が２５０℃で成長させ、その厚さが１０ｎｍとなるようにした。 In the example of the present invention shown in FIG. 1, for example, a low temperature growth zinc oxide buffer layer is formed as the buffer layer 3 formed on the sapphire substrate 2. The low temperature growth zinc oxide buffer layer 3 was grown at a temperature of 250 ° C. of the sapphire substrate 2 so that its thickness was 10 nm.

また、このバッファ層３の上に形成するバッファ層４として、マグネシウム組成が例えば１０原子％の高抵抗の酸化マグネシウム亜鉛のバッファ層を形成した。図１に示した本発明例では、厚さが０．４μｍ程度となるまで成長させた。 Further, as the buffer layer 4 formed on the buffer layer 3, a high-resistance magnesium zinc oxide buffer layer having a magnesium composition of, for example, 10 atomic% was formed. In the example of the present invention shown in FIG. 1, the film was grown until the thickness became about 0.4 μm.

このバッファ層４を形成する酸化マグネシウム亜鉛のマグネシウム組成の含有量は１０原子％以上であれば良いが、電気的絶縁効果の観点からは２０原子％以上とすることが望ましい。 The content of the magnesium composition of the magnesium zinc oxide forming the buffer layer 4 may be 10 atomic% or more, but is preferably 20 atomic% or more from the viewpoint of the electrical insulation effect.

また、本発明では、前記チャネル層５はたとえば酸化亜鉛で形成し、その厚さが１５ｎｍとなるまで成長させた。このチャネル層５の厚さは特に限定されないが、厚さが１５ｎｍを超えると、通電できなくなるようにするのが困難となるため、１５ｎｍ以下とすることが望ましい。 In the present invention, the channel layer 5 is made of, for example, zinc oxide and grown until the thickness becomes 15 nm. The thickness of the channel layer 5 is not particularly limited. However, if the thickness exceeds 15 nm, it becomes difficult to prevent energization.

なお、チャネル層５は酸化亜鉛に限らず、酸化亜鉛に擬似格子整合する酸化マグネシウム亜鉛で形成しても良いが、その場合は、前記バッファ層４よりもマグネシウム組成の含有量を小さくする。 The channel layer 5 is not limited to zinc oxide, but may be formed of magnesium zinc oxide that pseudo-matches with zinc oxide. In that case, the content of the magnesium composition is made smaller than that of the buffer layer 4.

さらに、図１に示した本発明例では、前記ゲート絶縁膜層６は、酸化亜鉛に擬似格子整合する酸化マグネシウム亜鉛を用いた高抵抗の酸化亜鉛混晶で形成し、厚さが３０ｎｍ程度となるまで成長させた。 Furthermore, in the example of the present invention shown in FIG. 1, the gate insulating film layer 6 is formed of a high resistance zinc oxide mixed crystal using magnesium zinc oxide that is pseudo-lattice matched with zinc oxide, and has a thickness of about 30 nm. Grown until.

このゲート絶縁膜層６を形成する酸化マグネシウム亜鉛のマグネシウム組成の含有量は、１０原子％〜４０原子％の間であれば特に限定されないが、前記バッファ層４のマグネシウム組成の含有量との関係で相対的に決定する。例えば前記バッファ層４のマグネシウム含有量が多くなれば、ゲート絶縁膜層６のマグネシウム含有量も多くする。 The magnesium composition content of the magnesium zinc oxide forming the gate insulating film layer 6 is not particularly limited as long as it is between 10 atomic% and 40 atomic%, but the relationship with the magnesium composition content of the buffer layer 4 is not limited. Determine relatively. For example, if the magnesium content of the buffer layer 4 increases, the magnesium content of the gate insulating film layer 6 also increases.

そして、フォトリソグラフィーとドライエッチング等により規定した素子領域の前記ゲート絶縁膜層６を部分的に除去した後、ソース電極７とドレイン電極８をアルミニウムの蒸着およびリフトオフによって形成した後、最後にゲート電極９を金の蒸着リフトオフによって前記ゲート絶縁膜層６の上に形成する。なお、本例では、低温成長酸化亜鉛バッファ層３以外の層４〜６は、３５０℃の温度で成長させた。 Then, after partially removing the gate insulating film layer 6 in the element region defined by photolithography and dry etching, the source electrode 7 and the drain electrode 8 are formed by aluminum deposition and lift-off, and finally the gate electrode 9 is formed on the gate insulating film layer 6 by vapor deposition lift-off of gold. In this example, the layers 4 to 6 other than the low temperature growth zinc oxide buffer layer 3 were grown at a temperature of 350 ° C.

すなわち、本発明の酸化亜鉛系トランジスタ１は、酸化亜鉛と同じ結晶構造を有する酸化マグネシウム亜鉛を、バッファ層４や必要に応じてゲート絶縁膜層６に利用すると共に、酸化亜鉛系チャネル層５の厚さも望ましい範囲となすことを特徴としている。 That is, the zinc oxide-based transistor 1 of the present invention uses magnesium zinc oxide having the same crystal structure as zinc oxide for the buffer layer 4 and, if necessary, the gate insulating film layer 6, and the zinc oxide-based channel layer 5. The thickness is also in a desirable range.

図１に示した本発明の酸化亜鉛系トランジスタ１と同じ層構造であるが、酸化亜鉛のチャネル層５の厚さが厚い場合のエネルギーバンド図を図２に示す。なお、図２の（ａ）図はゲート電圧を印加していない場合、（ｂ）図はゲート電圧を印加した場合を示している。 FIG. 2 shows an energy band diagram when the zinc oxide channel layer 5 has the same layer structure as the zinc oxide transistor 1 of the present invention shown in FIG. 1 but the zinc oxide channel layer 5 is thick. 2A shows a case where no gate voltage is applied, and FIG. 2B shows a case where a gate voltage is applied.

本発明の酸化亜鉛系トランジスタ１の層構造では、バッファ層３中に形成される電子縮退層３ａの影響をなくするため、バッファ層４に高抵抗層となる酸化マグネシウム亜鉛層を使用している。 In the layer structure of the zinc oxide-based transistor 1 of the present invention, a magnesium zinc oxide layer serving as a high resistance layer is used for the buffer layer 4 in order to eliminate the influence of the electron degenerate layer 3 a formed in the buffer layer 3. .

従って、図２（ａ）に示したように、前記電子縮退層３ａとチャネル層５とを電気的に分離することができ、電子縮退層３ａが素子特性に及ぼす影響や電子縮退層３ａによる素子の電気的な結合をなくすることができる。 Therefore, as shown in FIG. 2A, the electron degenerate layer 3a and the channel layer 5 can be electrically separated, and the influence of the electron degenerate layer 3a on the device characteristics and the element due to the electron degenerate layer 3a. The electrical coupling can be eliminated.

また、図１に示した本発明の酸化亜鉛系トランジスタ１の層構造では、ゲート絶縁膜層６に、高抵抗の例えば酸化マグネシウム亜鉛層を使用するので、酸化亜鉛のチャネル層５とゲート絶縁膜層６の界面を擬似格子整合ヘテロ接合で形成することができる。 In the layer structure of the zinc oxide transistor 1 of the present invention shown in FIG. 1, since a high resistance, for example, magnesium zinc oxide layer is used for the gate insulating film layer 6, the channel layer 5 of zinc oxide and the gate insulating film are used. The interface of layer 6 can be formed with a pseudo-lattice matched heterojunction.

従って、界面準位のない良好な界面を形成でき、実用上問題のない程度に小さなヒステリシス特性を有するトランジスタを実現できる。 Therefore, a favorable interface having no interface state can be formed, and a transistor having hysteresis characteristics small enough to cause no practical problem can be realized.

ところで、通常のヘテロ接合トランジスタでは、チャネル層を形成するキャリア層を生成するために、変調ドープ構造などを採用することが一般的である。ところが、本発明のような、酸化亜鉛と酸化マグネシウム亜鉛のヘテロ構造では、窒化ガリウムと窒化アルミニウムのヘテロ構造と同じように、ヘテロ構造によって生じる格子歪により分極電荷が生じ、それによって生じる分極電界によって、ヘテロ界面に二次元電子ガスが誘起される。 By the way, in a normal heterojunction transistor, in order to generate a carrier layer that forms a channel layer, a modulation doping structure or the like is generally employed. However, in the heterostructure of zinc oxide and magnesium zinc oxide as in the present invention, as with the heterostructure of gallium nitride and aluminum nitride, polarization charges are generated by lattice distortion generated by the heterostructure, and the polarization electric field generated thereby causes A two-dimensional electron gas is induced at the heterointerface.

この二次元電子ガスが誘起されることは、発明者等が図１に示す構造の酸化亜鉛系トランジスタ１を使用して、電子移動度とキャリア密度の温度依存性を調査した結果を示す図４を見ると、電子移動度が低温で急激に増加していること、シートキャリア密度が温度にほとんど依存しないことからも分る。 The induction of this two-dimensional electron gas is the result of the inventors investigating the temperature dependence of electron mobility and carrier density using the zinc oxide transistor 1 having the structure shown in FIG. As can be seen from the graph, the electron mobility increases rapidly at a low temperature, and the sheet carrier density hardly depends on the temperature.

分子線結晶成長法で酸化亜鉛と酸化マグネシウム亜鉛のヘテロ構造を成長すると、一般的には（０００−１）面が終端面となり、バッファ層４を形成する酸化マグネシウム亜鉛の上に成長したチャネル層５の酸化亜鉛とのヘテロ界面の酸化亜鉛側に電子が誘起され、前記二次元電子ガスの層５ａが、図２に示したように形成される。 When a heterostructure of zinc oxide and magnesium zinc oxide is grown by the molecular beam crystal growth method, generally, the (000-1) plane is the termination plane, and the channel layer grown on the magnesium zinc oxide forming the buffer layer 4 Electrons are induced on the zinc oxide side of the heterointerface with 5 of zinc oxide, and the two-dimensional electron gas layer 5a is formed as shown in FIG.

前記誘起される二次元電子の濃度は前記格子歪の量によって決まるのであるが、酸化亜鉛がｎ形の導電性を示すために、酸化亜鉛のチャネル層５には、図２に示したように、酸化亜鉛層中のドナーがイオン化することによって生成されたキャリア、すなわち三次元電子の層５ｂも共存することになる。 The concentration of the induced two-dimensional electrons is determined by the amount of the lattice strain. In order that zinc oxide exhibits n-type conductivity, the zinc oxide channel layer 5 has a structure as shown in FIG. The carriers generated by ionization of the donor in the zinc oxide layer, that is, the three-dimensional electron layer 5b coexist.

そのため、チャネル層５中のキャリアの濃度がチャネル層５の厚さにも依存することになって、トランジスタの閾値の電圧制御を困難なものにしていた。 For this reason, the carrier concentration in the channel layer 5 also depends on the thickness of the channel layer 5, making it difficult to control the threshold voltage of the transistor.

すなわち、チャネル層５の厚さが厚い場合は、酸化亜鉛層中に空乏層が広がることによって、三次元電子のキャリアは減少するものの、空乏層中にイオン化したドナーが存在するため、ゲート電極９からの電界が遮蔽されるので、チャネル層５の二次元電子ガスは減少しない。 That is, when the channel layer 5 is thick, the depletion layer spreads in the zinc oxide layer, so that although three-dimensional electron carriers are reduced, there are ionized donors in the depletion layer. Therefore, the two-dimensional electron gas in the channel layer 5 is not reduced.

従って、トランジスタのチャネル層５を形成する電子の濃度を制御することができず、良好なトランジスタ特性を得ることが困難である。 Therefore, the concentration of electrons forming the channel layer 5 of the transistor cannot be controlled, and it is difficult to obtain good transistor characteristics.

そこで、図１に示した本発明の酸化亜鉛系トランジスタ１では、前記の層構造に加えて、さらに酸化亜鉛のチャネル層５の厚さを１５ｎｍ以下としているのである。この場合の前記図２と同様のエネルギーバンド図を図３に示す。 Therefore, in the zinc oxide transistor 1 of the present invention shown in FIG. 1, in addition to the above layer structure, the thickness of the zinc oxide channel layer 5 is 15 nm or less. FIG. 3 shows an energy band diagram similar to FIG. 2 in this case.

酸化亜鉛のチャネル層５の厚さを適正になした場合は、ゲート電極９からの電界が、イオン化したドナーで終端されることなく二次元電子ガス層５ａに到達するので、ゲート電極９に負の電圧を印加すると、図３（ｂ）に示したように、酸化亜鉛のチャネル層５の二次元電子が減少し、良好なトランジスタ動作を得ることができるようになる。 When the thickness of the channel layer 5 of zinc oxide is made appropriate, the electric field from the gate electrode 9 reaches the two-dimensional electron gas layer 5a without being terminated by the ionized donor, and therefore the negative electrode is applied to the gate electrode 9. As shown in FIG. 3B, the two-dimensional electrons in the zinc oxide channel layer 5 are reduced, and a good transistor operation can be obtained.

このように、図１に示した本発明の酸化亜鉛系トランジスタ１のようにチャネル層５の厚さをも適正になすことで、図３（ｂ）に示したように、酸化亜鉛層中のドナーがイオン化することによって誘起されるキャリアの生成が抑制され、良好なトランジスタ特性を実現でき、閾値電圧の制御が容易に行えるようになる。 Thus, by making the thickness of the channel layer 5 appropriate as in the zinc oxide transistor 1 of the present invention shown in FIG. 1, as shown in FIG. The generation of carriers induced by ionization of the donor is suppressed, good transistor characteristics can be realized, and the threshold voltage can be easily controlled.

本発明は上記の例に限らず、基板はサファイア基板に限らない等、各請求項に記載された技術的思想の範囲内で、適宜実施の形態を変更しても良いことは言うまでもない。 It goes without saying that the present invention is not limited to the above example, and the embodiment may be changed as appropriate within the scope of the technical idea described in each claim, for example, the substrate is not limited to a sapphire substrate.

本発明は、スタガ型の酸化亜鉛系トランジスタのみならず、逆スタガ型の酸化亜鉛系トランジスタにも適用できる。 The present invention can be applied not only to staggered zinc oxide transistors but also to inverted staggered zinc oxide transistors.

但し、逆スタガ型の場合、ゲート絶縁膜を酸化マグネシウム亜鉛で形成する場合は、このゲート絶縁膜がバッファ層と同じ働きをするため、このゲート絶縁膜がバッファ層を兼ねることになる。この場合も、ゲート絶縁膜の部分が酸化マグネシウム亜鉛で、かつ、擬似格子整合しているときは、良好なヘテロ界面が形成されるため、素子特性も改善されると考えられる。 However, in the case of the inverted staggered type, when the gate insulating film is formed of magnesium zinc oxide, the gate insulating film functions in the same manner as the buffer layer, and thus the gate insulating film also serves as the buffer layer. Also in this case, when the portion of the gate insulating film is made of magnesium zinc oxide and is pseudo-lattice matched, a good heterointerface is formed, and it is considered that the device characteristics are also improved.

本発明の酸化亜鉛系トランジスタの構造を示した図である。It is the figure which showed the structure of the zinc oxide type transistor of this invention. 図１に示した層構造で、チャネル層の厚さが厚い場合の酸化亜鉛系トランジスタのエネルギーバンド図で、（ａ）はゲート電圧を印加していない場合、（ｂ）はゲート電圧を印加した場合である。FIG. 2 is an energy band diagram of a zinc oxide-based transistor having the layer structure shown in FIG. 1 when the channel layer is thick, where (a) shows no gate voltage applied and (b) shows gate voltage applied. Is the case. 図１に示した層構造の本発明の酸化亜鉛系トランジスタのエネルギーバンド図で、（ａ）はゲート電圧を印加していない場合、（ｂ）はゲート電圧を印加した場合である。FIG. 2 is an energy band diagram of the zinc oxide transistor of the present invention having the layer structure shown in FIG. 1, where (a) shows a case where no gate voltage is applied and (b) shows a case where a gate voltage is applied. 図１に示す構造の酸化亜鉛系トランジスタを使用して、電子移動度とキャリア密度の温度依存性を調査した結果を示す図である。It is a figure which shows the result of having investigated the temperature dependence of electron mobility and a carrier density using the zinc oxide type transistor of the structure shown in FIG. 従来の酸化亜鉛系トランジスタの構成を示した図である。It is the figure which showed the structure of the conventional zinc oxide type transistor.

Explanation of symbols

１酸化亜鉛系トランジスタ
２サファイア基板
３，４バッファ層
５チャネル層
６ゲート絶縁膜層
７ソース電極
８ドレイン電極
９ゲート電極
DESCRIPTION OF SYMBOLS 1 Zinc oxide type transistor 2 Sapphire substrate 3, 4 Buffer layer 5 Channel layer 6 Gate insulating film layer 7 Source electrode 8 Drain electrode 9 Gate electrode

Claims

In a zinc oxide-based transistor in which a zinc oxide-based channel layer, a gate insulating film layer, a gate electrode, a source electrode, and a drain electrode are formed on a substrate,
The buffer layer formed between the substrate and the channel layer is formed of high-resistance magnesium zinc oxide having a magnesium composition of 10 atomic% or more,
The zinc oxide-based transistor, wherein the channel layer is formed of zinc oxide or magnesium zinc oxide having a magnesium composition content smaller than that of the buffer layer.

The zinc oxide transistor according to claim 1, wherein the channel layer has a thickness of 15 nm or less.

3. The zinc oxide based transistor according to claim 1, wherein the gate insulating film layer is formed of a high resistance zinc oxide mixed crystal.

4. The zinc oxide transistor according to claim 3, wherein magnesium zinc oxide that is pseudo-lattice matched with zinc oxide is used as the high-resistance zinc oxide mixed crystal forming the gate insulating film layer. 5.