JP4849635B2 - 信号弁別回路および光信号受信弁別回路 - Google Patents

Description

本発明は、複数のビットレートの信号が時分割多重されている信号を取り扱う際に、複数のビットレートの全てもしくは一部が互いに整数倍もしくは整数分の１の関係にない場合に、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、信号を瞬時に弁別する信号弁別回路、およびこれを利用して光信号を弁別して受信する光信号受信弁別回路に関するものである。

データ伝送サービスを利用するユーザの要望は時代とともに多様化の一途をたどっており、複数のビットレートのサービスが提供されている。一般に信号を受信する受信回路は、特定のビットレートの信号のみを受信するように設計されているが、設備投資の削減効果を狙って、複数のビットレートの信号を受信可能なマルチレート受信器に対するニーズが顕在化している。

これまで、信号のビットレートが時間とともに切り替わる（時分割多重されている）システムを実現するには、主に複数のビットレートの信号を瞬時に切り換え受信可能なバースト受信器を用いて構成する手法が提案されてきた。これは、通常の連続信号用受信器のように、ビットレートの切り換えに対する応答性能が比較的遅い受信装置を用いると、ビットレートが切り換わるたびに受信器の状態が比較的長い時間をかけて変化するため、その間は信号の受信ができなくなり、伝送効率が著しく劣化してしまうからである。

例えば、特許文献１や特許文献２などでは、データの速度を瞬時に判定し、受信器のクロックを切り替えて受信するシステムが提案されている。これらのシステムに共通して言えることは、取り扱うことのできる複数のビットレートは、各々整数倍もしくは整数分の１の関係にあるものに限られるということである。

ビットレートの切り換えに対して、受光感度を切り換える必要がない場合には、クロック信号をビットレートに対して瞬時に切り換える機能をクロック再生回路が有していれば良いが、一般に、ＰＬＬを基本とする周波数同期回路は応答性能が遅く、かつ周波数可変範囲が狭いため、逓倍回路や分周回路（特許文献１の１／２分周回路３０８、特許文献２の分周回路４２３）などのクロック周波数を整数倍か整数分の１（厳密には２のべき乗倍もしくは２のべき乗分の１）に変換させる回路を用いる。このため、受信可能なビットレートは発振器の発振周波数の整数倍か整数分の１に限定される。
特開２００２−０５１０３３号公報 特開平８−００８９５４号公報

上記に述べたように、従来技術では、複数のビットレートを扱う場合に、ビットレート間に整数倍もしくは整数分の１の関係が成立しなければ救うことができない。整数倍もしくは整数分の１の関係に無い複数のビットレートを扱う場合、クロック・データ再生回路内部のクロック再生回路をビットレート毎に設けて、入力される信号のビットレートに対応して瞬時に切り換える機能が必要になるが、一般に発振回路を有するクロック再生回路を複数設けた場合、電磁界的な結合による発振回路間の干渉などが生じるため、発振回路間の遮蔽が必要になるなどの課題があった。

さらに、特許文献１や特許文歓２の受信装置は、異なるビットレートの受信信号を同一の出力端子から出力する構成となっている。このため、仮に受信器が整数倍もしくは整数分の１の関係にないビットレートを受信できたとしても、受信器の後段に接続される回路および装置も同様に、整数倍もしくは整数分の１の関係にない複数のビットレートに対応可能でなければならないという課題がある。

本発明の目的は、１つのクロック・データ再生回路が複数の発振回路を有する場合に問題となる発振回路間の干渉を抑えることができ、また、後段の回路及び装置には整数倍もしくは整数分の１の関係にない複数のビットレートを取り扱う機能を必要としない、信号弁別回路および光信号受信弁別回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の信号弁別回路は、全てもしくは一部が互いに整数倍もしくは整数分の１の関係にない複数のビットレートの信号を時分割多重した信号を弁別して識別再生する信号弁別回路であって、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、対応したクロック・データ再生回路を有し、前記時分割多重された信号を全てのクロック・データ再生回路に分配し、該クロック・データ再生回路の入力端子部もしくは内部にゲート回路を設け、該ゲート回路の開閉をビットレート制御信号で制御することで、前記時分割多重された信号を、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項２にかかる発明の信号弁別回路は、全てもしくは一部が互いに整数倍もしくは整数分の１の関係にない複数のビットレートの信号を時分割多重した信号を弁別して識別再生する信号弁別回路であって、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、対応したクロック・データ再生回路を有し、１つの信号入力端子と全ての前記クロック・データ再生回路の入力端子の間に方路切換回路を接続し、該方路切換回路をビットレート制御信号により制御することで、前記時分割多重された信号を、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項３にかかる発明の光信号受信弁別回路は、複数のビットレートの信号を時分割多重した光信号を、光電気変換素子を用いて電流信号に変換し、該電流信号をインピータンス変換増幅回路で電圧信号に変換増幅し、後置増幅回路を用いて一定振幅の電圧信号に増幅した後に、クロック・データ再生回路で識別再生する光信号受信弁別回路であって、
該クロック・データ再生回路の代わりに、請求項１もしくは請求項２に記載の信号弁別回路を具備し、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項４にかかる発明は、請求項３に記載の光信号受信弁別回路において、前記インピーダンス変換増幅回路として並列帰還並列注入型増幅回路を用い、該並列帰還並列注入型増幅回路の並列帰還抵抗の抵抗値を前記ビットレート制御信号により制御可能な可変抵抗とすることを特徴とする。
請求項５にかかる発明は、請求項３に記載の光信号受信弁別回路において、前記インピーダンス変換増幅回路の出力端子と前記後置増幅回路の入力端子の間に、ビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする。
請求項６にかかる発明の光信号受信弁別回路は、全てもしくは一部が互いに整数倍もしくは整数分の１の関係にない複数のビットレートの信号を時分割多重した光信号を、光電気変換素子を用いて電流信号に変換し、該電流信号をインピーダンス変換増幅回路で電圧信号に変換増幅し、後置増幅回路を用いて一定振幅の電圧信号に増幅した後に、クロック・データ再生回路で識別再生する光信号受信弁別回路であって、前記後置増幅回路として、前記整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、対応した複数の後置増幅回路を有し、前記インピーダンス変換増幅回路の出力信号を全ての前記後置増幅回路に分配し、前記複数の後置増幅回路の出力信号を各々対応したクロック・データ再生回路で識別再生するとともに、前記整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、前記後置増幅回路の入力端子部もしくは内部、もしくは前記クロック・データ再生回路の入力端子部もしくは内部にゲート回路を設け、該ゲート回路の開閉をビットレート制御信号で制御することで、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項７にかかる発明の光信号受信弁別回路は、全てもしくは一部が互いに整数倍もしくは整数分の１の関係にない複数のビットレートの信号を時分割多重した光信号を、光電気変換素子を用いて電流信号に変換し、該電流信号をインピーダンス変換増幅回路で電圧信号に変換増幅し、後置増幅回路を用いて一定振幅の電圧信号に増幅した後に、クロック・データ再生回路で識別再生する光信号受信弁別回路であって、前記整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、対応した複数の後置増幅回路を有し、前記インピーダンス変換増幅回路の出力端子と全ての前記後置増幅回路の入力端子の間に方路切換回路を接続し、前記複数の後置増幅回路の出力信号を各々対応したクロック・データ再生回路で識別再生するともに、ビットレート制御信号により前記方路切換回路を制御することで、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の１の関係にあるヒットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項８にかかる発明は、請求項６に記載の光信号受信弁別回路において、前記インピーダンス変換増幅回路の出力端子と前記複数の後置増幅回路の内の少なくとも１つの後置増幅回路の入力端子との間に、低域通過フィルタ回路もしくはビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする。
請求項９にかかる発明は、請求項７に記載の光信号受信弁別回路において、前記方路切換回路の出力端子と前記複数の後置増幅回路の内の少なくとも１つの後置増幅回路の入力端子との間に、低域通過フィルタ回路もしくはビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする。

本発明によれば、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、クロック・データ再生回路を有することで、１つのクロック・データ再生回路が複数の発振回路を有する場合に問題となる発振回路間の干渉を抑えることができる。また、入力端子部に設けられたゲート回路の開閉選択もしくは方路切換回路の切り換えによって、各クロック・データ再生回路が有しているクロック再生回路の発振周波数と同一もしくは整数分の１のビットレートの信号のみを識別再生することで、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、個々の出力端子から出力させることができるので、後段の回路及び装置には整数倍もしくは整数分の１の関係にない複数のビットレートを取り扱う機能を必要としない。

＜実施例１＞
図１に本発明の実施例１の信号弁別回路を示す。図中、１は信号入力端子、２は第１の信号出力端子、３は第２の信号出力端子、４は第３の信号出力端子、５は第１のクロック・データ再生回路（ＣＤＲ回路）、６は第２のクロック・データ再生回路、７は第３のクロック・データ再生回路、８は第１のビットレート制御信号入力端子、９は第２のビットレート制御信号入力端子、１０は第３のビットレート制御信号入力端子、１１は第１のゲート回路、１２は第２のゲート回路、１３は第３のゲート回路、を示す。クロック・データ再生回路５，６，７は、それぞれ整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、設けられる。

本発明の全ての信号弁別回路（もしくはその信号弁別回路を利用した後記する光信号受信弁別回路）に入力される信号のビットレートの切り換えタイミングは、信号を送信する回路の送信タイミングを制御する制御回路や、別途設けられるビットレート判定手段などからビットレート制御信号として与えられるものとする。

本実施例から明らかなように、本発明の信号弁別回路では、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、クロック・データ再生回路５，６，７を有しているので、１つのクロック・データ再生回路が複数の発振回路を有する場合に問題となる発振回路間の干渉を抑制し易い。

また、入力端子１の側に設けられたゲート回路１１，１２，１３の開閉を選択することで、各クロック・データ再生回路５，６，７が有しているクロック再生回路の発振周波数と同一もしくは整数分の１のビットレートの信号のみを識別再生することができるとともに、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、個々の出力端子２，３，４から出力することができるので、後段の回路及び装置には、整数倍もしくは整数分の１の関係にない複数のビットレートを取り扱う機能を必要としない。

＜実施例２＞
図２に本発明の実施例２の信号弁別回路を示す。実施例１と同じものには同じ符号を付けた。５Ａは第１のゲート回路内蔵クロック・データ再生回路、５Ｂは第２のゲート回路内蔵クロック・データ再生回路、５Ｃは第３のゲート回路内蔵クロック・データ再生回路、を示す。

本実施例は、実施例１のゲート回路１１，１２，１３をクロック・データ再生回路５，６，７の内部に設けた例であり、ビットレート制御信号入力端子８，９，１０がクロック・データ再生回路５Ａ，６Ａ，７Ａに直接設けられている。機能に関しては実施例１と変わらないので、同様の効果が得られる。

＜実施例３＞
図３に本発明の実施例３の信号弁別回路を示す。実施例１と同じものには同じ符号を付けた。１７は方路切換回路を示す。実施例１においては、ゲート回路１１，１２，１３の開閉を選択することで、また実施例２においてはゲート回路内蔵クロック・データ再生回路５Ａ，６Ａ，７Ａ内のゲート回路の開閉を選択することで、各クロック・データ再生回路が有しているクロック再生回路の発振周波数と同一もしくは整数分の１のビットレートの信号のみを識別再生する機能を実現しているが、本実施例では方路切換回路１７のスイッチを用いて、入力信号のビットレートに対応したクロック・データ再生回路にのみ信号を伝達することで、同一の機能を提供している。

本実施例は、実施例１，２のように信号を分配するのに比べ、挿入損失の小さな方路切換回路１７を用いることで、分配による信号電力の損失を抑えることができるので、クロック・データ再生回路の識別感度を上げることができる。

＜実施例４＞
図４に本発明の実施例４の光信号受信弁別回路を示す。実施例１と同じものには同じ符号を付けた。１８は光電気変換素子、１９はインピーダンス変換増幅回路、２０は後置増幅回路、２１は図１で説明した信号弁別回路、２２は電源もしくは接地、を示す。

本実施例は実施例１で示した信号弁別回路を光信号受信弁別回路に応用した例であり、複数のビットレートの信号を時分割多重した光信号を受信し弁別することができる。

なお、本実施例では、信号弁別回路２１に実施例１の構成を用いているが、実施例１，２，３のいずれの信号弁別回路を用いても同様の効果が得られる。また、インピーダンス変換増幅回路１９に並列帰還並列注入型増幅回路を用いたが、光電気変換素子１８の出力電流信号を電圧信号に変換増幅する機能を有していれば、回路構成に拘わらず同様の効果が得られる。

＜実施例５＞
図５に本発明の実施例５の光信号受信弁別回路を示す。実施例４と同じものには同じ符号を付けた。図中、２３は可変抵抗器、２４は抵抗値制御端子、を示す。文献（T.Yoshida et al.,"New 156M/2.5Gbit/s multi-rate SPF transceiver with automatic sensitivity switching",The 10th Optolectronics and Communications Conference(OECC2005),Jul.2005,paper 6B4-3.)にあるように、インピーダンス変換増幅回路に並列帰還並列注入型増幅回路の構成を用いた場合、帰還抵抗の値を変化させると光受信器の受光感度が変化する。帰還抵抗が大きければ大きいほど受光感度は改善するが、同時に回路の帯域は減少してしまう。

信号を等化増幅するには、ビットレート×０．７Ｈｚ以上の帯域が必要であるため、ビットレートに併せて帰還抵抗の値を最適化できれば、受光感度をビットレート毎に最適化することができる。本実施例は並列帰還抵抗に可変抵抗２３を用い、抵抗値制御端子２４への制御信号入力によってその値を変化させることができるので、受信する光信号のビットレートに応じて受光感度を最適化させることができる。

なお、図５中では図４同様に、信号弁別回路２１に実施例１の構成を用いているが、実施例１，２，３のいずれの信号弁別回路を用いても同様の効果が得られる。

＜実施例６＞
図６に本発明の第６の実施例の光信号受信弁別回路を示す。実施例４と同じものには同じ符号を付けた。２５は帯域可変低域通過フィルタ回路、２６は帯域制御端子、を示す。本実施例はインピーダンス変換増幅回路１９の帰還抵抗を変化させるかわりに、インピーダンス変換増幅回路１９と後置増幅回路２０の間に帯域可変低域通過フィルタ回路２５を挿入し、帯域制御端子２６にビットレート制御信号を入力することで、雑音帯域をビットレート毎に最適化するので、一定の受光感度改善効果が得られる。

＜実施例７＞
図７に本発明の実施例７の光信号受信弁別回路を示す。実施例４と同じものには同じ符号を付けた。２７は第１の後置増幅回路、２８は第２の後置増幅回路、２９は第３の後置増幅回路、を示す。本実施例では信号の分配をインピーダンス変換増幅回路１９の後段で行っており、機能的には実施例４と同様の効果が得られる。さらに後置増幅回路２７，２８，２９が、それらの後置増幅回路の後段に接続されるクロック・データ再生回路５，６，７の扱うビットレートのうち、最も高いビットレートの信号に対して最適化された帯域を有している場合には、ビットレート群毎に最適化された受光感度を得ることができる。

＜実施例８＞
図８に本発明の実施例８の光信号受信弁別回路を示す。実施例７と同じものには同じ符号を付けた。図から明らかなように、弁別機能を実現するゲート回路１１，１２，１３の位置を、後置増幅回路２７，２８，２９とクロック・データ再生回路５，６，７の間に設けた例であり、実施例７と同様の効果が得られる。

＜実施例９＞
図９に本発明の実施例９の光信号受信弁別回路を示す。実施例７と同じものには同じ符号を付けた。本実施例は、弁別機能を実現するゲート回路を後置増幅回路の内部に設けた例であり、ビットレート制御信号入力端子８，９，１０がゲート回路内蔵後置増幅回路２７Ａ，２８Ａ，２９Ａに直接設けられている。本実施例でも、実施例７、８と同様の効果が得られる。

＜実施例１０＞
図１０に本発明の実施例１０の光信号受信弁別回路を示す。実施例７と同じものには同じ符号を付けた。本実施例は、弁別機能を実現するゲート回路をクロック・データ再生回路の内部に設けた例であり、ビットレート制御信号入力端子８，９，１０がゲート回路内蔵クロック・データ再生回路５Ａ，６Ａ，７Ａに直接設けられている。本実施例でも、実施例７、８、９と同様の効果が得られる。

＜実施例１１＞
図１１に本発明の実施例１１の光信号受信弁別回路を示す。実施例３および実施例７と同じものには同じ符号を付けた。本実施例は、実施例７〜１０の信号弁別機能を実施例３と同様に方路切換回路１７を用いて実現した例である。本実施例では、実施例１，２に対する実施例３の効果と同様の効果が、実施例７〜１０に対して得られる。

＜実施例１２＞
図１２に本発明の実施例１２の光信号受信弁別回路を示す。実施例６および実施例７と同じものには同じ符号を付けた。本実施例では帯域可変低域通過フィルタ回路２５が第１の後置増幅回路２７を含む分岐回路の先頭に挿入されている。

この分岐回路が、第１のクロック・データ再生回路５の有するクロック再生回路の発振周波数と同一のビットレートだけでなく、整数分の１のビットレートをも取り扱う場合、ビットレートに応じて帯域制御端子２６にビットレート制御信号を入力することで、雑音帯域をビットレート毎に最適化することかできるので、受光感度改善効果が得られる。

なお、本実施例では便宜上、帯域可変低域通過フィルタ回路２５を用いた例を示したが、帯域の広い後置増幅回路を用いざるを得ない場合には、固定の低域通過フィルタ回路を用いて帯域を最適化することで、実施例７〜１０と同程度の効果が得られる。また、本実施例ではゲート回路の前段に当該低域通過フィルタ回路を挿入した例を示したが、後置増幅回路の前段であれば、ゲート回路の後段であっても同様の効果が得られる。また、本実施例では便宜上、第１の後置増幅回路２７を含む分岐回路にフィルタ回路を挿入した例を示したが、複数の分岐回路に設けても良いし、全ての分岐回路に設けても良い。また、本実施例では実施例７をベースにフィルタ回路を挿入した例を示したが、実施例７〜１０のどの実施例に対して適用しても同様の効果が得られる。

＜実施例１３＞
図１３に本発明の実施例１３の光信号受信弁別回路を示す。実施例１１および実施例１２と同じものには同じ符号を付けた。本実施例は、実施例１２の信号弁別機能を実施例３と同様に方路切換回路１７を用いて実現した例で、実施例１、２に対する実施例３の効果と同様の効果が実施例１２に対して得られる。

本実施例では便宜上、帯域可変低域通過フィルタ回路２５を用いた例を示したが、帯域の広い後置増幅回路を用いざるを得ない場合には、固定の低域通過フィルタ回路を用いて帯域を最適化することで、実施例１１と同程度の効果が得られる。また、本実施例では便宜上、第１の後置増幅回路を含む分岐回路にフィルタ回路を挿入した例を示したが、複数の分岐回路に設けても良いし、全ての分岐回路に設けても良い。

＜他の実施例＞
以上の実施例では、便宜上３つのクロック・データ再生回路５，６，７（あるいは５Ａ，６Ａ，７Ａ）を有している例を示したが、整数倍もしくは整数分の１の関係にあるビットレート群の数、もしくはビットレートの種類と同数のクロック・データ再生回路を有していれば良い。また、信号結線をシングルエンド型の表記で示したが、信号結線の全てもしくは一部を差動型接続にしても同様の効果が得られる。図１，２，４，５，６，７，８，９，１０，１２の実施例では、便宜上分岐部を結線の分岐で示したが、分配回路やその他の分配手段をもって分配しても同様の効果が得られる。さらに本発明の実施例に用いられている全てのゲート回路は、制御信号によって信号を通過もしくは遮断する機能を有していれば、内部の材料や回路構成によらない。

以上、説明したとおり、本実施例のように、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、クロック・データ再生回路を有することで、１つのクロック・データ再生回路が複数の発振回路を有する場合に問題となる発振回路間の干渉を抑えることができ、入力端子部に設けられたゲート回路の開閉選択もしくは方路切換回路の切り換えによって、各クロック・データ再生回路が有しているクロック再生回路の発振周波数と同一もしくは整数分の１のビットレートの信号のみを識別再生することができるとともに、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、個々の出力端子から出力させることができるので、後段の回路及び装置には整数倍もしくは整数分の１の関係にない複数のビットレートを取り扱う機能を必要としない。

本発明の実施例１の信号弁別回路のブロック図である。 本発明の実施例２の信号弁別回路のブロック図である。 本発明の実施例３の信号弁別回路のブロック図である。 本発明の実施例４の光信号受信弁別回路のブロック図である。 本発明の実施例５の光信号受信弁別回路のブロック図である。 本発明の実施例６の光信号受信弁別回路のブロック図である。 本発明の実施例７の光信号受信弁別回路のブロック図である。 本発明の実施例８の光信号受信弁別回路のブロック図である。 本発明の実施例９の光信号受信弁別回路のブロック図である。 本発明の実施例１０の光信号受信弁別回路のブロック図である。 本発明の実施例１１の光信号受信弁別回路のブロック図である。 本発明の実施例１２の光信号受信弁別回路のブロック図である。 本発明の実施例１３の光信号受信弁別回路のブロック図である。

符号の説明

１：信号入力端子
２，３，４：信号出力端子
５，６，７：クロック・データ再生回路
５Ａ，６Ａ，７Ａ：ゲート回路内蔵クロック・データ再生回路
８〜１０：ビットレート制御信号入力端子
１１，１２，１３：ゲート回路
１７：方路切換回
１８：光電気変換素子
１９：インピーダンス変換増幅回路
２０：後置増幅回路
２１：信号弁別回路
２２：電源もしくは接地
２３：可変抵抗器
２４：抵抗制御御端子
２５：帯域可変低域通過フィルタ回路
２６：帯域制御端子
２７，２８，２９：後置増幅回路
２７Ａ，２８Ａ，２９Ａ：ゲート回路内蔵後置増幅回路

Claims (9)

1. 全てもしくは一部が互いに整数倍もしくは整数分の１の関係にない複数のビットレートの信号を時分割多重した信号を弁別して識別再生する信号弁別回路であって、
   整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、対応したクロック・データ再生回路を有し、
   前記時分割多重された信号を全てのクロック・データ再生回路に分配し、
   該クロック・データ再生回路の入力端子部もしくは内部にゲート回路を設け、該ゲート回路の開閉をビットレート制御信号で制御することで、前記時分割多重された信号を、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする信号弁別回路。
2. 全てもしくは一部が互いに整数倍もしくは整数分の１の関係にない複数のビットレートの信号を時分割多重した信号を弁別して識別再生する信号弁別回路であって、
   整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、対応したクロック・データ再生回路を有し、
   １つの信号入力端子と全ての前記クロック・データ再生回路の入力端子の間に方路切換回路を接続し、
   該方路切換回路をビットレート制御信号により制御することで、前記時分割多重された信号を、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする信号弁別回路。
3. 複数のビットレートの信号を時分割多重した光信号を、光電気変換素子を用いて電流信号に変換し、該電流信号をインピータンス変換増幅回路で電圧信号に変換増幅し、後置増幅回路を用いて一定振幅の電圧信号に増幅した後に、クロック・データ再生回路で識別再生する光信号受信弁別回路であって、
   該クロック・データ再生回路の代わりに、請求項１もしくは請求項２に記載の信号弁別回路を具備し、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする光信号受信弁別回路。
4. 請求項３に記載の光信号受信弁別回路において、
   前記インピーダンス変換増幅回路として並列帰還並列注入型増幅回路を用い、該並列帰還並列注入型増幅回路の並列帰還抵抗の抵抗値を前記ビットレート制御信号により制御可能な可変抵抗とすることを特徴とする光信号受信弁別回路。
5. 請求項３に記載の光信号受信弁別回路において、
   前記インピーダンス変換増幅回路の出力端子と前記後置増幅回路の入力端子の間に、ビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする光信号受信弁別回路。
6. 全てもしくは一部が互いに整数倍もしくは整数分の１の関係にない複数のビットレートの信号を時分割多重した光信号を、光電気変換素子を用いて電流信号に変換し、該電流信号をインピーダンス変換増幅回路で電圧信号に変換増幅し、後置増幅回路を用いて一定振幅の電圧信号に増幅した後に、クロック・データ再生回路で識別再生する光信号受信弁別回路であって、
   前記後置増幅回路として、前記整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、対応した複数の後置増幅回路を有し、
   前記インピーダンス変換増幅回路の出力信号を全ての前記後置増幅回路に分配し、
   前記複数の後置増幅回路の出力信号を各々対応したクロック・データ再生回路で識別再生するとともに、前記整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、前記後置増幅回路の入力端子部もしくは内部、もしくは前記クロック・データ再生回路の入力端子部もしくは内部にゲート回路を設け、
   該ゲート回路の開閉をビットレート制御信号で制御することで、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする光信号受信弁別回路。
7. 全てもしくは一部が互いに整数倍もしくは整数分の１の関係にない複数のビットレートの信号を時分割多重した光信号を、光電気変換素子を用いて電流信号に変換し、該電流信号をインピーダンス変換増幅回路で電圧信号に変換増幅し、後置増幅回路を用いて一定振幅の電圧信号に増幅した後に、クロック・データ再生回路で識別再生する光信号受信弁別回路であって、
   前記整数倍もしくは整数分の１の関係にあるビットレート群毎もしくはビットレート毎に、対応した複数の後置増幅回路を有し、
   前記インピーダンス変換増幅回路の出力端子と全ての前記後置増幅回路の入力端子の間に方路切換回路を接続し、
   前記複数の後置増幅回路の出力信号を各々対応したクロック・データ再生回路で識別再生するともに、ビットレート制御信号により前記方路切換回路を制御することで、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の１の関係にあるヒットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする光信号受信弁別回路。
8. 請求項６に記載の光信号受信弁別回路において、
   前記インピーダンス変換増幅回路の出力端子と前記複数の後置増幅回路の内の少なくとも１つの後置増幅回路の入力端子との間に、低域通過フィルタ回路もしくはビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする光信号受信弁別回路。
9. 請求項７に記載の光信号受信弁別回路において、
   前記方路切換回路の出力端子と前記複数の後置増幅回路の内の少なくとも１つの後置増幅回路の入力端子との間に、低域通過フィルタ回路もしくはビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする光信号受信弁別回路。

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