JP4804459B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、半導体記憶装置を有する半導体装置に関する。

半導体記憶装置においては、レファレンスセルとレギュラセルのデータを比較し、レギュラセルからデータの読み取りを行うタイプのものがある。図１を用いフラシュメモリを例に説明する。

図１は従来のフラッシュメモリのメモリセル周辺のブロック図である。レギュラセクタ１０にはレギュラセル１６が配置されている。レギュラセルの中のレギュラセル１６ａ、１６ｂおよび１６ｃにはワードドライバ１２に接続するワードライン１４ａ、１４ｂおよび１４ｃと、センスアンプ３０に接続するビットライン１８とが接続されている。レファレンスセル２６はレファレンスセクタ２０に配置される。レファレンスセル２６はレファレンスワードドライバ２２に接続するワードライン２４とセンスアンプ３０に接続する接続ライン３２とが接続されている。

レギュラセル１６ａを例に、データの読み出しについて説明する。ワードドライバ１２より、例えばレギュラセル１６ａに接続されたワードライン１４ａが選択される。レギュラセル１６ａ接続されたビットライン１８が選択される。センスアンプ３０は、レギュラセル１６ａとレファレンスセル２６の閾値電圧を比較する。これにより、レギュラセル１６ａが「０」か「１」かの読み出しを行う。

なお、本明細書および特許請求の範囲においては、ワードドライバ１２から各レギュラセル１６へのワードライン１４の距離をレギュラセル１６の有するワードライン距離とする。また、レファレンスワードドライバ２２から各レファレンスセル２６へのレファレンスワードラインの距離をレファレンスセル２６の有するレファレンスワードライン距離とする。

レファレンスセルを複数配置する半導体記憶装置として、特許文献１には、センスアンプまでの抵抗、容量の異なるレファレンスセルを複数配置する半導体装置が開示されている。特許文献２には、レギュラセルの近くにレファレンスセルを配置する半導体装置が開示されている。

特開平９−２７０１９５号公報 特開平１０−１１９８５号公報

従来技術において、チップ面積縮小のためワードドライバ１２はレギュラセクタ１０の片側に配置される。また、チップ面積縮小のためワードライン１４の１本に接続されるレギュラセル１６の数が多くなる。このように、チップ面積縮小を達成しようとすると、ワードライン１４の長さは長くなる。これにより、以下のような課題が発生する。

図１において、ワードライン距離Ｌａ、Ｌｂ，Ｌｃが異なるレギュラセル１６ａ、１６ｂおよび１６ｃを用い説明するワードライン１４の長さが長くなると、ワードライン距離Ｌａ、ＬｂおよびＬｃの差が大きくなる。そうすると、レギュラセル１６に付加されるワードライン１４の抵抗、容量の差も大きくなってしまう。これにより、各レギュラセル１６ａ、１６ｂおよび１６ｃからセンスアンプ３０への出力の遅延時間が異なってしまう。

例えば、レファレンスセル２６からセンスアンプ３０への出力の遅延時間がレギュラセル１６ｂとほぼ同じになるように設定されている場合を考える。この場合、レギュラセル１６ａのセンスアンプ３０への出力の遅延時間は、レファレンスセル２６より早くなる。一方、レギュラセル１６ｃのセンスアンプ３０への出力の遅延時間は、レファレンスセル２６より遅くなる。このように、各レギュラセル１６により遅延時間が異なると、センスアンプ３０の動作マージンがなく動作が不安定になってしまう。これを防ぐためには、ワードライン１４に接続するレギュラセルの数を制限する。または、センスアンプ３０の動作時間を長くすることが必要である。すなわち、チップ面積の縮小化とセンス動作の高速化を両立することが困難である。

本発明は、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくし、チップ面積の縮小化またはセンス動作の高速化が可能な半導体装置を提供することは目的とする。

本発明は、レギュラセクタ内に配置され、ワードラインに接続されたレギュラセルと、前記レギュラセルからデータを読み出す際使用される複数のレファレンスセルと、を具備し、データを読み出す前記レギュラセルの有するワードライン距離に応じ、前記複数のレファレンスセルのうち１つが選択される半導体装置である。本発明によれば、データを読み出すレギュラセルの有するワードライン距離に応じ、複数のレファレンスセルのうち１つを選択することにより、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくできる。よって、チップ面積の縮小化またはセンス動作の高速化が可能な半導体装置を提供することができる。

本発明は、さらに、前記レファレンスセルに接続されたレファレンスワードラインを具備し、前記レファレンスセルは、それぞれ異なるレファレンスワードライン距離を有する。レファレンスワードラインは、矩形波状に連続して延在して配置される。本発明によれば、ワードライン距離に対応するレファレンスワードライン距離を有するレファレンスセルを選択することができる。これにより、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差をより小さくできる。

本発明は、データを読み出される前記レギュラセルと、選択された前記レファレンスセルとに接続したセンスアンプを具備する半導体装置とすることができる。本発明によれば、データを読み出されるレギュラセルと、対応するレファレンスセルとを、センスアンプに接続することにより、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくできる。

本発明は、前記ワードラインの距離に応じ前記レファレンスセルを選択し、前記センスアンプに接続する選択回路を具備する半導体装置とすることができる。本発明によれば、データを読み出されるレギュラセルと、対応するレファレンスセルとを、確実にセンスアンプに接続することができる。

本発明は、前記レファレンスワードドライバは前記ワードドライバに隣接して配置された半導体装置とすることができる。本発明によれば、レファレンスワードドライバとワードドライバはともに昇圧回路の近くに配置できる。これにより、レギュラセルと、レファレンスセルのへの出力をほぼ同じタイミングで行うことができる。よって、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくできる。

本発明は、前記レギュラセルは複数のビットを記憶するセルであり、各レファレンスセルはそれぞれ複数のサブレファレンスセルを有する半導体装置とすることができる。本発明によれば、セルの微妙な閾値電圧の差でデータを読み出すことが求められている複数のビットを記憶するセルを有する半導体装置において、チップ面積の縮小化またはセンス動作の高速化を可能とすることができる。

本発明は、同一のレファレンスセルに属する前記複数のサブレファレンスセルは、それぞれ異なる前記レファレンスワードラインに接続された半導体装置とすることができる。本発明によれば、同一のレファレンスセルに属する前記複数のサブレファレンスセルからセンスアンプへの出力の遅延時間を概同じとすることができる。

本発明は、前記レギュラセルはフラッシュメモリセルである半導体装置とすることができる。本発明によれば、ワードライン距離による出力の遅延が大きいフラシュメモリにおいて、チップ面積の縮小化またはセンス動作を高速化することができる。

本発明によれば、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくし、チップ面積の縮小化またはセンス動作の高速化が可能な半導体装置を提供することができる。

図1は、従来のフラッシュメモリのレギュラセクタ周辺のブロック図である。 図２は、実施例１に係るフラッシュメモリのブロック図であり、図２（ａ）はレギュラセクタ周辺の図であり、図２（ｂ）はレファレンスセクタ周辺の図である。 図３は、フラッシュメモリのレギュラセルおよびレファレンスセルを構成するトランジスタのワードラインの幅方向の断面図である。 図４は、実施例１に係るフラッシュメモリのレファレンスセルの選択方法を説明するためのレギュラセクタ周辺のブロック図である。 図５は、実施例１の変形例に係るフラッシュメモリのレギュラセクタ周辺のブロック図であり、レファレンスセルの選択方法を説明するための図である。 図６は、実施例２に係るフラッシュメモリのレギュラセクタ周辺のブロック図である。 図７は、実施例２に係るフラッシュメモリの選択回路およびレファレンスセクタを示す図である。 図８は、実施例２に係るフラッシュメモリのレファレンスセクタを説明するための図である。 図９は、実施例２の変形例に係るフラッシュメモリのレファレンスセクタと選択回路付近の図である 図１０は、実施例３に係るフラッシュメモリのレファレンスセクタの図である。 図１１は、実施例４に係るフラッシュメモリの各ブロックの配置を示す図である。

以下、図面を参照に、本発明に係る実施例を説明する。

図２（ａ）は実施例１に係るフラッシュメモリのレギュラセクタ周辺のブロック図であり、図２（ｂ）はレファレンスセクタの図である。レギュラセクタ１０はサブセクタ１１ａ、１１ｂおよび１１ｃに分かれている。レギュラセクタ１０内のレギュラセル１６ａ、１６ｂおよび１６ｃは、それぞれサブセクタ１１ａ、１１ｂおよび１１ｃに配置されている。また、レギュラセル１６ａ、１６ｂおよび１６ｃには、それぞれワードドライバ１２に接続するワードライン１４ａ、１４ｂおよび１４ｃが接続され、それぞれセンスアンプ３０に接続するビットライン１８ａ、１８ｂ、および１８ｃが接続されている。

ワードドライバ１２は、データの書き込み・消去・読み出しするレギュラセル１６に接続されたワードライン１４を駆動する機能を有している。センスアンプ３０は書き込み・消去・読み出しするレギュラセル１６に接続されたビットライン１８を選択する。さらに、読み出しするレギュラセル１６とレファレンスセル２６を比較し、データの読み出しを行う。

レギュラセル１６からデータを読み出す際に使用されるレファレンスセル２６ａ、２６ｂおよび２６ｃはレファレンスセクタ２０に配置される。レファレンスワードライン２４は、レファレンスワードドライバ２２に接続され、矩形波状になっている。同一のレファレンスワードラン２４に、レファレンスセル２６ａ、２６ｂおよび２６ｃが接続している。各レファレンスセル２６ａ、２６ｂおよび２６ｃは、各々異なるレファレンスワードライン距離を有している。

各レファレンスセル２６ａ、２６ｂおよび２６ｃは、それぞれセンスアンプ３０に接続する接続ライン３２ａ、３２ｂおよび３２ｃが接続されている。より詳細には、図２（ｂ）のように、レファレンスセル２６ａに、接続領域２８であるＳとＤ１がコンタクト部２９を介し接続している。これらは、後述するレファレンスセル２６ａを構成するトランジスタのソース領域およびドレイン領域に接続している。つまり、接続ライン３２ａはＳとＤ１を介し、レファレンスセル２６ａに接続している。レファレンスセル２６ｂ、２６ｃも同様である。

図３はフラッシュメモリのレギュラセル１６およびレファレンスセル２６を構成するトランジスタのワードラインの幅方向の断面図である。Ｐ型のシリコン半導体基板５０（または、半導体基板内のＰ型領域）内にＮ型のドレイン領域５２およびソース領域５３が形成されている。半導体基板５０上にトンネル酸化膜５４（酸化シリコン膜）が形成されている。トンネル酸化膜５４上には電荷蓄積層としてフローティングゲート５５が形成されている。フローティングゲート５５の上には絶縁膜５８が形成されており、その上にはコントロールゲートを兼ねるワードライン５６が形成されている。このトランジスタは、電荷蓄積層としてのフローティングゲート５５に電荷を蓄積することにより、不揮発性メモリセルとして機能する。

レギュラセル１６へのデータの書き込みは、ワードライン５６およびドレイン領域５２にそれぞれ正の電圧を印加しレギュラセル１６に電流を流す。このとき印加する電圧により、ホットエレクトロン（高エネルギの電子）が発生する。そのホットエレクトロンを電荷蓄積層のフローティングゲート５５に注入することにより行う。また、印加する電圧を調整することで、トランジスタの閾値電圧を調整することができる。レギュラセル１６のデータ消去は、ワードライン５６に負の電圧、半導体基板５０に正の電圧を、それぞれ印加する。これにより、電荷蓄積層のフローティングゲート５５中に注入された電子を半導体基板５０に抜くことにより行う。これにより、トランジスタの閾値電圧を小さくすることができる。

データの読み出しは、ワードライン５６に所定の電圧を印加し、ソース領域５３を接地、ドレイン領域５２に正の電圧を印加することにより行う。トランジスタのソース領域５３とドレイン領域５２間を流れる電流は閾値電圧により異なる。そこで、センスアンプ３０がこの電流をレファレンスセル２６の電流と比較することにより、データの「０」、「１」を判定する。これにより、データの読み出しを行う。

そして、データを読み出されるレギュラセル１６の有するワードライン距離に応じ、レファレンスセル２６のうち１つが選択される。例えば、ワードライン距離Ｌａが短いレギュラセル１６ａからデータを読み出す際は、レファレンスワードライン距離の短いレファレンスセル２６ａが選択される。そして、レギュラセル１６ａと、レファレンスセル１６ａがセンスアンプ３０に接続される。同様に、レギュラセル１６ｂ、１６ｃのデータを読み出す際はレファレンスセル２６ｂ、２６ｃがそれぞれ選択され、センスアンプ３０ｂ、３０ｃにそれぞれ接続される。

このとき、レファレンスセル２６aの有するレファレンスワードライン距離は、例えばレファレンスセル２６aからセンスアンプ３０への出力の遅延時間がサブセクタ１１ａ内のレギュラセル１６aのセンスアンプ３０への出力が平均的な遅延時間となるように定めることができる。このように、レギュラセル１６の有するワードライン距離に応じたレファレンスセル２６ａの選択は、レギュラセル１６およびレファレンスセル２６からセンスアンプ３０への出力の遅延時間に対応して選択することができる。

また、レファレンスセル２６ａからセンスアンプ３０への出力の遅延時間をサブセクタ１１ａ内のレギュラセル１６aのセンスアンプ３０ａへの出力が平均的な遅延時間とするため、例えば、レファレンスセル２６ａのレファレンスワードライン距離が、サブセクタ１１ａ内のレギュラセル１６の平均的なワードライン距離となるように定めることもできる。

レファレンスセル２６ｂ、２６ｃの有するレファレンスワードライン距離についても同様に定めることができる。

このように、データを読み出すレギュラセル１６の有するワードライン距離に応じ、レファレンスワードライン距離の異なる複数のレファレンスセル２６のうち１つを選択し、データを読み出すレギュラセル１６と選択されたレファレンスセル２６をセンスアンプ３０に接続している。これにより、レギュラセル１６とレファレンスセル２６のセンスアンプ３０への出力の遅延時間の差を小さくできる。このため、センスアンプ３０の動作マージンを確保できる。よって、チップ面積の縮小化またはセンス動作を高速化することが可能な半導体装置を提供することができる。

次に、レファレンスセル２６の接続の方法について説明する。図４は、実施例１のレファレンスセル２６の接続方法を説明するためのレギュラセクタ周辺のブロック図である。ワードライン１４、レギュラセル１６、レファレンスワードドライバ２２、レファレンスセクタ２０内の詳細は図２と同様であり省略した。レギュラセクタ１０はサブセクタ１１ａ、１１ｂおよび１１ｃに分かれている。サブセクタ１１ａ、１１ｂおよび１１ｃ内のレギュラセル１６ａ、１６ｂおよび１６ｃ（図示せず）は、それぞれビットライン１８ａ、１８ｂおよび１８ｃを介し、それぞれセンスアンプ３０ａ、３０ｂおよび３０ｃに接続されている。センスアンプ３０ａ、３０ｂおよび３０ｃはそれぞれ接続ライン３２ａ、３２ｂおよび３２ｃを介し、それぞれレファレンスセル２６ａ、２６ｂおよび２６ｃに接続している。

このように、レギュラセル１６の有するワードライン距離に応じレギュラセクタ１０を分割した複数のサブセクタ１１ａ、１１ｂおよび１１ｃを設ける。各サブセクタ１１ａ、１１ｂおよび１１ｃ内のレギュラセル１６に接続するセンスアンプ３０ａ、３０ｂおよび３０ｃは、それぞれ同一のレファレンスセル２６ａ、２６ｂおよび２６ｃに接続ライン３２ａ、３２ｂおよび３２ｃを用い各々物理的に接続している。このようにして、データを読み出されるレギュラセル１６と、選択されたレファレンスセル２６を確実にセンスアンプ３０ａに接続することができる。

次に実施例１の変形例として、レファレンスセル２６の接続方法の異なるフラッシュメモリについて説明する。図５は、実施例１の変形例に係るフラッシュメモリのレファレンスセル２６の接続方法を説明するためのレギュラセクタ周辺のブロック図である。ワードドライバ１２、ワードライン１４、レギュラセル１６、レファレンスワードドライバ２２、レファレンスワードライン２４の構成は実施例１と同様であり記載していない。

レギュラセクタ１０をビット長の出力によって区切っている。図５では１６ビットごとに、Ｉ／Ｏ０〜Ｉ／Ｏ１５に区切られている。センスアンプ３０とレファレンスセル２６ａ、２６ｂ、２６ｃおよび２６ｄの間に、レファレンスセル２６を選択するための選択回路３４が設けられている。センスアンプ３０と選択回路３４には、コラム選択信号３６が入力する。

ワードライン距離の短いＩ／Ｏ０、Ｉ／Ｏ８、Ｉ／Ｏ１、Ｉ／Ｏ９内のレギュラセル１６のデータの読み出しを行う場合、コラム選択信号３６がセンスアンプ３０に入力し、これらＩ／Ｏ内のレギュラセルを選択する。コラム選択信号３６は、選択回路３４にも入力し、レファレンスワードライン距離の短いレファレンスセル２６ａを選択しセンスアンプ３０に接続する。他のＩ／Ｏ内のセルの読み出しを行う際も同様に行うことにより、レギュラセクタ１０内のレギュラセル１６が有するワードライン距離に対応するレファレンスセル２６を選択し、センスアンプ３０に接続することができる。このように、選択回路３４は、レギュラセル１６有するワードライン距離に応じレファレンスセル２６のうち１つを選択し、センスアンプ３０に接続する機能を有している。

実施例１の変形例においてもデータを読み出されるレギュラセル１６と、選択されたレファレンスセル２６を確実にセンスアンプ３０ａに接続することができる。

実施例１の変形例は、実施例１のように複数の接続ライン３２を必要としないが、選択回路３４が必要である。そこで、複数の接続ライン３２と選択回路３４のチップ面積を考慮し、実施例１と変形例のいずれを適用するかを決めることができる。

実施例１、変形例は、それぞれレファレンスセル２６が３つ、４つの例であるが、レファレンスセル２６が複数であれば同様の効果を奏することができる。レファレンスセル２６の数が多ければ、レギュラセル１６とレファレンスセル２６のセンスアンプ３０への出力の遅延時間の差をより小さくできる。しかしレファレンスセクタ２０や選択回路３０の面積が大きくなる。レファレンスセル２６の数はこれらを考慮して決められる。

実施例２はレギュラセル１６が多値（４値）すなわち複数（２ビット）を記憶するセルであるフラッシュメモリの例である。レギュラセル１６およびレファレンスセル２６を構成するトランジスタは実施例１と同じである。図３において、電荷を蓄積するフローティングゲート４５に蓄積された電荷量を４分割することで２ビットを記憶することができる。各ビットに電荷が蓄積状態を「０」、蓄積していない状態を「１」とし、１セルに、（００）、（０１）、（１０）および（１１）の４値を記憶することができる。

図６は実施例２に係るフラッシュメモリのメモリセル周辺のブロック図である。ワードドライバ１２や、ワードライン１４、レギュラセル１６、レファレンスワードドライバ２２、レファレンスワードライン２４の構成は実施例１と同様であり記載していない。さらに、実施例１の変形例と同様に、レギュラセクタ１０はビット長の出力によってＩ／Ｏ０〜Ｉ／Ｏ１５に区切られている。例えば、ワードライン距離の短いＩ／Ｏ０、Ｉ／Ｏ８、Ｉ／Ｏ１、Ｉ／Ｏ９内のレギュラセル１６のデータの読み出しを行う場合、選択回路３４はコラム選択信号３６により、Ｉ／Ｏ内のレギュラセル１６とレファレンスセル２６ａを選択しセンスアンプ３０に接続する。加えて、選択切換回路３８、カウンタ４０、バッファ４２、出力回路４４が設けられている。このように、コラム選択信号３６により、選択回路３４がデータを読み出すレギュラセル１６が有するワードライン距離によりレファレンスセル２６の１つを選択することは実施例１の変形例と同様である。

図７は、選択回路３４およびレファレンスセル２６を示す図である。レファレンスワードドライバ２２およびレファレンスワードライン２４は記載していない。ワードライン距離の短いレギュラセルに対応したレファレンスセルＲＳ１（２６ａ）は複数のサブレファレンスセルＳ１（２７ａ）、Ｓ２（２７ｂ）およびＳ３（２７ｃ）を有する。レファレンスセルＲＳ２（２６ｂ）、ＲＳ３（２６ｃ）、ＲＳ４（２６ｄ）も同様に複数のサブレファレンスセルＳ１、Ｓ２、Ｓ３を有する。各サブレファレンスセルＳ１（２７ａ）、Ｓ２（２７ｂ）およびＳ３（２７ｃ）は選択回路３４に接続されている。選択回路３４は、レファレンスセルＲＳ１、ＲＳ２、ＲＳ３およびＲＳ４の有するサブレファレンスセルＳ１、Ｓ２およびＳ３のいずれか１つを選択し、センスアンプ３０に接続する。

図８はレファレンスセクタ２０を説明するための図である。レファレンスセルＲＳ３（２６ｃ）、ＲＳ４（２６ｄ）の部分は省略している。レファレンスワードドライバ２２に接続されたレファレンスワードライン２４は矩形波状をしており、レファレンスセルＲＳ１（２６ａ）、ＲＳ２（２６ｂ）に接続されている。同一のレファレンスセルＲＳ１（２６ａ）の有する複数のサブレファレンスセルＳ１（２７ａ）、Ｓ２（２７ｂ）およびＳ３（２７ｃ）は、隣接して配置され、同じレファレンスワードライン２４に接続されている。これらは隣接して配置されているため、概同じレファレンスワードライン距離を有する。

サブレファレンスセルＳ１（２７ａ）のドレイン領域、ソース領域には、接続領域Ｄ１ａ（２８ａ）およびＳ（２８ｓ）が、コンタクト部２９ａおよび２９ｓを介し接続している。同様にサブレファレンスセルＳ２（２７ｂ）にはコンタクト部２９ｂおよび２９ｓを介しＤ１ｂ（２８ｂ）およびＳ（２８ｓ）が、サブレファレンスセル２７ｃにはコンタクト部２９ｃおよび２９ｓを介しＤ１ｃ（２８ｃ）とＳ（２８ｓ）がそれぞれ接続している。

レファレンスセルＲＳ２（２６ｂ）が有するサブレファレンスセルＳ１（２７ａ）、Ｓ２（２７ｂ）およびＳ３（２７ｃ）も同様である。そして、レファレンスセル２６ｂはレファレンスセル２６ａに比べ長いレファレンスワードライン距離を有する。

次に、レギュラセクタ１０内のレギュラセル１６から多値のデータを読み出す方法について説明する。４値を読み出すために３つのサブレファレンスセルＳ１、Ｓ２およびＳ３を用いる。まず、レギュラセル１６が「０」か「１」を判断するために、サブレファレンスセルＳ２を用いる。次に、レギュラセル１６が「０」の場合は、（００）、（０１）を判断するためにＳ１を用いる。レギュラセル１６が「１」の場合は、（１０）、（１１）を判断するためにＳ３を用いる。

以下に、具体的なサブレファレンスセルの選択方法について説明する。まず、アドレスが指定され読み出しが開始された時点で、コラム選択信号３６により選択回路３４は、レギュラセクタ１０内のデータを読み出すレギュラセル１６のワードライン距離に応じ、レファレンスセル２６を選択する。例えば、レファレンスセルＲＳ１（２６ａ）が選択されたとする。このときカウンタ４０に「１」を入力し、バッファ４２に「１」を入力する。

次に、カウンタ４０の出力とバッファ４２の出力がともに「１」の場合、選択切換回路３８の信号より、レファレンスセルＲＳ１（２６ａ）のうちサブレファレンスセルＳ２（２７ｂ）が選択される。レギュラセル１６とＳ２（２７ｂ）がセンスアンプ３０に接続され、センスアンプ３０は左のビットが「０」か「１」を判定する。センスアンプ３０から結果の出力の際、カウンタ４０に「２」を入力し、バッファ４２にセンスアンプ３０の出力を入力する。

次に、再度読み出しを行う。この際、カウンタ４０が「２」、バッファ４２が「０」の場合、選択切換回路３８により、選択回路３４はＳ１（２７ａ）を選択する。一方、カウンタ４０が「２」、バッファ３８が「１」の場合、選択切換回路３８により、選択回路３４はＳ３（２７ｃ）を選択する。レギュラセル１６とＳ１（２７ａ）またはＳ３（２７ｃ）がセンスアンプ３０に接続され、センスアンプ３０は右のビットが「０」か「１」を判定する。

センスアンプ３０からの２回目の出力（カウンタ４０の出力「２」）のとき、出力回路４４は、バッファ４２とセンスアンプ３０の出力に応じ、（００）、（０１）、（１０）または（１１）を出力する。

実施例２のように、多値を記憶するレギュラセル１６においては、複数のサブレファレンスセル２７が必要になる。例えば４値のセルでは３つのサブレファレンスセル２７が必要である。前述のように、同一のレファレンスセル２６の有する複数のサブレファレンスセル（２７）Ｓ１、Ｓ２およびＳ３は概同じレファレンスワードライン距離を有する。これにより、これらサブレファレンスセル２７のセンスアンプ３０への出力は概同じ遅延時間を有する。

概同じ遅延時間とは、同じレファレンスセル２６を用いるレギュラセル１６からセンスアンプ３０への出力の遅延時間の分布に対して十分に、遅延時間の差が小さい程度のことである。これにより、センスアンプ３０の動作マージンを考える際、同一のレファレンスセル２６の有するサブレファレンスセル２７からの出力の遅延時間の差は考慮しなくてよい。よって、センス動作の動作マージンを確保することができる。

そして、レギュラセル１６の有するワードライン距離に対応するレファレンスセル２６を選択することにより、そのレファレンスセル２６内のサブレファレンスセル２７からセンスアンプ３０への出力の遅延時間とレギュラセル１６からセンスアンプ３０への出力の遅延時間の差を小さくすることができる。よって、チップ面積の縮小化またはセンス動作を高速化することが可能な半導体装置を提供することができる。

レギュラセクタ１０内に複数のビットを記憶するレギュラセル１６を有するフラッシュメモリは、レギュラセル１６の微妙な閾値電圧の差でデータを読み出すことが求められている。そのため、レギュラセル１６とレファレンスセル２６のセンスアンプ３０への出力の遅延時間の差が大きいと、よりセンスアンプ３０の動作が不安定となる。そのため、より微細化、高速化の障害となっている。そこで、本発明を適用することにより、よりその効果を発揮することができる。

図９は実施例２の変形例に係るフラッシュメモリのレファレンスセクタ２０と選択回路３４付近の図である。レファレンスセクタ２０以外の構成は実施例２と同じである。レファレンスセクタ２０ａ、２０ｂおよび２０ｃが配置されている。レファレンスセクタ２０ａには、レファレンスセルＲＳ１、ＲＳ２、ＲＳ３およびＲＳ４のサブレファレンスセルＳ１が配置されている。

レファレンスセクタ２０ａ内の各サブレファレンスセルＳ１は同一のレファレンスワードライン２４ａに接続されている。同様に、レファレンスセクタ２０ｂ、２０ｃ内に、それぞれサブレファレンスセルＳ２、Ｓ３を配置し、それぞれ別のレファレンスワードラインに接続している（レファレンスワードラインは図示していない）。

同一のレファレンスセルＲＳ１が有するの複数のサブレファレンスセルＳ１、Ｓ２およびＳ３は概同じレファレンスワードライン距離を有するように配置されている。同様にＲＳ２、ＲＳ３、ＲＳ４の有する各Ｓ１、Ｓ２およびＳ３も概同じレファレンスワードライン距離を有するように配置されている。

変形例のように、同一レファレンスセル１６の複数のサブレファレンスセル２７は、それぞれ異なるレファレンスセクタ２０内に配置し、異なるレファレンスワードライン２４に接続することもできる。この場合も、実施例２と同様の効果を奏することができる。実施例２および変形例は、多値として４値の場合の例であるが、４値以外であってもよい。

実施例３は、レファレンスセクタ２０にダミーワードライン２５を設けた例である。図１０は実施例３に係るフラッシュメモリのレファレンスセクタの図である。ダミーワードライン２５が設けてある以外の構成は実施例１の図２（ｂ）と同様である。図示していないが、実施例１と同様に、ワードラインドライバ１２と、レギュラセクタ１０内に配置され、ワードライン１４に接続されたレギュラセル１０を有する。図１０のように、レファレンスセクタ２０には、レファレンスセル２６に接続された矩形波状のレファレンスワードライン２４を有している。さらに、レファレンスワードライン２４の横にダミーワードライン２５が設けられている。

メモリセルの微細化が進むと、レギュラセクタ１０内のワードライン１４の間隔が狭くなる。この場合、隣のワードライン１４との容量が大きくなり、レギュラセル１６からセンスアンプ３０への出力の遅延時間に影響する。しかし、実施例１に係るレファレンスワードライン２４には自己の抵抗と容量のみが付加されている。このため、センスアンプ３０に接続するレギュラセル１６の有するワードライン距離と、レファレンスセル２６の有するレファレンスワードライン距離を概等しくしても、レギュラセル１６とレファレンスセル２６のセンスアンプへの出力の遅延時間に差が生じてしまう。

そこで、ダミーワードライン２５を設け、隣接するワードライン１４間の容量に相当する容量を、ダミーワードライン２５とレファレンスワードライン２４の間に設ける。これにより、レファレンスワードライン２４に付加される容量が、ワードライン１４の容量に近くなる。これより、レギュラセル１６とレファレンスセル２６のセンスアンプ３０への出力の遅延時間の差を小さくすることができる。よって、チップ面積の縮小化またはセンス動作を高速化することが可能な半導体装置を提供することができる。

ダミーワードライン２５を固定電圧に接続することが好ましい。これにより、レファレンスワードライン２４に付加される容量を、ワードライン１４の容量により近くすることができる。よって、レギュラセル１６とレファレンスセル２６のセンスアンプ３０への出力の遅延時間の差をより小さくすることができる。

レファレンスワードライン２４とダミーワードライン２５の間隔Ｌは、セクタ内の隣接するワードライン１４の間隔と概同じとすることが好ましい。これにより、レファレンスワードライン２４に付加される容量を、ワードライン間の容量と概同じにすることができる。よって、レギュラセル１６とレファレンスセル２６のセンスアンプ３０への出力の遅延時間の差をより小さくすることができる。

ダミーワードライン２５を設けることは、レファレンスセル２６を複数配置する場合以外にも、レファレンスセル２５が１つの場合に適用することができる。この場合も、レギュラセル１６とレファレンスセル２６のセンスアンプ３０への出力の遅延時間の差をより小さくすることができる。

実施例４はレファレンスセクタ２０およびレファレンスワードドライバ２２をワードドライバ１２に隣接させた例である。図１１は実施例４に係るフラッシュメモリの配置を示す図である。ワードドライバ１２の両側に複数のレギュラセクタ１０が配置され、複数のレギュラセクタ１０の下方に対応したセンスアンプ３０が配置されている。レファレンスワードドライバ２２はワードドライバ１２に隣接している。

これにより、レファレンスワードドライバとワードドライバはともに昇圧回路の近くに配置できる。これにより、レギュラセルと、レファレンスセルのへの出力をほぼ同じタイミングで行うことができる。よって、レギュラセルとレファレンスセルのセンスアンプへの出力の遅延時間の差を小さくできる。

さらに、レファレンスワードドライバ２２はワードドライバ１２のセンスアンプ３０側に隣接して配置され、レファレンスセクタ２０は、センスアンプ３０とレファレンスワードドライバ２２に隣接して配置されている。これにより、レファレンスセクタ２０内のレファレンスセルからセンスアンプ３０への出力低下が少なく、センスアンプ３０でのセンシングの精度を向上させることができる。

実施例１ないし実施例４は、フラッシュメモリを例に説明した。フラッシュメモリにおいては、センスアンプ３０はレギュラセル１６とレファレンスセル２６の電流を比較することによりセンシングを行っている。そのため、差動型のセンスアンプを使用している特許文献１のようにセンスアンプ３０からセル、レファレンスセルまでの抵抗や容量による出力の遅延はあまりなく、ワードライン距離による出力の遅延が大きい。そこで、実施例のように、本発明をレギュラセル１６およびレファレンスセル２６がフラッシュメモリセルである場合に適用することにより、よりその効果を発揮することができる。

フラッシュメモリ以外にも、レギュラセル１６とレファレンスセル２６の電流を比較することによりセンシングを行う半導体記憶装置に適用することにより、よりその効果を発揮することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (6)

1. レギュラセクタ内に配置され、ワードラインに接続されたレギュラセルと、
   前記レギュラセルからデータを読み出す際使用される複数のレファレンスセルと、
   連続的に矩形波状に延在して配置され、前記複数のレファレンスセルに接続されたレファレンスワードラインを具備し、前記複数のレファレンスセルは、それぞれ異なるレファレンスワードライン距離を有し、
   データを読み出す前記レギュラセルの有するワードライン距離に応じ、前記複数のレファレンスセルのうち１つが選択される半導体装置。
2. データを読み出される前記レギュラセルと、選択された前記レファレンスセルとに接続したセンスアンプを具備する請求項１記載の半導体装置。
3. 前記ワードラインの距離に応じ前記レファレンスセルを選択し、前記センスアンプに接続する選択回路を具備する請求項２記載の半導体装置。
4. 前記レギュラセルは複数のビットを記憶するセルであり、各レファレンスセルはそれぞれ複数のサブレファレンスセルを有する請求項１記載の半導体装置。
5. 前記複数のサブリファレンスセルは、しきい値電圧が互いに異なり、
   前記リファレンスワードラインは、各リファレンスセルの同一のしきい値電圧のサブリファレンスセルを接続し、同じしきい値電圧のサブリファンレンスセルのグループごとに配置される、請求項４記載の半導体装置。
6. 前記レギュラセルはフラッシュメモリセルである請求項１から５のいずれか一項記載の半導体装置。

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