JP4801520B2 - 半導体装置およびその作製方法 - Google Patents

Description

本明細書で開示する発明は、ガラス基板、石英基板、シリコンウェハー等の絶縁性を有する基板上に形成された結晶性を有する半導体（単結晶および非単結晶を含む）を用いた半導体装置およびその作製方法に関する。特に、Ｎチャネル型半導体装置とＰチャネル型半導体装置とを相補的に組み合わせたＣＭＯＳ回路を構成する例に関する。

近年、安価なガラス基板上に薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型の表示装置の需要が高まったことにある。アクティブマトリクス型の表示装置は、マトリクス状に配置された各画素のそれぞれにＴＦＴ（画素ＴＦＴ）を配置し、各画素ＴＦＴのスイッチング機能によりデータ信号を制御するものである。

これらマトリクス状に配置された画素ＴＦＴは、同一基板上に形成された周辺駆動回路によってゲイト信号およびデータ信号の送信を制御される。この様な制御回路を構成するに際して、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を構成する技術が一般的に普及している。

また、この様な周辺駆動回路を構成するための回路ＴＦＴは、高速動作性が要求されるので活性層には主に結晶性珪素膜が用いられる。結晶性珪素膜は非晶質珪素膜よりもキャリアの移動が速いため、高い電気特性を有する薄膜トランジスタを形成することが可能である。

ここでトップゲイト型ＴＦＴでＣＭＯＳ回路を構成した場合の断面図の一例を図１（Ａ）に示す。１０１はガラスまたは石英基板であり、その表面には下地膜１０２が成膜されている。また、１０３はＮチャネル型ＴＦＴの活性層となる結晶性珪素膜であり、１０４はＰチャネル型ＴＦＴの活性層となる結晶性珪素膜である。

これら活性層はゲイト絶縁膜１０５で覆われ、ゲイト電極１０６、１０７が形成されている。そして、取り出し配線とゲイト電極とを電気的に絶縁する層間絶縁膜１０８でもってゲイト電極１０６、１０７は覆われる。

また、層間絶縁膜１０８にはコンタクトホールを介して活性層１０３、１０４と電気的に接続するソース電極１０９、１１０およびドレイン電極１１１が配置されている。この場合、ＣＭＯＳ回路であるのでドレイン電極１１１はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとで共通である。最後に、ソースおよびドレイン電極１０９〜１１１は保護膜１１２で覆われて、図１（Ａ）の様なＣＭＯＳ回路が構成される。

図１（Ａ）に示す構造は、ＣＭＯＳ回路の最も単純な構成であり、信号の極性を反転させる回路として機能するインバータ回路である。そして、この様なＣＭＯＳ回路を組み合わせることでＮＡＮＤ回路やＮＯＲ回路等のさらに複雑な論理回路を構成することができ、様々な電気回路を設計することが可能となる。

ところが、特開平4-206971号公報や特開平4-286339号公報に記載されている様に、従来より結晶性珪素膜を用いて作製されたＣＭＯＳ回路は、Ｎチャネル型ＴＦＴの電気特性がデプレッション方向にシフトし、Ｐチャネル型ＴＦＴはエンハンスメント方向にシフトすることが問題となっていた。

その場合のＴＦＴの電気特性（Id-Vg 特性) を図１（Ｂ）に示す。図１（Ｂ）において、横軸（Ｖｇ）はゲイト電圧であり、縦軸（Ｉｄ）はドレイン電流である。１０３で示される曲線はＮチャネル型ＴＦＴのId-Vg 特性を示し、１０４で示される曲線はＰチャネル型ＴＦＴのId-Vg 特性を示している。

Ｎチャネル型ＴＦＴのId-Vg 特性１１３がデプレッション方向にシフトし、Ｐチャネル型ＴＦＴのId-Vg 特性１１４がエンハンスメント方向にシフトするとは、どちらも図１（Ｂ）に示す様にゲイト電圧Ｖｇに対してマイナス側に偏っていることを意味している。

従って、Ｎチャネル型およびＰチャネル型のId-Vg 特性１１３、１１４はゲイト電圧が０Ｖの時を基準にして、左右非対称となっており、Ｎチャネル型およびＰチャネル型ＴＦＴのしきい値電圧の絶対値は大きく異なるものとなる。

しかしながら、特開平4-206971号公報にも記載してある様に、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴのしきい値電圧（駆動電圧）の相違により出力電圧に偏りが生じると、ＣＭＯＳ回路の動作速度の低下や誤動作を招く原因となる。

上記問題点を解決するために、これらの公報ではＴＦＴのチャネル形成領域に対して一導電性を付与する不純物元素を添加し、しきい値電圧の制御を行う方法が開示されている。

しかしながら、これらの技術（以下、チャネルドープと呼ぶ）はその添加量が微量になると制御が難しいという問題があった。本出願人の実験的な経験では、 1×10¹⁸/cm³程度まではしきい値の変化が見られないが、それを超えると微量の濃度変化で急激にしきい値の変化が確認された。

例えば、制御すべきしきい値電圧のシフト量が１Ｖ以下である様な場合、コンマ数Ｖのしきい値電圧をシフトさせるには非常に微量の添加量を要求される。
そのため、しきい値電圧を精度良く制御するためには添加する不純物元素濃度の微妙な制御が必要不可欠であった。しかし、不純物元素の微妙な添加は技術上極めて困難なことであった。例えば、本出願人の実験的な経験では、 1×10¹⁸/cm³程度まではしきい値の変化が見られないが、それを超えると微量の濃度変化で急激にしきい値の変化が確認された。

本明細書で開示する発明は、上記問題点を鑑みてなされたものであり、不純物元素の添加濃度を微妙に制御して、しきい値電圧の微妙な制御を行う技術を提供することを課題とする。

本明細書で開示する発明の構成は、
絶縁表面を有する基板上に配置された結晶性珪素膜でなる活性層と、
前記活性層に対して熱酸化処理を施して得られたゲイト絶縁膜と、
前記ゲイト絶縁膜上に配置されたゲイト電極と、
を少なくとも有する、Ｎチャネル型半導体装置およびＰチャネル型半導体装置とを相補的に組み合わせたＣＭＯＳ構造を有する半導体装置において、
前記Ｐチャネル型半導体装置の活性層のみにおいてＰ型を付与する不純物元素が意図的に添加されており、
前記不純物元素の濃度分布は、前記活性層と前記ゲイト絶縁膜との界面において不連続であり、かつ、前記活性層側の界面近傍において前記界面に向かって連続的に減少する傾向にあり、
前記活性層側の界面近傍に残存する前記不純物元素がしきい値電圧の制御に利用されることを特徴とする。

また、他の発明の構成は、
絶縁表面を有する基板上に配置された結晶性珪素膜でなる活性層と、
前記活性層に対して熱酸化処理を施して得られたゲイト絶縁膜と、
前記ゲイト絶縁膜上に配置されたゲイト電極と、
を少なくとも有する、Ｎチャネル型半導体装置およびＰチャネル型半導体装置とを相補的に組み合わせたＣＭＯＳ構造を有する半導体装置において、
前記Ｎチャネル型半導体装置およびＰチャネル型半導体装置の活性層にはＰ型を付与する不純物元素が意図的に添加されており、
前記不純物元素の濃度分布は、前記活性層と前記ゲイト絶縁膜との界面において不連続であり、かつ、前記活性層側の界面近傍において前記界面に向かって連続的に減少し、
前記活性層側の界面近傍に残存する前記不純物元素がしきい値電圧の制御に利用されることを特徴とする。

なお、具体的には、前記Ｎチャネル型半導体装置の活性層には、少なくともエッジ部分を含む領域に対して前記不純物元素が添加され、
前記Ｐチャネル型半導体装置の活性層には、少なくともチャネル形成領域内においてはエッジ部分を含まない領域に前記不純物元素が添加されることを特徴とする。

また、前記ゲイト絶縁膜中における前記不純物元素の濃度は 1×10¹⁷〜 1×10²⁰/cm³であることを特徴とする。
本発明においては、活性層中に含有されるＰ型を付与する不純物元素（代表的にはＢ（ボロン））を熱酸化膜（ゲイト絶縁膜）に取り込むことで活性層表面（反転層が形成される面）におけるＢイオン濃度を低減する。即ち、その熱酸化膜をゲイト絶縁膜として利用する場合、その内部には取り込まれたＢイオンが存在し、その濃度は 1×10¹⁷〜 1×10²⁰/cm³である。

また、結晶性珪素膜を非晶質珪素膜を結晶化して得る場合は、結晶化を助長する触媒元素（金属元素）を利用すると、得られた結晶性珪素膜にはその金属元素が 5×10¹⁸/cm³以下の濃度で含有される。なお、この値は熱酸化処理をハロゲン元素を有する雰囲気において行った場合の例である。この様な場合、ゲイト絶縁膜中にも金属元素やハロゲン元素が含まれる。特に、ハロゲン元素は 1×10¹⁶〜 1×10²⁰/cm³の濃度でゲイト絶縁膜中に含まれる。

また、前記金属元素とはＮｉ（ニッケル）、Ｃｏ（コバルト）、Ｐｔ（白金）、Ｃｕ（銅）、Ｆｅ（鉄）から選ばれた一種または複数種の元素であり、代表的にはＮｉが用いられる。また、前記熱酸化処理は700 〜1100℃の比較的高い温度範囲で行われ、前記ハロゲン元素としてはＣｌ（塩素）またはＦ（フッ素）が一般的である。熱酸化処理の際、処理雰囲気にハロゲン元素を導入する場合には、ハロゲン元素をその組成に含む、ＨＣｌガス、ＮＦ₃ ガス、ＣｌＦ₃ ガスを少なくとも含む雰囲気において用いれば良い。

本発明において、前記結晶性珪素膜のエネルギーバンドギャップは1.3 〜1.9eV であることを特徴とする。
また、前記エネルギーバンドギャップは、光学吸収スペクトルを測定することにより前記結晶性珪素膜の実効透過率の光波長依存性を求め、
前記実効透過率が減少し始める吸収端における光波長の値をＥ＝ｈｃ／λで表される式を用いてエネルギー値に変換して算出される値で定義されることを特徴とする。

本発明において、前記Ｎチャネル型半導体装置およびＰチャネル型半導体装置のサブスレッシュホールド値は85mV/dec以下であることを特徴とする。
また、前記Ｎチャネル型半導体装置のしきい値電圧は-0.2〜0.5Vであり、
前記Ｐチャネル型半導体装置のしきい値電圧は-0.5〜0.2Vであり、
前記Ｎチャネル型半導体装置およびＰチャネル型半導体装置のウィンドウ幅は１Ｖ以下であることを特徴とする。

また、他の発明の構成は、
絶縁性を有する基板上に結晶性珪素膜でなる第１および第２の活性層を形成する工程と、
前記第１の活性層に対してのみＰ型を付与する不純物元素を含有せしめる工程と、
前記第１および第２の活性層に対して熱酸化処理を施すことにより前記第１の活性層表面に形成される熱酸化膜の内部に前記不純物元素を取り込む工程と、
を少なくとも有する半導体装置の作製方法であって、
前記不純物元素の濃度分布は、前記活性層と前記ゲイト絶縁膜との界面において不連続であり、かつ、前記活性層側の界面近傍において前記界面に向かって連続的に減少し、
前記活性層側の界面近傍に残存する前記不純物元素を利用することによりしきい値電圧の制御を行うことを特徴とする。

また、前記第１の活性層はＰチャネル型半導体装置の活性層であり、
前記第２の活性層はＮチャネル型半導体装置の活性層であり、
前記Ｐチャネル型半導体装置およびＮチャネル型半導体装置を相補的に組み合わせてＣＭＯＳ構造とすることを特徴とする。

また、他の発明の構成は、
絶縁表面を有する基板上にＰ型を付与する不純物元素を含有せしめた結晶性珪素膜でなる第１の活性層および不純物元素が含有されない第２の活性層を形成する工程と、
前記第１および第２の活性層に対して熱酸化処理を施してゲイト絶縁膜を形成する工程と、
を少なくとも有する、Ｎチャネル型半導体装置およびＰチャネル型半導体装置とを相補的に組み合わせたＣＭＯＳ型の半導体装置の作製方法であって、
前記第１の活性層は前記Ｐチャネル型半導体装置を、前記第２の半導体装置は前記Ｎチャネル型半導体装置を構成し、
前記熱酸化処理により前記第１の活性層内部に含有される前記不純物元素を前記ゲイト絶縁膜内部に取り込み、
前記ゲイト絶縁膜と接する側の活性層表面における前記不純物元素の濃度を低減せしめ、
前記ゲイト絶縁膜と接する側の活性層表面に残存する前記不純物元素を利用してしきい値電圧の制御を行うことを特徴とする。

また、他の発明の構成は、
絶縁表面を有する基板上にＰ型を付与する不純物元素を含有せしめた結晶性珪素膜でなる第１の活性層および第２の活性層を形成する工程と、
前記第１および第２の活性層に対して熱酸化処理を施してゲイト絶縁膜を形成する工程と、
を少なくとも有する、Ｎチャネル型半導体装置およびＰチャネル型半導体装置とを相補的に組み合わせたＣＭＯＳ型の半導体装置の作製方法であって、
前記第１の活性層は前記Ｐチャネル型半導体装置を、前記第２の半導体装置は前記Ｎチャネル型半導体装置を構成し、
前記熱酸化処理により前記第１の活性層内部に含有される前記不純物元素を前記ゲイト絶縁膜内部に取り込み、
前記ゲイト絶縁膜と接する側の活性層表面における前記不純物元素の濃度を低減せしめ、
前記ゲイト絶縁膜と接する側の活性層表面に残存する前記不純物元素を利用してしきい値電圧の制御を行うことを特徴とする。

また、前記Ｎチャネル型半導体装置の活性層には、少なくともエッジ部分を含む領域に対して前記不純物元素が添加され、
前記Ｐチャネル型半導体装置の活性層には、少なくともチャネル形成領域内においてはエッジ部分を含まない領域に前記不純物元素が添加されることを特徴とする。

また、前記結晶性珪素膜は結晶化を助長する金属元素を利用して形成され、
前記熱酸化処理はハロゲン元素を含む雰囲気において700 〜1100℃の温度で行われることを特徴とする。

また、前記金属元素とはＮｉ、Ｃｏ、Ｐｔ、Ｃｕ、Ｆｅから選ばれた一種または複数種の元素であり、
前記熱酸化処理は700 〜1100℃温度範囲で行われ、
前記ハロゲン元素とはＣｌまたはＦであることを特徴とする。

また、前記金属元素とはＮｉであり、前記加熱処理はＣｌおよび／またはＦをその組成に含む、ＨＣｌガス、ＮＦ₃ ガス、ＣｌＦ₃ ガスを少なくとも含む雰囲気において行われることを特徴とする。

本発明は上記の様な構成の作製方法を用いて、Ｎチャネル型半導体装置およびＰチャネル型半導体装置を相補的に組み合わせたＣＭＯＳ構造とする半導体装置を作製することを目的としている。なお、上記構成では、第１の活性層がＰチャネル型半導体装置となり、第２の活性層がＮチャネル型半導体装置となる。

以上の様な構成でなる発明を実施することで、従来のチャネルドープ技術をより精密に行うことができる。これは、Ｐチャネル型半導体装置に対してＢイオンを添加する構成において達せられ、チャネル形成領域において、Si/SiO₂ 界面近傍（活性層側）のＢイオン濃度が低減する物理現象を利用した技術である。

本明細書に開示する発明を実施することで、従来のチャネルドープ技術をより精密に行うことができる。具体的には、従来数Ｖオーダーで制御されていたしきい値電圧をコンマ数Ｖオーダーで制御することが可能となる。

特に、極めて優れた特性を有するＴＦＴ（例えば、しきい値電圧の絶対値自体が極めて小さく制御が困難）に対しては、本発明は非常に有効であり、ゲイト電圧の駆動電圧、延いては消費電力にまで影響を及ぼすウィンドウ幅を少なくとも１Ｖ以下、具体的には0.4 〜1.0Vの範囲に納めることが可能となる。

本発明を用いてＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を作製する一例を示す。本実施例で作製するＣＭＯＳ回路は図１（Ａ）に示した様な最も単純な構成でなるインバータ回路である。また、Ｐチャネル型ＴＦＴのみにＢ（ボロン）イオンを添加してしきい値電圧の制御を行う例とする。説明には図２、３を用いる。

図２（Ａ）において、２０１は基板である。基板２０１としては、ガラス基板、石英基板、シリコン基板（ウェハー）等を用いることができる。基板は後の熱酸化工程における耐熱性を考慮して決定する。本実施例では、基板２０１として石英基板を用い、その表面には下地膜２０２として酸化珪素膜を成膜する。

次に、後にＴＦＴの活性層となる結晶性珪素膜を形成する。結晶性珪素膜を得るための手段としては様々な方法があるが、本実施例では減圧熱ＣＶＤ法、若しくはプラズマＣＶＤ法により１０ 〜３００ｎｍ、好ましくは１０ 〜１００ｎｍ、代表的には２０ 〜５０ｎｍの厚さに成膜した非晶質珪素膜を、エキシマレーザーによるアニール処理により結晶化して結晶性珪素膜を得ることにする。エキシマレーザーとしてはＫｒＦ、ＸｅＣｌ等の励起ガスを利用した紫外光を用いれば良い。

また、加熱処理または加熱処理とレーザーアニール処理を併用した手段により前記非晶質珪素膜の結晶化を行うこともできる。例えば、600 ℃程度の温度による加熱処理を施すことで非晶質珪素膜を固相成長させ、その後レーザーアニールにより結晶性を改善する方法は効果的である。

以上の技術を利用して結晶性珪素膜２０３を得たら、パターニングを施して後にＮチャネル型ＴＦＴの活性層を構成する島状半導体層２０４、後にＰチャネル型ＴＦＴの活性層を構成する島状半導体層２０５を形成する。

次に、島状半導体層２０４、２０５をパターニングするためのレジストマスク（図示せず）を専用の剥離液で除去した後、再度、Ｎチャネル型ＴＦＴの活性層となる島状半導体層２０４を覆ってレジストマスク２０６を形成する。そして、この状態で島状半導体層２０５のみに対してＰ型を付与する不純物元素であるＢイオンの添加を行う（チャネルドープ工程）。

本実施例ではＢイオンの添加は、質量分離したＢイオンを 1×10¹⁶〜 1×10¹⁹／cm³ の濃度でイオン注入法により注入して行う。この方法では、Ｂイオンのみを選択的に添加することが可能であるので、添加量（添加濃度）を制御しやすいといった利点がある。また、質量分離しないでイオン注入を行う手段として、イオン注入法以外にプラズマドーピング法がある。これら手段による場合には、Ｂイオンが他の原子や分子とともにクラスター（塊）状に添加されるので、後に拡散工程を設ける必要がある。

また、Ｂイオンの添加量（添加濃度）は、Ｖthをどれだけ変化させるかで異なるため実験的に最適値を求めなければならない。また、本発明の構成では、実際のチャネル形成領域のSi/SiO₂ 界面近傍におけるＢイオン濃度は後の熱酸化工程の後に決定される。従って、それを踏まえて添加濃度を調節する必要がある。

なお、本実施例ではイオン注入法によりＢイオンの添加を行う例を示すが、非晶質珪素膜を成膜する際に、成膜ガスにＢイオンを含む組成のガス（ジボランなど）を持ちいることでＢイオンを添加する手段をとることもできる。ただし、その場合にはＮチャネル型ＴＦＴのしきい値電圧も正方向にシフトするので注意しなければならない。

Ｂイオンの添加工程が終了したら、ここで島状半導体層２０４、２０５に対して熱酸化処理を施す。熱酸化方法としては、ドライＯ₂ 酸化、ウェットＯ₂ 酸化、パイロジェニック酸化等の公知の酸化技術を用いれば良い。また、雰囲気ガスとしてＮＦ₃ ガスを用いた酸化方法は500 〜700 ℃程度の比較的低温でも熱酸化膜を形成することができるので、ガラス基板にも対応できる。

本実施例におけるこの熱酸化工程は、熱酸化膜中にＢイオンを取り込むことによるSi/SiO₂ 界面のＢイオン濃度の低減（または制御）を目的としている。ここで図４に示すのは、シリコンおよびボロンの拡散係数（Diffudion Coeffcient）と温度（Temperature ）の関係を示すグラフである。

図４からも明らかな様に、シリコン中においてボロンとシリコンの拡散係数の差は大きくなく（金属元素と比較して、という意味）、ボロンは拡散しにくい物質であることが判る。例えば、上記熱酸化工程が950 ℃で行われたとすると、ボロンの拡散係数は約 4×10^-14cm²/Sと非常に小さい。この事は、後に珪素膜とその熱酸化膜との界面においてＢイオンの再分布が生じる際、はっきりとした濃度勾配が現れることを意味している。

ここで、上述の熱酸化工程によりSi/SiO₂ 界面近傍のＢイオンの濃度がどの様な分布を示すかを図５に示す。なお、図５には比較のためＰイオンの場合についても記載しておく。

図５に示す様に、Si中に存在する添加イオン（Ｂ、Ｐ）は酸化膜が形成されると再分布する。これは、Si中およびSiO₂中において添加イオンの溶解度と拡散速度が異なるために起こる現象である。添加イオンのSi中における溶解度を [Ｃ] _Siとし、SiO₂中における溶解度を [Ｃ] _SiO2とする時、平衡偏析係数ｍは次式で定義される。
ｍ＝ [Ｃ] _Si／ [Ｃ] _SiO2

この時、Si/SiO₂ 界面近傍の添加イオンの偏析はｍの値に支配される。通常、Si中における添加イオンの拡散係数が十分大きいとして、ｍ＜１の場合、Si中の添加イオンはSiO₂中に取り込まれる（図５（Ａ））。また、ｍ＞１の場合、SiO₂が添加イオンを排斥し、その結果としてSi/SiO₂ 界面近傍の添加イオン濃度が増大する（図５（Ｂ））。

文献値によると、Ｂイオンのｍの値は0.3 程度であり、Ｐイオンのｍの値は10程度である。従って、本実施例における熱酸化工程後のＢイオンの濃度分布は図５（Ａ）の様になり、熱酸化膜２０７、２０８中にＢイオンが取り込まれ、島状半導体層２０５のSi/SiO₂ 界面近傍におけるＢイオン濃度は極めて微量な状態となる。

即ち、後に島状半導体層２０５がＴＦＴの活性層として機能する際に、チャネル形成領域の活性層主表面（実際に反転層が形成される領域側）近傍におけるＢイオン濃度を極めて少なくすることができるので、この濃度を調節することでしきい値電圧の微妙な制御を実現することができる。従って、活性層２０５の内部において、Ｂイオンの濃度はゲイト絶縁膜２０８との界面に近づくにつれて減少していく特徴がある。

なお、Ｐイオンを添加イオンとして用いた場合、逆に図５（Ｂ）に示す様にSi/SiO₂ 界面近傍におけるＰイオン濃度が増大してしまうので、微妙なしきい値電圧の制御を行うことはできない。

また、この熱酸化工程は活性層の主表面における添加イオン（Ｂイオン）の濃度を均一にするといった効果を有している。この効果は以下に記載する様な利点を有する。

例えば、図８（Ａ）に示す様に、イオン注入法やプラズマドーピング法により添加されたＢイオンの濃度プロファイル８０１は、活性層中の深さ方向において不均一な分布状態となっている。特に、プラズマドーピング法は浅い添加領域を形成するには有効だが、その分布均一性を確保するのが困難である。なお、図８（Ａ）、（Ｂ）は任意の深さについて注目した面内方向の濃度分布を示している。

即ち、活性層の主表面近傍においては面内方向に（勿論、深さ方向にも）濃度的な濃淡が生じており、この濃淡はチャネル形成領域のバンド状態に反映し、延いては半導体装置間におけるしきい値電圧のバラツキに影響する。

しかし、本実施例の様に熱酸化工程を施した後では、Ｂイオンが再分布する際に多少の拡散を伴うので全体的に濃度の濃淡の差が低減される。即ち、図８（Ｂ）に示す様に、濃度の高い領域のＢイオンは優先的に熱酸化膜中へと取り込まれて十分に低減される。また、濃度の低い領域のＢイオンは拡散により濃度が高まり、ある程度以上の濃度となると熱酸化膜へと取り込まれる。

従って、活性層の主表面に残存するＢイオンの濃度プロファイル８０２は、全体的にはほぼ均一な濃度分布状態となる。以上の様に、熱酸化によるＢイオンの吸い出し効果は濃度分布の均一性を向上させる上でも効果的であり、しきい値電圧の微妙な制御に大きく寄与する効果の一つと言える。

また、本実施例では、この熱酸化工程で形成された５０ｎｍの熱酸化膜をゲイト絶縁膜として利用する。熱酸化膜をゲイト絶縁膜として用いた場合、Si/SiO₂ 界面近傍における界面準位等を少なくすることができるので、極めて優れた電気特性を有するＴＦＴとすることができる。また、その膜厚は熱酸化工程の温度、時間、雰囲気を変えることで調節することが可能である。

また、さらに本実施例の場合、この熱酸化工程を950 ℃という比較的高い温度で行っているので、島状半導体層２０４、２０５の結晶性を大幅に向上させる効果も期待できる。

熱酸化工程を終えて図２（Ｃ）に示す状態が得られたら、後にゲイト電極を構成することになる図示しないアルミニウム膜を成膜する。このアルミニウム膜はヒロックやウィスカーの発生を抑制するためにスカンジウムを0.2 ｗｔ重量％含有させる。アルミニウム膜の成膜方法はスパッタ法や電子ビーム蒸着法を用いて行う。

ヒロックやウィスカーというのは、アルミニウムの異常成長に起因する刺状あるいは針状の突起物のことである。ヒロックやウィスカーの存在は、隣合う配線間や上限間に離間した配線間においてショートやクロスクトークが発生する原因となる。

アルミニウム膜以外の材料としてはタンタル、モリブデン等の陽極酸化可能な金属を利用することができる。また、アルミニウム膜の代わりに導電性を付与した珪素膜を用いることも可能である。

アルミニウム膜を成膜したら、電解溶液中においてアルミニウム膜を陽極とした陽極酸化を行い、アルミニウム膜表面に薄く緻密な陽極酸化膜を形成する。この陽極酸化膜はパターニングの際、レジストマスクとアルミニウム膜との密着性を高める役割を果たす。

次にレジストマスク２０９、２１０を形成する。そしてこのレジストマスク２０９、２１０を利用して図示しないアルミニウム膜をパターニングし、ゲイト電極の原型となるアルミニウム膜のパターン２１１、２１２を形成する。このようにして図２（Ｄ）に示す状態を得る。

次に、特開平7-169974号公報記載の条件に従ってアルミニウム膜のパターン２１１、２１２の側面に多孔質の陽極酸化膜２１３、２１４を形成する。本実施例ではこの多孔質の陽極酸化膜２１２、２１４の膜厚を0.7 μｍとする。こうして図２（Ｅ）に示す状態を得る。

さらに、レジストマスク２０９、２１０は除去した後、特開平7-169974号公報記載の条件に従って、緻密で強固な陽極酸化膜２１５、２１６の形成を行う。ただし、本実施例ではこの膜厚が７０ｎｍとなる様に到達電圧を調節する。また、この工程によりゲイト電極２１、２２が画定する。構造としては図３（Ａ）の様な状態となっている。

次に、図３（Ａ）に示す状態においてＮ型を付与する不純物としてＰイオンを全面に添加する。このＰイオン添加は、0.2 〜５×１０¹⁵／ｃｍ² 、好ましくは１〜２×１０¹⁵／ｃｍ² という高いドーズ量で行う。ドーピング方法としてはプラズマドーピング法やイオンドーピング法を用いる。

この図３（Ａ）に示す工程の結果、高濃度にＰイオンが注入された領域２１７〜２２０が形成される。これらの領域は後にソース／ドレイン領域として機能する。（図３（Ａ））

次に、酢酸、硝酸、リン酸を混合した混酸溶液を用いて多孔質状の陽極酸化膜２１３、２１４を除去した後、右側のＰチャネル型ＴＦＴを構成する素子を覆うようにしてレジストマスク２２１を形成する。そして、その状態で再びＰイオンの注入を行う。このＰイオンの注入は、ドーズ量を0.1 〜５×１０¹⁴／ｃｍ² 、好ましくは0.3 〜１×１０¹⁴／ｃｍ² という低い値とする。（図３（Ｂ））

即ち、図３（Ｂ）で示す工程で行われるＰイオンの注入はそのドーズ量を図３（Ａ）に示す工程において行われたドーズ量に比較して低いものとする。すると、この工程の結果、２２３、２２５の領域がライトドープされた低濃度不純物領域となる。また、２２２と２２６の領域は、より高濃度にＰイオンが注入された高濃度不純物領域となる。

この工程において、２２２の領域がＮチャネル型ＴＦＴのソース領域となる。そして２２３と２２５が低濃度不純物領域、２２６がドレイン領域となる。また、２２４で示される領域は実質的に真性なチャネル形成領域となる。なお、２２５で示される領域が一般にＬＤＤ（ライトドープドレイン）領域と称される領域である。

また、特に図示しないが陽極酸化膜２１５でイオン注入を遮られた領域がチャネル形成領域２２４と低濃度不純物領域２２３、２２５との間に存在する。この領域はオフセット領域と呼ばれ、陽極酸化膜２１５の膜厚分の距離を有する。

オフセットゲイト領域はイオン注入されず実質的に真性であるが、ゲイト電圧が印加されないためチャネルを形成せず、電界強度を緩和し、劣化を抑制する抵抗成分として機能する。ただし、その距離（オフセット幅）が短い場合、実効的なオフセット領域として機能しない。本実施例ではその幅が７０ｎｍであるのでオフセット領域としては機能しない。

次に、レジストマスク２２１を除去して、図３（Ｃ）に示すように左側のＮチャネル型ＴＦＴを覆うレジストマスク２２７を形成する。そして、図３（Ｃ）に示す状態においてＰ型を付与する不純物としてＢ（ボロン）イオンの注入を行う。ここでは、Ｂイオンのドーズ量を0.2 〜１０×１０¹⁵／ｃｍ² 、好ましくは１〜２×１０¹⁵／ｃｍ² 程度とする。このドーズ量は図３（Ａ）に示す工程におけるドーズ量と同程度とすることができる。

この工程により高濃度不純物領域２１９、２２０がＮ型からＰ型へと反転してＰチャネル型ＴＦＴのソース領域２２８、ドレイン領域２２９が形成される。また、ゲイト電極２２の直下にはチャネル形成領域２３０が形成される。このチャネル形成領域２３０はチャネルドープ工程によりＢイオンが添加されているが、Si/SiO₂ 界面近傍のＢイオン濃度は界面に近づくにつれて減少している。

次に、図３（Ｃ）に示す工程の終了後、レジストマスク２２７を取り除き、添加された不純物元素（ＰおよびＢイオン）の活性化と島状半導体層が受けた損傷の回復を行うためにエキシマレーザー光の照射を行う。照射エネルギーは200 〜250mJ/cm² とする。

エキシマレーザー光の照射が終了したら、図３（Ｄ）に示すように層間絶縁膜２３１を４００ｎｍの厚さに成膜する。層間絶縁膜２３１は酸化珪素膜、酸化窒化珪素膜、窒化珪素膜のいずれでも良く、多層構造としても良い。これら珪化膜の成膜方法は、プラズマＣＶＤ法や熱ＣＶＤ法を用いればよい。また、透過性を有する有機性樹脂膜（例えばポリイミド）を用いることもできる。

次にコンタクトホールの形成を行い、Ｎチャネル型ＴＦＴのソース電極２３２、Ｐチャネル型ＴＦＴのソース電極２３３を形成する。また、ドレイン電極２３４はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとで共有する様な構成とすることでＣＭＯＳ構造が実現される。（図３（Ｄ））

なお、本実施例では石英基板上にＴＦＴを形成してＣＭＯＳ回路を構成する例を示したが、シリコンウェハー上に形成したＭＯＳＦＥＴに対しても容易に応用することができる。即ち、ＩＣ技術も本発明の応用分野である。

ここで、本実施例に従って作製した図３（Ｄ）に示されるＴＦＴの電気特性（Id-Vg 特性) は図６に示す様なものとなる。図６において、６０１、６０２で示される曲線（実線）は、それぞれＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのId-Vg 特性を示している。また、６０３で示される曲線（破線）は、本発明の構成を用いない場合のＰチャネル型ＴＦＴのId-Vg 特性である。なお、横軸はＴＦＴのゲイト電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）である。

本実施例において、作製したＮチャネル型ＴＦＴのId-Vg 特性６０１から計算により求めたしきい値電圧Ｖth,nは0.1 〜0.5Vの範囲に納まるものであった。また、Ｐチャネル型ＴＦＴのId-Vg 特性６０２から計算により求めたしきい値電圧Ｖth,pは-0.5〜-0.1V の範囲に納まるものであった。

また、従来例のId-Vg 特性６０３と比較すると、明らかに本発明を利用したId-Vg 特性６０２は正方向（矢印方向）側にシフトしていることが判る。なお、破線で示されるId-Vg 特性６０３より求めたしきい値電圧は-1.5〜-1.0V 程度の範囲に納まるものであった。従って、このシフト量はコンマ数Ｖ程度の微小なものであり、従来のチャネルドープ技術では制御できない程、精密な制御であることが判る。

この事は、本発明により極めて精密にチャネルドープを行うことができることを顕著に示している。また、この発明は本実施例の様にチャネルドープをしなくても十分にしきい値電圧が小さい様なＴＦＴにおいて、特に効果を発揮するものである。

さらに、本発明の構成にある様に、Ｐチャネル型ＴＦＴに対してのみＢイオンを添加することには大きな意義がある。その事について、以下に説明をする。

通常、Ｎチャネル型ＴＦＴのしきい値電圧（Ｖth,n）とＰチャネル型ＴＦＴのしきい値電圧（Ｖth,p）との開き（差）をウィンドウと呼んでいる。また、特開平4-206971号公報にも記載がある様に、ウィンドウがゲイト電圧０Ｖを基準にして左右対称でない場合、即ちＶth,n、Ｖth,pの絶対値に偏りがある場合にはＣＭＯＳ回路の動作速度の低下や誤動作を招くことが知られている。

活性層として結晶性珪素膜を用いる場合ゲイト電圧に対して負方向にシフトすることが多い。従って、一般的にはＮチャネル型ＴＦＴにＰ型を付与する不純物元素を添加してしきい値制御を行うのであるが、この方法ではウィンドウ幅が大きくなり、ゲイト電極に印加しなければならない電圧幅が増大してしまう。

即ち、ゲイト電圧の駆動電圧が高くなり、消費電力の増大を招く。また、高速動作するＣＭＯＳ回路を高い駆動電圧で動作させるには、耐劣化性に優れた高い信頼性を実現する必要があるため、さらに高性能なＴＦＴを作製しなければならない。

ところが、本実施例に示す様にＰチャネル型ＴＦＴのみのしきい値制御を行えばウィンドウ幅を狭くすることができるので、消費電力を低減することが可能である。特に、本実施例の作製プロセスに従えば、ウィンドウ幅を 0.2〜1V以内の範囲に納めることができるので、消費電力に低減のみならず、高い信頼性を有するＣＭＯＳ回路を作製することができる。

以上の様に、本実施例では、チャネルドープによりＰチャネル型ＴＦＴのしきい値電圧のみを制御しているので、ウィンドウ幅が狭く、かつ、Id-Vg 特性バランスが良い。特に、チャネルドープ後に添加イオンの再分布を行い、チャネル形成領域のSi/SiO₂ 界面近傍の添加イオン濃度を低減している事が本発明の最も大きな特徴である。

これにより微妙なしきい値電圧の制御が可能となり、本実施例で説明した様な、しきい値電圧が小さく、極めて微妙な精度でチャネルドープを行うことを要求される場合において、非常に有効な手段として活用することができる。

実施例１においては、チャネルドープ工程を島状半導体層の形成直後に行う例を示したが、チャネルドープ工程を別の工程間に行っても構わない。例えば、結晶化前の非晶質珪素膜に添加しても良いし、島状半導体層とする前（パターニング前）の結晶性珪素膜中に添加しても問題ない。特に、非晶質珪素膜中に添加する場合、質量分離をしないイオン注入法（添加イオンがクラスター状に打ち込まれる）を用いた場合でも、結晶化の際に膜中に均一に拡散させることができるため、問題なく実施することができる。

また、例えば、パターニング前の結晶性珪素膜またはパターニング後の結晶性珪素膜中にイオン添加を行い、その後熱拡散またはレーザーアニールによって添加イオンを拡散させた後に、熱酸化工程を行う方法でも良い。

以上の様に、本発明におけるチャネルドープ工程の位置は他の工程との兼ね合いで適宜変えることが可能である。基本的には、熱酸化工程で最終的な添加イオン濃度の微調整を行うので、それまでに島状半導体層中に必要量の添加イオンが含有されていれば良い。

実施例１において、図５（Ａ）、（Ｂ）で示した図は、拡散速度が小さい物質についての再分布の傾向を示している。Ｐ、Ｂイオンの拡散速度はほぼ同程度であり、図４で説明した様に十分小さい。しかし、添加イオンの拡散速度が十分大きくなると、再分布に際しての挙動が変化してくる。

例えば、Ｂイオンの拡散速度が大きくなると、図５（Ａ）とは異なる分布状態を示す様になる。実際に、水素が含まれる雰囲気において熱酸化工程を行うとＢイオンの拡散速度が大きくなることが報告されている。

その場合には、Si/SiO₂ 界面におけるＢイオンの濃度分布は図７で示される様な傾向を示す。即ち、図７に示す様にSi/SiO₂ 界面におけるＢイオンの濃度は、図５（Ａ）に示した場合よりも少なくなる。また、SiO₂中のＢイオン濃度も明らかに減少する。

従って、この事を利用すれば活性層の主表面におけるＢイオンの濃度をより効果的に低減することが可能となり、より精密なしきい値電圧の制御が可能となる。また、水素を含む雰囲気では、水素イオンが活性層を構成する結晶性珪素膜のダングリングボンド（未結合手）や欠陥を補償するので結晶性が向上するといった効果も付加することができる。

本実施例では、ゲイト電極として導電性を有する結晶性珪素膜を用いた場合の例を図９に示す。なお、ここでは石英基板上にＣＭＯＳ回路を作製する例を示すが、ガラス基板上、シリコン基板（ウェハーを含む）上に形成するのであっても構わない。シリコン基板上には、従来のＭＯＳＦＥＴを用いたＩＣ回路を作製することもできるし、いわゆるSOI 構造としても良い。

図９において、９０１は石英基板であり、９０２は下地膜となる酸化珪素膜である。また、９０３、９０４はＬＤＤ領域を有した活性層であり、９０３はＮチャネル型ＴＦＴに、９０４はＰチャネル型ＴＦＴになる。活性層９０３、９０４の形成は以下の様にして行われる。

まず、酸化珪素膜９０２上に結晶性珪素膜を得る。形成方法は実施例１に従っても良いし、減圧熱ＣＶＤ法で成膜ガスとしてSiH₄、Si₂H₆ 、SiH₂Cl₂ 等のシラン系ガスを用いて結晶性珪素膜を直接成膜しても良い。本実施例では、ノンドープの結晶性珪素膜を用いる。次に、結晶性珪素膜を得たら、島状にパターニングして活性層の原型とし、チャネルドープを行う。チャネルドープは実施例１と同様にＰチャネル型ＴＦＴにのみＢイオンを添加する。

次に、熱酸化工程を行って、ゲイト絶縁膜９０５、９０６の形成、並びにSi/SiO₂ 界面近傍におけるＢイオン濃度の低減を行う。なお、熱酸化膜の膜質、膜厚およびしきい値制御のためのＢイオン濃度等を考慮して最適な条件による加熱処理を行う。勿論、形成された熱酸化膜を除去して、例えば、TEOS/O₂ 系ガスやSiH₄/N₂O系ガスを用いたプラズマＣＶＤ法により酸化珪素膜を成膜してゲイト絶縁膜とすることも可能である。

次に、後のゲイト電極９０７、９０８を形成し、それをマスクとして不純物イオンの注入を行う。この不純物注入工程は活性層９０３、９０４内にソース／ドレイン領域、低濃度不純物領域（ＬＤＤ領域）、チャネル形成領域を形成するための工程である。

なお、低濃度不純物領域は耐劣化性を高めるための目的で配置されるので、劣化の問題の小さいＰチャネル型ＴＦＴには設ける必要がない場合もある。同一基板上にＣＭＯＳ回路を形成するには不純物注入を選択的に行うので工程がやや複雑となってしまうので配置しない方が工程は簡略化する。本実施例では、Ｎチャネル型およびＰチャネル型の両方にＬＤＤ領域を配置する構成とする。

まず、１回目の不純物注入（ＰイオンおよびＢイオン）を行い、１回の不純物注入が終了したら、窒化珪素膜を成膜し、異方性エッチングを利用してサイドウォール９０９、９１０を形成する。そして、２回目の不純物注入（ＰイオンおよびＢイオン）を行い、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのソース／ドレイン領域を形成する。なお、サイドウォール９０９、９１０の直下は低濃度不純物領域（ＬＤＤ領域）となる。また、ゲイト電極９０７、９０８の直下はチャネル形成領域となる。

活性層９０３、９０４が完成したら、全面にスパッタ法でＴｉ（チタン）膜またはＣｏ（コバルト）膜等を成膜し、ソース／ドレイン領域とゲイト電極９０７、９０８上に露出した珪素膜と反応させる。反応させるには加熱処理により行えば良いが、処理雰囲気を制御しやすいことと、スループットの高いことからＲＴＡ法によるのが望ましい。この技術はサリサイド技術として知られている。

こうして、ソース／ドレイン領域およびゲイト電極９０７、９０８の一部はサリサイド化（本実施例では、チタンシリサイドやコバルトシリサイドとなる）されて低抵抗な領域となる。後は、層間絶縁膜９１１を成膜し、コンタクトホールを形成して、配線９１２〜９１４を形成して図９に示す様な構造のＣＭＯＳ回路を形成することができる。

本発明は様々な半導体集積回路に対して応用することが可能である。本実施例では、その一例としてＳＲＡＭ（Static Rondom Access Memory ）に応用する場合の例を示す。説明は図１０を用いて行う。

ＳＲＡＭはフリップフロップ等の双安定回路を記憶素子に用いたメモリであって、双安定回路のＯＮ−ＯＦＦあるいはＯＦＦ−ＯＮの２安定状態に対応して２進情報値（０または１）を記憶するものである。電源の供給がある限り記憶が保持される点で有利である。また、記憶回路はＮＭＯＳ回路やＣＭＯＳ回路で構成される。図１０（Ａ）に示すＳＲＡＭの回路は受動負荷素子に高抵抗を用いた回路である。

１００１で示されるのはワード線であり、１００２はビット線である。１００３は高抵抗で構成される負荷素子であり、１００４で示されるような２組のドライバトランジスタと１００５で示されるような２組のアクセストランジスタとでＳＲＡＭが構成される。以上のような構成でなるＳＲＡＭの特徴は、高速動作が可能で、信頼性が高くシステムへの組む込みが容易なことなどである。

本実施例は、本発明に加えて特開平7-176753号公報に記載の技術を実施するものであり、例えば、Ｐチャネル型ＴＦＴのみならずＮチャネル型ＴＦＴに対してもＢイオンの添加を施す場合の例を説明する。

具体的には、Ｐチャネル型ＴＦＴに対してチャネルドープを施す際に、Ｎチャネル型ＴＦＴの活性層の一部に対して、逆導電型を付与するＢイオンの添加を行う。これは、例えば、活性層のエッジ部分といった電流パスとなり易い箇所にエネルギー的に障壁の高い流域を形成してリーク電流の発生（ショートチャネルリーク）を防ぐものである。なお、特開平7-176753号公報には、様々な不純物で上記効果を達成する旨が記載されているが、本実施例はその構成の一部（活性層とは逆導電型を付与する不純物を利用する例）を利用する。

実施例１では、図２に示す様にチャネルドープ工程の際にＮチャネル型ＴＦＴに対してレジストマスク２０６を設けることで、選択的にＰチャネル型ＴＦＴの活性層２０５に対するチャネルドープを行った。しかし本実施例の特徴は、レジストマスク２０６の一部に開口を形成しておき、選択的にＮチャネル型ＴＦＴの活性層２０４の一部に対してもＢイオンの添加を行うことにある。

Ｎチャネル型ＴＦＴの活性層２０４において、どの領域にＢイオンを添加するかは任意に設定することができる。本実施例では、その応用例をいくつか挙げて説明する。

図１１（Ａ）において、１１０１はＮチャネル型ＴＦＴの活性層であり、１１０２はＰチャネル型ＴＦＴの活性層である。また、１１０３は結晶性珪素膜でなるゲイト電極であり、１１０４は導電性材料でなる配線（ソースまたはドレイン電極）である。従って、図１１（Ａ）はＣＭＯＳ回路を上面から見た図を示している。

活性層１１０１、１１０２において斜線で示した領域は、チャネルドープ時にＢイオンを添加した領域である。本実施例ではＢイオンを添加しない領域を実質的に真性なＩ層とし、チャネルドープ行程でＢイオンを添加した領域をＰ^--層として取り扱うことにする。ただし、チャネルドープの目的は全体的にＮ^--層として振る舞う活性層に対して、Ｐ型を付与するＢイオンを添加することでＩ層の性質に近づけることを主体としている。従って、本実施例におけるＩ層とは実質的に弱いＮ層（Ｎ^--層）であり、Ｐ^--層とは実質的に真性なＩ層である。

図１１（Ａ）ではＮチャネル型ＴＦＴの活性層１１０１のエッジ部分のみにＢイオンを添加して、この部分を逆の導電型を有するＰ^--層としている。活性層のエッジ部分はプラズマダメージなどで損傷を受けやすいので、電流パスを形成しやすく、ここにＰ^--層を設けることでエネルギー障壁を高くしてリーク電流を防止するのである。

また、このＣＭＯＳ回路のＮチャネル型ＴＦＴをＡ−Ａ’で切った断面図が図１１（Ｂ）である。図から明らかな様に、活性層のエッジ部分１１０５、１１０６にはＢイオンが添加されてＰ^--層が形成され、ゲイト電極の直下（１１０６で示される領域）はＩ層のままとなっている。一方、Ｐチャネル型ＴＦＴをＢ−Ｂ’で切った断面図が図１１（Ｃ）である。この場合、図から明らかな様に、ゲイト電極の下（１１０７で示される領域）にもＢイオンが添加され、斜線で示される様なＰ^--層が形成される。

また、ＣＭＯＳ回路をＣ−Ｃ’で横方向に切った断面図が図１１（Ｄ）である。この場合においても、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで活性層の構成が異なってくる。Ｎチャネル型ＴＦＴの場合、ソース領域１１０８、ドレイン領域１１０９には高濃度にＰイオンが添加されて強いＮ型層（Ｎ⁺⁺層）となり、チャネル形成領域１１１０はＩ層のまま残る。

Ｐチャネル型ＴＦＴの場合、ソース領域１１１１、ドレイン領域１１１２には高濃度にＢイオンが添加されて強いＰ型層（Ｐ⁺⁺層）となり、チャネル形成領域１１１３は微量にＢイオンが添加されたＰ^--層となっている。

なお、図１１（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）に示すのはＮチャネル型ＴＦＴの活性層にＢイオンを添加する場合の他の例である。（Ｅ）、（Ｆ）はエッジ部分に局所的にＰ^--層を設けた例であり、（Ｇ）はチャネル形成領域に狭いＰ^--層を設けることでソース／ドレイン間のリーク電流の低減を狙った例である。また、（Ｈ）はチャネルドープ工程で活性層のエッジ部分の損傷が悪化しない様に、エッジ部分をＰ^--層で囲んだ例である。

以上の様に、チャネルドープと同時にＮチャネル型ＴＦＴに対してもＢイオンに添加を行い、リーク電流を効果的に抑制する技術を併用することが可能である。なお、Ｎチャネル型ＴＦＴに対するイオン添加は、所望の領域のみレジストマスクに開口を設けて置けば良いだけであるので、本実施例で示した例に限らず、幅広く応用することができる。

ところで、チャネルドープ時にＰチャネル型ＴＦＴに対してＢイオンを添加する際、活性層のエッジ部分のみにイオン添加を行わない構成とすると、その領域が結果的に逆導電型を有する領域として残存し、リーク電流を効果的に抑制する機能を顕す。その例を図１２を用いて説明する。なお、ＣＭＯＳ回路の構造は図１１と同様であるので、同じ符号を併用する。

図１２（Ａ）において、１１０１で示されるＮチャネル型ＴＦＴにはエッジ部分にＢイオンが添加されてＰ^--層が形成される。詳細は既に説明したので、ここでは図１２（Ａ）に示す領域にＢイオンを添加する例のみとする。前述の図１１（Ａ）と異なるのは、Ｐチャネル型ＴＦＴの活性層１２０１の構成である。

図１２（Ａ）のＮチャネル型ＴＦＴをＡ−Ａ’で切った断面図（図１２（Ｂ））は特に変わりないが、Ｐチャネル型ＴＦＴをＢ−Ｂ’で切った断面、図１２（Ｃ）では、エッジ部１２０２がＩ層となっている。勿論、エッジ部分以外の領域１２０３はチャネルドープされているのでＰ^--層となっている。

前述の様に、Ｉ層は実質的にはＮ^--層であり、Ｐ^--層は実質的にＩ層と見なせる性質を有している。従って、Ｂイオンを添加しないＩ層（実質的にＮ^--層）はＰチャネル型ＴＦＴに対して逆導電型領域といて振る舞う。即ち、Ｐ型領域とＮ型領域とが構成されるので、その間ではエネルギー障壁が高く、キャリアの移動が効果的に抑制される。

図１２（Ｄ）においては、Ｐチャネル型ＴＦＴのソース領域１２０４、ドレイン領域１２０５は強いＰ型を示すＰ⁺⁺層となり、チャネル形成領域１２０６はＰ^--層となっている。即ち、図１２（Ｃ）に示す様に、最終的にはチャネル形成領域の少なくともエッジ部分に対しては、実質的に逆導電型（Ｎ型）を付与するＩ層が形成される構成とすることで、リーク電流の低減効果が得られる。その様な構成とする例としては、図１２（Ｅ）、（Ｆ）で示される領域にＩ層を残存させておけば良い。

実施例１で作製したＣＭＯＳ回路を、同一基板上に画素領域と周辺駆動回路とを集積化したアクティブ型表示装置に対して応用することが可能である。アクティブ型表示装置としては、一般的にアクティブマトリクス型液晶表示装置が知られている。その構成を図１３に示す。

図１３に示す構成は、同一基板上に画素領域と周辺駆動回路を形成し、さらにメモリ回路やＣＰＵ回路といったコントロール回路を備えたＳＯＧ (システム・オン・グラス）タイプの表示装置である。

図１３において、１３０１は画素領域であり、通常百数十万個のＴＦＴがマトリクス状に配置されて、液晶へ印加する電圧の制御を行っている。また、１３０２は垂直走査用駆動回路、１３０３は水平走査用駆動回路である。これらの駆動回路は、シフトレジスタ回路、バッファ回路、サンプリング回路等で構成されており、ゲイト信号やビデオ信号の制御を行う。また、１３０４はコントロール回路であり、ＣＰＵ回路やメモリ回路等で構成される。

ＣＭＯＳ構造を有する半導体装置は、図１３において水平・垂直走査用駆動回路１３０２、１３０３、コントロール回路１３０４等に利用される。また、これら駆動回路等は高い信頼性を要求されるが、実施例１で作製したＣＭＯＳ構造を有する半導体装置は駆動電圧が小さくて済むので、耐圧に余裕のある設計を行うことができる。

また、本発明を応用することの可能な電気光学装置としては、図１３で示した様なアクティブマトリクス型液晶表示装置のみならず、その他のアクティブ型フラットパネルディスプレイも含まれ、例えばＥＬ表示装置やＣＬ表示装置に利用することもできる。また、直視型ディスプレイのみでなく、プロジェクションタイプの表示装置にも応用できる。

アクティブ型表示装置において、周辺駆動回路は表示画面の応答を速めてチラツキやフリッカ等を抑制するためにも、高速動作を要求される。特に、クロック動作を行うシフトレジスタ回路やカウンタ回路は、最も高速動作を要求される回路である。

図１４（Ａ）に示すのは、ゲイトドライバー部を構成するシフトレジスタ回路である。このシフトレジスタ回路は画素領域に配列されるゲイト線を順次（または一本毎）に選択していくための機能を有している。従って、シフトレジスタ回路の動作速度が遅いとゲイト線の選択に時間がかかり、最終的には表示画面の１フィールド（または１フレーム）が終了するまでの時間が長くなる。即ち、画面がちらついて見えるのである。

このシフトレジスタ回路は基本的に図１４（Ｂ）に示す様なクロックドインバータ回路と、図１４（Ｃ）に示す様なインバータ回路とで構成される。図１４（Ｂ）、（Ｃ）はどちらもＣＭＯＳ回路で構成されているので、ここに本発明を用いて作製したＣＭＯＳ回路を利用するのである。

実施例１で示した様に、本発明を利用して作製したＣＭＯＳ回路の特徴は、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとでしきい値電圧の絶対値がほぼ同じ値であり、ウィンドウがＶｇ＝０Ｖに対して殆ど左右対称である。そのため、出力電圧の偏りのないバランスの良い特性を有している。また、ウィンドウ幅が狭い（Ｖth,nとＶth,pの絶対値がそれぞれ小さい) ので、駆動するための消費電力が低いといった利点を有している。

以上の様に、本発明を利用して特性バランスの良いＣＭＯＳ回路を作製し、それを周辺駆動回路として利用することは非常に有効である。通常、高速動作する駆動回路は耐圧が低く、劣化が激しいことがある。しかし、実施例１に従って作製したＴＦＴは、消費電力、即ち駆動電圧を低く抑えることができるので、劣化の恐れの少ない高い信頼性を有する駆動回路を構成することができる。

本実施例は、
絶縁表面を有する基板上に配置された結晶性珪素膜でなる活性層と、
前記活性層に対して熱酸化処理を施して得られたゲイト絶縁膜と、
前記ゲイト絶縁膜上に配置されたゲイト電極と、
を少なくとも有する、Ｎチャネル型半導体装置およびＰチャネル型半導体装置とを相補的に組み合わせたＣＭＯＳ構造を有する半導体装置において、
前記Ｐチャネル型半導体装置の活性層のみにおいてＰ型を付与する不純物元素が意図的に添加されており、
前記不純物元素の濃度分布は、前記活性層と前記ゲイト絶縁膜との界面において不連続であり、かつ、前記活性層側の界面近傍において前記界面に向かって連続的に減少する傾向にあり、
前記活性層側の界面近傍に残存する前記不純物元素がしきい値電圧の制御に利用されることを特徴とする半導体装置に関するものである。

本発明を用いてＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を作製する他の一例を示す。本実施例で作製するＣＭＯＳ回路は図１（Ａ）に示した様な最も単純な構成でなるインバータ回路である。また、Ｐチャネル型ＴＦＴのみにＢ（ボロン）イオンを添加してしきい値電圧の制御を行う例とする。説明には図１５を用いる。

図１５（Ａ）において、１５０１は基板である。基板１５０１としては、ガラス基板、石英基板、シリコン基板（ウェハー）等を用いることができる。ただし、後の熱酸化工程の温度が高い場合、具体的には650 ℃を超える様な場合には、ガラス基板の様な軟化点の低いものではなく、耐熱性に優れた石英基板などを用いることが好ましい。本実施例では、基板１５０１として石英基板を用い、その表面には下地膜１５０２として酸化珪素膜を成膜する。

次に、後にＴＦＴの活性層となる結晶性珪素膜を形成する。本実施例では、非晶質珪素膜を結晶化して結晶性珪素膜を得る。まず、図示しない非晶質珪素膜を減圧熱ＣＶＤ法、若しくはプラズマＣＶＤ法により１００ｎｍの厚さに成膜する。後の熱酸化工程において膜減りが起こるので、その辺りを計算に入れて所望の膜厚よりも厚めに形成しておくと良い。

非晶質珪素膜を成膜したら、加熱処理またはレーザーアニール処理もしくは両者を併用した手段により前記非晶質珪素膜の結晶化を行う。本実施例では、本発明者らによる特開平6-232059号公報や特開平7-321339号公報記載の技術を用いて結晶化を行う。これらの技術は金属元素（例えばニッケル、銅など）を保持した状態で500 〜700 ℃、代表的には600 〜650 ℃の温度範囲で、1 〜24hr、代表的には4 〜12hr程度の加熱処理を行うことで結晶性に優れた珪素膜を得るものである。

上記手段により図示しない非晶質珪素膜は結晶化され、結晶性珪素膜１５０３が得られる。この様にして得られた結晶性珪素膜１５０３は、上記公報に記載の技術を用いない場合に比べて優れた結晶性を有する。また、本発明者らの知見によると、加熱処理により結晶化させた後にレーザーアニール処理を行うことで、さらに結晶性を向上させることが可能である。こうして、図１５（Ａ）に示す状態が得られる。

次に、結晶性珪素膜１５０３をパターニングして後にＮチャネル型ＴＦＴの活性層を構成する島状半導体層１５０４、後にＰチャネル型ＴＦＴの活性層を構成する島状半導体層１５０５を形成する。

次に、島状半導体層１５０４、１５０５をパターニングするためのレジストマスク（図示せず）を専用の剥離液で除去した後、再度、Ｎチャネル型ＴＦＴの活性層となる島状半導体層１５０４を覆ってレジストマスク１５０６を形成する。そして、この状態で島状半導体層１５０５のみに対してＰ型を付与する不純物元素であるＢイオンの添加を行う（チャネルドープ工程）。

本実施例ではＢイオンの添加は、質量分離したＢイオンを 1×10¹⁶〜 1×10¹⁹／cm³ の濃度でイオン注入法により注入して行う。この方法では、Ｂイオンが原子状に添加されるので、島状半導体層内の均一に分布させることができる。また、質量分離しないでイオン注入を行う場合には、Ｂイオンが他の原子や分子とともにクラスター（塊）状に添加されるので、後に拡散工程を設けて均一に分布させる必要がある。

また、Ｂイオンの添加量（添加濃度）は、Ｖthをどれだけ変化させるかで異なるため実験的に最適値を求めなければならない。また、本発明の構成では、実際のチャネル形成領域のSi/SiO₂ 界面近傍のＢイオン濃度は後の熱酸化工程の後に決定される。従って、それを踏まえて添加濃度を調節する必要がある。

なお、本実施例ではイオン注入法によりＢイオンの添加を行う例を示すが、非晶質珪素膜を成膜する際に、成膜ガスにＢイオンを含む組成のガス（ジボランなど）を持ちいることでＢイオンを添加する手段をとることもできる。ただし、その場合にはＮチャネル型ＴＦＴのしきい値電圧も正方向にシフトするので注意しなければならない。

Ｂイオンの添加が終了したら、レジストマスク１５０６を除去して熱酸化工程を行う。本実施例では、この熱酸化工程として、酸素（Ｏ₂ ）に対して塩化水素（ＨＣｌ）を１〜１０％、好ましくは３％含有させた酸化性雰囲気において、800 〜1100℃、具体的には950 ℃の温度で30min の加熱処理を行っている。（図１５（Ｃ））

本実施例におけるこの熱酸化工程は主に３つの目的を有しており、
第１は結晶化の際に利用した触媒元素（本実施例ではニッケル）のゲッタリング除去、
第２は熱酸化膜中にＢイオンを取り込むことによるSi/SiO₂ 界面のＢイオン濃度の低減（または制御）、
第３はゲイト絶縁膜１５０７、１５０８の形成、
である。特に、本発明の必須項目は第２の目的であるSi/SiO₂ 界面のＢイオン濃度の低減である。

図４からも明らかな様に、ニッケルに比べてボロンは拡散しにくい。例えば、上記熱酸化工程の処理温度である950 ℃の場合、ニッケルの拡散係数は約 4×10^-8cm²/S であり、ボロンの拡散係数（約 4×10^-14cm²/S）の約10000 倍である。

従って、島状半導体層１５０４、１５０５中のニッケルは速やかに移動してＣｌイオンと結合し、ニッケル塩化物となる。このニッケル塩化物は揮発性の高い物質であるので気相中へと脱離し、膜中のニッケルがゲッタリング除去される。

また、上述の熱酸化工程によるSi/SiO₂ 界面近傍のＢイオン及びＰイオンの濃度は、実施例１と同様に図５に示す。

また、本実施例では、この熱酸化工程で形成された５０ｎｍの熱酸化膜をゲイト絶縁膜として利用する。熱酸化膜をゲイト絶縁膜として用いた場合、Si/SiO₂ 界面近傍における界面準位等を少なくすることができるので、極めて優れた電気特性を有するＴＦＴとすることができる。また、その膜厚は熱酸化工程の温度、時間、雰囲気を変えることで調節することが可能である。

また、さらに本実施例の場合、この熱酸化工程を950 ℃という比較的高い温度で行っているので、島状半導体層１５０４、１５０５の結晶性が大幅に向上する。これは、Ｃｌイオンによりニッケルがゲッタリングされた際に、ニッケルが脱離した後に残されたSiの未結合手が隣接するSi同士で再結合してSi-Si 結合を形成するからである。従って、結晶粒内の欠陥や粒界における欠陥が大幅に低減されて結晶性が向上するのである。

熱酸化工程を終えて図１５（Ｃ）に示す状態が得られたら、実施例１の図２（Ｄ）以降と同様に図３（Ｄ）に示した様な半導体装置を形成する。

〔実施例８におけるＴＦＴの説明〕
本実施例８に従って作製した図３（Ｄ）に示されるＴＦＴの電気特性（Id-Vg 特性) は図１６に示す様なものとなる。図１６において、１６０１で示される曲線（実線）はＮチャネル型ＴＦＴのId-Vg 特性、１６０２で示される曲線（実線）はＰチャネル型ＴＦＴのId-Vg 特性を示している。また、１６０３で示される曲線（破線）は、本発明の構成を用いない場合のＰチャネル型ＴＦＴのId-Vg 特性である。なお、横軸はＴＦＴのゲイト電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）である。また、Id-Vg 特性の測定はドレイン電圧Ｖｄ＝１Ｖの時として調べた。

本実施例では、Ｎチャネル型ＴＦＴのId-Vg 特性１６０１から計算により求めたしきい値電圧Ｖth,nは0.1 〜0.5V、少なくとも-0.2〜0.5Vの範囲に納まるものであった。また、Ｐチャネル型ＴＦＴのId-Vg 特性１６０２から計算により求めたしきい値電圧Ｖth,pは-0.05 〜-0.1V 、少なくとも-0.5〜0.2Vの範囲に納まるものであった。

また、従来例のId-Vg 特性１６０３と比較すると、明らかに本発明を利用したId-Vg 特性１６０２は正方向（矢印方向）側にシフトしていることが判る。なお、破線で示されるId-Vg 特性１６０３より求めたしきい値電圧は-1.5〜-1.0V 程度の範囲に納まるものであった。従って、このシフト量はコンマ数Ｖ程度の微小なものであり、従来のチャネルドープ技術では制御できない程、精密な制御であることが判る。

この事は、本発明により極めて精密にチャネルドープを行うことができることを顕著に示している。また、この発明は本実施例の様にチャネルドープをしなくても十分にしきい値電圧が小さい様なＴＦＴにおいて、特に効果を発揮するものである。

本実施例を用いて作製される半導体装置は、高速動作性に極めて優れる点が最大の特徴であるので、ＣＭＯＳ回路を構成して周辺駆動回路、特にシフトレジスタ回路の様な高速動作性が要求される箇所に配置するのが最も好ましいと言える。

また、本出願人は図３（Ｄ）に示した様なＣＭＯＳ回路を直列に奇数組接続して形成した閉回路（リングオシレータ）を作製し、その周波数特性を調べたところ、図１８に示す様な優れた周波数特性を実現することが判明した。なお、測定は９、１９、５１組（段）のＣＭＯＳ回路を接続したリングオシレータで行い、電源電圧と発振周波数の関係を求めた。

図１８によると、例えば電源電圧１０（Ｖ）、９段のリングオシレータは123MHzの発振周波数を実現しており、極めて動作速度が速いことが判る。この様な結果は、前述の様にＳ値が極めて小さいことが大きな要因の一つとなっている。従って、図１８に示した様な高速動作を可能とする回路を構成する場合、Ｓ値は85mV/dec以下、好ましくは75mV/dec以下であることが必要である。

なお、本実施例では石英基板上に形成した結晶性珪素膜を用いて薄膜トランジスタを形成しているのであるが、この事も高い周波数特性を実現することに寄与している。この事についての説明を以下に行う。

シリコンウェハー上に形成したＭＯＳＦＥＴでは、一般的に動作周波数ｆは時定数τに反比例し、ｆ＝１／τの関係にあることが知られている。τは、容量Ｃと抵抗Ｒとの積で表せるので、ｆ＝１／ＣＲとも書き換えられる。なお、容量Ｃとしてはゲイト容量、空乏層容量、配線間容量、配線−基板間容量等が存在し、抵抗Ｒとしてはソース／ドレイン間抵抗、配線抵抗等が存在する。従って、動作周波数はこれら全ての容量および抵抗によって決定される。

従来より動作周波数を大きくするために配線抵抗の低減が活発に研究されたが、配線の微細化に伴いそれも困難な状況となってくると、配線−基板間容量の低減が注目を浴びた。これを可能としたのが SOI技術であるが、それでも容量の低減が精一杯である。

しかし、近年活発化してきた薄膜トランジスタ技術はガラス基板や石英基板上に形成するという大きな特徴のため、配線−基板間容量が存在しないという利点を有している。本実施例に従って作製したＴＦＴは、性能的には（電気特性的には） SOI構造のＴＦＴと比べても何ら遜色のないレベルに達しているので、周波数特性としては SOI構造のＴＦＴを超えるものが期待できる。

また、動作周波数ｆはチャネル長Ｌの２乗に反比例することが知られている。例えば、ＩＣにおいては200MHzの高速動作を実現するために、チャネル長を0.35μｍ以下とする必要があった。しかし、 SOI構造のＴＦＴではそれ以上のチャネル長であっても200MHzを達成できる。況して、本実施例のＴＦＴは配線−基板間容量の分だけ SOI構造のＴＦＴよりも優れているので、チャネル長Ｌによりマージンを持たせることができる上、場合によっては200MHz以上の高速動作を実現することも可能と予想される。

以上の様に、本実施例では、チャネルドープによりＰチャネル型ＴＦＴのしきい値電圧のみを制御しているので、ウィンドウ幅が狭く、かつ、Id-Vg 特性バランスが良い。特に、チャネルドープ後に添加イオンの再分布を行い、チャネル形成領域のSi/SiO₂ 界面近傍の添加イオン濃度を低減している事が本発明の最も大きな特徴である。

これにより微妙なしきい値電圧の制御が可能となり、本実施例で説明した様な、しきい値電圧が小さく、極めて微妙な精度でチャネルドープを行うことを要求される場合において、非常に有効な手段として活用することができる。

〔活性層のＥｇの説明〕
ところで、本出願人は本実施例に従って形成した結晶性珪素膜の室温( 10〜30℃) におけるエネルギーバンドギャップ（Ｅｇ）の測定を行った。このＥｇの値は、結晶性珪素膜の光学吸収スペクトルを測定して珪素膜の実効透過率の光学波長依存性を求め、実効透過率が減少し始める吸収端における光波長の値を、Ｅ＝ｈｃ／λで表される式を用いてエネルギー値に変換して算出される値で定義することとした。

ここで、本実施例に示す結晶性珪素膜の光学吸収スペクトルを測定した際の実験データを図１９に示す。図１９において、横軸は通常の可視光領域の光波長であり、縦軸は膜内を透過する前後における光強度の比をとった実効透過率（膜面における反射光成分を排除して計算した透過率）である。なお、珪素膜の膜厚は４０ｎｍと６０ｎｍの２種類を測定した。

珪素膜内を光が透過する時、珪素膜のＥｇよりも大きいエネルギーを持つ波長領域の光は透過できずに吸収され、Ｅｇよりも小さいエネルギーしか持たない波長領域の光は珪素膜を透過する事実から、光学吸収スペクトルの吸収端の波長を持つ光のエネルギーがＥｇに相当すると考えられる。

図１９において、透過率が下がり始めるのは光波長が約800nm 以下の領域であり、この800nm という波長からＥｇを求めると約1.5eV であった。この計算はアインシュタインの光子エネルギーの式、Ｅｇ＝ｈｃ／λ（ｈ：プランク定数、ｃ：光速、λ：光波長）から求めた。

この様にして得られたＥｇはＴＦＴの電気特性と大きく関係している。例えば、本実施例で作製するＴＦＴはエンハンスメント型のＴＦＴであるので、ノーマリオフ特性（非選択時においてＴＦＴがオフ状態となる特性）でなくてはならない。そのためには、Ｅｇが1.3eV 以上であることが重要となる。その理由を図１７を用いて以下に説明する。

ここで、図１７に示すのは、ソース／ドレイン領域となる導電性領域１７０１、１７０２とチャネル形成領域１７０３のバンド状態を模式的に表した図である。なお、Ｐチャネル型ＴＦＴのチャネル形成領域には微妙にＢイオンが添加されているためＮチャネル型ＴＦＴよりも僅かにΔＥが小さいが、添加濃度が微妙であるためここではその差を無視して考える。

図１７に示す様に、導電性領域１７０１（または１７０２）はチャネル形成領域１７０３との間にエネルギーバンド差（ΔＥ）を形成する。この時、ΔＥが十分に大きくないと、非選択時においてもＴＦＴがオン状態（ノーマリオン）となり、いわゆるデプレッション型ＴＦＴとなってしまう。

例えば SOI構造においてはＥｇ＝約1.1eV であり、その場合、ΔＥは0.5V程度と小さく、ＴＦＴはノーマリオンとなってしまっていた。そのため、チャネルドープを行ってΔＥの値を意図的に大きくすることでノーマリオフを実現するしかなかった。

しかし、図１７においてＥｇの値が大きくなれば必然的にΔＥの値も大きくなることは自明である。本出願人の知見によると、Ｅｇが1.3eV 以上であればΔＥの値は、ノーマリオフを実現するに足る大きさになる。従って、本実施例のＴＦＴをエンハンスメント型ＴＦＴとするにあたって、Ｅｇが1.3eV であることは重要なのである。

なお、Ｅｇ＝1.3eV の場合、先程の光子エネルギーの式から光波長を求めると約950nm である。従って、前述の光波長800nm に±150nm の範囲を持たせた領域、即ちＥｇが1.3 〜1.9eV 、好ましくは1.4 〜1.7eV において、本実施例で示した様な高性能なＴＦＴを得ることができると考えられる。

実施例８ではＨＣｌガスを用いて触媒元素（ニッケル）のゲッタリングを行ったが、例えばＮＦ₃ 、ＣｌＦ₃ ガス等のフッ素系ガスを用いることもできる。この場合、ゲッタリング処理の際に未結合手がフッ素で終端されるが、Ｓｉ−Ｆ結合はＳｉ−Ｈ結合よりも結合力が強いので好ましい。

また、ＮＦ₃ ガスは実施例１のＨＣｌガスよりも低温（600 〜800 ℃程度) で分解するので、加熱処理の温度を低くすることができる。本実施例では酸素に対してＨＣｌを0.1 〜10wt％、代表的には３wt％、ＮＦ₃ ガスを0.1 〜3wt ％、代表的には0.3wt%混合させた雰囲気中において、700 ℃30〜60min の加熱処理を行う。

以上の様に、ニッケルを除去した後にＳｉの未結合手をＳｉ同士で再結合させ、再結合しきれなかった未結合手をフッ素で終端することで欠陥密度がさらに低減する。また、加熱処理の温度を200 〜300 ℃も下げることができるので製造過程におけるスループットを向上させることができる。

また、酸素に対して水素を３wt％、ＣｌＦ₃ ガスを0.3wt%混合させた雰囲気中において、500 〜600 ℃の温度範囲で30〜60min のウェット酸化処理を行うことでも同様の効果を得ることが可能である。この場合はさらに、Ｃｌ元素とＦ元素とでニッケルのゲッタリングが行われるといった利点がある。

本明細書で開示する発明は、ＴＦＴ（Thin Film Transistor、薄膜トランジスタ）に代表される半導体装置を利用した電気光学装置に応用することが可能である。電気光学装置としては、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ（エレクトロクロミックス）表示装置などが挙げられる。

また、応用商品としてはＴＶカメラ、パーソナルコンピュータ、カーナビゲーション、ＴＶプロジェクション、ビデオカメラ等が挙げられる。それら応用用途の簡単な説明を図２０を用いて行う。

図２０（Ａ）はＴＶカメラであり、本体２００１、カメラ部２００２、表示装置２００３、操作スイッチ２００４で構成される。表示装置２００３はビューファインダーとして利用される。

図２０（Ｂ）はパーソナルコンピュータであり、本体２１０１、カバー部２１０２、キーボード２１０３、表示装置２１０４で構成される。表示装置２１０４はモニターとして利用され、対角十数インチもサイズが要求される。

図２０（Ｃ）はカーナビゲーションであり、本体２２０１、表示装置２２０２、操作スイッチ２２０３、アンテナ２２０４で構成される。表示装置２２０２はモニターとして利用されるが、地図の表示が主な目的なので解像度の許容範囲は比較的広いと言える。

図２０（Ｄ）はＴＶプロジェクションであり、本体２３０１、光源２３０２、表示装置２３０３、ミラー２３０４、２３０５、スクリーン２３０６で構成される。表示装置２３０３に映し出された画像がスクリーン２３０６に投影されるので、表示装置２３０３は高い解像度が要求される。

図２０（Ｅ）はビデオカメラであり、本体２４０１、表示装置２４０２、接眼部２４０３、操作スイッチ２４０４、テープホルダー２４０５で構成される。表示装置２４０２に映し出された撮影画像は接眼部２４０３を通してリアルタイムに見ることができるので、使用者は画像を見ながらの撮影が可能となる。

以上の様に、本発明の応用範囲は極めて広く、様々な半導体回路を有する製造品に適用することが可能である。

薄膜トランジスタの構造および特性を示す図。 薄膜トランジスタの作製工程を示す図。 薄膜トランジスタの作製工程を示す図。 温度の拡散係数の関係を示す図。 Si/SiO₂ 界面におけるドーパントの分布状態を示す図。 薄膜トランジスタの特性を示す図。 Si/SiO₂ 界面におけるドーパントの分布状態を示す図。 Si/SiO₂ 界面におけるドーパントの分布状態を示す図。 シリコンゲイトＴＦＴの構造を示す図。 ＳＲＡＭの回路構成を示す図。 ＣＭＯＳにおける活性層の構成を示す図。 ＣＭＯＳにおける活性層の構成を示す図。 アクティブマトリクス型表示装置の構成を示す図。 シフトレジスタ回路の構成を示す図。 薄膜トランジスタの作製工程を示す図。 薄膜トランジスタの特性を示す図。 Ｅｇを説明するためのバンド図 ＣＭＯＳ回路の周波数特性を示す図 透過光の光波長依存性を示す図 半導体装置の応用例を示す図。

符号の説明

１０１ ガラス（または石英）基板
１０２ 酸化珪素膜
１０３ Ｎチャネル型ＴＦＴの活性層
１０４ Ｐチャネル型ＴＦＴの活性層
１０５ ゲイト絶縁膜
１０６、１０７ ゲイト電極
１０８ 層間絶縁膜
１０９、１１０ ソース電極
１１１ ドレイン電極
１１２ 保護膜

Claims (22)

1. 絶縁表面を有する基板上に配置された結晶性珪素膜からなる活性層と、
   前記活性層の表面に形成されたゲイト絶縁膜と、
   前記ゲイト絶縁膜上に形成されたゲイト電極とをそれぞれ有する、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを有し、
   前記Ｐチャネル型ＴＦＴの活性層のみに、Ｐ型を付与する不純物元素が添加されていることを特徴とする半導体装置。
2. 絶縁表面を有する基板上に配置された結晶性珪素膜からなる活性層と、
   前記活性層の表面に形成されたゲイト絶縁膜と、
   前記ゲイト絶縁膜上に形成されたゲイト電極とをそれぞれ有する、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを有し、
   前記Ｐチャネル型ＴＦＴの活性層のみに、質量分離したＰ型を付与する不純物元素が添加されていることを特徴とする半導体装置。
3. 請求項２において、
   前記質量分離したＰ型を付与する不純物元素は、１×１０^１６〜１×１０^１９／ｃｍ^３の濃度で前記Ｐチャネル型ＴＦＴの活性層に添加されていることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記ゲイト絶縁膜中における前記不純物元素の濃度は１×１０^１７〜１×１０^２０／ｃｍ^３であることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記活性層と前記ゲイト絶縁膜との界面近傍における前記不純物元素の濃度は、前記活性層の濃度が前記ゲイト絶縁膜の濃度より少ないことを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記活性層中における前記不純物元素の濃度は、前記ゲイト絶縁膜との界面に近づくにつれて減少していることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記ゲイト絶縁膜は熱酸化膜であることを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一項において、
   前記半導体装置はＣＭＯＳ構造を有することを特徴とする半導体装置。
9. 請求項１乃至請求項８のいずれか一項において、
   前記Ｎチャネル型ＴＦＴおよび前記Ｐチャネル型ＴＦＴのサブスレッシュホールド値は８５ｍＶ／ｄｅｃ以下であることを特徴とする半導体装置。
10. 請求項１乃至請求項９のいずれか一項において、
    前記Ｎチャネル型ＴＦＴのしきい値電圧は−０．２〜０．５Ｖであり、
    前記Ｐチャネル型ＴＦＴのしきい値電圧は−０．５〜０．２Ｖであり、
    前記Ｎチャネル型ＴＦＴおよび前記Ｐチャネル型ＴＦＴのウインドウ幅は１Ｖ以下であることを特徴とする半導体装置。
11. 請求項１乃至請求項１０のいずれか一項において、
    前記ゲイト絶縁膜には、１×１０^１６〜１×１０^２０／ｃｍ^３の濃度でハロゲン元素が含まれていることを特徴とする半導体装置。
12. 請求項１乃至請求項１１のいずれか一項において、
    前記Ｎチャネル型ＴＦＴおよび前記Ｐチャネル型ＴＦＴの活性層の厚さは１０〜３００ｎｍであることを特徴とする半導体装置。
13. 請求項１乃至請求項１２のいずれか一項に記載の半導体装置を用いたカメラ、コンピュータ、ナビゲーションシステムまたはテレビ。
14. 絶縁表面を有する基板上に結晶性珪素膜を形成し、
    前記結晶性珪素膜をパターニングして第１の半導体層および第２の半導体層を形成し、
    前記第１の半導体層のみにＰ型を付与する不純物元素を添加し、
    前記第１の半導体層および前記第２の半導体層に酸化処理を行うことによって、前記第１の半導体層の表面および前記第２の半導体層の表面にそれぞれ第１のゲイト絶縁膜および第２のゲイト絶縁膜を形成し、
    前記第１の半導体層を用いてＰチャネル型ＴＦＴを形成し、前記第２の半導体層を用いてＮチャネル型ＴＦＴを形成することを特徴とする半導体装置の作製方法。
15. 絶縁表面を有する基板上に結晶性珪素膜を形成し、
    前記結晶性珪素膜をパターニングして第１の半導体層および第２の半導体層を形成し、
    前記第１の半導体層のみに質量分離したＰ型を付与する不純物元素を添加し、
    前記第１の半導体層および前記第２の半導体層に酸化処理を行うことによって、前記第１の半導体層の表面および前記第２の半導体層の表面にそれぞれ第１のゲイト絶縁膜および第２のゲイト絶縁膜を形成し、
    前記第１の半導体層を用いてＰチャネル型ＴＦＴを形成し、前記第２の半導体層を用いてＮチャネル型ＴＦＴを形成することを特徴とする半導体装置の作製方法。
16. 請求項１５において、
    前記質量分離したＰ型を付与する不純物元素は１×１０^１６〜１×１０^１９／ｃｍ^３の濃度で、前記Ｐチャネル型ＴＦＴの活性層に添加されていることを特徴とする半導体装置の作製方法。
17. 請求項１４乃至請求項１６のいずれか一項において、
    前記酸化処理は、ドライＯ_２酸化、ウェットＯ_２酸化、またはパイロジェニック酸化のいずれかを用いることを特徴とする半導体装置の作製方法。
18. 請求項１４乃至請求項１６のいずれか一項において、
    前記酸化処理は、ハロゲン元素を含む雰囲気において行われることを特徴とする半導体装置の作製方法。
19. 請求項１４乃至請求項１６のいずれか一項において、
    前記酸化処理は、ＨＣｌガス、ＮＦ_３ガス、またはＣｌＦ_３ガスを少なくとも含む雰囲気において行われることを特徴とする半導体装置の作製方法。
20. 請求項１４乃至請求項１６のいずれか一項において、
    前記酸化処理は、ＮＦ_３を用いて５００〜７００度で行われることを特徴とする半導体装置の作製方法。
21. 請求項１４乃至請求項２０のいずれか一項において、
    前記ゲイト絶縁膜中には１×１０^１７〜１×１０^２０／ｃｍ^３の濃度で前記不純物元素が含まれていることを特徴とする半導体装置の作製方法。
22. 請求項１４乃至請求項２１のいずれか一項において、
    前記ゲイト絶縁膜中には１×１０^１６〜１×１０^２０／ｃｍ^３の濃度でハロゲン元素が含まれていることを特徴とする半導体装置の作製方法。

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