JP4790242B2

JP4790242B2 - Horizontal MOS transistor

Info

Publication number: JP4790242B2
Application number: JP2004285686A
Authority: JP
Inventors: 和夫山岸
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-09-30
Filing date: 2004-09-30
Publication date: 2011-10-12
Anticipated expiration: 2024-09-30
Also published as: JP2006100621A

Description

本発明は横型ＭＯＳトランジスタに関し、特にＳＯＩ（Silicon On Insulator）基板を用いた横型ＭＯＳトランジスタに関する。 The present invention relates to a lateral MOS transistor, and more particularly to a lateral MOS transistor using an SOI (Silicon On Insulator) substrate.

低容量のＭＯＳトランジスタとして、ＳＯＩ基板を用いた横型ＭＯＳトランジスタが従来より知られている（例えば、特許文献１を参照。）。以下、ＳＯＩ基板を用いた従来のＮチャネル型の横型ＭＯＳトランジスタ１００について、図７を参照して説明する。ＳＯＩ基板２０は、半導体支持基板としてのＮ型またはＰ型のシリコン基板１の上に埋込絶縁膜としてのシリコン酸化膜２が形成され、このシリコン酸化膜２の上に半導体層としてのＮ⁻型シリコン層３が形成されて構成されている。シリコン層３には、シリコン酸化膜２まで到達したＰ型ベース領域４とＮ^＋型ドレイン領域５とが所定距離離間して形成されている。そして、ベース領域４の表面層にベース領域４端からチャネル長として所定距離離間してＮ^＋型ソース領域６が形成されている。ソース領域６およびシリコン層３間に挟まれたベース領域４の表面にゲート絶縁膜としての薄いシリコン酸化膜７を介してゲート電極８が形成されている。ゲート電極８から層間絶縁膜９により絶縁されて、ドレイン領域５に電気的接触するドレイン電極１０が形成され、ベース領域４とソース領域６とに電気的接触するソース電極１１が形成されている。図示しないが、ＳＯＩ基板２０の表面には、ボンディングパッドとして、ゲート電極８に接続されたゲートパッド、ドレイン電極１０に接続されたドレインパッド、およびソース電極１１に接続されたソースパッドを有している。
特許第３４０２１９８号公報（図９） As a low-capacity MOS transistor, a lateral MOS transistor using an SOI substrate is conventionally known (see, for example, Patent Document 1). A conventional N-channel lateral MOS transistor 100 using an SOI substrate will be described below with reference to FIG. In the SOI substrate 20, a silicon oxide film 2 as a buried insulating film is formed on an N-type or P-type silicon substrate 1 as a semiconductor support substrate, and an N ⁻ as a semiconductor layer is formed on the silicon oxide film 2. A type silicon layer 3 is formed. In the silicon layer 3, a P-type base region 4 and an N ⁺ -type drain region 5 reaching the silicon oxide film 2 are formed with a predetermined distance therebetween. An N ⁺ type source region 6 is formed on the surface layer of the base region 4 at a predetermined distance from the end of the base region 4 as a channel length. A gate electrode 8 is formed on the surface of the base region 4 sandwiched between the source region 6 and the silicon layer 3 via a thin silicon oxide film 7 as a gate insulating film. A drain electrode 10 that is insulated from the gate electrode 8 by the interlayer insulating film 9 and is in electrical contact with the drain region 5 is formed, and a source electrode 11 that is in electrical contact with the base region 4 and the source region 6 is formed. Although not shown, the surface of the SOI substrate 20 has a gate pad connected to the gate electrode 8, a drain pad connected to the drain electrode 10, and a source pad connected to the source electrode 11 as bonding pads. Yes.
Japanese Patent No. 3402198 (FIG. 9)

ところで、ドレイン電極１０およびソース電極１１は通常アルミニウムを主材料とする低抵抗の導電材で形成されているが、平面形状がくし形パターンやストライプ状パターンで形成されている場合、ＭＯＳトランジスタの低オン抵抗化の要求に対してドレイン電極１０やソース電極１１の配線抵抗が無視できなくなってきている。また、ＭＯＳトランジスタの低容量化の要求に対して、ドレイン電極１０およびソース電極１１間や、ゲート電極８およびドレイン電極１０間や、ゲート電極８およびソース電極１１間の配線間容量も無視できなくなってきている。また、ドレインパッドおよびソースパッドが同一チップ表面に形成されているためチップ面積が大きくなるという問題がある。 By the way, the drain electrode 10 and the source electrode 11 are usually made of a low-resistance conductive material mainly made of aluminum. However, when the planar shape is a comb pattern or a stripe pattern, the MOS transistor has a low on-state. In response to the requirement for resistance, the wiring resistance of the drain electrode 10 and the source electrode 11 cannot be ignored. Further, in response to the demand for lower capacity of the MOS transistor, the inter-wiring capacitance between the drain electrode 10 and the source electrode 11, between the gate electrode 8 and the drain electrode 10, and between the gate electrode 8 and the source electrode 11 cannot be ignored. It is coming. Further, since the drain pad and the source pad are formed on the same chip surface, there is a problem that the chip area is increased.

本発明は、上記問題点に鑑みてなされたもので、ドレイン電極を半導体支持基板側に形成することにより、配線抵抗、配線容量およびチップ面積を低減した横型ＭＯＳトランジスタを提供することにある。 The present invention has been made in view of the above problems, and it is an object of the present invention to provide a lateral MOS transistor in which wiring resistance, wiring capacitance, and chip area are reduced by forming a drain electrode on the semiconductor support substrate side.

本発明の横型ＭＯＳトランジスタは、半導体支持基板と、半導体支持基板上に形成された埋込絶縁膜と、埋込絶縁膜上に形成された一導電型半導体層と、半導体層に形成された他導電型ベース領域と、ベース領域に形成された一導電型ソース領域と、半導体層にベース領域から所定距離離間して形成された一導電型ドレイン領域と、ソース領域および半導体層間に挟まれたベース領域の表面にゲート絶縁膜を介して形成されたゲート電極と、ソース領域及びベース領域に電気的接触するソース電極と、ドレイン領域に電気的接触するドレイン電極とを有する横型ＭＯＳトランジスタにおいて、ドレイン領域が埋込絶縁膜まで到達して形成され、ドレイン電極が半導体支持基板の裏面に電気的接触して形成され、ドレイン領域の表面からドレイン領域および埋込絶縁膜を貫通して半導体支持基板中に延在して、ドレイン領域および半導体支持基板に電気的接触する導電体プラグが形成されていることを特徴とする。 The lateral MOS transistor of the present invention includes a semiconductor support substrate, a buried insulating film formed on the semiconductor support substrate, a one-conductivity-type semiconductor layer formed on the buried insulating film, and another formed on the semiconductor layer. A conductive type base region; a single conductive type source region formed in the base region; a single conductive type drain region formed in the semiconductor layer at a predetermined distance from the base region; and a base sandwiched between the source region and the semiconductor layer In a lateral MOS transistor having a gate electrode formed on a surface of a region through a gate insulating film, a source electrode in electrical contact with the source region and the base region, and a drain electrode in electrical contact with the drain region Is formed to reach the buried insulating film, and the drain electrode is formed in electrical contact with the back surface of the semiconductor support substrate. It extends into the semiconductor support substrate through the region and the buried insulating film, wherein the conductive plug in electrical contact with the drain region and the semiconductor support substrate is formed.

上記手段によれば、ドレイン領域が半導体層の表面から埋込絶縁膜まで到達して形成されるとともに、ドレイン電極が半導体支持基板の裏面に電気的接触して形成され、導電体プラグがドレイン領域の表面からドレイン領域および埋込絶縁膜を貫通して半導体支持基板中に延在して、ドレイン領域および半導体支持基板に電気的接触して形成される。そのため、ドレイン電極を平面形状がくし形パターンやストライプ状パターンでソース電極と同一チップ表面に形成しなくてもよい。また、ソース電極と同一チップ表面にドレインパッドを形成しなくてもよい。 According to the above means, the drain region is formed so as to reach the buried insulating film from the surface of the semiconductor layer, the drain electrode is formed in electrical contact with the back surface of the semiconductor support substrate, and the conductor plug is formed in the drain region. The drain region and the buried insulating film are penetrated from the surface of the semiconductor substrate to extend into the semiconductor support substrate, and are formed in electrical contact with the drain region and the semiconductor support substrate. Therefore, the drain electrode need not be formed on the same chip surface as the source electrode in a comb pattern or stripe pattern in plan view. Further, the drain pad may not be formed on the same chip surface as the source electrode.

本発明の横型ＭＯＳトランジスタによれば、ドレイン電極の配線抵抗を低減できるとともにドレイン電極とソース電極間およびゲート電極とドレイン電極間の配線間容量を低減でき、また、チップ面積も低減できる。 According to the lateral MOS transistor of the present invention, the wiring resistance of the drain electrode can be reduced, the capacitance between the drain electrode and the source electrode and between the gate electrode and the drain electrode can be reduced, and the chip area can be reduced.

以下に、本発明の一実施形態の一導電チャネル型であるＮチャネル型の横型ＭＯＳトランジスタ２００について説明する。ＭＯＳトランジスタ２００は、半導体チップの上面から見た表面パターンを図１に示すように、素子部２０１がゲート電極３８とソース電極４０からなるくし形パターンで配置され、その素子部２０１に隣接して、半導体チップの外周域にゲートパッド２０２およびソースパッド２０３を配置した表面レイアウトとなっている。 Hereinafter, an N-channel lateral MOS transistor 200, which is one conductivity channel type according to an embodiment of the present invention, will be described. In the MOS transistor 200, as shown in FIG. 1, the surface pattern viewed from the upper surface of the semiconductor chip has an element part 201 arranged in a comb pattern composed of a gate electrode 38 and a source electrode 40, and adjacent to the element part 201. The surface layout is such that the gate pad 202 and the source pad 203 are arranged in the outer peripheral area of the semiconductor chip.

次に、ＭＯＳトランジスタ２００の断面構造について、図１に示すＭＯＳトランジスタ２００のＡ−Ａ'断面を示す図２を参照して説明する。ＭＯＳトランジスタ２００は、ＳＯＩ基板３０に形成されている。ＳＯＩ基板３０は、半導体支持基板としてのＮ型またはＰ型、例えば、Ｎ型で厚さ３００μｍ程度、抵抗率０．００１〜０．００３Ωｃｍ程度のシリコン基板３１の上に埋込絶縁膜としてのシリコン酸化膜３２が、例えば、厚さ２μｍ程度に形成され、このシリコン酸化膜３２の上に半導体層としてのＮ⁻型シリコン層３３が、例えば、厚さ１μｍ程度、抵抗率０．３Ωｃｍ程度に形成されて構成されている。シリコン層３３には、シリコン酸化膜３２まで到達したＰ型ベース領域３４が、例えば、不純物濃度１．０×１０^１８ｃｍ^−３程度に形成され、ベース領域３４間にベース領域３４から所定距離離間して挟まれシリコン酸化膜３２まで到達したＮ^＋型ドレイン領域３５が、例えば、不純物濃度１．０×１０^２０ｃｍ^−３程度に形成されている。そして、ベース領域３４の表面層にベース領域３４端からチャネル長として所定距離離間してＮ^＋型ソース領域３６が、例えば、不純物濃度１．０×１０^２０ｃｍ^−３程度に形成されている。ソース領域３６およびシリコン層３３間に挟まれたベース領域３４の表面にゲート絶縁膜としての薄い、例えば、厚さ５０ｎｍ程度のシリコン酸化膜３７を介してポリシリコンからなるゲート電極３８が、例えば、厚さ０．６μｍ程度に形成されている。ゲート電極３８から層間絶縁膜３９により絶縁されて、ベース領域３４とソース領域３６とに電気的接触するソース電極４０が形成されている。 Next, a cross-sectional structure of the MOS transistor 200 will be described with reference to FIG. 2 showing a cross-section AA ′ of the MOS transistor 200 shown in FIG. The MOS transistor 200 is formed on the SOI substrate 30. The SOI substrate 30 is an N-type or P-type as a semiconductor support substrate, for example, an N-type silicon substrate 31 having a thickness of about 300 μm and a resistivity of about 0.001 to 0.003 Ωcm as a buried insulating film. An oxide film 32 is formed with a thickness of about 2 μm, for example, and an N ⁻ -type silicon layer 33 as a semiconductor layer is formed on the silicon oxide film 32 with a thickness of about 1 μm and a resistivity of about 0.3 Ωcm. Has been configured. In the silicon layer 33, a P-type base region 34 reaching the silicon oxide film 32 is formed, for example, with an impurity concentration of about 1.0 × 10 ¹⁸ cm ⁻³ , and the base region 34 is separated from the base region 34 by a predetermined distance. The N ⁺ type drain region 35 sandwiched between and reaching the silicon oxide film 32 is formed with an impurity concentration of about 1.0 × 10 ²⁰ cm ⁻³ , for example. An N ⁺ -type source region 36 is formed on the surface layer of the base region 34 at a predetermined distance as a channel length from the end of the base region 34, for example, with an impurity concentration of about 1.0 × 10 ²⁰ cm ⁻³ . A gate electrode 38 made of polysilicon is formed on the surface of the base region 34 sandwiched between the source region 36 and the silicon layer 33 as a gate insulating film, for example, via a silicon oxide film 37 having a thickness of about 50 nm. The thickness is about 0.6 μm. A source electrode 40 is formed which is insulated from the gate electrode 38 by the interlayer insulating film 39 and is in electrical contact with the base region 34 and the source region 36.

ドレイン領域３５の表面からドレイン領域３５およびシリコン酸化膜３２を貫通してシリコン基板３１中に延在して、ドレイン領域３５およびシリコン基板３１に電気的接触する導電体プラグ４１が、例えば、タングステン（Ｗ）で形成されている。ＳＯＩ基板３０の裏面、すなわち、シリコン基板３１の裏面にシリコン基板３１に電気的接触するドレイン電極４２が形成されている。層間絶縁膜３９、ソース電極４０、ドレイン領域３５および導電体プラグ４１上は、層間絶縁膜４３により被覆されている。図２では図示しないが、ゲート電極３８はゲートパッド２０２に電気的接続され、ソース電極４０はソースパッド２０３に電気的接続されている。 A conductor plug 41 extending from the surface of the drain region 35 through the drain region 35 and the silicon oxide film 32 into the silicon substrate 31 and in electrical contact with the drain region 35 and the silicon substrate 31 is, for example, tungsten ( W). A drain electrode 42 that is in electrical contact with the silicon substrate 31 is formed on the back surface of the SOI substrate 30, that is, on the back surface of the silicon substrate 31. The interlayer insulating film 39, the source electrode 40, the drain region 35, and the conductor plug 41 are covered with an interlayer insulating film 43. Although not shown in FIG. 2, the gate electrode 38 is electrically connected to the gate pad 202, and the source electrode 40 is electrically connected to the source pad 203.

上記構成によれば、ＳＯＩ基板３０の裏面全面（シリコン基板３１の裏面全面）に電気的接触させたドレイン電極４２をシリコン基板３１を介して導電体プラグ４１に電気的接触させ、導電体プラグ４１の側面でシリコン酸化膜３２まで到達させたドレイン領域３５と電気的接触させている。そのため、ドレイン電極４２の配線抵抗を従来より低減できるだけでなく、ドレイン領域３５とベース領域３４間のシリコン層３３における電流経路が広くなり、その電流経路でのオン抵抗を小さくすることができる。また、ＳＯＩ基板３０の表面にドレイン電極を形成しないので、ソース電極４０とドレイン電極４２間およびゲート電極３８とドレイン電極４２間の配線容量を低減できる。また、ドレインパッドを形成しないので、チップ面積を低減できるとともに、ＳＯＩ基板３０の表面に形成するソース電極４０の引き回しの自由度が増す。 According to the above configuration, the drain electrode 42 that is in electrical contact with the entire back surface of the SOI substrate 30 (the entire back surface of the silicon substrate 31) is brought into electrical contact with the conductor plug 41 through the silicon substrate 31. This is in electrical contact with the drain region 35 reaching the silicon oxide film 32 on the side surface. For this reason, not only can the wiring resistance of the drain electrode 42 be reduced as compared with the prior art, but also the current path in the silicon layer 33 between the drain region 35 and the base region 34 is widened, and the on-resistance in the current path can be reduced. In addition, since no drain electrode is formed on the surface of the SOI substrate 30, the wiring capacitance between the source electrode 40 and the drain electrode 42 and between the gate electrode 38 and the drain electrode 42 can be reduced. In addition, since the drain pad is not formed, the chip area can be reduced, and the degree of freedom in routing the source electrode 40 formed on the surface of the SOI substrate 30 is increased.

上記構成のＭＯＳトランジスタ２００の製造方法について説明する。先ず、第１工程は、この工程の完了後を図３に示すように、Ｎ型またはＰ型のシリコン基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ⁻型シリコン層３３が形成されたＳＯＩ基板３０を準備する。シリコン層３３の表面層に、フォトリソグラフィ技術によるレジストパターンをマスクにして、リン（Ｐ）などのＮ型不純物をイオン注入した後、レジストパターンを除去して後、熱処理を行い、シリコン酸化膜３２まで到達したＮ^＋型ドレイン領域３５を形成する。 A method for manufacturing the MOS transistor 200 having the above configuration will be described. First, in the first step, as shown in FIG. 3 after the completion of this step, a silicon oxide film 32 is formed on an N-type or P-type silicon substrate 31, and N ⁻ is formed on the silicon oxide film 32. An SOI substrate 30 on which a mold silicon layer 33 is formed is prepared. The surface layer of the silicon layer 33 is ion-implanted with an N-type impurity such as phosphorus (P) using a resist pattern formed by photolithography as a mask, and after removing the resist pattern, heat treatment is performed to form the silicon oxide film 32. The N ⁺ -type drain region 35 reaching to is formed.

次に、第２工程は、この工程の完了後を図４に示すように、第１工程完了後、このシリコン層３３の表面に熱酸化によりゲート絶縁膜としての薄いシリコン酸化膜３７を形成する。そして、その上からＣＶＤ法とリン拡散によりリンを含むポリシリコン膜を成長させる。続いて、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）法によりポリシリコン膜の不要部分を除去してゲート電極３８を形成する。その後、ゲート電極３８とフォトリソグラフィ技術によるレジストパターンとをマスクにして、シリコン層３３の表面層にボロン（Ｂ）などのＰ型不純物をイオン注入した後、レジストパターンを除去して後、熱処理を行いシリコン酸化膜３２まで到達したＰ型ベース領域３４を形成する。さらに、ゲート電極３８とフォトリソグラフィ技術によるレジストパターンとをマスクにして、ベース領域３４の表面層にヒ素（Ａｓ）などのＮ型不純物をイオン注入した後、レジストパターンを除去して後、熱処理を行い、ベース領域３４の表面層にＮ^＋型ソース領域３６を形成する。 Next, in the second step, as shown in FIG. 4 after the completion of this step, after the completion of the first step, a thin silicon oxide film 37 as a gate insulating film is formed on the surface of the silicon layer 33 by thermal oxidation. . Then, a polysilicon film containing phosphorus is grown by CVD and phosphorus diffusion. Subsequently, an unnecessary portion of the polysilicon film is removed by photolithography technique and RIE (Reactive Ion Etching) method to form the gate electrode 38. Thereafter, using the gate electrode 38 and a resist pattern formed by a photolithography technique as a mask, a P-type impurity such as boron (B) is ion-implanted into the surface layer of the silicon layer 33, the resist pattern is removed, and heat treatment is performed. A P-type base region 34 reaching the silicon oxide film 32 is formed. Further, N-type impurities such as arsenic (As) are ion-implanted into the surface layer of the base region 34 using the gate electrode 38 and a resist pattern formed by photolithography as a mask, and then the resist pattern is removed and then heat treatment is performed. As a result, an N ⁺ -type source region 36 is formed in the surface layer of the base region 34.

次に、第３工程は、この工程の完了後を図５に示すように、第２工程完了後、常圧ＣＶＤ法によりＳＯＩ基板３０上の全体にＢＰＳＧ（Boron-doped PhosphoSilicate Glass）層を堆積させて、層間絶縁膜３９を形成する。その後、フォトリソグラフィ技術およびＲＩＥ法により、層間絶縁膜３９の表面からドレイン領域３５およびシリコン酸化膜３２を貫通してシリコン基板３１中に至るトレンチ４４を形成する。 Next, in the third step, as shown in FIG. 5 after the completion of this step, after the completion of the second step, a BPSG (Boron-doped PhosphoSilicate Glass) layer is deposited on the entire SOI substrate 30 by atmospheric pressure CVD. Thus, an interlayer insulating film 39 is formed. Thereafter, a trench 44 extending from the surface of the interlayer insulating film 39 to the silicon substrate 31 through the drain region 35 and the silicon oxide film 32 is formed by photolithography and RIE.

次に、第４工程は、この工程の完了後を図６に示すように、第３工程完了後、減圧ＣＶＤ法により、ＳＯＩ基板３０上の全体にタングステン層をトレンチ４４の内部全体が埋まるように堆積させる。さらに、ＲＩＥ法により、タングステン層をエッチバックして不要な部分を除去し、ＳＯＩ基板３０のトレンチ４４の内部にのみ選択的にタングステン層を残す。こうして、図６に示すように、トレンチ４４の内部を充填する導電体プラグ４１を形成する。 Next, in the fourth step, as shown in FIG. 6 after the completion of this step, after the completion of the third step, the tungsten layer is entirely buried in the trench 44 on the SOI substrate 30 by the low pressure CVD method. To deposit. Further, the tungsten layer is etched back by RIE to remove unnecessary portions, and the tungsten layer is selectively left only in the trench 44 of the SOI substrate 30. In this way, as shown in FIG. 6, the conductor plug 41 filling the inside of the trench 44 is formed.

次に、第５工程は、この工程の完了後を図２に示すように、第４工程完了後、フォトリソグラフィ技術およびＲＩＥ法により、層間絶縁膜３９を選択的にエッチングして、ベース領域３４よびソース領域３６の表面を露出させる。その後、その上からスパッタ法によりアルミニウムやその合金からなる金属膜で被覆し、この金属膜をフォトリソグラフィ技術およびＲＩＥ法により選択的に除去して、ベース領域３４およびソース領域３６と電気的接触するソース電極４０を形成する。さらに、ＳＯＩ基板３０の表面全体に層間絶縁膜４３を形成する。その後、ゲートパッド２０２およびソースパッド２０３を形成するために、層間絶縁膜４３を選択的にエッチングしてゲート電極３８およびソース電極４０の表面を露出させ、その上からスパッタ法によりアルミニウムやその合金からなる金属膜で被覆し、この金属膜をフォトリソグラフィ技術およびＲＩＥ法により選択的に除去する（図示無し）。続いて、表面保護膜として、ＰＳＧや窒化膜などのカバー材を堆積して、ボンディング領域の形成などのためフォトリソグラフィーによるパターニング及び、エッチングを行う（図示無し）。最後にシリコン基板３１の裏面を所望の厚さ分だけ研削し、数種のメタルを蒸着することでドレイン電極４２を形成する。 Next, in the fifth step, as shown in FIG. 2 after the completion of this step, after the completion of the fourth step, the interlayer insulating film 39 is selectively etched by the photolithography technique and the RIE method. And the surface of the source region 36 is exposed. Thereafter, it is coated with a metal film made of aluminum or an alloy thereof by sputtering, and the metal film is selectively removed by photolithography and RIE to make electrical contact with the base region 34 and the source region 36. A source electrode 40 is formed. Further, an interlayer insulating film 43 is formed on the entire surface of the SOI substrate 30. Thereafter, in order to form the gate pad 202 and the source pad 203, the interlayer insulating film 43 is selectively etched to expose the surfaces of the gate electrode 38 and the source electrode 40, and from above, aluminum or an alloy thereof is formed by sputtering. Then, the metal film is selectively removed by photolithography and RIE (not shown). Subsequently, a cover material such as PSG or nitride film is deposited as a surface protective film, and patterning and etching by photolithography are performed for forming a bonding region (not shown). Finally, the back surface of the silicon substrate 31 is ground by a desired thickness, and several kinds of metals are deposited to form the drain electrode 42.

尚、上記実施の形態では、一導電チャネル型のＭＯＳトランジスタとしてＮチャネル型のＭＯＳトランジスタで説明したが、Ｐチャネル型のＭＯＳトランジスタで実施することもできる。 In the above embodiment, an N-channel MOS transistor has been described as the one-conductive channel-type MOS transistor, but a P-channel MOS transistor may be used.

本発明の一実施形態の横型ＭＯＳトランジスタ２００の半導体チップ上面から見た表面パターンを示す概略平面図。The schematic plan view which shows the surface pattern seen from the semiconductor chip upper surface of the horizontal MOS transistor 200 of one Embodiment of this invention. 図１のＭＯＳトランジスタ２００のＡ−Ａ'概略断面図。FIG. 2 is a schematic cross-sectional view of the MOS transistor 200 of FIG. 1 along AA ′. 図１に示すＭＯＳトランジスタを製造する最初の工程を示す概略断面図。FIG. 2 is a schematic cross-sectional view showing an initial process for manufacturing the MOS transistor shown in FIG. 1. 図３に続く工程を示す概略断面図。FIG. 4 is a schematic cross-sectional view showing a step following FIG. 3. 図４に続く工程を示す概略断面図。FIG. 5 is a schematic cross-sectional view showing a step following FIG. 4. 図５に続く工程を示す概略断面図。FIG. 6 is a schematic cross-sectional view showing a step following FIG. 5. 従来の横型ＭＯＳトランジスタ１００の概略断面図。1 is a schematic cross-sectional view of a conventional lateral MOS transistor 100. FIG.

Explanation of symbols

３０ＳＯＩ基板
３１シリコン基板（半導体支持基板）
３２シリコン酸化膜（埋込絶縁膜）
３３シリコン層（半導体層）
３４Ｐ型ベース領域
３５Ｎ^＋型ドレイン領域
３６Ｎ^＋型ソース領域
３７シリコン酸化膜（ゲート絶縁膜）
３８ゲート電極
３９，４３層間絶縁膜
４０ソース電極
４１導電体プラグ
４２ドレイン電極 30 SOI substrate 31 Silicon substrate (semiconductor support substrate)
32 Silicon oxide film (embedded insulating film)
33 Silicon layer (semiconductor layer)
34 P-type base region 35 N ⁺ type drain region 36 N ⁺ type source region 37 Silicon oxide film (gate insulating film)
38 Gate electrode 39, 43 Interlayer insulating film 40 Source electrode 41 Conductor plug 42 Drain electrode

Claims

A semiconductor support substrate, a buried insulating film formed on the semiconductor support substrate, a one-conductivity-type semiconductor layer formed on the buried insulating film, an other-conductivity-type base region formed in the semiconductor layer, and a base region A gate insulating film on the surface of the base region sandwiched between the source region and the semiconductor layer, the one conductivity type source region formed in the semiconductor layer, the one conductivity type drain region formed in the semiconductor layer at a predetermined distance from the base region; A lateral MOS transistor having a gate electrode formed through the source electrode, a source electrode in electrical contact with the source region and the base region, and a drain electrode in electrical contact with the drain region;
The drain region is formed to reach the buried insulating film;
The drain electrode is formed in electrical contact with the back surface of the semiconductor support substrate;
A conductor plug is formed extending from the surface of the drain region through the drain region and the buried insulating film into the semiconductor support substrate and in electrical contact with the drain region and the semiconductor support substrate. A lateral power MOS transistor characterized by