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JP4755898B2 - Method for manufacturing cathode substrate and method for manufacturing display element - Google Patents

Method for manufacturing cathode substrate and method for manufacturing display element Download PDF

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JP4755898B2 JP2005376908A JP2005376908A JP4755898B2 JP 4755898 B2 JP4755898 B2 JP 4755898B2 JP 2005376908 A JP2005376908 A JP 2005376908A JP 2005376908 A JP2005376908 A JP 2005376908A JP 4755898 B2 JP4755898 B2 JP 4755898B2
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Description

本発明は、カソード基板の作製方法及び表示素子の作製方法に関するものであり、特に、カソード電極、ゲート電極及びエミッタを少なくとも備えた3極構造型表示素子用のカソード基板の作製方法及びこのカソード基板を用いる表示素子の作製方法に関するものである。 The present invention relates to a method for manufacturing a manufacturing method and a display element of the cathode board, in particular, a cathode electrode, a manufacturing method of a cathode board for three-pole structure type display device having at least a gate electrode and an emitter and to a method for manufacturing a display element using this cathode substrate.

近年、従来用いられてきた陰極線管に代わり、液晶ディスプレイ、光放出ダイオード、プラズマディスプレイパネル、電界放出型ディスプレイ(Field Emission Display:FED)などの平板ディスプレイの研究・開発が進められているが、その中でもFEDは、低消費電力、高画質、高速応答を実現できるとして注目されている。このFEDを作製する際には、カソード電極、ゲート電極及びエミッタを少なくとも有するカソード基板と、アノード電極を少なくとも有するアノード基板とから構成される3極構造型の表示素子が用いられる場合が多い。   In recent years, research and development of flat panel displays such as liquid crystal displays, light-emitting diodes, plasma display panels, and field emission displays (FEDs) have been promoted in place of conventionally used cathode ray tubes. Among them, the FED has been attracting attention because it can realize low power consumption, high image quality and high-speed response. When manufacturing this FED, a three-electrode structure type display element composed of a cathode substrate having at least a cathode electrode, a gate electrode and an emitter and an anode substrate having at least an anode electrode is often used.

3極構造型表示素子用のカソード基板としては、3極構造型表示素子用のカソード基板の断面図を示す図5(a)を参照して説明すると、基板11上にカソード電極層12、絶縁層13及びゲート電極層14が順次積層され、このゲート電極層14にゲートホール15が形成され、ゲートホール15の下には絶縁層ホール16が形成され、絶縁層ホール16の底部に露出したカソード電極層12表面にはエミッタ17が形成されて構成されているものが知られている(例えば、特許文献1参照)。このように作製されたカソード基板は、カソード基板の上面図を示す図5(b)を参照すれば、1つのエミッタ17に対して、エミッタ17の直径より大きい直径を有する1つのゲートホール15が形成されている。
特開2001−236879号(図6等)
The cathode substrate for the tripolar structure type display element will be described with reference to FIG. 5 (a) showing a sectional view of the cathode substrate for the tripolar structure type display element. A layer 13 and a gate electrode layer 14 are sequentially stacked, a gate hole 15 is formed in the gate electrode layer 14, an insulating layer hole 16 is formed under the gate hole 15, and a cathode exposed at the bottom of the insulating layer hole 16. It is known that an emitter 17 is formed on the surface of the electrode layer 12 (see, for example, Patent Document 1). Referring to FIG. 5B showing a top view of the cathode substrate, the cathode substrate manufactured in this way has one gate hole 15 having a diameter larger than the diameter of the emitter 17 with respect to one emitter 17. Is formed.
JP 2001-236879 (FIG. 6 etc.)

しかしながら、上記従来技術の3極構造型素子用カソード基板においては、ゲート電極層14がエミッタ17の斜め上方に存在しているために、エミッタとゲート電極との間に平行な電場が形成されないので、駆動電圧を印加してエミッタ17により電子を放出させると、放出電子が真上に放出されず、拡散するという問題がある。このため、この3極構造型の表示素子を用いたFEDは、アノード電極とカソード電極とのギャップを大きくとれず、輝度に制限があるという問題があった。   However, in the above-described cathode substrate for a three-pole structure type element, since the gate electrode layer 14 exists obliquely above the emitter 17, a parallel electric field is not formed between the emitter and the gate electrode. When the driving voltage is applied and electrons are emitted from the emitter 17, the emitted electrons are not emitted right above but diffuse. For this reason, the FED using this three-pole structure type display element has a problem that the gap between the anode electrode and the cathode electrode cannot be made large and the luminance is limited.

そこで、エミッタとゲート電極との間で、エミッタ及びゲート電極と平行な電場を形成して、エミッタから電子を真上に放出することができるメッシュ形状のゲート電極を有する3極構造型表示素子用カソード基板が提案されている。このメッシュ形状のゲート電極を有するカソード基板を図6(a)及び(b)を用いて説明する。なお、図6において図5と同じ構成要素については、同じ参照番号を付す。このカソード基板の断面図である図6(a)に示すように、カソード基板は、基板11上に、カソード電極層12、絶縁層13及びゲート電極層14を順次積層し、その後、ゲート電極層14に複数のゲートホール15を形成し、その後、各ゲートホール15からオーバーエッチングにより絶縁層13をエッチングして、1つの絶縁層ホール16を形成すると共に、絶縁層ホール16底部のカソード電極層12を露出させ、そして、このカソード電極層12の表面にエミッタ17を形成して作製される。このようにして形成したカソード基板は、カソード基板の上面図である図6(b)に示すように、1つのエミッタ17に対して、その真上にメッシュ状のゲート電極14を有するものであるから、エミッタに対して平行に電場が形成される。これは、図5に示したカソード基板に比べると、エミッタからの電子放出の収束がよいが、それでもなお、十分ではない。   Therefore, for a three-pole structure type display element having a mesh-shaped gate electrode capable of forming an electric field parallel to the emitter and the gate electrode between the emitter and the gate electrode and emitting electrons directly from the emitter. Cathode substrates have been proposed. A cathode substrate having the mesh-shaped gate electrode will be described with reference to FIGS. 6 (a) and 6 (b). In FIG. 6, the same components as those in FIG. 5 are denoted by the same reference numerals. As shown in FIG. 6A, which is a cross-sectional view of the cathode substrate, the cathode substrate is formed by sequentially laminating a cathode electrode layer 12, an insulating layer 13, and a gate electrode layer 14 on a substrate 11, and then a gate electrode layer. A plurality of gate holes 15 are formed in 14, and then the insulating layer 13 is etched from each gate hole 15 by over-etching to form one insulating layer hole 16 and the cathode electrode layer 12 at the bottom of the insulating layer hole 16. And an emitter 17 is formed on the surface of the cathode electrode layer 12. As shown in FIG. 6B, which is a top view of the cathode substrate, the cathode substrate thus formed has a mesh-like gate electrode 14 immediately above one emitter 17. Thus, an electric field is formed parallel to the emitter. Compared with the cathode substrate shown in FIG. 5, the electron emission from the emitter converges better, but it is still not sufficient.

そこで、本発明の課題は、前記従来技術の問題点を解決することにあり、電子収束のよい3極構造型素子用のカソード基板を作製する方法を提供することにある。また、電子収束のよい3極構造型素子用のカソード基板を用いた表示素子の作製方法を提供することにある。 An object of the present invention, the located to conventional solve the problems of technology is to provide a method of making a cathode board for good triode structure type element electron convergence. Another object is to provide a method for manufacturing a display element using a cathode substrate for good triode structure type element electron convergence.

本発明のカソード基板の作製方法は、基板上に、カソード電極、2以上のゲートホールが形成されたゲートホール領域を有するゲート電極、絶縁層及びエミッタを少なくとも備えたカソード基板の作製方法において、エミッタとゲート電極との間で形成される等電位面がエミッタから放出された電子を収束する凸面となるように、ゲート電極をエミッタ形成時の加熱により加熱して湾曲させる変形工程を含むことを特徴とする。本発明によれば、電子収束のよいカソード基板を作製することが可能である。ゲート電極を加熱すると、ゲート電極自体の重さでゲート電極が中央部から湾曲するので、簡易にゲート電極に湾曲部を形成することが可能であり、エミッタ形成時の加熱によって湾曲部を形成するため、プロセス時間の短縮化を図ることが可能である。 The cathode substrate manufacturing method of the present invention is a method for manufacturing a cathode substrate comprising at least a cathode electrode, a gate electrode having a gate hole region in which two or more gate holes are formed, an insulating layer, and an emitter on the substrate. Including a deformation step of heating and bending the gate electrode by heating at the time of emitter formation so that the equipotential surface formed between the gate electrode and the gate electrode becomes a convex surface for converging electrons emitted from the emitter. And According to the present invention, it is possible to produce a cathode substrate with good electron convergence. When the gate electrode is heated, the gate electrode bends from the center due to the weight of the gate electrode itself. Therefore, the curved portion can be easily formed in the gate electrode, and the curved portion is formed by heating at the time of forming the emitter. Therefore, it is possible to shorten the process time.

このように変形工程により形成した湾曲部の曲率半径が、ゲートホール領域の半径又はゲートホール領域の1辺の長さの半分の1〜3倍であることが好ましい。   Thus, it is preferable that the curvature radius of the curved portion formed by the deformation process is 1 to 3 times the radius of the gate hole region or half the length of one side of the gate hole region.

前記ゲートホール領域内に、所定の広さの領域を残してゲートホールを形成する工程を含むことが好ましい。ゲートホールを形成しない領域を残すことで、この領域の下に絶縁層が柱状に残り、この柱状の絶縁層によってゲート電極を基板の底面に対して水平に支えることが可能となる。   Preferably, the method includes a step of forming a gate hole while leaving a region having a predetermined area in the gate hole region. By leaving the region where the gate hole is not formed, the insulating layer remains in a columnar shape under this region, and the columnar insulating layer can support the gate electrode horizontally with respect to the bottom surface of the substrate.

前記エミッタを、カソード基板上に形成した触媒層にカーボン系材料原料ガスを接触させ、触媒層上に形成したカーボン系材料から形成することが好ましい。   The emitter is preferably formed from a carbon-based material formed on the catalyst layer by contacting a carbon-based material source gas with a catalyst layer formed on the cathode substrate.

本発明の表示素子の作製方法は、前記したカソード基板の作製方法に従ってカソード基板を作製した後、このカソード基板と、蛍光体層、アノード用電極層及び上部基板を少なくとも含むアノード基板とを、支持体を介してはり合わせて表示素子を作製することを特徴とする。前記したカソード基板の作製方法は、電子収束のよいカソード基板を作製できるので、本発明の表示素子の作製方法は、アノード電極への電荷注入効率のよい表示素子を作製することが可能である。   According to the method for manufacturing a display element of the present invention, after preparing a cathode substrate according to the above-described method for manufacturing a cathode substrate, the cathode substrate and an anode substrate including at least a phosphor layer, an anode electrode layer, and an upper substrate are supported. A display element is manufactured by bonding through a body. Since the cathode substrate fabrication method described above can produce a cathode substrate with good electron convergence, the display device fabrication method of the present invention can produce a display device with high charge injection efficiency to the anode electrode.

本発明のカソード基板作製方法によれば、電子収束のよいカソード基板を作製することができるという優れた効果を奏する。 According to a method for manufacturing a mosquito cathode substrate of the present invention, an excellent effect of being able to produce a good cathode substrate electron convergence.

また、本発明の表示素子の作製方法によれば、電子の注入効率のよい表示素子を作製することができるという優れた効果を奏する。
Further, according to the method for manufacturing a display element of the present invention, there is an excellent effect that a display element with high electron injection efficiency can be manufactured.

本発明のカソード基板の第1の実施の態様を説明するために、カソード基板の模式的断面図を図1に示す。   In order to explain the first embodiment of the cathode substrate of the present invention, a schematic sectional view of the cathode substrate is shown in FIG.

本発明のカソード基板は、基板S上に、厚さ50〜300nmのカソード電極層1が形成され、カソード電極層1上には、厚さ1〜6μmの絶縁層2が形成されている。この絶縁層2には、絶縁層ホール3が形成され、この絶縁層ホール3の底部にはカソード電極層1が露出している。露出したカソード電極層1の表面にエミッタ4が形成されている。そして、このエミッタ4に対向するように、絶縁層2上には2以上のゲートホール5を有する厚さ50〜300nmのメッシュ形状のゲート電極6が形成されている。   In the cathode substrate of the present invention, a cathode electrode layer 1 having a thickness of 50 to 300 nm is formed on a substrate S, and an insulating layer 2 having a thickness of 1 to 6 μm is formed on the cathode electrode layer 1. An insulating layer hole 3 is formed in the insulating layer 2, and the cathode electrode layer 1 is exposed at the bottom of the insulating layer hole 3. An emitter 4 is formed on the exposed surface of the cathode electrode layer 1. A mesh-shaped gate electrode 6 having a thickness of 50 to 300 nm having two or more gate holes 5 is formed on the insulating layer 2 so as to face the emitter 4.

各ゲートホール5は、それぞれ略四角形または略円形に形成される。略四角形の場合、例えば正方形であるとその一辺の長さは1〜3μmの範囲で形成され、略円形の場合、その直径は1〜3μmの範囲で形成される。そして、これらのゲートホール5は、絶縁層ホール3直上に密集、好ましくは均一に密集して形成される。このゲートホール5が密集した領域をゲートホール領域7とする。このゲートホール領域は、略円形状又は略四角形状である。   Each gate hole 5 is formed in a substantially square shape or a substantially circular shape. In the case of a substantially square shape, for example, if it is a square shape, the length of one side is formed in the range of 1 to 3 μm. In the case of a substantially circular shape, the diameter is formed in the range of 1 to 3 μm. These gate holes 5 are densely formed immediately above the insulating layer hole 3, preferably uniformly densely formed. A region where the gate holes 5 are densely formed is referred to as a gate hole region 7. This gate hole region has a substantially circular shape or a substantially square shape.

そして、各ゲートホール5間の間隔は、絶縁層2の厚さの2倍以下とした。2倍を超えると、後述する絶縁層のエッチング工程において、1つの絶縁層ホール3を形成することができなくなるからである。このように形成するには、例えば、各ゲートホール5は、その間隔が0.5〜2μmの範囲、その数は1ドット(2500〜40000μm)当たり2〜500個の範囲で形成されることが好ましい。 The interval between the gate holes 5 was set to be twice or less the thickness of the insulating layer 2. This is because if it exceeds twice, one insulating layer hole 3 cannot be formed in the insulating layer etching step described later. In order to form in this way, for example, each gate hole 5 is formed in a range of 0.5 to 2 μm, and in a range of 2 to 500 per dot (2500 to 40000 μm 2 ). Is preferred.

絶縁層ホール3の開口面積に対して、各ゲートホール5の開口面積の総和が50〜90%となることが好ましい。各ゲートホール5の開口面積及びゲートホール数のいずれか一方を増減させることで、アノード基板への電荷注入効率を変化させることができる。各ゲートホール5の開口面積の総和が50%未満であると、アノード基板への電荷注入効率が悪くなり、他方で、90%より大きい場合であって、各ゲートホールの開口面積が大きい場合、電界が平行にかからずに斜めに電子が引き出されて電子が拡散してしまう。また、エミッタの形状の微小な違いを受けやすくなり、エミッタからの電子放出が一定ではなくなってしまう。   The total opening area of each gate hole 5 is preferably 50 to 90% with respect to the opening area of the insulating layer hole 3. Increasing or decreasing one of the opening area of each gate hole 5 and the number of gate holes can change the efficiency of charge injection into the anode substrate. When the total opening area of each gate hole 5 is less than 50%, the charge injection efficiency into the anode substrate is deteriorated, and on the other hand, when the opening area of each gate hole is large when it is larger than 90%, Electrons are drawn obliquely without the parallel electric fields, and the electrons diffuse. Moreover, it becomes easy to receive a minute difference in the shape of the emitter, and the electron emission from the emitter is not constant.

従来技術で述べたようなゲート電極6がエミッタに対して平行である場合には、ゲート電極とエミッタとの間で形成される等電位面もエミッタ及びゲート電極と平行となり、エミッタから放出する電子が拡散しやすい。   When the gate electrode 6 as described in the prior art is parallel to the emitter, the equipotential surface formed between the gate electrode and the emitter is also parallel to the emitter and the gate electrode, and the electrons emitted from the emitter. Is easy to diffuse.

そこで、本発明のカソード基板の第1の実施の態様では、ゲート電極5を、ゲートホール領域7の全面に亘り基板側に凸の湾曲部を有するように形成した。このように形成することで、駆動電圧を印加すると、エミッタとゲート電極との間に形成される等電位面が基板側に凸の凸面となって、電場がこの電場を通過する電子を収束させるレンズとして機能し、電子収束のよいカソード基板を作製することが可能となる。この場合に、メッシュ形状のゲート電極の湾曲部の曲率半径は、ゲートホール領域の半径Aまたはその一辺の長さの半分Aの1〜3倍であることが好ましい。1倍未満であると、電場により形成された凸レンズの焦点がカソード電極に近くなりすぎてしまい、電子がカソード電極近くに収束後、再度拡散してしまう。これに対し、3倍より大きいと、電場により形成されたレンズの焦点がカソード電極から遠くなりすぎて、ほとんど収束しなくなってしまうからである。   Therefore, in the first embodiment of the cathode substrate of the present invention, the gate electrode 5 is formed so as to have a convex curved portion on the substrate side over the entire surface of the gate hole region 7. In this way, when a driving voltage is applied, the equipotential surface formed between the emitter and the gate electrode becomes a convex surface convex toward the substrate side, and the electric field converges electrons passing through this electric field. A cathode substrate that functions as a lens and has good electron convergence can be manufactured. In this case, the radius of curvature of the curved portion of the mesh-shaped gate electrode is preferably 1 to 3 times the radius A of the gate hole region or half A of the length of one side thereof. If it is less than 1 time, the focal point of the convex lens formed by the electric field becomes too close to the cathode electrode, and the electrons converge near the cathode electrode and then diffuse again. On the other hand, if the ratio is larger than three times, the focal point of the lens formed by the electric field is too far from the cathode electrode and hardly converges.

本実施の形態においては、ゲート電極が湾曲部を有することで、エミッタとゲート電極間に形成される等電位面を凸面として電子の拡散を防いだが、エミッタとゲート電極間との間に形成される等電位面が電子を収束させやすい形状になるのであれば、湾曲部以外の構造としてもよい。例えば、すり鉢のような円錐台形状であってもよい。すり鉢形状の場合であっても、等電位面が凸面で形成されるので、電子が収束しやすい。   In this embodiment, since the gate electrode has a curved portion, the equipotential surface formed between the emitter and the gate electrode serves as a convex surface to prevent diffusion of electrons, but it is formed between the emitter and the gate electrode. As long as the equipotential surface has a shape in which electrons are easily converged, a structure other than the curved portion may be used. For example, a truncated cone shape such as a mortar may be used. Even in the case of a mortar shape, the equipotential surface is formed as a convex surface, so that electrons tend to converge.

本発明の第2の実施の形態であるカソード基板について、図2を用いて説明する。図2は、第2の実施の形態にかかるカソード基板の断面図であり、図1と同じ構成要素については同じ参照番号を付してある。   A cathode substrate according to a second embodiment of the present invention will be described with reference to FIG. FIG. 2 is a cross-sectional view of the cathode substrate according to the second embodiment, and the same components as those in FIG. 1 are denoted by the same reference numerals.

第2の実施の形態において、第1の実施の形態と異なるのは、ゲート電極6に湾曲部を形成するのではなく、基板Sの成膜面に曲面からなる凹部を形成し、この基板S上に、カソード電極1及びエミッタ4を形成して、それぞれ表面が凹部を有するように構成している。この凹部は、基板に対向して形成されるゲートホール領域の下に形成される。このように構成すると、エミッタ4とゲート電極6との間で形成される等電位面が基板側に凸の凸面となり、電場が凸レンズとして機能し、電場を通過する電子収束させることが可能である。   The second embodiment is different from the first embodiment in that a curved portion is not formed on the gate electrode 6 but a curved concave portion is formed on the film formation surface of the substrate S. On the top, the cathode electrode 1 and the emitter 4 are formed, and each surface is configured to have a recess. The recess is formed under a gate hole region formed to face the substrate. With this configuration, the equipotential surface formed between the emitter 4 and the gate electrode 6 becomes a convex surface convex toward the substrate side, and the electric field functions as a convex lens, so that electrons passing through the electric field can be converged. .

この場合のカソード電極1及びエミッタ4の曲面の曲率半径も、ゲートホール領域7の半径Aまたはその一辺の半分の長さAの1〜3倍であることが好ましい。   In this case, the curvature radii of the curved surfaces of the cathode electrode 1 and the emitter 4 are preferably 1 to 3 times the radius A of the gate hole region 7 or the length A which is half of one side thereof.

この第2の実施の形態において、ゲート電極を支えるために、図3に示すように、ゲートホール領域7内にゲートホール5が形成されない所定の広さを有する領域8を形成し、この領域8の下に柱状に絶縁層を残してゲート電極を支えてもよい。この所定の広さの領域8は、略円形の場合には直径が絶縁層2の厚みの2倍以下であり、略四角形の場合には一辺が絶縁層2の厚みの2倍以下である。
また、第2の実施の形態において、基板Sの成膜面に曲面からなる凹部を形成したが、基板Sの成膜面ではなく、基板S上のカソード電極1の上面に曲面からなる凹部を設けて、カソード電極1上に形成するエミッタを凹部を有するように構成しても良い。
In the second embodiment, in order to support the gate electrode, as shown in FIG. 3, a region 8 having a predetermined width in which the gate hole 5 is not formed is formed in the gate hole region 7, and this region 8 The gate electrode may be supported by leaving an insulating layer in the form of a column underneath. The region 8 having a predetermined width has a diameter that is less than or equal to twice the thickness of the insulating layer 2 when it is substantially circular, and has a side that is less than or equal to twice the thickness of the insulating layer 2 when it is approximately square.
In the second embodiment, the concave portion formed of a curved surface is formed on the film formation surface of the substrate S. However, the concave portion formed of a curved surface is not formed on the film formation surface of the substrate S but on the upper surface of the cathode electrode 1 on the substrate S. The emitter formed on the cathode electrode 1 may be configured to have a recess.

基板としては、表示素子において通常用いられる基板であれば良く、例えばガラスやシリコン、セラミック(例えば、STOやBTOなど)からなる基板を用いることができる。カソード電極層材料としては、通常カソード電極材料として用いる金属、合金であれば良く、例えばCr、Mo、Cu、W、Al及びNdから選ばれた金属やこれらの金属の少なくとも1種を含む合金を用いることができる。絶縁層材料としては、通常絶縁層として用いる材料でもあれば良く、例えばSiOやジルコニアなどを用いることができる。ゲート電極層としては、通常ゲート電極層として用いる金属、合金であれば良く、例えばCr、Pd、Mo、Nd、Cu、W及びAlから選ばれた金属やこれらの金属の少なくとも1種を含む合金を用いることができる。エミッタは、シリコン系エミッタでもよいが、本発明では、カーボン系材料、例えばカーボンナノチューブやグラファイトナノファイバー等が好ましい。 As the substrate, any substrate usually used in a display element may be used. For example, a substrate made of glass, silicon, or ceramic (for example, STO or BTO) can be used. The cathode electrode layer material may be any metal or alloy that is usually used as a cathode electrode material, for example, a metal selected from Cr, Mo, Cu, W, Al, and Nd, and an alloy containing at least one of these metals. Can be used. The insulating layer material may be any material that is normally used as an insulating layer, and for example, SiO 2 or zirconia can be used. The gate electrode layer may be any metal or alloy that is usually used as a gate electrode layer, for example, a metal selected from Cr, Pd, Mo, Nd, Cu, W, and Al, or an alloy containing at least one of these metals. Can be used. The emitter may be a silicon-based emitter, but in the present invention, a carbon-based material such as a carbon nanotube or graphite nanofiber is preferable.

以下、本発明の第1の実施の形態のカソード基板の作製方法を説明する。   Hereinafter, a method of manufacturing the cathode substrate according to the first embodiment of the present invention will be described.

初めに、基板上に、200〜400℃の範囲で基板加熱を行いながら、5×10−4Pa以下の真空中でのEB蒸着法や、例えば圧力0.67Pa下でのArガス(流量50sccm)雰囲気中でのスパッタ法等により、カソード電極層を形成する。次いで、このカソード電極層をライン状にパターニングする。 First, an EB vapor deposition method in a vacuum of 5 × 10 −4 Pa or lower, for example, Ar gas under a pressure of 0.67 Pa (flow rate 50 sccm), while heating the substrate in the range of 200 to 400 ° C. ) A cathode electrode layer is formed by sputtering or the like in an atmosphere. Next, the cathode electrode layer is patterned in a line shape.

パターニングしたカソード電極層の上に、300〜450℃の範囲で基板加熱を行いながら5×10−4Pa以下の真空中でのEB蒸着法や、例えば圧力0.67Pa下でのArガス(流量50sccm)雰囲気中でのスパッタ法等により、絶縁層を形成する。基板加熱を行なうのは、絶縁層の応力による破損を防ぐためである。この絶縁層形成の際、基板に付着するダストによるピンホールを防ぐため、2回以上にわけて形成し、その後、純水でこすり洗浄を行うことが好ましい。 On the patterned cathode electrode layer, while performing substrate heating in the range of 300 to 450 ° C., an EB vapor deposition method in a vacuum of 5 × 10 −4 Pa or less, for example, Ar gas (flow rate under a pressure of 0.67 Pa) An insulating layer is formed by sputtering or the like in an atmosphere of 50 sccm). The reason for heating the substrate is to prevent damage to the insulating layer due to stress. When forming this insulating layer, in order to prevent pinholes due to dust adhering to the substrate, it is preferable to form the insulating layer twice or more, and then rub clean with pure water.

絶縁層の上に、200〜400℃の基板加熱をしながら5×10−4Pa以下の真空中でのEB蒸着法や、例えば圧力0.67Pa下でのArガス(流量50sccm)雰囲気中でのスパッタ法等により、ゲート電極層を形成する。次いで、ゲートホールを、例えばフォトリソグラフィ法で、ゲート電極上にレジスト層を塗布した後に所定のレジストパターンをゲート電極層上に転写し、ウェットエッチングまたはドライエッチングにより形成する。 An EB deposition method in a vacuum of 5 × 10 −4 Pa or less while heating the substrate at 200 to 400 ° C. on the insulating layer, or in an Ar gas (flow rate 50 sccm) atmosphere under a pressure of 0.67 Pa, for example. A gate electrode layer is formed by the sputtering method or the like. Next, a gate hole is formed by, for example, photolithography, applying a resist layer on the gate electrode, transferring a predetermined resist pattern onto the gate electrode layer, and performing wet etching or dry etching.

ゲートホールから、フッ酸又はバッファードフッ酸などのエッチャントを導入して、絶縁層をエッチングする。各ゲートホール間相互の間隔は、絶縁層の厚さの2倍以下であるので、各ゲートホール下でのサイドエッチングにより、各ゲートホール下に形成された開口同士が繋がって、ひとつの絶縁層ホールが形成されると共に、絶縁層下に形成されていたカソード電極が露出する。   An etchant such as hydrofluoric acid or buffered hydrofluoric acid is introduced from the gate hole to etch the insulating layer. Since the distance between each gate hole is not more than twice the thickness of the insulating layer, the openings formed under each gate hole are connected by side etching under each gate hole so that one insulating layer is formed. A hole is formed and the cathode electrode formed under the insulating layer is exposed.

次いで、エミッタとゲート電極との間に形成される等電位面が凸面となるように、ゲート電極の変形工程を行なう。変形方法は、公知の変形方法を用いることができる。例えば、ゲート電極上方から押圧して所定の曲率半径を有する湾曲部を形成する方法、圧縮した気体を吹き付けて所定の曲率半径を有する湾曲部を形成する方法及び加熱してゲート電極の自重でカソード電極側へ所定の曲率半径を有する湾曲部を形成する方法などが挙げられる。具体的には、ゲート電極上方から押圧する方法としては、ゲート電極を破損しないように、無起毛の布やテフロン(登録商標)シート等をゲート電極上に載せ、圧力が均一となるように上部から板などで押圧する方法が挙げられる。また、圧縮した気体を吹き付ける方法としては、圧縮したN等のガスをゲート領域の目的とする領域に一度に吹付ける方法が挙げられる。この場合にも、ゲート電極を破損しないように、無起毛の布やテフロンシート等をゲート電極上に載せて気体を吹付けることが好ましい。加熱方法としては、絶縁層をエッチング後にレジストが変質しない温度で加熱することでゲート電極を熱変形させる。また、エミッタを形成し、レジスト剥離後に、真空中或いはN雰囲気中で加熱することにより、より高い温度で加熱することも可能である。この加熱を行いながら、押圧又は圧縮気体の吹付を行なってもよい。 Next, a deformation process of the gate electrode is performed so that the equipotential surface formed between the emitter and the gate electrode becomes a convex surface. As the deformation method, a known deformation method can be used. For example, a method of forming a curved portion having a predetermined radius of curvature by pressing from above the gate electrode, a method of forming a curved portion having a predetermined radius of curvature by blowing compressed gas, and a cathode by heating the gate electrode by its own weight Examples thereof include a method of forming a curved portion having a predetermined radius of curvature on the electrode side. Specifically, as a method of pressing from above the gate electrode, a non-raised cloth, a Teflon (registered trademark) sheet or the like is placed on the gate electrode so as not to damage the gate electrode, and the pressure is made uniform. And a method of pressing with a plate or the like. Moreover, as a method of spraying the compressed gas, a method of spraying a compressed gas such as N 2 at a target region of the gate region at a time can be mentioned. Also in this case, it is preferable to spray a gas by placing a non-raised cloth or a Teflon sheet on the gate electrode so as not to damage the gate electrode. As a heating method, the gate electrode is thermally deformed by heating at a temperature at which the resist does not change after etching the insulating layer. It is also possible to heat at a higher temperature by forming an emitter and heating in a vacuum or N 2 atmosphere after resist stripping. You may perform press or spraying of compressed gas, performing this heating.

その後、露出したカソード電極上に、例えば、カーボン系エミッタを形成するために、ゲートホールを利用して触媒層を5×10−4Pa以下の真空中でのEB蒸着法や、例えば圧力0.67Pa下でのArガス(流量50sccm)雰囲気中でのスパッタ法により成膜する。また、触媒としては、化学気相成長法において通常触媒材料として用いる金属、合金であれば良く、例えば、Fe、Co及びNiから選ばれた少なくとも1種の金属、或いはインバー、インコネル、ハステロ及びハーバー(Co/Cr/Ni/W/Mo/Mn/C/Be/Fからなる合金)などの合金から選ばれた少なくと1種の合金を用いることができる。その後、ゲート電極上のレジスト層及びレジスト層上に堆積した触媒層をリフトオフする。そして、熱CVD法により、公知のカーボン系材料成長ガス、例えば一酸化炭素(200sccm)と、水素(200sccm)とからなるガスを大気圧で導入して、成長温度:400〜700℃、成長時間:5〜60分(この成長時間は、成長させるグラファイトナノファイバー等カーボン系エミッタの高さに依存する)の条件で、触媒層上にカーボン系材料を成長させる。 Thereafter, in order to form, for example, a carbon-based emitter on the exposed cathode electrode, an EB vapor deposition method using a gate hole in a vacuum of 5 × 10 −4 Pa or less, for example, a pressure of 0. The film is formed by sputtering in an atmosphere of Ar gas (flow rate 50 sccm) under 67 Pa. The catalyst may be any metal or alloy that is usually used as a catalyst material in chemical vapor deposition, for example, at least one metal selected from Fe, Co, and Ni, or Invar, Inconel, Hastello, and Harbor. At least one type of alloy selected from alloys such as (alloy made of Co / Cr / Ni / W / Mo / Mn / C / Be / F) can be used. Thereafter, the resist layer on the gate electrode and the catalyst layer deposited on the resist layer are lifted off. Then, a known carbon-based material growth gas, for example, a gas composed of carbon monoxide (200 sccm) and hydrogen (200 sccm) is introduced at atmospheric pressure by a thermal CVD method, and a growth temperature: 400 to 700 ° C., a growth time. : The carbon-based material is grown on the catalyst layer under the condition of 5 to 60 minutes (the growth time depends on the height of the carbon-based emitter such as graphite nanofiber to be grown).

また、エミッタとしてのカーボン系材料を成長させる場合の加熱工程を600℃以上の条件で行なえば、カーボン系材料を形成しながら、ゲート電極の変形を同時に行なうことも可能である。   Further, if the heating step for growing the carbon-based material as the emitter is performed under conditions of 600 ° C. or higher, it is possible to simultaneously deform the gate electrode while forming the carbon-based material.

本発明の第2の実施の形態にかかるカソード基板の作製方法を、以下説明する。第2の実施の形態のカソード基板では、はじめに、基板の成膜面に曲面からなる凹部を形成する。この凹部は、カソード電極層の形成前に目的部位にフッ酸又はバッファードフッ酸等によりウェットエッチングを行なうことで形成される。そして、この上に第1の実施の形態にかかるカソード基板の作製方法と同様の手順で各電極及び絶縁層を形成する。即ち、カソード電極、絶縁層、ゲート電極を成膜し、ゲート電極にゲートホールを形成した後に、ゲートホールからウェットエッチングにより絶縁層をエッチングし、各ゲートホールからのサイドエッチングによって1つの絶縁層ホールを形成する。そして、絶縁層ホールの底部に露出したカソード電極上に触媒層を形成した後に、グラファイトナノファイバーなどのカーボン系材料を触媒層上に熱CVD法により形成する。
このようにしてカソード基板を形成すれば、基板の凹部の形状に沿ってカソード電極及びエミッタが形成され、それぞれ凹部を有するようになる。また、基板に凹部を設けずに基板上にカソード電極を形成し、その後、カソード電極上面にフォトリソグラフィ法によりパターンを形成し、ウェットエッチングすることにより凹部を形成し、このカソード電極上にエミッタを形成して、所望の凹部を有するエミッタを形成することも可能である。
A method for manufacturing a cathode substrate according to the second embodiment of the present invention will be described below. In the cathode substrate of the second embodiment, first, a concave portion having a curved surface is formed on the film formation surface of the substrate. This recess is formed by wet etching with hydrofluoric acid or buffered hydrofluoric acid or the like at the target site before forming the cathode electrode layer. Then, the electrodes and the insulating layer are formed thereon by the same procedure as the cathode substrate manufacturing method according to the first embodiment. That is, a cathode electrode, an insulating layer, and a gate electrode are formed, a gate hole is formed in the gate electrode, an insulating layer is etched from the gate hole by wet etching, and one insulating layer hole is formed by side etching from each gate hole. Form. Then, after a catalyst layer is formed on the cathode electrode exposed at the bottom of the insulating layer hole, a carbon-based material such as graphite nanofiber is formed on the catalyst layer by a thermal CVD method.
When the cathode substrate is formed in this manner, the cathode electrode and the emitter are formed along the shape of the recess of the substrate, and each has a recess. In addition, a cathode electrode is formed on the substrate without providing a recess in the substrate, and then a pattern is formed on the upper surface of the cathode electrode by a photolithography method, and a recess is formed by wet etching. An emitter is formed on the cathode electrode. It is also possible to form an emitter having a desired recess.

図3に示すように、ゲートホール領域7の一部にゲートホール5を形成しない所定の広さの領域8を残してゲートホールを作製し、前述の絶縁層(図示せず)のエッチングをして、この所定の広さの領域8の下に柱状に絶縁層が残るようにし、ゲート電極6を支える構造としてもよい。   As shown in FIG. 3, a gate hole is formed by leaving a region 8 having a predetermined area where the gate hole 5 is not formed in a part of the gate hole region 7, and the insulating layer (not shown) is etched. Thus, the gate electrode 6 may be supported by leaving an insulating layer in a columnar shape under the region 8 having a predetermined width.

次いで、これらのカソード基板を用いて表示素子を作製する方法について説明する。   Next, a method for manufacturing a display element using these cathode substrates will be described.

公知の方法により、蛍光体層、アノード用電極層及び上部基板からなるアノード基板を作製する。公知の方法としては、例えば、高歪点ガラスからなる上部基板に、スパッタ法によりアノード用電極層としてのITOからなる透明電極層を形成する。そして、この透明電極上に、ブラックマトリクスのパターンをスパッタ法で形成し、スクリーン印刷法等により、CRT用の蛍光体(P22等)や低加速電圧用に開発された蛍光体を塗布して蛍光体層を形成し、アノード基板を作製する。   An anode substrate comprising a phosphor layer, an anode electrode layer, and an upper substrate is prepared by a known method. As a known method, for example, a transparent electrode layer made of ITO as an anode electrode layer is formed by sputtering on an upper substrate made of high strain point glass. Then, a black matrix pattern is formed on this transparent electrode by a sputtering method, and a phosphor for CRT (such as P22) or a phosphor developed for a low acceleration voltage is applied by screen printing or the like to fluoresce. A body layer is formed to produce an anode substrate.

そして、このアノード基板と、前記したカソード基板とを支持体(例えば、高さ500μmのリブ)を介して、蛍光体層がゲート電極層に対向するように貼り合わせて表示素子を構成する。   The anode substrate and the cathode substrate described above are bonded to each other through a support (for example, a rib having a height of 500 μm) so that the phosphor layer faces the gate electrode layer.

図1に示す本発明の第1の実施の態様にかかるカソード基板を作製した。商品名CP−600V(セントラル硝子株式会社製)からなる基板S上に、300℃の基板加熱を行いながら膜厚200nmのCrからなるカソード電極層1を形成し、リソグラフィ法により、ライン状にパターニングした後に、このカソード電極層1の上に、スパッタ法により膜厚5μmのSiOからなる絶縁層2を形成した。次いで、300℃の基板加熱をしながらスパッタ法により膜厚300nmのCrからなるゲート電極層6を形成した。得られたゲート電極層6をリソグラフィ法により、カソード電極層1に直交するライン状にパターニングした後、フォトリソグラフィ法により、各ゲートホール5をゲートホール領域中、直径2μmで作製し、その間隔は、2μmとした。ゲートホール領域7は、略円形状であり、その直径は120μmであった。 A cathode substrate according to the first embodiment of the present invention shown in FIG. 1 was produced. A cathode electrode layer 1 made of Cr with a thickness of 200 nm is formed on a substrate S made of product name CP-600V (manufactured by Central Glass Co., Ltd.) while heating the substrate at 300 ° C., and patterned into a line shape by lithography. After that, an insulating layer 2 made of SiO 2 having a thickness of 5 μm was formed on the cathode electrode layer 1 by sputtering. Next, a gate electrode layer 6 made of Cr having a thickness of 300 nm was formed by sputtering while heating the substrate at 300 ° C. After patterning the obtained gate electrode layer 6 into a line perpendicular to the cathode electrode layer 1 by a lithography method, each gate hole 5 is formed with a diameter of 2 μm in the gate hole region by a photolithography method, and the interval is 2 μm. The gate hole region 7 was substantially circular and had a diameter of 120 μm.

そして、エッチャントとして濃度15%のバッファードフッ酸を使用して、絶縁層2をエッチングし、各ゲートホール下の絶縁層2をそれぞれ4μm分サイドエッチング(オーバーエッチング)して、各ゲートホール5下で絶縁層をつなげて、1つの絶縁層ホール4を形成した。   Then, using the buffered hydrofluoric acid having a concentration of 15% as an etchant, the insulating layer 2 is etched, and the insulating layer 2 under each gate hole is side-etched (over-etched) by 4 μm, respectively. Insulating layers were connected together to form one insulating layer hole 4.

その後、膜厚5nmのインバーからなる触媒層(図示せず)をスパッタにより成膜し、レジスト及びレジスト上の触媒層をリフトオフした。そして、熱CVD法により、成長温度:600℃、成長時間:20分及びプロセスガス比:CO/H=1の条件で触媒層上にグラファイトナノファイバーを成長させてエミッタ4とし、カソード基板を作製した。このエミッタ形成時の加熱により、ゲート電極層が自重によって下方に湾曲し、曲率半径120μmの湾曲部を有するゲート電極が形成されていた。 Thereafter, a catalyst layer (not shown) made of Invar having a thickness of 5 nm was formed by sputtering, and the resist and the catalyst layer on the resist were lifted off. Then, by thermal CVD, graphite nanofibers are grown on the catalyst layer under the conditions of growth temperature: 600 ° C., growth time: 20 minutes, and process gas ratio: CO / H 2 = 1 to form the emitter 4, and the cathode substrate Produced. Due to the heating at the time of forming the emitter, the gate electrode layer is bent downward by its own weight, and a gate electrode having a curved portion with a curvature radius of 120 μm is formed.

以上のプロセスにより作製された3極構造型カソード基板のゲート電極層6上に高さ500μmのリブを設けて、カソード基板とアノード基板とを、蛍光体層がゲート電極層に対向するようにリブを介して貼り合わせて表示素子とした。この表示素子のゲート電極6に60Vを印加し、アノードの蛍光体の発光によりエミッタからの電子放出を確認すると、1画素が0.4mm程度が広がるだけで、優れた電子の収束特性が得られていた。   A rib having a height of 500 μm is provided on the gate electrode layer 6 of the tripolar structure type cathode substrate manufactured by the above process, and the cathode substrate and the anode substrate are arranged so that the phosphor layer faces the gate electrode layer. And a display element. When 60 V is applied to the gate electrode 6 of this display element and the emission of electrons from the emitter is confirmed by the light emission of the anode phosphor, excellent electron convergence characteristics can be obtained by spreading only about 0.4 mm per pixel. It was.

比較のために、図6に示す従来のメッシュ形状のゲート電極を有するカソード基板を作製した。この3極構造型カソード基板のゲート電極層上に高さ500μmのリブを設けて、カソード基板とアノード基板とを、蛍光体層がゲート電極層に対向するようにリブを介して貼り合わせて表示素子とした。そして、この表示素子のエミッタからの電子放出を確認すると、1画素は0.6mm程度に広がって電子の収束特性はあまり良くなかった。   For comparison, a cathode substrate having a conventional mesh-shaped gate electrode shown in FIG. 6 was prepared. A rib having a height of 500 μm is provided on the gate electrode layer of the three-electrode structure type cathode substrate, and the cathode substrate and the anode substrate are bonded together via the rib so that the phosphor layer faces the gate electrode layer. It was set as the element. When the electron emission from the emitter of this display element was confirmed, one pixel spread to about 0.6 mm and the electron convergence characteristics were not so good.

従って、本発明のカソード基板及びこのカソード基板を用いた素子は、従来のメッシュ形状のゲート電極を有するカソード基板よりもエミッタからの電子放出を収束させたことが分かった。   Therefore, it was found that the cathode substrate of the present invention and the device using the cathode substrate converged the electron emission from the emitter as compared with the cathode substrate having the conventional mesh-shaped gate electrode.

本実施例では、図2に示した本発明の第2の実施の形態にかかるカソード基板を形成した。はじめに、商品名CP−600V(セントラル硝子株式会社製)からなる基板S上に、レジストを塗布した後に、フッ酸によるウェットエッチングを行なって基板の成膜面に曲率半径120μmの曲面からなる凹部を形成した。次いで、実施例1と同様の方法により、膜厚200nmのCrカソード電極層1を形成し、ライン状にパターニングした後に、このカソード電極層1の上に、スパッタにより膜厚5μmのSiOからなる絶縁層2を形成し、膜厚300nmのCrからなるゲート電極層6を形成した。得られたゲート電極層6をカソード電極層1に直交するライン状にパターニングした後、フォトリソグラフィ法により各ゲートホール5を直径2μmで作製した。ゲートホール領域7は、略正方形状になるように形成し、その1辺の長さは120μmであった。また、この場合に、ゲートホール領域の一部に直径6μmの広さの領域8を残した。 In this example, the cathode substrate according to the second embodiment of the present invention shown in FIG. 2 was formed. First, after applying a resist on a substrate S having a product name CP-600V (manufactured by Central Glass Co., Ltd.), wet etching with hydrofluoric acid is performed to form a concave portion having a curved surface with a curvature radius of 120 μm on the film formation surface of the substrate. Formed. Next, a Cr cathode electrode layer 1 having a film thickness of 200 nm is formed by the same method as in Example 1, and after patterning in a line shape, SiO 2 having a film thickness of 5 μm is formed on the cathode electrode layer 1 by sputtering. An insulating layer 2 was formed, and a gate electrode layer 6 made of Cr having a thickness of 300 nm was formed. The obtained gate electrode layer 6 was patterned into a line perpendicular to the cathode electrode layer 1, and then each gate hole 5 was formed with a diameter of 2 μm by photolithography. The gate hole region 7 was formed to have a substantially square shape, and the length of one side thereof was 120 μm. In this case, a region 8 having a diameter of 6 μm was left in a part of the gate hole region.

そして、エッチャントとして濃度15%のバッファードフッ酸を使用して、絶縁層2をエッチングし、絶縁層2をそれぞれ4μm分サイドエッチングして、各ゲートホール5下で絶縁層をつなげて、1つの絶縁層ホール3を形成し、領域8の下には絶縁層を柱状に残し、ゲート電極を支える構造とした。   Then, using the buffered hydrofluoric acid having a concentration of 15% as an etchant, the insulating layer 2 is etched, each of the insulating layers 2 is side-etched by 4 μm, and the insulating layers are connected under each of the gate holes 5. An insulating layer hole 3 was formed, and the insulating layer was left in a columnar shape under the region 8 to support the gate electrode.

このようにして形成したカソード基板の上面SEM写真を図4(a)に示す。上面から見ると、領域8部分にはゲートホールが形成されていないことがわかる。そして、この基板の断面SEM写真を図4(b)に示す。各カソード基板の絶縁層の一部が柱状に残り、ゲート電極を支えていることがわかる。   An upper surface SEM photograph of the cathode substrate thus formed is shown in FIG. From the top view, it can be seen that no gate hole is formed in region 8. And the cross-sectional SEM photograph of this board | substrate is shown in FIG.4 (b). It can be seen that part of the insulating layer of each cathode substrate remains in a columnar shape and supports the gate electrode.

その後、膜厚5nmのインバーからなる触媒層をスパッタ法により成膜し、熱CVD法により、成長温度:550℃、成長時間:20分及びプロセスガス比:CO/H=1の条件で触媒層上にグラファイトナノファイバーを成長させてエミッタ4として、カソード基板を作製した。 Thereafter, a catalyst layer made of Invar having a thickness of 5 nm is formed by sputtering, and the catalyst is grown by thermal CVD under the conditions of growth temperature: 550 ° C., growth time: 20 minutes, and process gas ratio: CO / H 2 = 1. A cathode substrate was fabricated as an emitter 4 by growing graphite nanofibers on the layer.

以上のプロセスにより作製された3極構造型カソード基板のゲート電極層3上に高さ500μmのリブを設けて、カソード基板とアノード基板とを、蛍光体層がゲート電極層に対向するようにリブを介して貼り合わせて表示素子とした。この表示素子のゲート電極に60Vを印加し、アノードの蛍光体の発光によりエミッタからの電子放出を確認すると、実施例1と同様に1画素が0.4mmに広がるだけで優れた電子収束特性が得られた。   A rib having a height of 500 μm is provided on the gate electrode layer 3 of the tripolar structure type cathode substrate manufactured by the above process, and the cathode substrate and the anode substrate are arranged so that the phosphor layer faces the gate electrode layer. And a display element. When 60 V is applied to the gate electrode of this display element and the emission of electrons from the emitter is confirmed by the light emission of the anode phosphor, excellent electron convergence characteristics can be obtained only by spreading one pixel to 0.4 mm as in the first embodiment. Obtained.

本発明の3極構造型素子用のカソード基板は、電子収束に優れているため、表示素子の特性を大きく向上させることができる。しかも、本発明のカソード基板の作製方法によれば、この3極構造型のカソード基板を簡易に作製することができる。また、このカソード基板を用いた本発明の表示素子は、簡易に作製でき、かつ、表示装置の性能を向上させることが可能である。従って、本発明は、ディスプレイの技術分野で利用可能である。   Since the cathode substrate for the three-pole structure type element of the present invention is excellent in electron convergence, the characteristics of the display element can be greatly improved. In addition, according to the method for manufacturing a cathode substrate of the present invention, this three-pole structure type cathode substrate can be easily manufactured. Further, the display element of the present invention using this cathode substrate can be easily manufactured and the performance of the display device can be improved. Therefore, the present invention can be used in the technical field of displays.

本発明の第1の実施の形態に係るカソード基板の模式的断面図である。1 is a schematic cross-sectional view of a cathode substrate according to a first embodiment of the present invention. 本発明の第2の実施の形態に係るカソード基板の模式的断面図である。It is a typical sectional view of the cathode substrate concerning a 2nd embodiment of the present invention. 本発明の第2の実施の形態に係るカソード基板の模式的上面図である。FIG. 5 is a schematic top view of a cathode substrate according to a second embodiment of the present invention. (a)実施例2で作製したカソード基板の上面図を示すSEM写真、(b)実施例2で作製したカソード基板の断面図を示すSEM写真である。(A) SEM photograph which shows the top view of the cathode substrate produced in Example 2, (b) SEM photograph which shows sectional drawing of the cathode substrate produced in Example 2. FIG. 従来技術の3極構造型素子用カソード基板の模式的断面図である。It is typical sectional drawing of the cathode substrate for 3 pole structure type elements of a prior art. 従来技術のメッシュ形状のゲート電極を有する3極構造型素子用カソード基板の模式的断面図である。It is typical sectional drawing of the cathode substrate for tripolar structure type | mold elements which has a mesh-shaped gate electrode of a prior art.

符号の説明Explanation of symbols

S 基板 1 カソード電極
2 絶縁層 3 絶縁層ホール
4 エミッタ 5 ゲートホール
6 ゲート電極 7 ゲートホール領域
8 所定の広さの領域
S substrate 1 cathode electrode 2 insulating layer 3 insulating layer hole 4 emitter 5 gate hole 6 gate electrode 7 gate hole region 8 region of a predetermined area

Claims (5)

基板上に、カソード電極、2以上のゲートホールが形成されたゲートホール領域を有するゲート電極、絶縁層及びエミッタを少なくとも備えたカソード基板の作製方法において、
エミッタとゲート電極との間で形成される等電位面がエミッタから放出された電子を収束する凸面となるように、ゲート電極をエミッタ形成時の加熱により加熱して湾曲させる変形工程を含むことを特徴とするカソード基板の作製方法。
In a method for manufacturing a cathode substrate comprising at least a cathode electrode, a gate electrode having a gate hole region in which two or more gate holes are formed, an insulating layer, and an emitter on the substrate,
Including a deformation step in which the gate electrode is heated and heated to bend so that the equipotential surface formed between the emitter and the gate electrode becomes a convex surface for converging electrons emitted from the emitter. A method for producing a cathode substrate, which is characterized.
前記変形工程により形成した湾曲部の曲率半径が、ゲートホール領域の半径又はゲートホール領域の1辺の長さの半分の1〜3倍であることを特徴とする請求項記載のカソード基板の作製方法。 The curvature radius of the curved portion formed by the deformation process, the cathode substrate according to claim 1, wherein the 1 to 3 times the half of the length of one side of the radius or gate hole region of the gate hole area Manufacturing method. 前記ゲートホール領域内に、所定の広さの領域を残してゲートホールを形成する工程を含むことを特徴とする請求項1又は2記載のカソード基板の作製方法。 3. The method of manufacturing a cathode substrate according to claim 1, further comprising a step of forming a gate hole while leaving a region having a predetermined area in the gate hole region. 前記エミッタを、カソード基板上に形成した触媒層にカーボン系材料原料ガスを接触させ、触媒層上に形成したカーボン系材料から形成することを特徴とする請求項1〜3のいずれか1項に記載のカソード基板の作製方法。 It said emitter contacting a carbon-based material feedstock gas to the catalyst layer formed on the cathode substrate, in any one of claims 1 to 3, characterized in that to form a carbon-based material formed on the catalyst layer The manufacturing method of the cathode substrate as described. 請求項1〜4のいずれか1項に記載のカソード基板の作製方法に従ってカソード基板を作製した後、このカソード基板と、蛍光体層、アノード用電極層及び上部基板を少なくとも含むアノード基板とを、支持体を介してはり合わせて表示素子を作製することを特徴とする表示素子の作製方法。 After preparing the cathode substrate according to the method for manufacturing a cathode substrate according to any one of claims 1 to 4, and the cathode substrate, a phosphor layer and an anode substrate comprising at least an anode electrode layer and the upper substrate, A display element manufacturing method, wherein a display element is manufactured by bonding through a support.
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05242803A (en) * 1992-02-28 1993-09-21 Nissha Printing Co Ltd Manufacture of fluorescent screen substrate
JPH0945231A (en) * 1995-07-28 1997-02-14 Nec Corp Manufacture of electric field emitting cold cathode
JP2001176433A (en) * 1999-12-15 2001-06-29 Ise Electronics Corp Fluorescent display unit
JP2002100282A (en) * 2000-07-19 2002-04-05 Matsushita Electric Ind Co Ltd Electron-emitting element, its manufacturing method and image display device using the same
JP2002133999A (en) * 2000-10-23 2002-05-10 Ise Electronics Corp Electron tube
JP2003017004A (en) * 2001-07-02 2003-01-17 Noritake Itron Corp Electrode structure of light source tube
JP2003086081A (en) * 2001-06-28 2003-03-20 Noritake Itron Corp Electrode for electron source, its manufacturing method and electron tube
JP2005251430A (en) * 2004-03-01 2005-09-15 Ulvac Japan Ltd Cathode substrate and manufacturing method of the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05242803A (en) * 1992-02-28 1993-09-21 Nissha Printing Co Ltd Manufacture of fluorescent screen substrate
JPH0945231A (en) * 1995-07-28 1997-02-14 Nec Corp Manufacture of electric field emitting cold cathode
JP2001176433A (en) * 1999-12-15 2001-06-29 Ise Electronics Corp Fluorescent display unit
JP2002100282A (en) * 2000-07-19 2002-04-05 Matsushita Electric Ind Co Ltd Electron-emitting element, its manufacturing method and image display device using the same
JP2002133999A (en) * 2000-10-23 2002-05-10 Ise Electronics Corp Electron tube
JP2003086081A (en) * 2001-06-28 2003-03-20 Noritake Itron Corp Electrode for electron source, its manufacturing method and electron tube
JP2003017004A (en) * 2001-07-02 2003-01-17 Noritake Itron Corp Electrode structure of light source tube
JP2005251430A (en) * 2004-03-01 2005-09-15 Ulvac Japan Ltd Cathode substrate and manufacturing method of the same

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