JP4737437B2 - トグル型磁気ランダムアクセスメモリ - Google Patents

Description

本発明は、トグル型磁気ランダムアクセスメモリに関し、特に参照セルの信頼性を向上させるトグル型磁気ランダムアクセスメモリに関する。

記憶素子の磁化の方向を制御することで、データを記憶する磁気ランダムアクセスメモリ（以下、「ＭＲＡＭ」と記す）が知られている。磁化方向の記録方法により、いくつかの種類のＭＲＡＭがある。

第１の先行文献（米国特許６，５４５，９０６号公報）には、トグル型磁気ランダムアクセスメモリ（以下、「トグルＭＲＡＭ」と記す）の技術が開示されている。このトグルＭＲＡＭは、その記憶素子に積層フリー層を用いた磁気抵抗素子（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ）を用いている。このトグルＭＲＡＭは、従来の典型的なＭＲＡＭと比べてメモリセルの構造とライト動作原理が異なっており、特に、書き込み動作時におけるメモリセルの選択性が優れているという点に特徴がある。以下詳細に説明する。

図１及び図２は、トグルＭＲＡＭに用いられる典型的な磁気抵抗素子の構造を示す断面図である。この磁気抵抗素子１２５は、第1の配線１１０と第２の配線１０１との間に設けられている。第１の配線１１０から順番に反強磁性層１０９、ピン層１０８、非磁性金属層１０７、リファレンス層１０６、トンネル層１０５、第１のフリー層１０４、非磁性金属１０３、第２のフリー層１０２を具備し、第２の配線１０１へ接続している。

この磁気抵抗素子１２５は、膜厚が等しい第１及び第２のフリー層１０４，１０２が非磁性金属層１０３を介して積層されている点に特徴がある。ピン層１０８とリファレンス層１０６も非磁性金属層１０７を介して積層されている。ピン層１０８及びリファレンス層１０６の磁化方向は製造時に強く固定されている。第１のフリー層１０４が持つ第１フリー層磁化の方向及び第２のフリー層１０２が持つ第２のフリー層磁化の方向を、第１の配線１１０及び第２の配線１０１に流れる書き込み電流が生成する磁場によって変化させることが可能である。ここで、第１及び第２のフリー層磁化の方向は互いに１８０°反転した反平行状態で安定であり、一方のフリー層磁化の方向が反転した場合、他方のフリー層磁化の方向も反平行状態を保つように反転する。

トグルＭＲＡＭにおけるセンス動作原理は従来の典型的なＭＲＡＭのセンス動作原理と同様である。すなわち、第１のフリー層１１０４とリファレンス層１０６とに挟まれたトンネル膜１０５を貫通するトンネル電流を検出して行う。リファレンス層１０６が持つリファレンス層磁化の方向に対して第１のフリー層磁化の方向が平行状態である場合は、反平行状態である場合よりも上記トンネル電流が増加、すなわち磁気抵抗（ＭＴＪ抵抗）が低下する。この特徴を利用してメモリセルに格納された情報を読み出す。ここで、説明の便宜上、磁気抵抗が高抵抗値Ｒｍａｘ（トンネル電流ｍｉｎ．）である場合を「１」（図１５）、低抵抗値Ｒｍｉｎ（トンネル電流ｍａｘ．）である場合を「０」（図２）と定義する。

例えば、第２の先行文献（米国特許６，３９２，９２３号公報）に開示されている従来のＭＲＡＭでは、予めプログラムされた複数のメモリセルを用いて合成抵抗値ＲｒｅｆがＲｍｉｎ＜Ｒｒｅｆ＜Ｒｍａｘとなる参照セルを構成する。そして、選択されたメモリセルの抵抗値と参照セルの抵抗値Ｒｒｅｆと比較することで上記メモリセルに格納されていた情報を高速にセンスしている。

第１の先行文献によると、トグルＭＲＡＭにおけるメモリセルの平面レイアウトは、従来の典型的なＭＲＡＭのそれとは異なっている。図３は、第１の先行文献におけるメモリセルの平面レイアウトを示す上面図である。トグルＭＲＡＭにおいては、磁気抵抗素子の磁化容易軸方向が第１の配線（（ライト）ワード線）が延在するＸ方向でも、第２の配線（ビット線）が延在するＹ方向でもない方向、つまり、両方向から見ておよそ４５°方向になるように配置されることに特徴がある。これは、後述するトグル動作を容易にするための配慮によるものである。

次に、従来の典型的なＭＲＡＭとは異なるトグルＭＲＡＭの書き込み動作の原理について説明する。従来の典型的なＭＲＡＭの書き込み動作は、書き込みをしようとする情報に応じてビット線の書き込み電流方向を制御することによフリー層磁化の方向を確定する。これに対し、第１の先行文献に開示されるトグルＭＲＡＭの書き込み動作は、予め選択メモリセルの読み出しを実行しておき、その読み出した情報と書き込みをしようとする情報に対して第１及び第２のフリー層磁化の方向を変化させるか否か（トグル動作させるか否か）で行われる。すなわち、読み出した情報（「０」又は「１」）と書き込みをしようとする情報（「０」又は「１」）とが等しい場合にはトグル動作を行わず、読み出した情報と書き込みをしようとする情報とが異なる場合にはトグル動作を行う。

図４〜図６は、第１の先行文献におけるトグルＭＲＡＭにおけるトグル動作原理を示す図である。図４は、トグル動作における書き込み電流Ｉ_ＷＬ及び書き込み電流Ｉ_ＢＬのタイミングを示すタイミングチャートである。図５及び図６は、トグル動作における第１及び第２のフリー層磁化の方向の変化を示す図である。細い矢印は第２のフリー層磁化の方向を示し、太い矢印は第１のフリー層磁化の方向を示す。図５は、データ「０」が格納された磁気抵抗素子にデータ「１」を書き込む場合である。図６は、データ「１」が格納された磁気抵抗素子にデータ「０」を書き込む場合である。

図３を参照して、トグル動作は、時刻ｔ１で書き込みワード線に書き込み電流Ｉ_ＷＬを供給する。時刻ｔ２でビット線に書き込み電流Ｉ_ＢＬを供給する。時刻ｔ３で書き込み電流Ｉ_ＷＬを停止させる。そして、時刻ｔ４で書き込み電流Ｉ_ＢＬを停止させる。以上の一連の電流制御により、書き込み電流Ｉ_ＷＬが供給される選択（書き込み）ワード線と書き込み電流Ｉ_ＢＬが供給される選択ビット線の交点には回転磁場が加わり、第１及び第２のフリー層磁化の方向を回転（変更）させ、データを書き込むことができる。

図５及び図６を参照して、すなわち、磁気抵抗素子において、時刻ｔ１での第１及び第２のフリー層磁化の方向が回転し始める。時刻ｔ２で第１及び第２のフリー層磁化のうちの一方の方向が磁化困難軸を超える。時刻ｔ３で第１及び第２のフリー層磁化のうちの他方の方向も磁化困難軸を超える。このように、第１及び第２のフリー層磁化の方向は、それぞれスピンフロップした状態で１回転する。すなわち、初期状態が「０」の状態である場合は「１」の状態に、「１」の状態である場合は「０」の状態に書き換えられる（トグルされる）。

図７は、書き込み電流Ｉ_ＷＬ及び書き込み電流Ｉ_ＢＬとトグルされるメモリセル（磁気抵抗素子）との関係を示すグラフである。縦軸は書き込み電流Ｉ_ＷＬ、横軸は書き込み電流Ｉ_ＢＬを示す。黒丸印は選択セルに、白丸印は半選択セル（書き込みワード線及びビット線のいずれか一方が選択セルと共通のセル）に、バツ印は非選択セルに対応する。「ＴＯＧＧＬＥ」と示された領域は、トグル動作が発生する領域を示す。「Ｎｏ Ｓｗｉｔｃｈｉｎｇ」と示された領域は、トグル動作が発生しない領域を示す。

トグルＭＲＡＭでは、選択（書き込み）ワード線上あるいは選択ビット線上に配置される半選択状態のメモリセル（図中、白丸印）には、一方向の磁場しか加わらないため誤書き込みする可能性は非常に低い。よって、書き込み電流値の厳密な制御は必要なく、書き込みマージンは従来の典型的なＭＲＡＭと比較して飛躍的に向上する。

以上説明したように、典型的なＭＲＡＭの書き込み動作は書き込みをしようとする情報に対応した書き込み電流の方向により磁気抵抗素子のフリー層磁化を制御することで実行される。一方、トグルＭＲＡＭの場合、書き込み動作はフリー層磁化の方向を反転させる（トグルさせる）か否かで実行される。そのため、トグル動作をする前に選択メモリセルの記憶情報をセンスしておく必要がある。ユーザーエリアに配置されている通常セルのセンス動作は、選択セルの抵抗値と参照セルの抵抗値とを比較して実行される。従って、通常セルの書き込み動作は、書き込みをしようとする情報と直前のセンス結果とに基づいて、トグル動作するか否か決定すれば実行可能である。一方、通常のセルの基準となる参照セルには既知の参照情報を電源投入時等に予め高い信頼性で書き込み（プログラム）をしておく必要がある。しかし、参照セルの書き込みに必要な基準情報が無いため、通常セルの場合と同じ方法でセンスすることは不可能である。

関連する技術として特開２００２−１４０８８９号公報に情報再生方法が開示されている。この技術は、磁性体からなる可変抵抗器を備えた強磁性体メモリからの情報再生方法である。ここで可変抵抗器は、磁化の向きにより情報を記憶するハード層と、非磁性層と、前記ハード層より保磁力が小さな磁性体からなるソフト層とを有する。先ず、前記ソフト層を初期化すると共に前記可変抵抗器の抵抗値を検出、保持する。次いで、前記ソフト層の磁化を反転させ、そのとき検出された前記可変抵抗器の抵抗値と前記保持しておいた抵抗値とを比較し、抵抗値の増減により前記ハード層に記憶された情報を再生する。

関連する技術として特開２００３−２５７１７３号公報に半導体記憶装置の読み出し回路が開示されている。この技術は、相対的に抵抗値の小さい第１の記憶状態と、相対的に抵抗値の大きい第２の記憶状態との２つの記憶状態を有するメモリセルよりメモリセルアレイが構成される半導体記憶装置の読み出し回路である。プリアンプと、電圧制御発振器と、カウンタと、カウント値記憶手段と、判定手段とを有している。プリアンプは、前記メモリセルのうち選択された選択セルから入力される電流を検出して電圧に増幅変換する。電圧制御発振器は、前記プリアンプの出力電圧に比例した周波数で発振する。カウンタは、前記電圧制御発振器から出力されるパルス数を数える。カウント値記憶手段は、前記カウンタの出力値を記憶する。判定手段は、前記カウンタと前記カウント値記憶手段との出力値が入力され、前記選択セルの記憶状態の判定を行う。

従って、本発明の目的は、トグルＭＲＡＭにおける参照セルに参照情報を高い信頼性で書き込む（プログラムする）ことが可能なトグルＭＲＡＭを提供することである。

また、本発明の他の目的は、トグルＭＲＡＭにおける参照セルの参照情報を高い信頼性で読み出す（センスする）ことが可能なトグルＭＲＡＭを提供することである。

従って、上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、複数の第１配線と、複数の第２配線と、複数のメモリセルと、第２センスアンプと、第１センスアンプとを具備する。第１配線は、第１方向に延伸する。第２配線は、第１方向に実質的に垂直な第２方向に延伸する。メモリセルは、複数の第１配線と複数の第２配線とが交差する位置のそれぞれに対応して設けられている。第２センスアンプは、複数のメモリセルのうち、複数の第２配線のうちの参照配線に対応して設けられた複数の参照セルからの出力に基づいて、参照セルの状態を検出する。第１センスアンプは、参照セルと異なるメモリセルからの出力と参照セルからの出力とに基づいて、当該メモリセルの状態を検出する。複数のメモリセルの各々は、記憶されるデータに応じて磁化方向が反転される積層フリー層を有する磁気抵抗素子含む。磁気抵抗素子は、磁化容易軸方向が第１及び第２の方向とは異なる。

上記の磁気ランダムアクセスメモリにおいて、複数の第１配線から選択される選択第１配線と複数の第２配線から選択される選択第２配線とに対応するメモリセルとしての選択セルについて、積層フリー層の磁化を反転させるトグル動作は、次の一連の電流制御により実行される。選択第１配線に第１書き込み電流を供給し、次に、選択第２配線に第２書き込み電流を供給し、その後、第１書き込み電流を停止し、次に、第２書き込み電流を停止する。

上記の磁気ランダムアクセスメモリにおいて、第１書き込み電流及び第２書き込み電流は、参照セルに対してそのトグル動作を行う場合の方が、参照セルと異なるメモリセルに対してそのトグル動作を行う場合よりも大きい。

上記の磁気ランダムアクセスメモリにおいて、参照セルの記憶情報の読み出しは、次のように行う。参照セルの最初の状態としての第１状態を検出する第１読み出し動作と、参照セルをそのトグル動作により第２状態にする第１トグル動作と、参照セルのその第２状態を検出する第２読み出し動作と、参照セルをそのトグル動作によりその第１状態に戻す第２トグル動作とを実行し、その第１状態とその第２状態との比較結果に基づいて、参照セルの記憶情報を読み出す。

上記の磁気ランダムアクセスメモリにおいて、参照セルの記憶情報の書き込みは、次のように行う。参照セルの最初の状態としての第１状態を検出する第１読み出し動作と、参照セルをそのトグル動作により第２状態にする第１トグル動作と、参照セルのその第２状態を検出する第２読み出し動作と、その第１状態とその第２状態との比較結果に基づいて、その第１状態又はその第２状態を判定する判定動作とを実行し、その第２状態が参照セルに書き込もうとしている記憶情報と同じ場合、その第２状態を維持し、異なる場合、参照セルをそのトグル動作によりその第１状態に戻すことで書き込みを行う。

上記の磁気ランダムアクセスメモリにおいて、第２センスアンプは、抵抗電圧変換部と、記憶部と、判定部とを備える。抵抗電圧変換部は、参照セルの磁気抵抗素子の抵抗値を検出して出力電圧に変換する。記憶部は、その出力電圧を一時的に保持する。判定部は、そのトグル動作後のその出力電圧と、記憶部に格納されているそのトグル動作前のその出力電圧とに基づいて、参照セルに格納されていた記憶情報を判定する。

上記の磁気ランダムアクセスメモリにおいて、記憶部は、入力側を抵抗電圧変換部の出力側に接続された第１スィッチ部と、入力側を第１スィッチの出力側に接続されたキャパシタとを備える。判定部は、入力側をキャパシタの出力側に接続されたインバータと、インバータの入出力間に並列に接続された第２スィッチ部とを備える。

上記の磁気ランダムアクセスメモリにおいて、その第１読み出し動作時に第１スイッチ部及び第２スィッチ部が共にオンの状態である。その第２読み出し動作開始前に第１スィッチ部がオフの状態である。その第２読み出し動作時に第２スィッチ部をオフの状態にし、その直後に第１スィッチ部を再びオンの状態にする。その第２読み出し動作時におけるインバータの出力が参照セルの記憶情報である。

上記の磁気ランダムアクセスメモリにおいて、第２センスアンプは、その第１トグル動作が行われたか否かを検出し、その第１トグル動作が行われなかったと判定さえた場合は、第１書き込み電流及び第２書き込み電流を増大させ、再度、第１読み出し動作から実行する。

上記の磁気ランダムアクセスメモリにおいて、第２センスアンプは、第１抵抗電圧変換部と、第１記憶部と、第１判定部と、第２抵抗電圧変換部と、第２記憶部と、第２判定部と、判定部とを備える。第１抵抗電圧変換部は、参照セルの磁気抵抗素子の抵抗値を検出して、第１出力電圧とする。第１記憶部は、その第１出力電圧を一時的に保持する。第１判定部は、そのトグル動作後のその第１出力電圧と、第１記憶部に格納されているそのトグル動作前のその第１出力電圧とに基づいて、参照セルに格納されていた記憶情報を判定して、判定結果を示す第１信号とする。第２抵抗電圧変換部は、参照セルの磁気抵抗素子の抵抗値を検出して、第２出力電圧とする。第２記憶部は、その第２出力電圧を一時的に保持する。第２判定部は、そのトグル動作後のその第２出力電圧と、第２記憶部に格納されているそのトグル動作前のその第２出力電圧とに基づいて、参照セルに格納されていた記憶情報を判定して、判定結果を示す第２信号とする。判定部は、第１信号と第２信号とに基づいて、その第１トグル動作が行われたか否かを判定する。

上記の磁気ランダムアクセスメモリにおいて、その第１出力電圧は、その第１読み出し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換した後、第１オフセット電圧を加算したものである。その第２読み出し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換したものである。その第２出力電圧は、その第１読み出し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換した後、第２オフセット電圧を加算したものである。その第２読み出し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換したものである。第１オフセット電圧の符号と第２オフセット電圧の符号とは逆である。

上記の磁気ランダムアクセスメモリにおいて、その第１出力電圧は、その第１読み出し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換した後、第１オフセット電圧を加算したものである。その第２読み出し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換したものである。その第２出力電圧は、その第１読み出し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換したものである。その第２読み出し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換した後、第２オフセット電圧を加算したものである。第１オフセット電圧の符号と第２オフセット電圧の符号とは同じである。

上記の磁気ランダムアクセスメモリにおいて、第１記憶部は、入力側を第１抵抗電圧変換部の出力側に接続された第１スィッチ部と、入力側を第１のスィッチの出力側に接続された第１キャパシタとを備える。第１判定部は、入力側を第１キャパシタの出力側に接続された第１インバータと、第１インバータの入出力間に並列に接続された第２スィッチ部とを備える。第２記憶部は、入力側を第１抵抗電圧変換部の出力側に接続された第３スィッチ部と、入力側を第３のスィッチの出力側に接続された第２キャパシタとを備える。第２判定部は、入力側を第２キャパシタの出力側に接続された第２インバータと、第２インバータの入出力間に並列に接続された第４スィッチ部とを備える。

上記の磁気ランダムアクセスメモリにおいて、その第１読み出し動作時に第１スィッチ部、第２スィッチ部、第３スィッチ部及び第４スィッチ部が共にオンの状態である。その第２読み出し動作開始前に第１スィッチ部及び第３スィッチ部がオフの状態である。その第２読み出し動作時に第２スィッチ部及び第４スィッチ部をオフの状態にし、その直後に第１スィッチ部及び第３スィッチ部を再びオンの状態にする。その第２読み出し動作時における判定部の出力が参照セルの記憶情報である。

本発明のトグルＭＲＡＭによれば、参照セルに格納されている情報をより確実に読み出すことが可能となる。出荷時、あるいは電源投入時、さらには使用時において、参照セルに所望の参照情報を予め書き込むことが可能となる。

図１は、トグルＭＲＡＭに用いられる典型的な磁気抵抗素子の構造を示す断面図である。 図２は、トグルＭＲＡＭに用いられる典型的な磁気抵抗素子の構造を示す断面図である。 図３は、第１の先行文献におけるメモリセルの平面レイアウトを示す上面図である。 図４は、トグル動作における書き込み電流Ｉ_ＷＬ及び書き込み電流Ｉ_ＢＬのタイミングを示すタイミングチャートである。 図５は、トグル動作における第１及び第２のフリー層磁化の方向の変化を示す図である。 図６は、トグル動作における第１及び第２のフリー層磁化の方向の変化を示す図である。 図７は、書き込み電流Ｉ_ＷＬ及び書き込み電流Ｉ_ＢＬとトグルされるメモリセル（磁気抵抗素子）との関係を示すグラフである。 図８は、本発明のトグルＭＲＡＭの第１の実施の形態の構成を示すブロック図である。 図９は、本発明のトグルＭＲＡＭの第１の実施の形態の書き込み動作を示すフローチャートである。 図１０は、第２のセンスアンプの構成を示す回路図である。 図１１は、図９のフローチャートに対応するタイミングチャートを示す図である。 図１２は、図９の動作におけるＶｒｅｆ、Ｖｉ及びＶ０の関係を示すグラフである（初期状態「０」）。 図１３は、図９の動作におけるＶｒｅｆ、Ｖｉ及びＶ０の関係を示すグラフである（初期状態「１」）。 図１４は、本発明のトグルＭＲＡＭの第１の実施の形態の読み出し動作を示すフローチャートである。 図１５は、本発明のトグルＭＲＡＭの第２の実施の形態の構成を示すブロック図である。 図１６は、本発明のトグルＭＲＡＭの第２の実施の形態の書き込み動作を示すフローチャートである。 図１７は、第２のセンスアンプの構成を示す回路図である。 図１８は、判定回路の真理値表を示す。 図１９は、図１７の動作におけるＶｒｅｆ１（１ｓｔ）及びＶｒｅｆ１（２ｎｄ）の関係を示すグラフである。 図２０は、図１７の動作におけるＶｒｅｆ２（１ｓｔ）及びＶｒｅｆ２（２ｎｄ）の関係を示すグラフである。 図２１は、本発明のトグルＭＲＡＭの第２の実施の形態の読み出し動作を示すフローチャートである。

以下、本発明のトグルＭＲＡＭの実施の形態に関して、添付図面を参照して説明する。

（第１の実施の形態）
まず、本発明のトグルＭＲＡＭの第１の実施の形態の構成について、添付図面を参照して説明する。
図８は、本発明のトグルＭＲＡＭの第１の実施の形態の構成を示すブロック図である。トグルＭＲＡＭは、コントローラ１、第１のセンスアンプ２、第２のセンスアンプ３、第１の書き込み電流源４、第２の書き込み電流源５、Ｙデコーダ６、Ｙ終端回路７、Ｘデコーダ８、Ｘ終端回路９、セルアレイ１０、複数の書き込みワード線２３、複数の読み出しワード線２４、複数のビット線２１、参照ビット線２１ｒ、メイン参照ビット線２８及び複数のメインビット線２９を具備する。

セルアレイ１０は、ユーザエリア１１及び参照セルカラムを備える。
ユーザエリア１１は、複数のメモリセル１４が行列状に配列されている。メモリセル１４は、磁気抵抗素子２５とＭＯＳトランジスタ２６とを含む。磁気抵抗素子２５は、一端をビット線２１に、他端をトランジスタ２６のドレインにそれぞれ接続している。記憶されるデータに対応して磁化方向が反転される自発磁化を有する。より詳細には、図１〜図３に示す磁気抵抗素子である。磁気抵抗素子２５は、書き込みワード線２３を流れる書き込み電流Ｉ_ＷＬに伴う磁界と、ビット線２１を流れる書き込み電流Ｉ_ＢＬに伴う磁界との影響を受ける位置に配置されている。ＭＯＳトランジスタ２６は、ドレインを磁気抵抗素子２５に、ソースを接地に、ゲートを読み出しワード線２４にそれぞれ接続している。ＭＯＳトランジスタ２６は、読み出し動作時に、ビット線２１−磁気抵抗素子２５−（トランジスタ２６−）接地の経路に電流を流すために用いられる。

参照セルカラムは、複数の参照セル１４ｒが参照ビット線２１ｒに沿って配列されている。参照セル１４ｒは、参照ビット線２１ｒに沿って設けられている以外は、メモリセル１４と同じ構成であり、磁気抵抗素子２５ｒとＭＯＳトランジスタ２６ｒを含む。

ビット線２１は、第１の方向としてのＹ軸方向（ビット線方向）へ延伸するように設けられ、一端をＹデコーダ６に、他端をＹ終端回路７にそれぞれ接続されている。参照ビット線２１ｒも同様である。
書き込みワード線２３は、Ｙ軸方向に実質的に垂直な第２の方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられ、一端をＸデコーダ８に、他端をＸ終端回路９にそれぞれ接続されている。読み出しワード線２４は、第２の方向としてのＸ軸方向（ワード線方向）へ延伸するように設けられ、一端をＸデコーダ８に、他端をＸ終端回路９にそれぞれ接続されている。

上記メモリセル１４は、上記の複数のビット線２１と書き込みワード線２３及び読み出しワード線２４の複数の組とが交差する位置のそれぞれに対応して設けられている。上記参照セル１４ｒは、上記の参照ビット線２１ｒと書き込みワード線２３及び読み出しワード線２４の複数の組とが交差する位置のそれぞれに対応して設けられている。

Ｙデコーダ６は、メモリセル１４の読み出し動作時及び書き込み動作時のいずれの場合にも、Ｙアドレスの入力に基づいて、複数のビット線２１から一つのビット線２１を選択ビット線２１ｓとして選択し、参照ビット線２１ｒを選択する。また、参照セル１４ｒの読み出し動作時及び書き込み動作時のいずれの場合にも、Ｙアドレスの入力に基づいて、参照ビット線２１ｒを選択する。
Ｘデコーダ８は、メモリセル１４及び参照セル１４ｒの読み出し動作時に、Ｘアドレスの入力に基づいて、複数の読み出しワード線２４から一つの読み出しワード線２４を選択読み出しワード線２４ｓとして選択する。メモリセル１４及び参照セル１４ｒの書き込み動作時に、Ｘアドレスの入力に基づいて、複数の書き込みワード線２３から一つの書き込みワード線２３を選択書き込みワード線２３ｓとして選択する。

選択ビット線２１ｓと選択書き込みワード線２３ｓ又は選択読み出しワード線２４ｓとで選択されるメモリセル１４を選択セル１４ｓとする。参照ビット線２１ｒと選択書き込みワード線２３ｓ又は選択読み出しワード線２４ｓとで選択される参照セル１４ｒを選択参照セル１４ｒｓとする。

第１の書き込み電流源４は、メモリセル１４及び参照セル１４ｒの書き込み動作時に、選択書き込みワード線２３ｓへ所定の書き込み電流Ｉ_ＷＬを供給する。Ｘ終端回路９は、メモリセル１４及び参照セル１４ｒの書き込み動作時に、選択書き込みワード線２３ｓに流れる書き込み電流Ｉ_ＷＬを終端する。
第２の書き込み電流源５は、メモリセル１４及び参照セル１４ｒの書き込み動作時に、選択ビット線２１ｓへ所定の書き込み電流Ｉ_ＢＬを供給する。Ｙ終端回路７は、メモリセル１４及び参照セル１４ｒの書き込み動作時に、選択ビット線２１ｓに流れる書き込み電流Ｉ_ＢＬを終端する。

第１のセンスアンプ２は、メモリセル１４の読み出し動作時に、メインビット線２９−Ｙデコーダ６−選択ビット線２１ｓ−選択メモリセル１４ｓと流れる読み出し電流Ｉ_Ｒと、メイン参照ビット線２８−Ｙデコーダ６−参照ビット線２１ｒ−選択参照セル１４ｒｓと流れる参照読み出し電流Ｉｒとを比較することにより、選択メモリセル１４ｓの状態を検出する。それにより、選択メモリセル１４ｓのデータを読み出す。

第２のセンスアンプ３は、メイン参照ビット線２８−Ｙデコーダ６−参照ビット線２１ｒ−選択参照セル１４ｒｓと流れる参照読み出し電流Ｉｒと、選択参照セル１４ｒｓに一回トグル動作を行った後における参照読み出し電流Ｉｒとを比較することにより、参照セル１４ｒの状態を検出する。それにより、参照セル１４ｒのデータを読み出す。

メインビット線２９は、一つのユーザエリア１１における選択ビット線２１ｓと第１のセンスアンプ２とを接続する。
メイン参照ビット線２８は、参照ビット線２１ｒと第１のセンスアンプ２及び第２のセンスアンプ３とを接続する。
コントローラ１は、データの読み出し動作及び書き込み動作のタイミングに対応して、第１のセンスアンプ２、第２のセンスアンプ３、第１の書き込み電流源４、第２の書き込み電流源５を制御する。

本発明のトグルＭＲＡＭは、通常のメモリセル１４の記憶情報を検出する通常の第１のセンスアンプ２とは別に、参照セル自身の記憶情報を検出する専用の第２のセンスアンプ３を備えている。第１のセンスアンプ２は、選択メモリセル１４ｓの状態と選択参照セル１４ｒｓの状態とを比較することで選択メモリセル１４ｓの記憶情報を読み出す。これに対し、第２のセンスアンプ３は、参照セル１４ｒ自身のトグル動作前後の二つの状態を比較することで参照セル１４ｒの記憶情報を読み出すことができる。それにより、参照情報を参照セル１４ｒへ高い信頼性でプログラムすることが可能となる。加えて、第２のセンスアンプ３の信号量は、ユーザエリア１１の第１のセンスアンプ２の信号量の２倍を確保できるため、センス結果の信頼性が高く、より高い信頼性で参照セル１４ｒのプログラムが可能となる。

第２のセンスアンプ３は、抵抗−電圧変換部３１と記憶部３２と判定部３３とを具備している。抵抗−電圧変換部３１は、参照セル１４ｒの磁気抵抗素子２５ｒの抵抗値（電流値）を検出して電圧に変換する。記憶部３２は、抵抗−電圧変換部３１の出力電圧を一時的に保持する。判定部３３は、抵抗−電圧変換部３１の今回の出力電圧と記憶部３２の出力電圧（抵抗−電圧変換部３１の前回の出力電圧）から参照セル１４ｒに格納されていた情報を判定する。

なお、本発明の係るところはトグルＭＲＡＭにおける参照セル１４ｒの読み出し（センス）動作及び書き込み（プログラム）動作であり、通常のメモリセル１４の読み出し動作及び書き込み動作については従来のトグルＭＲＡＭと同様（図４〜図６の説明と同様）であるためここでは説明を省略する。

次に、本発明のトグルＭＲＡＭの第１の実施の形態の動作について、添付図面を参照して説明する。
図９は、本発明のトグルＭＲＡＭの第１の実施の形態の動作を示すフローチャートである。この図では、トグルＭＲＡＭの参照セルのプログラム方法（書き込み方法）を示している。

（１）ステップＳ０１
Ｘデコーダ８は、選択読み出しワード線２４ｓを選択する。Ｙデコーダ６は、参照ビット線２１ｒを選択する。それにより、選択参照セル１４ｒｓが選択される。選択参照セル１４ｒｓのＭＯＳトランジスタ２６はオンになる。
（２）ステップＳ０２
選択参照セル１４ｒｓについて、読み出し動作（第１のセンス動作）を行う。すなわち、第２のセンスアンプ３（の抵抗−電圧変換部３１）は、第２のセンスアンプ３と選択参照セル１４ｒｓ（接地）との間に所定の電圧を印加し、メイン参照ビット線２８−Ｙデコーダ６−参照ビット線２１ｒ−選択参照セル１４ｒｓの経路に、参照読み出し電流Ｉｒを流す。この結果、第２のセンスアンプ３（の抵抗−電圧変換部３１）は、選択参照セル１４ｒｓの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆ（１ｓｔ）を検出する。
（３）ステップＳ０３
第２のセンスアンプ３（の記憶部３２）は、抵抗値Ｒｒｅｆ（１ｓｔ）を一時的に記憶する。
（４）ステップＳ０４
選択参照セル１４ｒｓについて、書き込み動作（第１のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。
（５）ステップＳ０５
選択参照セル１４ｒｓについて、第２のセンスアンプ３（の抵抗−電圧変換部３１）は、再び、読み出し動作（第２のセンス動作）を行う。それにより、第２のセンスアンプ３（の抵抗−電圧変換部３１）は、選択参照セル１４ｒｓの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆ（２ｎｄ）を検出する。
（６）ステップＳ０６
第２のセンスアンプ３（の判定部３３）は、Ｒｒｅｆ（１ｓｔ）とＲｒｅｆ（２ｎｄ）との大小を比較する。
（７）ステップＳ０７
低抵抗の場合を「０」、高抵抗の場合を「１」とすれば、Ｒｒｅｆ（１ｓｔ）＜Ｒｒｅｆ（２ｎｄ）であれば（ステップＳ０６：ｙｅｓ）、読み出し結果（センス結果）は「０」である。すなわち、元々（ステップＳ０４の書き込み動作より前）の選択参照セル１４ｒｓのデータは「０」である。ただし、ステップＳ０７時点では、選択参照セル１４ｒｓのデータは「１」である。
次に、第２のセンスアンプ３（の判定部３３）は、参照セル１４ｒに格納すべき参照情報が「０」である場合に第２のトグル動作を実行するか否かを判定する。参照セル１４ｒに格納すべき参照情報が「１」の場合（ステップＳ０７：ｎｏ）、このまま動作を終了する。
（８）ステップＳ０８
参照セル１４ｒに格納すべき参照情報が「０」の場合（ステップＳ０７：ｙｅｓ）、選択参照セル１４ｒｓについて、再び、書き込み動作（第２のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。これにより、選択参照セル１４ｒｓのデータは、元々の「０」に戻る。
（９）ステップＳ０９
Ｒｒｅｆ（１ｓｔ）＞Ｒｒｅｆ（２ｎｄ）であれば（ステップＳ０６：ｎｏ）、読み出し結果（センス結果）は「１」である。すなわち、元々（ステップＳ０４の書き込み動作より前）の選択参照セル１４ｒｓのデータは「１」である。ただし、ステップＳ０９時点では、選択参照セル１４ｒｓのデータは「０」である。
次に、第２のセンスアンプ３（の判定部３３）は、参照セル１４ｒに格納すべき参照情報が「１」である場合に第２のトグル動作を実行するか否かを判定する。参照セル１４ｒに格納すべき参照情報が「０」の場合（ステップＳ０９：ｎｏ）、このまま動作を終了する。
（８）ステップＳ１０
参照セル１４ｒに格納すべき参照情報が「１」の場合（ステップＳ０９：ｙｅｓ）、選択参照セル１４ｒｓについて、再び、書き込み動作（第２のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。これにより、選択参照セル１４ｒｓのデータは、元々の「１」に戻る。

本発明より、トグルＭＲＡＭにおける参照セルに参照情報を高い信頼性でプログラムすることが可能となる。

以上説明した参照セル１４ｒの読み出し（センス）動作及び書き込み（プログラム）動作に使用される第２のセンスアンプ回路の具体例について説明する。

図１０は、第２のセンスアンプの構成を示す回路図である。抵抗−電圧変換部３１は、トランジスタ４１と負荷４２とを含むゲート接地増幅回路により構成されている。トランジスタ４１のゲートにはバイアス電圧Ｖｂが供給されており、ドレインを負荷４２に、ソースをメイン参照ビット線２８に接続されている。バイアス電圧Ｖｂにより、トランジスタ４１のソース、即ちメイン参照ビット線２８にはＭＴＪ（磁気抵抗素子２５ｒ）の破壊電圧以上の電圧が印加されないように作用する。負荷４２は、一方の端子を電圧源ＶＣに、他方の端子をトランジスタ４１のドレインに接続されている。第１の読み出し動作（センス動作）時に、参照セル１４ｒの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆと負荷４２とで定電圧ＶＣを分圧し、抵抗値Ｒｒｅｆに比例する電圧Ｖｒｅｆ（＝ｋ・Ｒｒｅｆ）を出力する。Ｖｒｅｆは、トランジスタ４１のドレイン側の電圧である。すなわち、ここでは図９のフローにおけるＲｒｅｆをＶｒｅｆに対応させて動作している。

記憶部３２は、第１のスィッチ部４３とキャパシタ４４とを含む。第１のスイッチ部４３は、一方の端子をトランジスタ４１のドレインに、他方の端子をキャパシタ４４の一方の端子に接続されている。オン／オフのタイミングは制御信号φ１により制御される。キャパシタ４４は、一方の端子を第１のスイッチ４３の他方の端子に、他方の端子をインバータ４６の入力側端子に接続されている。第１のスイッチ部４３の、第１の読み出し動作（センス動作）時に出力されたＶｒｅｆに対応する電荷をキャパシタ４４に蓄積することにより、Ｖｒｅｆを記憶する。

判定部３３は、第２のスイッチ部４５とインバータ４６とラッチ回路４７と排他的論理和ゲート４８とを含む。第２のスイッチ部４５は、一方の端子をインバータ４６の入力側端子に、他方の端子をインバータ４６の出力側端子に接続されている。オン／オフのタイミングは制御信号φ２により制御される。インバータ４６は、入力側端子をキャパシタ４４の他方の端子に、出力側端子をラッチ回路４７の入力側端子に接続されている。ラッチ回路４７は、入力側端子をインバータ４６の出力側端子に接続され、出力側端子は、出力信号ＤＯＵＴとして出力すると共に、排他的論理和ゲートの一方の入力側端子に接続されている。データ出力のタイミングは制御信号φ３により制御される。排他的論理和ゲート４８は、一方の入力側端子をラッチ回路４７の出力側端子に、他方の入力側端子を参照セル１４ｒにプログラムしようとする（記憶されるべき）参照情報を供給する信号線に接続されている。排他的論理和ゲート４８は、判定信号としての第２のトグル動作のイネーブル信号であるＴＧ２ＥＮを出力する。

図１１は、図９の第１の実施の形態の動作のフローチャートに対応するタイミングチャートを示す図である。ここでは図９のフローにおけるＲｒｅｆをＶｒｅｆに対応させて動作している。
選択参照セル１４ｒｓを選択（ステップＳ０１）後、第１のセンス動作（ステップＳ０２）時では、制御信号φ２がハイレベルとなり、第２のスィッチ４５がオン状態となる。この時、インバータ４６の入力電圧Ｖｉと出力電圧Ｖ０は等しくなる。次に、制御信号φ１がハイレベルとなり、第１のスィッチ４３がオン状態となる。この時、キャパシタ４４の両端電圧はＶｒｅｆ（１ｓｔ）−Ｖｉとなる。第１のセンス動作が終了し、制御信号φ１がローレベルとなり、第１のスィッチ４３がオフ状態となる。これにより、キャパシタ４４の両端電圧は保持される（ステップＳ０３）。

第１のトグル動作（ステップＳ０４）終了後、第２のセンス動作が開始される。この時、抵抗−電圧変換部３１は電圧Ｖｒｅｆ（２ｎｄ）を出力する（ステップＳ０５）。第２のスィッチ４５をオフ状態（制御信号φ２：ローレベル）にしてから第１のスィッチ４３をオン状態（制御信号φ１：ハイレベル）にすると、キャパシタ４４のカップリング作用によりＶｉはｄＶ＝Ｖｒｅｆ（１ｓｔ）−Ｖｒｅｆ（２ｎｄ）だけシフトする（ステップＳ０６）。例えば、ステップＳ０４の第１のトグル動作で初期状態「０」から「１」にトグルされた場合、Ｖｒｅｆ（１ｓｔ）＜Ｖｒｅｆ（２ｎｄ）である（ステップＳ０６：ｙｅｓ）。従って、インバータ４６の出力信号は「０」レベルになる。逆に、初期状態「１」から「０」にトグルされた場合、Ｖｒｅｆ（１ｓｔ）＞Ｖｒｅｆ（２ｎｄ）である（ステップＳ０６：ｎｏ）。従って、インバータ４６の出力信号は「１」レベルとなる。制御信号φ３の立ち上がりエッジでインバータ４６の出力信号がラッチ回路４７によりラッチされ、センス結果ＤＯＵＴ（選択参照セル１４ｒｓに当初格納されていたデータ）が出力される。

（記憶されるべき）参照信号とセンス結果ＤＯＵＴが等しければ（ステップＳ０７：ｙｅｓ、ステップＳ０９：ｙｅｓ）、第２のトグル動作を実行する排他的論理和ゲート４８により信号ＴＧ２ＥＮが活性化される。それにより、第２のトグル動作が実行される（ステップＳ０８、ステップＳ１０）。異なっていればＴＧ２ＥＮが不活性になる。

図１２及び図１３は、図９の第１の実施の形態の動作におけるＶｒｅｆ、Ｖｉ及びＶ０の関係を示すグラフである。左側の図がＶｒｅｆ及びＶｉの時間変化の関係を示し、縦軸は電圧の大きさ、横軸は時間（経過）を示す。右側の図がＶｉとＶ０との関係（インバータ４６の特性）を示し、縦軸はＶｉ、横軸はＶ０を示す。図１２は選択参照セル１４ｒｓに初期状態（当初格納していたデータ）が「０」の場合を示し、図１３は「１」の場合を示す。

図１２の左側の図に示すように、Ｖｒｅｆ（１ｓｔ）＝「０」（ステップＳ０１〜Ｓ０３）は、トグル動作（ステップＳ０４）により、Ｖｒｅｆ（２ｎｄ）＝「１」となり、ｄＶ＝Ｖｒｅｆ（１ｓｔ）−Ｖｒｅｆ（２ｎｄ）＞０分だけ電圧が変化（ｄＶだけ上昇）する（ステップＳ０５）。それに伴い、Ｖｉの電圧も同じｄＶ＞０分だけ電圧が変化する。その結果、右図のようにインバータ４６は、ローレベルのＶ０（＝「０」）を出力する（ステップＳ０６）。

図１３の左側の図に示すように、Ｖｒｅｆ（１ｓｔ）＝「１」（ステップＳ０１〜Ｓ０３）は、トグル動作（ステップＳ０４）により、Ｖｒｅｆ（２ｎｄ）＝「０」となり、ｄＶ＝Ｖｒｅｆ（１ｓｔ）−Ｖｒｅｆ（２ｎｄ）＜０分だけ電圧が変化（｜ｄＶ｜だけ減少）する（ステップＳ０５）。それに伴い、Ｖｉの電圧も同じｄＶ＜０分だけ電圧が変化する。その結果、右図のようにインバータ４６は、ハイレベルのＶ０（＝「１」）を出力する（ステップＳ０６）。

このような第２のセンスアンプ３を用いることで、トグルＭＲＡＭにおける参照セルに参照情報を高い信頼性でプログラムすることが可能となる。

図１４は、本発明のトグルＭＲＡＭの第１の実施の形態の動作を示すフローチャートである。この図では、トグルＭＲＡＭの参照セルのセンス方法（読み出し方法）を示している。

（１）ステップＳ２１
Ｘデコーダ８は、選択読み出しワード線２４ｓを選択する。Ｙデコーダ６は、参照ビット線２１ｒを選択する。それにより、選択参照セル１４ｒｓが選択される。選択参照セル１４ｒｓのＭＯＳトランジスタ２６はオンになる。
（２）ステップＳ２２
選択参照セル１４ｒｓについて、読み出し動作（第１のセンス動作）を行う。すなわち、第２のセンスアンプ３（の抵抗−電圧変換部３１）は、第２のセンスアンプ３と選択参照セル１４ｒｓ（接地）との間に所定の電圧を印加し、メイン参照ビット線２８−Ｙデコーダ６−参照ビット線２１ｒ−選択参照セル１４ｒｓの経路に、参照読み出し電流Ｉｒを流す。この結果、第２のセンスアンプ３（の抵抗−電圧変換部３１）は、選択参照セル１４ｒｓの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆ（１ｓｔ）を検出する。
（３）ステップＳ２３
第２のセンスアンプ３（の記憶部３２）は、抵抗値Ｒｒｅｆ（１ｓｔ）を一時的に記憶する。
（４）ステップＳ２４
選択参照セル１４ｒｓについて、書き込み動作（第１のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。
（５）ステップＳ２５
選択参照セル１４ｒｓについて、第２のセンスアンプ３（の抵抗−電圧変換部３１）は、再び、読み出し動作（第２のセンス動作）を行う。それにより、第２のセンスアンプ３（の抵抗−電圧変換部３１）は、選択参照セル１４ｒｓの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆ（２ｎｄ）を検出する。
（６）ステップＳ２６
第２のセンスアンプ３（の判定部３３）は、Ｒｒｅｆ（１ｓｔ）とＲｒｅｆ（２ｎｄ）との大小を比較する。
（７）ステップＳ２７
低抵抗の場合を「０」、高抵抗の場合を「１」とすれば、Ｒｒｅｆ（１ｓｔ）＜Ｒｒｅｆ（２ｎｄ）であれば（ステップＳ０６：ｙｅｓ）、読み出し結果（センス結果）は「０」である。すなわち、元々（ステップＳ０４の書き込み動作より前）の選択参照セル１４ｒｓのデータは「０」と読み出すことができる。ただし、ステップＳ２７時点では、選択参照セル１４ｒｓのデータは「１」である。
（８）ステップＳ２８
Ｒｒｅｆ（１ｓｔ）＞Ｒｒｅｆ（２ｎｄ）であれば（ステップＳ０６：ｎｏ）、読み出し結果（センス結果）は「１」である。すなわち、元々（ステップＳ０４の書き込み動作より前）の選択参照セル１４ｒｓのデータは「１」と読み出すことができる。ただし、ステップＳ２８時点では、選択参照セル１４ｒｓのデータは「０」である。
（９）ステップＳ２９
選択参照セル１４ｒｓについて、再び、書き込み動作（第２のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。これにより、選択参照セル１４ｒｓのデータは、元々のデータに戻る。

図１０に示す第２のセンスアンプにおいて、図１４の読み出し動作の場合、ステップＳ２７又はステップＳ２８の読み出しデータとして、ラッチ回路４７のセンス結果ＤＯＵＴを用いることができる。すなわち、このような第２のセンスアンプ３を用いることで、他のセルのデータと比較すること無く、トグルＭＲＡＭにおける参照セルのデータを読み出すことができる。

（第２の実施の形態）
次に、本発明のトグルＭＲＡＭの第２の実施の形態について、添付図面を参照して説明する。

まず、本発明のトグルＭＲＡＭの第２の実施の形態の構成について、添付図面を参照して説明する。
図１５は、本発明のトグルＭＲＡＭの第２の実施の形態による構成を示すブロック図である。この本発明のトグルＭＲＡＭの第２の実施の形態による構成は図８に示すものと同様である。ただし、本実施の形態では、第２のセンスアンプ３の構成と参照セルプログラムの方法が第１の実施の構成とは異なる。トグル動作を検出する回路を設けて参照セル１４ｒへのトグル動作が実行できたか否かをモニタし、否の場合はさらに書き込み電流値を増大させる。それにより、より高い信頼性で参照セルのプログラムが可能となる。

第２のセンスアンプ３は、第１の抵抗−電圧変換部３１ａ、第１の記憶部３２ａ、第１の判定部３３ａ、第２の抵抗−電圧変換部３１ｂ、第２の記憶部３２ｂ、第２の判定部３３ｂ、判定回路４８ａとを具備している。第１及び第２の抵抗−電圧変換部３１ａ及び３１ｂは、参照セル１４ｒの磁気抵抗素子２５ｒの抵抗値（電流値）を検出して電圧に変換し、所定の正オフセット電圧及び負オフセット電圧を加える。第１及び第２の記憶部３２ａ及び３２ｂは、対応する抵抗−電圧変換部３１（３１ａ及び３１ｂ）の出力電圧を一時的に保持する。第１及び第２の判定部３３ａ及び３３ｂは、対応する抵抗−電圧変換部３１の今回の出力電圧と対応する記憶部３２（３２ａ及び３２ｂ）の出力電圧（抵抗−電圧変換部３１の前回の出力電圧）とを比較する。判定回路４８ａは、比較結果に基づいて、参照セル１４ｒに格納されていた情報を判定する。

他の構成については、第１の実施の構成と同じであるのでその説明を省略する。通常のメモリセル１４の読み出し動作及び書き込み動作については従来のトグルＭＲＡＭと同様（図４〜図６の説明と同様）であるためここでは説明を省略する。

次に、本発明のトグルＭＲＡＭの第２の実施の形態の動作について、添付図面を参照して説明する。
図１６は、本発明のトグルＭＲＡＭの第２の実施の形態の動作を示すフローチャートである。この図では、トグルＭＲＡＭの参照セルのプログラム方法（書き込み方法）を示している。

（１）ステップＳ４１
Ｘデコーダ８は、選択読み出しワード線２４ｓを選択する。Ｙデコーダ６は、参照ビット線２１ｒを選択する。それにより、選択参照セル１４ｒｓが選択される。選択参照セル１４ｒｓのＭＯＳトランジスタ２６はオンになる。
（２）ステップＳ４２
選択参照セル１４ｒｓについて、読み出し動作（第１のセンス動作）を行う。すなわち、第２のセンスアンプ３（の第１及び第２の抵抗−電圧変換部３１ａ及び３１ｂ）は、第２のセンスアンプ３と選択参照セル１４ｒｓ（接地）との間に所定の電圧を印加し、メイン参照ビット線２８−Ｙデコーダ６−参照ビット線２１ｒ−選択参照セル１４ｒｓの経路に、参照読み出し電流Ｉｒを流す。この結果、第２のセンスアンプ３の第１及び第２の抵抗−電圧変換部３１ａ及び３１ｂは、それぞれ、選択参照セル１４ｒｓの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆ１（１ｓｔ）及びＲｒｅｆ２（１ｓｔ）を検出する。
（３）ステップＳ４３
第２のセンスアンプ３の第１及び第２の記憶部３２ａ及び３２ｂは、それぞれ、抵抗値Ｒｒｅｆ１（１ｓｔ）及びＲｒｅｆ２（１ｓｔ）を一時的に記憶する。
（４）ステップＳ４４
選択参照セル１４ｒｓについて、書き込み動作（第１のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。
（５）ステップＳ４５
選択参照セル１４ｒｓについて、第２のセンスアンプ３の第１及び第２の抵抗−電圧変換部３１ａ及び３１ｂは、それぞれ、再び、読み出し動作（第２のセンス動作）を行う。それにより、第２のセンスアンプ３の第１及び第２の抵抗−電圧変換部３１ａ及び３１ｂは、それぞれ、選択参照セル１４ｒｓの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆ１（２ｎｄ）及びＲｒｅｆ２（２ｎｄ）を検出する。
（６）ステップＳ４６
第２のセンスアンプ３の第１の判定部３３ａは、抵抗値Ｒｒｅｆ１（１ｓｔ）と抵抗値Ｒｒｅｆ１（２ｎｄ）との大小関係を示す信号Ｑ１を出力する。第２の判定部３３ｂは、抵抗値Ｒｒｅｆ２（１ｓｔ）と抵抗値Ｒｒｅｆ２（２ｎｄ）との大小関係を示す信号Ｑ２を出力する。判定回路４８ａは、信号Ｑ１と信号Ｑ２とが一致するか否かを判定する。一致する場合（ステップＳ４６：ｙｅｓ）、第１のトグル動作が正常に実行されているので、ステップＳ４８へ進む。一致していない場合（ステップＳ４６：ｎｏ）、第１のトグル動作が正常に実行されていないので、ステップＳ４７へ進む。
（７）ステップＳ４７
第１のトグル動作が正常に実行されていないので、書き込み電流Ｉ_ＷＬ及び書き込み電流Ｉ_ＢＬを所定の大きさだけ増加し、ステップＳ４２から再度実行する。
（８）ステップＳ４８
第２のセンスアンプ３の判定回路４８ａは、Ｒｒｅｆ（１ｓｔ）とＲｒｅｆ（２ｎｄ）との大小関係（＝Ｒｒｅｆ１（１ｓｔ）とＲｒｅｆ１（２ｎｄ）との大小関係＝Ｒｒｅｆ２（１ｓｔ）とＲｒｅｆ２（２ｎｄ）との大小関係）を求める。すなわち、互いに一致している信号Ｑ１と信号Ｑ２とが、「０」か「１」かを判定する。
（９）ステップＳ４９
低抵抗の場合を「０」、高抵抗の場合を「１」とすれば、Ｒｒｅｆ（１ｓｔ）＜Ｒｒｅｆ（２ｎｄ）であれば（ステップＳ４８：ｙｅｓ）、読み出し結果（センス結果）は「０」である。すなわち、元々（ステップＳ４４の書き込み動作前）の選択参照セル１４ｒｓのデータは「０」である。ただし、ステップＳ４９時点では、選択参照セル１４ｒｓのデータは「１」である。
次に、第２のセンスアンプ３の判定回路４８ａは、参照セル１４ｒに格納すべき参照情報が「０」である場合に第２のトグル動作を実行するか否かを判定する。参照セル１４ｒに格納すべき参照情報が「１」の場合（ステップＳ４９：ｎｏ）、このまま動作を終了する。
（１０）ステップＳ５０
参照セル１４ｒに格納すべき参照情報が「０」の場合（ステップＳ４９：ｙｅｓ）、選択参照セル１４ｒｓについて、再び、書き込み動作（第２のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。これにより、選択参照セル１４ｒｓのデータは、元々の「０」に戻る。
（１１）ステップＳ５１
Ｒｒｅｆ（１ｓｔ）＞Ｒｒｅｆ（２ｎｄ）であれば（ステップＳ４８：ｎｏ）、読み出し結果（センス結果）は「１」である。すなわち、元々（ステップＳ４４の書き込み動作前）の選択参照セル１４ｒｓのデータは「１」である。ただし、ステップＳ５１時点では、選択参照セル１４ｒｓのデータは「０」である。
次に、第２のセンスアンプ３の判定回路４８ａは、参照セル１４ｒに格納すべき参照情報が「１」である場合に第２のトグル動作を実行するか否かを判定する。参照セル１４ｒに格納すべき参照情報が「０」の場合（ステップＳ５１：ｎｏ）、このまま動作を終了する。
（１２）ステップＳ５２
参照セル１４ｒに格納すべき参照情報が「１」の場合（ステップＳ５１：ｙｅｓ）、選択参照セル１４ｒｓについて、再び、書き込み動作（第２のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。これにより、選択参照セル１４ｒｓのデータは、元々の「１」に戻る。

本発明より、トグルＭＲＡＭにおける参照セルに参照情報を高い信頼性でプログラムすることが可能となる。

以上説明した参照セル１４ｒの読み出し（センス）動作及び書き込み（プログラム）動作に使用される第２のセンスアンプ回路の具体例について説明する。

図１７は、第２のセンスアンプの構成を示す回路図である。第１の抵抗−電圧変換部３１ａは、トランジスタ４１ａと負荷４２ａと加算部４９ａとを含むゲート接地増幅回路により構成されている。トランジスタ４１ａのゲートにはバイアス電圧Ｖｂが供給されており、ドレインを負荷４２ａに、ソースをメイン参照ビット線２８に接続されている。バイアス電圧Ｖｂにより、トランジスタ４１ａのソース、即ちメイン参照ビット線２８にはＭＴＪ（磁気抵抗素子２５ｒ）の破壊電圧以上の電圧が印加されないように作用する。負荷４２ａは、一方の端子を電圧源ＶＣに、他方の端子をトランジスタ４１ａのドレインに接続されている。加算部４９ａは、ドレインと正オフセット電圧Ｖｏｆｆを供給する配線と第１のスイッチ部４３ａとに接続している。第１の読み出し動作（センス動作）時に、参照セル１４ｒの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆと負荷４２ａとで定電圧ＶＣを分圧し、抵抗値Ｒｒｅｆに比例する電圧Ｖｒｅｆ（＝ｋ・Ｒｒｅｆ）に、オフセット電圧Ｖｏｆｆを加えたＶｒｅｆ１＝ｋ・Ｒｒｅｆ＋Ｖｏｆｆを出力する。Ｖｒｅｆは、トランジスタ４１ａのドレイン側の電圧である。

第１の記憶部３２ａは、第１のスィッチ部４３ａとキャパシタ４４ａとを含む。第１のスイッチ部４３ａは、一方の端子を加算部４９ａに、他方の端子をキャパシタ４４ａの一方の端子に接続されている。オン／オフのタイミングは制御信号φ１により制御される。キャパシタ４４ａは、一方の端子を第１のスイッチ４３ａの他方の端子に、他方の端子をインバータ４６ａの入力側端子に接続されている。第１のスイッチ部４３ａの、第１の読み出し動作（センス動作）時に出力されたＶｒｅｆ１に対応する電荷をキャパシタ４４ａに蓄積することにより、Ｖｒｅｆ１を記憶する。

第１の判定部３３ａは、第２のスイッチ部４５ａとインバータ４６ａとラッチ回路４７ａとを含む。第２のスイッチ部４５ａは、一方の端子をインバータ４６ａの入力側端子に、他方の端子をインバータ４６ａの出力側端子に接続されている。オン／オフのタイミングは制御信号φ２により制御される。インバータ４６ａは、入力側端子をキャパシタ４４ａの他方の端子に、出力側端子をラッチ回路４７ａの入力側端子に接続されている。ラッチ回路４７ａは、入力側端子をインバータ４６ａの出力側端子に接続され、出力側端子は、出力信号Ｑ１として出力すると共に、判定回路４８ａの一つの入力側端子に接続されている。データ出力のタイミングは制御信号φ３により制御される。

第２の抵抗−電圧変換部３１ｂは、トランジスタ４１ｂと負荷４２ｂと加算部４９ｂとを含むゲート接地増幅回路により構成されている。トランジスタ４１ｂのゲートにはバイアス電圧Ｖｂが供給されており、ドレインを負荷４２ｂに、ソースをメイン参照ビット線２８に接続されている。バイアス電圧Ｖｂにより、トランジスタ４１ｂのソース、即ちメイン参照ビット線２８にはＭＴＪ（磁気抵抗素子２５ｒ）の破壊電圧以上の電圧が印加されないように作用する。負荷４２ｂは、一方の端子を電圧源ＶＣに、他方の端子をトランジスタ４１ｂのドレインに接続されている。加算部４９ｂは、ドレインと負オフセット電圧−Ｖｏｆｆを供給する配線と第２のスイッチ部４３ｂとに接続している。第１の読み出し動作（センス動作）時に、参照セル１４ｒの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆと負荷４２ｂとで定電圧ＶＣを分圧し、抵抗値Ｒｒｅｆに比例する電圧Ｖｒｅｆ（＝ｋ・Ｒｒｅｆ）に、オフセット電圧−Ｖｏｆｆを加えたＶｒｅｆ２＝ｋ・Ｒｒｅｆ−Ｖｏｆｆを出力する。Ｖｒｅｆは、トランジスタ４１ｂのドレイン側の電圧である。

第２の記憶部３２ｂは、第３のスィッチ部４３ｂとキャパシタ４４ｂとを含む。第３のスイッチ部４３ｂは、一方の端子を加算部４９ｂに、他方の端子をキャパシタ４４ｂの一方の端子に接続されている。オン／オフのタイミングは制御信号φ１により制御される。キャパシタ４４ｂは、一方の端子を第１のスイッチ４３ｂの他方の端子に、他方の端子をインバータ４６ｂの入力側端子に接続されている。第１のスイッチ部４３ｂの、第１の読み出し動作（センス動作）時に出力されたＶｒｅｆ２に対応する電荷をキャパシタ４４ａに蓄積することにより、Ｖｒｅｆ２を記憶する。

第２の判定部３３ｂは、第４のスイッチ部４５ｂとインバータ４６ｂとラッチ回路４７ｂとを含む。第４のスイッチ部４５ｂは、一方の端子をインバータ４６ｂの入力側端子に、他方の端子をインバータ４６ｂの出力側端子に接続されている。オン／オフのタイミングは制御信号φ２により制御される。インバータ４６ｂは、入力側端子をキャパシタ４４ｂの他方の端子に、出力側端子をラッチ回路４７ｂの入力側端子に接続されている。ラッチ回路４７ｂは、入力側端子をインバータ４６ｂの出力側端子に接続され、出力側端子は、出力信号Ｑ２として出力すると共に、判定回路４８ａの一つの入力側端子に接続されている。データ出力のタイミングは制御信号φ３により制御される。

判定回路４８ａは、第１の判定部３３ａ及び第２の判定部３３ｂに共通であり、第１の入力側端子をラッチ回路４７ａの出力側端子に、第２の入力側端子をラッチ回路４７ｂの出力端子に、第３の入力側端子を参照セル１４ｒにプログラムしようとする（記憶されるべき）参照情報を供給する信号線にそれぞれ接続されている。そして、第１のトグル動作が実行されたか否かを判定し、且つ、第２のトグル動作を実行するか否かを判定し、判定結果として出力信号ＤＯＵＴ、第２トグルイネーブル信号ＴＧ２ＥＮ、グルエラー信号ＴＧＥＲＲを出力する。

次に、図１６と図１７との関係について説明する
選択参照セル１４ｒｓを選択する。（ステップＳ４１）
その後、第１のセンス動作時では、制御信号φ１がハイレベルとなり、第１のスィッチ４３ａがオン状態となる。この時、第１の抵抗−電圧変換部３１ａから、参照セルの抵抗値に比例する電圧にオフセット電圧Ｖｏｆｆが加えられた電圧Ｖｒｅｆ１（１ｓｔ）＝ｋ・Ｒｒｅｆ＋Ｖｏｆｆが出力される。ここで、Ｖｏｆｆは「０」状態と「１」状態におけるＶｒｅｆの差電圧よりも小さいとする。キャパシタ４４ａの両端電圧はＶｒｅｆ１（１ｓｔ）となる。
一方、制御信号φ１がハイレベルとなり、第３のスィッチ４３ｂがオン状態となる。この時、第１の抵抗−電圧変換部３１ｂから、参照セルの抵抗値に比例する電圧にオフセット電圧−Ｖｏｆｆが加えられた電圧Ｖｒｅｆ２（１ｓｔ）＝ｋ・Ｒｒｅｆ−Ｖｏｆｆが出力される。キャパシタ４４ｂの両端電圧はＶｒｅｆ２（１ｓｔ）となる（ステップＳ４２）。
第１のセンス動作が終了し、制御信号φ１がローレベルとなり、第１のスィッチ４３ａ及び第３のスィッチ４３ｂがオフ状態となる。これにより、キャパシタ４４ａ及びキャパシタ４４ｂの両端電圧は保持される。（ステップＳ４３）。

第１のトグル動作を実施する（ステップＳ４４）。
その後、第２のセンス動作時では、第１の抵抗−電圧変換部３１ａ及び第２の抵抗−電圧変換部３１ｂから共にＶｏｆｆを加減しない電圧Ｖｒｅｆ１（２ｎｄ）＝Ｖｒｅｆ２（２ｎｄ）＝ｋ・Ｒｒｅｆをそれぞれ出力する（ステップＳ４５）。
第２のスィッチ４５ａをオフ状態（制御信号φ２：ローレベル）にしてから第１のスィッチ４３ａをオン状態（制御信号φ１：ハイレベル）にすると、キャパシタ４４ａのカップリング作用により、Ｖｒｅｆ１（１ｓｔ）からＶｒｅｆ１（２ｎｄ）へシフトする。
同様に、第４のスィッチ４５ｂをオフ状態（制御信号φ２：ローレベル）にしてから第３のスィッチ４３ｂをオン状態（制御信号φ１：ハイレベル）にすると、キャパシタ４４ｂのカップリング作用により、Ｖｒｅｆ２（１ｓｔ）からＶｒｅｆ２（２ｎｄ）へシフトする。

このときの状況を更に説明する。
図１９は、図１６の第２の実施の形態の動作におけるＶｒｅｆ１（１ｓｔ）及びＶｒｅｆ
１（２ｎｄ）の関係を示すグラフである。縦軸は電圧の大きさ、横軸は時間（経過）を示す。上側の図は、初期状態が「０」の場合、下側の図は、初期状態が「１」の場合を示す。

初期状態が「０」の場合（上側の図）、第１のセンスの段階では、Ｖｒｅｆ１（１ｓｔ）＝ｋ・Ｒｒｅｆ＋Ｖｏｆｆである。第２のセンスの段階において、トグル動作が成功していれば、ステップＳ４４の第１のトグル動作で「１」へトグルされるので、Ｖｒｅｆ１（１ｓｔ）＜Ｖｒｅｆ１（２ｎｄ）となるはずである。この場合、第１のラッチ回路４７ａの出力信号Ｑ１は「０」を出力（図１２と同様）となる。しかし、トグル動作が失敗していれば、逆のＶｒｅｆ１（１ｓｔ）＞Ｖｒｅｆ１（２ｎｄ）となるはずである。この場合、第１のラッチ回路４７ａの出力信号Ｑ１は「１」を出力（図１３と同様）となる。

ただし、初期状態が「１」の場合（下側の図）には、事情が異なる。トグル動作が成功していれば、ステップＳ４４の第１のトグル動作で「０」へトグルされるので、Ｖｒｅｆ１（１ｓｔ）＞Ｖｒｅｆ１（２ｎｄ）となるはずである。この場合、第１のラッチ回路４７ａの出力信号Ｑ１は「１」を出力（図１３と同様）となる。加えて、トグル動作が失敗していても、Ｖｒｅｆ１（１ｓｔ）＞Ｖｒｅｆ１（２ｎｄ）となってしまう。この場合も、第１のラッチ回路４７ａの出力信号Ｑ１は「１」を出力（図１３と同様）となる。

図２０は、図１６の第２の実施の形態の動作におけるＶｒｅｆ２（１ｓｔ）及びＶｒｅｆ２（２ｎｄ）の関係を示すグラフである。縦軸は電圧の大きさ、横軸は時間（経過）を示す。上側の図は、初期状態が「０」の場合、下側の図は、初期状態が「１」の場合を示す。

初期状態が「１」の場合（下側の図）、第１のセンスの段階では、Ｖｒｅｆ２（１ｓｔ）＝ｋ・Ｒｒｅｆ−Ｖｏｆｆである。第２のセンスの段階において、トグル動作が成功していれば、ステップＳ４４の第１のトグル動作で「０」へトグルされるので、Ｖｒｅｆ２（１ｓｔ）＞Ｖｒｅｆ２（２ｎｄ）となるはずである。この場合、第１のラッチ回路４７ｂの出力信号Ｑ２は「１」を出力（図１３と同様）となる。しかし、トグル動作が失敗していれば、逆のＶｒｅｆ２（１ｓｔ）＜Ｖｒｅｆ２（２ｎｄ）となるはずである。この場合、第１のラッチ回路４７ｂの出力信号Ｑ２は「０」を出力（図１２と同様）となる。

ただし、初期状態が「０」の場合（上側の図）には、事情が異なる。トグル動作が成功していれば、ステップＳ４４の第１のトグル動作で「１」へトグルされるので、Ｖｒｅｆ２（１ｓｔ）＜Ｖｒｅｆ２（２ｎｄ）となるはずである。この場合、第１のラッチ回路４７ｂの出力信号Ｑ２は「０」を出力（図１２と同様）となる。加えて、トグル動作が失敗していても、Ｖｒｅｆ２（１ｓｔ）＜Ｖｒｅｆ２（２ｎｄ）となってしまう。この場合も、第１のラッチ回路４７ｂの出力信号Ｑ２は「０」を出力（図１２と同様）となる。

図１９及び図２０の説明に示すように、第１のラッチ回路４７ａの出力信号Ｑ１及び第１のラッチ回路４７ａの出力信号Ｑ２から、ステップＳ４４の第１のトグル動作が正常に行われたか否かを判定できる。すなわち、判定回路４８ａにより、出力信号Ｑ１及びＱ２が一致した場合、正常に行われたと判定される（ステップＳ４６：ｙｅｓ）。そして、判定回路４８ａにより、トグルエラー信号ＴＧＥＲＲが「０」が出力される。一方、出力信号Ｑ１及びＱ２が一致しなかった場合、正常に行われなかったと判定される（ステップＳ４６：ｎｏ）。そして、判定回路４８ａにより、トグルエラー信号ＴＧＥＲＲが「１」が出力される。

続いて、判定回路４８ａにより、Ｒｒｅｆ（１ｓｔ）とＲｒｅｆ（２ｎｄ）との大小関係（＝Ｒｒｅｆ１（１ｓｔ）とＲｒｅｆ１（２ｎｄ）との大小関係＝Ｒｒｅｆ２（１ｓｔ）とＲｒｅｆ２（２ｎｄ）との大小関係）が求められる。すなわち、互いに一致している出力信号Ｑ１と信号Ｑ２とが、「０」（Ｒｒｅｆ（１ｓｔ）＜Ｒｒｅｆ（２ｎｄ））か「１」（Ｒｒｅｆ（１ｓｔ）＞Ｒｒｅｆ（２ｎｄ））かを判定する（ステップＳ４８）。
初期状態「０」から「１」にトグルされた場合、Ｖｒｅｆ（１ｓｔ）＜Ｖｒｅｆ（２ｎｄ）である（ステップＳ４８：ｙｅｓ）。従って、出力信号Ｑ１と信号Ｑ２は「０」レベルになる。逆に、初期状態「１」から「０」にトグルされた場合、Ｖｒｅｆ（１ｓｔ）＞Ｖｒｅｆ（２ｎｄ）である（ステップＳ０６：ｎｏ）。従って、出力信号Ｑ１と信号Ｑ２は「１」レベルとなる。

（記憶されるべき）参照信号と出力信号Ｑ１と信号Ｑ２が等しければ（ステップＳ４９：ｙｅｓ、ステップＳ５１：ｙｅｓ）、判定回路４８ａにより第２のトグル動作を実行する信号ＴＧ２ＥＮが活性化される。それにより、第２のトグル動作が実行される（ステップＳ５０、ステップＳ５２）。異なっていればＴＧ２ＥＮが不活性になる。

図１８は、判定回路４８ａの真理値表を示す。出力信号Ｑ１、Ｑ２及び参照セルが記憶すべきデータを示す参照信号の状態に対応して、出力信号ＤＯＵＴ、第２トグルイネーブル信号ＴＧ２ＥＮ、トグルエラー信号ＴＧＥＲＲを出力する。
ＩＤ２、３、６、７は、ステップＳ４６における第１のトグル動作のエラーの判定を示している。ＩＤ１は、参照情報が「０」、初期状態が「０」、第１のトグル動作のエラーが無く、第２のトグル動作が必要な場合を示している。ＩＤ４は、参照情報が「０」、初期状態が「１」、第１のトグル動作のエラーが無く、第２のトグル動作が不必要な場合を示している。ＩＤ５は、参照情報が「１」、初期状態が「０」、第１のトグル動作のエラーが無く、第２のトグル動作が不必要な場合を示している。ＩＤ８は、参照情報が「１」、初期状態が「１」、第１のトグル動作のエラーが無く、第２のトグル動作が必要な場合を示している。

このような第２のセンスアンプ３を用いることで、トグルＭＲＡＭにおける参照セルに参照情報を高い信頼性でプログラムすることが可能となる。

図２１は、本発明のトグルＭＲＡＭの第２の実施の形態の動作を示すフローチャートである。この図では、トグルＭＲＡＭの参照セルのセンス方法（読み出し方法）を示している。

（１）ステップＳ６１
Ｘデコーダ８は、選択読み出しワード線２４ｓを選択する。Ｙデコーダ６は、参照ビット線２１ｒを選択する。それにより、選択参照セル１４ｒｓが選択される。選択参照セル１４ｒｓのＭＯＳトランジスタ２６はオンになる。
（２）ステップＳ６２
選択参照セル１４ｒｓについて、読み出し動作（第１のセンス動作）を行う。すなわち、第２のセンスアンプ３（の第１及び第２の抵抗−電圧変換部３１ａ及び３１ｂ）は、第２のセンスアンプ３と選択参照セル１４ｒｓ（接地）との間に所定の電圧を印加し、メイン参照ビット線２８−Ｙデコーダ６−参照ビット線２１ｒ−選択参照セル１４ｒｓの経路に、参照読み出し電流Ｉｒを流す。この結果、第２のセンスアンプ３の第１及び第２の抵抗−電圧変換部３１ａ及び３１ｂは、それぞれ、選択参照セル１４ｒｓの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆ１（１ｓｔ）及びＲｒｅｆ２（１ｓｔ）を検出する。
（３）ステップＳ６３
第２のセンスアンプ３の第１及び第２の記憶部３２ａ及び３２ｂは、それぞれ、抵抗値Ｒｒｅｆ１（１ｓｔ）及びＲｒｅｆ２（１ｓｔ）を一時的に記憶する。
（４）ステップＳ６４
選択参照セル１４ｒｓについて、書き込み動作（第１のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。
（５）ステップＳ６５
選択参照セル１４ｒｓについて、第２のセンスアンプ３の第１及び第２の抵抗−電圧変換部３１ａ及び３１ｂは、それぞれ、再び、読み出し動作（第２のセンス動作）を行う。それにより、第２のセンスアンプ３の第１及び第２の抵抗−電圧変換部３１ａ及び３１ｂは、それぞれ、選択参照セル１４ｒｓの磁気抵抗素子２５ｒの抵抗値Ｒｒｅｆ１（２ｎｄ）及びＲｒｅｆ２（２ｎｄ）を検出する。
（６）ステップＳ６６
第２のセンスアンプ３の第１の判定部３３ａは、抵抗値Ｒｒｅｆ１（１ｓｔ）と抵抗値Ｒｒｅｆ１（２ｎｄ）との大小関係を示す信号Ｑ１を出力する。第２の判定部３３ｂは、抵抗値Ｒｒｅｆ２（１ｓｔ）と抵抗値Ｒｒｅｆ２（２ｎｄ）との大小関係を示す信号Ｑ２を出力する。判定回路４８ａは、信号Ｑ１と信号Ｑ２とが一致するか否かを判定する。一致する場合（ステップＳ６６：ｙｅｓ）、第１のトグル動作が正常に実行されているので、ステップＳ６８へ進む。一致していない場合（ステップＳ６６：ｎｏ）、第１のトグル動作が正常に実行されていないので、ステップＳ４７へ進む。
（７）ステップＳ６７
第１のトグル動作が正常に実行されていないので、書き込み電流Ｉ_ＷＬ及び書き込み電流Ｉ_ＢＬを所定の大きさだけ増加し、ステップＳ４２から再度実行する。
（８）ステップＳ６８
第２のセンスアンプ３の判定回路４８ａは、Ｒｒｅｆ（１ｓｔ）とＲｒｅｆ（２ｎｄ）との大小関係（＝Ｒｒｅｆ１（１ｓｔ）とＲｒｅｆ１（２ｎｄ）との大小関係＝Ｒｒｅｆ２（１ｓｔ）とＲｒｅｆ２（２ｎｄ）との大小関係）を求める。すなわち、互いに一致している信号Ｑ１と信号Ｑ２とが、「０」か「１」かを判定する。
（９）ステップＳ６９
低抵抗の場合を「０」、高抵抗の場合を「１」とすれば、Ｒｒｅｆ（１ｓｔ）＜Ｒｒｅｆ（２ｎｄ）であれば（ステップＳ６８：ｙｅｓ）、読み出し結果（センス結果）は「０」である。すなわち、元々（ステップＳ６４の書き込み動作より前）の選択参照セル１４ｒｓのデータは「０」である。ただし、ステップＳ６９時点では、選択参照セル１４ｒｓのデータは「１」である。
（１０）ステップＳ７０
Ｒｒｅｆ（１ｓｔ）＞Ｒｒｅｆ（２ｎｄ）であれば（ステップＳ６８：ｎｏ）、読み出し結果（センス結果）は「１」である。すなわち、元々（ステップＳ６４の書き込み動作より前）の選択参照セル１４ｒｓのデータは「１」である。ただし、ステップＳ７０時点では、選択参照セル１４ｒｓのデータは「０」である。
（１１）ステップＳ７１
選択参照セル１４ｒｓについて、再び、書き込み動作（第２のトグル動作）を行う。書き込み動作（トグル動作）ついては、図４〜図６の説明に記載の通りである。これにより、選択参照セル１４ｒｓのデータは、元々のデータに戻る。

図１６に示す第２のセンスアンプにおいて、図２１の読み出し動作の場合、ステップＳ６９又はステップＳ７０の読み出しデータとして、判定回路４８ａのセンス結果ＤＯＵＴを用いることができる。すなわち、このような第２のセンスアンプ３を用いることで、他のセルのデータと比較すること無く、トグルＭＲＡＭにおける参照セルのデータを読み出すことができる。

以上、本発明の実施の形態を図面により詳述してきたが、具体的な構成は上記の実施の形態に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更を行うことも可能である。例えば、メモリセルの構成は図８で示したものに限られず、当業者にはよく知られた選択トランジスタを有しないクロスポイント型のメモリセルであっても良い。また、第２の実施の形態において、第１及び第２の抵抗−電圧変換回路は第２のセンス動作時においてオフセット電圧をそれぞれ加減しても良い。

Claims (10)

1. トグル型の磁気ランダムアクセスメモリであって、
   第１方向に延伸する複数の第１配線と、
   前記第１方向に実質的に垂直な第２方向に延伸する複数の第２配線と、
   前記複数の第１配線と前記複数の第２配線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと、
   前記複数のメモリセルのうち、前記複数の第２配線のうちの参照配線に対応して設けられた複数の参照セルからの出力に基づいて、前記参照セルの状態を検出する第２センスアンプと、
   前記参照セルと異なる前記メモリセルからの出力と前記参照セルからの出力とに基づいて、当該メモリセルの状態を検出する第１センスアンプと
   を具備し、
   前記複数のメモリセルの各々は、
   記憶されるデータに応じて磁化方向が反転される積層フリー層を有する磁気抵抗素子含み、
   前記磁気抵抗素子は、磁化容易軸方向が前記第１及び第２の方向とは異なり、
   前記複数の第１配線から選択される選択第１配線と前記複数の第２配線から選択される選択第２配線とに対応するメモリセルとしての選択セルについて、前記積層フリー層の磁化を反転させるトグル動作は、
   前記選択第１配線に第１書き込み電流を供給し、次に、前記選択第２配線に第２書き込み電流を供給し、その後、前記第１書き込み電流を停止し、次に、前記第２書き込み電流を停止する一連の電流制御により実行され、
   前記第１書き込み電流及び前記第２書き込み電流は、前記参照セルに対して前記トグル動作を行う場合の方が、前記参照セルと異なる前記メモリセルに対して前記トグル動作を行う場合よりも大きい
   磁気ランダムアクセスメモリ。
2. トグル型の磁気ランダムアクセスメモリであって、
   第１方向に延伸する複数の第１配線と、
   前記第１方向に実質的に垂直な第２方向に延伸する複数の第２配線と、
   前記複数の第１配線と前記複数の第２配線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと、
   前記複数のメモリセルのうち、前記複数の第２配線のうちの参照配線に対応して設けられた複数の参照セルからの出力に基づいて、前記参照セルの状態を検出する第２センスアンプと、
   前記参照セルと異なる前記メモリセルからの出力と前記参照セルからの出力とに基づいて、当該メモリセルの状態を検出する第１センスアンプと
   を具備し、
   前記複数のメモリセルの各々は、
   記憶されるデータに応じて磁化方向が反転される積層フリー層を有する磁気抵抗素子含み、
   前記磁気抵抗素子は、磁化容易軸方向が前記第１及び第２の方向とは異なり、
   前記複数の第１配線から選択される選択第１配線と前記複数の第２配線から選択される選択第２配線とに対応するメモリセルとしての選択セルについて、前記積層フリー層の磁化を反転させるトグル動作は、
   前記選択第１配線に第１書き込み電流を供給し、次に、前記選択第２配線に第２書き込み電流を供給し、その後、前記第１書き込み電流を停止し、次に、前記第２書き込み電流を停止する一連の電流制御により実行され、
   前記参照セルの記憶情報の読み出しは、
   前記参照セルの最初の状態としての第１状態を検出する第１読み出し動作と、
   前記参照セルを前記トグル動作により第２状態にする第１トグル動作と、
   前記参照セルの前記第２状態を検出する第２読み出し動作と、
   前記参照セルを前記トグル動作により前記第１状態に戻す第２トグル動作と
   を実行し、
   前記第１状態と前記第２状態との比較結果に基づいて、前記参照セルの記憶情報を読み出し、
   第２センスアンプは、
   前記参照セルの前記磁気抵抗素子の抵抗値を検出して出力電圧に変換する抵抗電圧変換部と、
   前記出力電圧を一時的に保持する記憶部と、
   前記トグル動作後の前記出力電圧と、前記記憶部に格納されている前記トグル動作前の前記出力電圧とに基づいて、前記参照セルに格納されていた記憶情報を判定する判定部と
   を備え、
   前記記憶部は、
   入力側を前記抵抗電圧変換部の出力側に接続された第１スィッチ部と、
   入力側を前記第１スィッチ部の出力側に接続されたキャパシタと
   を備え、
   前記判定部は、
   入力側を前記キャパシタの出力側に接続されたインバータと、
   前記インバータの入出力間に並列に接続された第２スィッチ部と
   を備える
   磁気ランダムアクセスメモリ。
3. 請求項１又は２に記載の磁気ランダムアクセスメモリにおいて、
   前記参照セルの記憶情報の書き込みは、
   前記参照セルの最初の状態としての第３状態を検出する第３読み出し動作と、
   前記参照セルを前記トグル動作により第４状態にする第３トグル動作と、
   前記参照セルの前記第４状態を検出する第４読み出し動作と、
   前記第３状態と前記第４状態との比較結果に基づいて、前記第３状態又は前記第４状態を判定する判定動作と
   を実行し、
   前記第４状態が前記参照セルに書き込もうとしている記憶情報と同じ場合、前記第４状態を維持し、異なる場合、前記参照セルを前記トグル動作により前記第３状態に戻すことで書き込みを行う
   磁気ランダムアクセスメモリ。
4. 請求項２に記載の半導体記憶装置において、
   前記第１読み出し動作時に前記第１スイッチ部及び前記第２スィッチ部が共にオンの状態であり、
   前記第２読み出し動作開始前に前記第１スィッチ部がオフの状態であり、
   前記第２読み出し動作時に前記第２スィッチ部をオフの状態にし、その直後に前記第１スィッチ部を再びオンの状態にし、
   前記第２読み出し動作時における前記インバータの出力が前記参照セルの記憶情報である
   磁気ランダムアクセスメモリ。
5. 請求項２に記載の磁気ランダムアクセスメモリにおいて、
   前記第２センスアンプは、前記第１トグル動作が行われたか否かを検出し、前記第１トグル動作が行われなかったと判定さえた場合は、前記第１書き込み電流及び前記第２書き込み電流を増大させ、再度、第１読み出し動作から実行する
   磁気ランダムアクセスメモリ。
6. 請求項５に記載の磁気ランダムアクセスメモリにおいて、
   第２センスアンプは、
   前記参照セルの前記磁気抵抗素子の抵抗値を検出して、第１出力電圧とする第１抵抗電圧変換部と、
   前記第１出力電圧を一時的に保持する第１記憶部と、
   前記トグル動作後の前記第１出力電圧と、前記第１記憶部に格納されている前記トグル動作前の前記第１出力電圧とに基づいて、前記参照セルに格納されていた記憶情報を判定して、判定結果を示す第１信号とする第１判定部と、
   前記参照セルの前記磁気抵抗素子の抵抗値を検出して、第２出力電圧とする第２抵抗電圧変換部と、
   前記第２出力電圧を一時的に保持する第２記憶部と、
   前記トグル動作後の前記第２出力電圧と、前記第２記憶部に格納されている前記トグル動作前の前記第２出力電圧とに基づいて、前記参照セルに格納されていた記憶情報を判定して、判定結果を示す第２信号とする第２判定部と、
   前記第１信号と前記第２信号とに基づいて、前記第１トグル動作が行われたか否かを判定する判定部と
   を備える
   磁気ランダムアクセスメモリ。
7. 請求項６に記載の磁気ランダムアクセスメモリにおいて、
   前記第１出力電圧は、前記第１読み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換した後、第１オフセット電圧を加算したものであり、前記第２読み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換したものであり、
   前記第２出力電圧は、前記第１読み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換した後、第２オフセット電圧を加算したものであり、前記第２読み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換したものであり、
   前記第１オフセット電圧の符号と前記第２オフセット電圧の符号とは逆である
   磁気ランダムアクセスメモリ。
8. 請求項６に記載の磁気ランダムアクセスメモリにおいて、
   前記第１出力電圧は、前記第１読み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換した後、第１オフセット電圧を加算したものであり、前記第２読み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換したものであり、
   前記第２出力電圧は、前記第１読み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換したものであり、前記第２読み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換した後、第２オフセット電圧を加算したものであり、
   前記第１オフセット電圧の符号と前記第２オフセット電圧の符号とは同じである
   磁気ランダムアクセスメモリ。
9. 請求項７に記載の磁気ランダムアクセスメモリにおいて、
   前記第１記憶部は、
   入力側を前記第１抵抗電圧変換部の出力側に接続された第１スィッチ部と、
   入力側を前記第１のスィッチの出力側に接続された第１キャパシタと
   を備え、
   前記第１判定部は、
   入力側を前記第１キャパシタの出力側に接続された第１インバータと、
   前記第１インバータの入出力間に並列に接続された第２スィッチ部と
   を備え、
   前記第２記憶部は、
   入力側を前記第１抵抗電圧変換部の出力側に接続された第３スィッチ部と、
   入力側を前記第３のスィッチの出力側に接続された第２キャパシタと
   を備え、
   前記第２判定部は、
   入力側を前記第２キャパシタの出力側に接続された第２インバータと、
   前記第２インバータの入出力間に並列に接続された第４スィッチ部と
   を備える
   磁気ランダムアクセスメモリ。
10. 請求項９に記載の磁気ランダムアクセスメモリにおいて、
    前記第１読み出し動作時に前記第１スィッチ部、前記第２スィッチ部、前記第３スィッチ部及び前記第４スィッチ部が共にオンの状態であり、
    前記第２読み出し動作開始前に前記第１スィッチ部及び第３スィッチ部がオフの状態であり、
    前記第２読み出し動作時に前記第２スィッチ部及び第４スィッチ部をオフの状態にし、その直後に前記第１スィッチ部及び第３スィッチ部を再びオンの状態にし、
    前記第２読み出し動作時における前記判定部の出力が前記参照セルの記憶情報である
    磁気ランダムアクセスメモリ。

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