JP4719077B2 - 半導体装置 - Google Patents

Description

本発明は、発振用インバータを用いて構成された発振回路を搭載する半導体装置に関するものである。

時計には、例えば水晶振動子や発振用インバータなどを用いて構成され、約３２ＫＨｚの低周波で発振する発振回路が採用されている。この発振回路が、グランド電位から電源電位の範囲の電源電圧で動作する場合、電源電位をグランド電位から徐々に上昇させていった時に、電源電位が、ある一定の電位に到達した時点で、発振用インバータが発振を開始する発振開始電圧がある。

発振用インバータが、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）とＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）とによって構成される場合、上記発振回路の発振開始電圧は、これらＰＭＯＳの閾値電圧Ｖｔｐ＋ＮＭＯＳの閾値電圧Ｖｔｎ＋α（αは、その他の要素）の電圧となることが知られている。すなわち、上記発振回路の発振開始電圧は、発振用インバータを構成する２つのＭＯＳトランジスタの閾値電圧Ｖｔの約２倍の電圧となる。

つまり、発振用インバータを用いて構成された発振回路の発振開始電圧は、その発振用インバータを構成する２つのＭＯＳトランジスタの閾値電圧Ｖｔを下げると下がり、逆に、閾値電圧Ｖｔを上げると発振開始電圧も上がるという関係がある。

ここで、本発明に関連する先行技術文献として、下記特許文献１、２などがある。

特許文献１は、本発明と同様に、発振用インバータを用いて構成された発振回路に関するものである。同文献には、閾値電圧が異なるＭＯＳトランジスタによって構成される（以下、単に「閾値電圧が異なる」と表記）２つの発振用インバータのうちから１つを選択的に使用することが開示されている。特許文献１では、それぞれの発振用インバータを構成するトランジスタ形成時の不純物の打ち込み濃度を変えることにより、各々の発振用インバータごとに閾値電圧が異なるように制御される。

以下、特許文献１に開示の発振回路を搭載する半導体装置について説明する。

図４は、従来の半導体装置の構成を表す一実施形態の回路図である。同図に示す半導体装置４０は、電源電圧に応じて、選択信号ＳＥＬにより、閾値電圧の異なる２つの発振用インバータを択一的に切り替えて使用する発振回路の一部を表したものである。半導体装置４０は、第１および第２の発振用インバータ４２，４４と、選択回路４６とによって構成されている。

なお、図４に示す発振回路４０には、特許文献１の図１に示されているように、例えば水晶振動子Ｘ’ｔａｌ、フィードバック回路を構成する高抵抗Ｒｆ、位相補償用のコンデンサＣ_D，Ｃ_Gなどが含まれている。しかし、ここでは、閾値電圧の異なる２つの発振用インバータ４２，４４を切り替えて使用することに焦点を当てて説明するために、発振回路に必要となる構成要素は、当然備えられているものとして省略してある。

第１の発振用インバータ４２は、直列に接続されたＰＭＯＳ５０とＮＭＯＳ５２とによって構成され、第２の発振用インバータ４４は、直列に接続されたＰＭＯＳ５４とＮＭＯＳ５６とによって構成されている。この例では、前述の通り、トランジスタ形成時の不純物の打ち込み濃度を変えることにより、第１の発振用インバータ４２（を構成するＰＭＯＳ５０およびＮＭＯＳ５２）の閾値電圧の方が、第２の発振用インバータ４４（を構成するＰＭＯＳ５４およびＮＭＯＳ５６）の閾値電圧よりも小さくなるように設定されている。

続いて、選択回路４６は、電源電圧に応じて、選択信号ＳＥＬにより、第１および第２の発振用インバータ４２，４４の一方を択一的に選択し、選択された駆動用インバータを動作状態とする。選択回路４６は、インバータ５８と、第１の発振用インバータ４２に対応するＰＭＯＳ６０およびＮＭＯＳ６２と、第２の発振用インバータ４４に対応するＰＭＯＳ６４およびＮＭＯＳ６６とによって構成されている。

なお、ＭＯＳトランジスタの閾値電圧が変更されているのは、第１および第２の発振用インバータ４２，４４を構成するＰＭＯＳ５０，５４およびＮＭＯＳ５２，５６だけである。これ以外の、選択回路４６を構成するインバータ５８、ＰＭＯＳ６０，６４、ＮＭＯＳ６２，６６を含む他の回路は、半導体装置４０における通常の閾値電圧となるように設計されている。

発振回路４０では、選択信号ＳＥＬがローレベルの時、インバータ５８の出力信号がハイレベルとなる。これにより、ＰＭＯＳ６０およびＮＭＯＳ６２がオンとなり、第１の発振用インバータ４２がアクティブ状態（動作状態）となる。一方、ＰＭＯＳ６４およびＮＭＯＳ６６はオフとなり、第２の発振用インバータ４４は非アクティブ状態（非動作状態）となる。

この場合、入力端子ＩＮから入力される信号は、閾値電圧の小さい第１の発振用インバータ４４により反転出力され（発振信号）、出力端子ＯＵＴから半導体装置４０の内部回路（図示省略）へ供給される。

これに対し、選択信号ＳＥＬがハイレベルの時は、インバータ５８の出力信号がローレベルとなる。これにより、ＰＭＯＳ６０およびＮＭＯＳ６２がオフ、ＰＭＯＳ６４およびＮＭＯＳ６６がオンとなり、上記の状態とは逆の状態になる。すなわち、第２の発振用インバータ４４がアクティブ状態となり、第１の発振用インバータ４２が非アクティブ状態となる。

この場合、入力端子ＩＮから入力される信号は、閾値電圧の大きい第２の発振用インバータ４４により反転出力され（発振信号）、出力信号ＯＵＴから半導体装置４０の内部回路へ供給される。

従って、例えば電源投入時などのように、電源電位が徐々に上昇する期間は、選択信号ＳＥＬをローレベルとし、閾値電圧の小さい第１の発振用インバータ４２を選択することによって、発振回路が発振を開始する発振開始電圧を下げることができる。言い換えると、電源投入時に、閾値電圧の小さい第１の発振用インバータ４２を使用することによって、発振回路を素早く発振開始させることができる。

これに対し、例えば電源を投入して所定時間が経過した後などのように、電源電位が所定の高電位で安定している期間は、選択信号ＳＥＬをハイレベルとすることによって、閾値電圧の大きい第２の発振用インバータ４４を選択する。これにより、電源電位が安定した後は、閾値電圧の大きい第２の発振用インバータ４４を使用することによって、発振回路の消費電力を大幅に削減することができる。

また、特許文献２は、発振回路に関するものではないが、同文献には、短チャネル効果により、ＦＥＴ（接合型電界効果型トランジスタ）の閾値電圧が、ゲート長の短い領域では著しく低下するという特性を利用することが開示されている。

特開２００１−３０８６４２号公報 特開平５−９５２７７号公報

上記特許文献１の技術では、各々の発振用インバータの閾値電圧の制御を、不純物の打ち込み濃度を変えることによって行うため、不純物の打ち込みの際に、各々専用のレチクルが必要となる。従って、その分だけコストが増大するという問題があった。

また、特許文献２の技術を利用して各々の発振用インバータの閾値電圧の制御を行う場合、短チャネル領域を使用することになる。このため、トランジスタのＩ−Ｖ（電流−電圧）特性が不安定になるという問題があった。

ここで、特許文献２のように、閾値電圧とゲート長との関係により、閾値電圧の調整用のイオン注入工程追加等のプロセスの複雑化を招くことなく、閾値電圧の異なるトランジスタを利用するという技術は従来から知られていた。

しかし、それらは、製造プロセスが許容する最小寸法（特許文献２の図２に開示された特性の場合は３μｍ程度であると思われる）以上のゲート長であれば一定の閾値を維持するが、それよりもゲート長が短くなると、閾値電圧が低下する特性（短チャネル効果）を示す製造プロセスを利用するものであった。この場合、最小寸法以上のゲート長を有するトランジスタだけが、実用に耐える特性を持つことが保証される。

これに対し、閾値電圧を低下させるために、最小寸法未満にまでゲート長を短くしたトランジスタは、利用を想定していないものである。従って、例えばリーク電流（ゲート電圧によって制御できない電流）等において、実用には耐えない特性のものになっていた。つまり、特許文献２の提案する技術は、実用性の保証されないものであった。

本発明の目的は、前記従来技術に基づく問題点を解消し、製造プロセスの追加やトランジスタ動作の不安定さを招くことなく、閾値電圧が異なる複数の発振用インバータを用いて構成された発振回路を搭載する半導体装置を提供することにある。

上記目的を達成するために、本発明は、同一の製造プロセスを用いて半導体基板上に形成された複数のＭＯＳトランジスタを含む半導体装置であって、
前記複数のＭＯＳトランジスタはノーマリーオフ型であり、前記製造プロセスが許容する最小寸法に等しいゲート長において所定の閾値を有し、前記最小寸法に比較してゲート長が大きくなるにつれて閾値の絶対値が小さくなる特性を有し、
前記複数のＭＯＳトランジスタが、前記最小寸法以上の範囲で、相対的に長いゲート長を有する第１のＭＯＳトランジスタと相対的に短いゲート長を有する第２のＭＯＳトランジスタとを含み、
前記半導体装置が、
前記第１のＭＯＳトランジスタからなる第１の発振用インバータと、前記第２のＭＯＳトランジスタからなる第２の発振用インバータと、
前記第１および第２の発振用インバータに電源電圧を供給する電源配線と、
前記電源電圧に応じて、前記第１および第２の発振用インバータの一方を動作可能とする選択回路とを有することを特徴とする半導体装置を提供するものである。

ここで、前記複数のＭＯＳトランジスタが、前記製造プロセスが許容する最小寸法に等しいゲート長を有する第３のＭＯＳトランジスタをさらに含み、
前記半導体装置が、前記発振用インバータおよび選択回路に加えて、前記第３のＭＯＳトランジスタからなる第２の回路を含むことが好ましい。

また、前記第２の回路が、前記第１および第２の発振用インバータの一方を動作させることによって生成した発振信号が入力されるバッファ回路であることが好ましい。

本発明によれば、製造プロセスの追加やトランジスタ動作の不安定さを招くことなく、閾値電圧が異なる複数の発振用インバータを用いて構成された発振回路を搭載する半導体装置を提供することができる。これにより、素早い発振開始と消費電力の削減とを両立することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置を詳細に説明する。

近年の極微細な半導体製造プロセスでは、許容される、すなわち、実用に耐える特性を持つことが保証される範囲内で設定される最小寸法以上のゲート長において、トランジスタが一定の閾値電圧を維持する特性を得ることが困難になってきている。また、上記短チャネル効果の補正も行われている。短チャネル効果の補正を行うことによって、最小寸法からゲート長を大きく（長く）するに従って、トランジスタの閾値電圧の絶対値が次第に小さくなる特性を持つようになる。

この場合、半導体装置内の通常のロジック回路で利用されるトランジスタについては、その最小寸法に等しいゲート長のトランジスタのみの利用を許すことが行われている。言い換えると、最小寸法よりも大きいゲート長のトランジスタは通常使用されていない。

本発明は、このような半導体製造プロセスを利用することを前提とするものである。この場合、最小寸法よりも大きなゲート寸法を有するトランジスタは、閾値電圧がそのゲート長によって変化する（従って、それぞれのトランジスタの閾値電圧を把握して設計することが必要になる）ものの、例えば特許文献２とは違い、他の特性において利用不可能になることはない。

すなわち、本発明のように、「最小寸法に比較してゲート長が大きくなるにつれて閾値電圧の絶対値が小さくなる特性」を有する製造プロセスを利用し、かつ、「最小寸法に比較して長い範囲」でゲート長を異ならせることによって、初めて、製造プロセスの複雑化を招くことなく、閾値電圧の異なるトランジスタを用いた発振回路を含む半導体装置を形成する、実用的な技術を得ることができる。

以下、従来技術との対比が容易な具体例を挙げて説明する。

図１は、本発明の半導体装置の構成を表す一実施形態の回路図である。同図に示す半導体装置１０は、電源電圧（電源電位）に応じて、選択信号ＳＥＬにより、閾値電圧の異なる２つの発振用インバータを択一的に切り替えて使用する発振回路の一部を表したものである。半導体装置１０は、第１および第２の発振用インバータ１２，１４と、選択回路１６と、バッファ回路１８とによって構成されている。

なお、図１に示す発振回路１０には、特許文献１の図１に示されているように、例えば水晶振動子、フィードバック回路を構成する高抵抗、位相補償用のコンデンサなどが含まれている。しかし、ここでは、閾値電圧の異なる２つの発振用インバータ１２，１４を切り替えて使用することに焦点を当てて説明するために、発振回路に必要となる構成要素は、当然備えられているものとして省略してある。

半導体装置１０は、上記の第１および第２の発振用インバータ１２，１４、選択回路１６、バッファ回路１８などの回路を構成する、同一の製造プロセスを用いて半導体基板上に形成された複数のＭＯＳトランジスタを含んでいる。

第１の発振用インバータ１２は、最小ゲート寸法以上の範囲で、第２の発振用インバータ１４と比べて、相対的にゲート長の長いもの、すなわち、その閾値電圧が相対的に小さい第１のＭＯＳトランジスタからなるものである。本実施形態の場合、第１の発振用インバータ１２は、直列に接続されたＰＭＯＳ２０とＮＭＯＳ２２とによって構成されている。

一方、第２の発振用インバータ１４は、同じく最小ゲート寸法以上の範囲で、第１の発振用インバータ１２と比べて、相対的にゲート長の短いもの、すなわち、その閾値電圧が相対的に大きい第２のＭＯＳトランジスタからなるものである。本実施形態の場合、第２の発振用インバータ１４は、直列に接続されたＰＭＯＳ２４とＮＭＯＳ２６とによって構成されている。

入力端子ＩＮから入力される信号が、第１の発振用インバータ１２のＰＭＯＳ２０とＮＭＯＳ２２のゲート、および、第２の発振用インバータ１４のＰＭＯＳ２４とＮＭＯＳ２６のゲートに入力されている。また、ＰＭＯＳ２０とＮＭＯＳ２２の接続点から第１の発振用インバータ１２の出力信号、および、ＰＭＯＳ２４とＮＭＯＳ２６の接続点から第２の発振用インバータ１４の出力信号（発振信号）がバッファ１８に入力されている。

ここで、第１の発振用インバータ１２のＰＭＯＳ２０およびＮＭＯＳ２２、ならびに、第２の発振用インバータ１４のＰＭＯＳ２４およびＮＭＯＳ２６は、ノーマリーオフ型のＭＯＳトランジスタである。これらのＭＯＳトランジスタは、製造プロセスが許容する最小寸法に等しいゲート長では一定の閾値電圧を有し、最小寸法と比べてゲート長が大きくなるにつれて、閾値電圧の絶対値が次第に小さくなる特性を有する。

図２および図３は、それぞれＰＭＯＳおよびＮＭＯＳの特性を表すグラフである。これらのグラフは、製造プロセスが許容する最小寸法に等しいゲート長（本実施形態の場合は０．１５μｍ）を有するＭＯＳトランジスタの閾値電圧の絶対値｜Ｖｔｈ０｜を基準として、ゲート長Ｌを順に大きくした場合の、閾値電圧の絶対値｜Ｖｔｈ｜の相対的な変化ΔＶｔｈ（＝｜Ｖｔｈ｜−｜Ｖｔｈ０｜）を表したものである。なお、ＭＯＳトランジスタのゲート幅はともに５μｍである。

これらのグラフから、ＭＯＳトランジスタの閾値電圧Ｖｔｈの絶対値は、最小寸法に等しいゲート長の場合を最大として、そのゲート長Ｌを大きくするに従って次第に小さくなることが分かる。従って、ＭＯＳトランジスタのゲート長Ｌを、最小寸法以上の範囲で変化させることによって、その閾値電圧Ｖｔｈを所定の範囲内で変化させることができる。

続いて、選択回路１６は、電源電圧に応じて、選択信号ＳＥＬにより、第１および第２の発振用インバータ１２，１４の一方を択一的に選択し、選択された駆動用インバータを動作状態とする。選択回路１６は、インバータ２８と、第１の発振用インバータ１２に対応するＰＭＯＳ３０およびＮＭＯＳ３２と、第２の発振用インバータ１４に対応するＰＭＯＳ３４およびＮＭＯＳ３６とによって構成されている。

ＰＭＯＳ３０は、第１の発振用インバータ１２において、電源用配線とＰＭＯＳ２０のソースとの間に接続され、ＮＭＯＳ３２は、ＮＭＯＳ２２のソースとグランド用配線との間に接続されている。一方、ＰＭＯＳ３４は、第２の発振用インバータ１４において、電源用配線とＰＭＯＳ２４のソースとの間に接続され、ＮＭＯＳ３６は、ＮＭＯＳ２６のソースとグランド用配線との間に接続されている。

なお、本発明では、電源用配線とグランド用配線を併せて電源配線と表現する。第１および第２の発振用インバータ１２，１４は、電源配線を介して（本実施形態の場合、さらに選択回路のＭＯＳトランジスタを介して）電源電圧が供給される。

また、選択信号ＳＥＬは、インバータ２８、ＮＭＯＳ３６およびＰＭＯＳ３０のゲートに入力されている。インバータ２８の出力信号（選択信号ＳＥＬの反転信号）は、ＰＭＯＳ３４およびＮＭＯＳ３２のゲートに入力されている。

本実施形態の場合、電源電圧が相対的に低い場合、選択信号ＳＥＬがローレベルとされ、閾値電圧の小さい第１の発振用インバータ１２が動作状態とされる。この場合、第１の発振用インバータ１２が、ＰＭＯＳ３０およびＮＭＯＳ３２を介して電源用配線とグランド用配線との間に直列に接続されるので、入力端子ＩＮから入力される信号は、第１の発振用インバータ１２によって反転され、発振信号として出力される。

逆に、電源電圧が相対的に高い場合、選択信号ＳＥＬがハイレベルとされ、閾値電圧の大きい第２の発振用インバータ１４が動作状態とされる。この場合、第２の発振用インバータ１４が、ＰＭＯＳ３４およびＮＭＯＳ３６を介して電源用配線とグランド用配線との間に直列に接続されるので、入力端子ＩＮから入力される信号は、第２の発振用インバータ１４によって反転され、同じく発振信号として出力される。

最後に、バッファ回路１８は、選択された第１または第２の発振用インバータ１２，１４の出力信号（発振信号）を波形整形し、バッファ出力する。バッファ回路１８の出力信号は、出力端子ＯＵＴから半導体装置１０の内部回路（図示省略）に供給される。

第１、第２の発振用インバータ１２、１４および選択回路１６以外の他の回路（本発明の第２の回路）は、半導体装置１０の製造プロセスが許容する最小寸法に等しいゲート長を有するもの、すなわち、その絶対値が最も大きい閾値電圧を有する第３のＭＯＳトランジスタからなるものである。バッファ回路１８は、半導体装置１０に必須の構成要素ではなく、上記第２の回路の一例として示したものである。従って、バッファ回路１８の代わりに、別の回路が設けられていても良い。

半導体装置１０の動作は、バッファ回路１８を除いて、特許文献１と同様である。すなわち、選択信号ＳＥＬにより、第１および第２の発振用インバータのうちの一方が択一的に動作状態とされ、選択された発振用インバータにより、入力端子ＩＮから入力される信号が反転出力される。そして、バッファ回路１８より、選択された発振用インバータの発振信号がバッファ出力され、半導体装置１０の内部回路に供給される。

特許文献１と同様に、例えば電源投入時などのように、電源電位が徐々に上昇する期間は、選択信号ＳＥＬをローレベルとし、閾値電圧の小さい第１の発振用インバータ１２を選択することによって、発振回路が発振を開始する発振開始電圧を下げることができる。言い換えると、電源投入時に、閾値電圧の小さい第１の発振用インバータ１２を使用することによって、発振回路を素早く発振開始させることができる。

一方、電源を投入して所定時間が経過した後などのように、電源電位が所定の高電位で安定している期間は、選択信号ＳＥＬをハイレベルとすることによって、閾値電圧の大きい第２の発振用インバータ１４を選択する。これにより、電源電位が安定した後は、閾値電圧の大きい第２の発振用インバータ１４を使用することによって、発振回路の消費電力を大幅に削減することができる。

このように、閾値電圧が異なる２つの発振用インバータから、電源電圧に応じていずれかを選択することにより、素早い発振開始と消費電力の削減とを両立することができる。もしくは、例えば、１つの半導体装置で、異なる電源電圧の製品に対応することも可能となる。

また、半導体装置１０は、同一の製造プロセスを用いて半導体基板上に複数のＭＯＳトランジスタを形成する時に、第１および第２の発振用インバータのＭＯＳトランジスタのゲート長を変えることでその閾値電圧を制御するので、特許文献１のように製造プロセスの追加は不要である。また、特許文献２のように短チャネル効果も使用していないので、トランジスタ動作の不安定さを招くこともないという利点がある。

例えば、下記表１は、時計などで用いられる、発振周波数が３２ＫＨｚの発振用インバータのトランジスタサイズの一例を示したものである。表１では、第１の発振用インバータ１２を構成するＰＭＯＳ２０およびＮＭＯＳ２２のゲート長が、第２の発振用インバータ１４を構成するＰＭＯＳ２４およびＮＭＯＳ２６のゲート長の３倍に設定されている。この場合、第１の発振用インバータ１２が選択された場合と第２の発振用インバータ１４が選択された場合の発振開始電圧に約８０ｍＶの差ができる。

本実施形態において、第２のインバータを構成するトランジスタのゲート長は、最小寸法に等しくすることも含めて、最小寸法以上の範囲で、発振用インバータとして要求される特性が得られるように適切に設定すればよい。表１に示した例では、閾値電圧の大きい第２の発振用インバータを構成するＰＭＯＳ２４およびＮＭＯＳ２６のゲート長も、最小寸法（０．１５μｍ）に比較して長くした。また、表１に示した例では、ゲート長の増大による駆動能力の低下を補うために、第１の発振用インバータ１２を構成するＰＭＯＳ２０およびＮＭＯＳ２２のゲート幅を、第２の発振用インバータ１４を構成するＰＭＯＳ２４およびＮＭＯＳ２６のゲート幅の３倍とした。しかし、ゲート幅の比をゲート長の比と同一にすることは必須ではない。

表１に示されたように、本実施形態では、閾値電圧が小さい第１の発振用インバータ１２を電源配線に接続するためのＰＭＯＳ３０およびＮＭＯＳ３２についても、閾値電圧が大きい第２の発振用インバータ１４を電源配線に接続するためのＰＭＯＳ３４およびＮＭＯＳ３６に比較して、相対的にゲート長の長いものを使用している。これにより、ＰＭＯＳ３０およびＮＭＯＳ３２の閾値電圧を小さくし、電源電圧が低いときにも第１の発振用インバータ１２に対して動作に十分な電源電流を供給することを可能にしている。具体的には、表１の例では、第１の発振用インバータ１２を電源線に接続するＰＭＯＳ３０およびＮＭＯＳ３２のゲート長およびゲート幅を、第１の発振用インバータ１２を構成するＰＭＯＳ２０およびＮＭＯＳ２２のゲート長およびゲート幅と同一に、第２の発振用インバータ１４を電源線に接続するＰＭＯＳ３４およびＮＭＯＳ３６のゲート長およびゲート幅を、第２の発振用インバータ１４を構成するＰＭＯＳ２４およびＮＭＯＳ２６のゲート長およびゲート幅と同一にした。しかし、本実施形態において、第１および第２の発振用インバータを電源線に接続するトランジスタのゲート長、ゲート幅を、対応する発振用インバータを構成するトランジスタのゲート長、ゲート幅と同一にすることは必須ではない。

なお、選択回路１６を構成するインバータ２８についても、電源電圧が低いときの動作を確実に行うため、ゲート長の長い、すなわち、閾値電圧が低いトランジスタが構成することができる。具体的には例えば、第１の発振用インバータ１２を構成するトランジスタと同一のゲート長とすることができる。

なお、上記実施形態では、１ビットの選択信号ＳＥＬを用いて、第１および第２の発振用インバータ１２，１４を択一的に切り替える構成を挙げて説明したが、本発明はこれに限らず、複数ビットの選択信号を用いて、３つ以上の発振用インバータを択一的に切り替える構成としても良い。また、選択回路の具体的な構成も実施形態に限定されず、同様の機能を果たすものはいずれも採用可能である。

本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

上記実施形態においては、製造プロセスが許容する最小寸法以上の範囲でゲート長を異ならせることによって閾値電圧を異ならせたトランジスタで構成したインバータを、発振用インバータとして利用した例を示した。しかし、ゲート長を異ならせることによって閾値電圧を異ならせたトランジスタ、もしくは、そのようなトランジスタで構成したインバータは、半導体集積回路を構成するさまざまな回路において利用することが可能である。発振回路に限られず、様々な回路を含む半導体集積回路において、製造プロセスが許容する最小寸法以上の範囲でゲート長を異ならせることによって閾値電圧を異ならせたトランジスタを利用することにより、製造プロセスの追加や動作の不安定さを招くことなく、電源電圧が低いときに求められる素早い動作開始等の特性と、電源電圧が高いときに求められる低消費電力等の特性とを両立することができる。

本発明の半導体装置の構成を表す一実施形態の概略図である。 図１に示す半導体装置で用いられる発振用インバータのＰＭＯＳの特性を表すグラフである。 図１に示す半導体装置で用いられる発振用インバータのＮＭＯＳの特性を表すグラフである。 従来の半導体装置の構成を表す一例の概略図である。

符号の説明

半導体装置１０，４０
１２，１４，４２，４４ 発振用インバータ
１６，４６ 選択回路
１８ バッファ回路
２０，２４，３０，３４，５０，５４，６０，６４ ＰＭＯＳ
２２，２６，３２，３６，５２，５６，６２，６６ ＮＭＯＳ
２８，５８ インバータ
ＳＥＬ 選択信号
ＩＮ 入力端子
ＯＵＴ 出力端子

Claims (3)

1. 同一の製造プロセスを用いて半導体基板上に形成された複数のＭＯＳトランジスタを含む半導体装置であって、
   前記複数のＭＯＳトランジスタはノーマリーオフ型であり、前記製造プロセスが許容する最小寸法に等しいゲート長において所定の閾値を有し、前記最小寸法に比較してゲート長が大きくなるにつれて閾値の絶対値が小さくなる特性を有し、
   前記複数のＭＯＳトランジスタが、前記最小寸法以上の範囲で、相対的に長いゲート長を有する第１のＭＯＳトランジスタと相対的に短いゲート長を有する第２のＭＯＳトランジスタとを含み、
   前記半導体装置が、
   前記第１のＭＯＳトランジスタからなる第１の発振用インバータと、前記第２のＭＯＳトランジスタからなる第２の発振用インバータと、
   前記第１および第２の発振用インバータに電源電圧を供給する電源配線と、
   前記電源電圧に応じて、前記第１および第２の発振用インバータの一方を動作可能とする選択回路とを有することを特徴とする半導体装置。
2. 前記複数のＭＯＳトランジスタが、前記製造プロセスが許容する最小寸法に等しいゲート長を有する第３のＭＯＳトランジスタをさらに含み、
   前記半導体装置が、前記発振用インバータおよび選択回路に加えて、前記第３のＭＯＳトランジスタからなる第２の回路を含むことを特徴とする請求項１記載の半導体装置。
3. 前記第２の回路が、前記第１および第２の発振用インバータの一方を動作させることによって生成した発振信号が入力されるバッファ回路であることを特徴とする請求項２記載の半導体装置。

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