[go: up one dir, main page]

JP4687838B2 - 半導体チップの製造方法 - Google Patents

半導体チップの製造方法 Download PDF

Info

Publication number
JP4687838B2
JP4687838B2 JP2000102632A JP2000102632A JP4687838B2 JP 4687838 B2 JP4687838 B2 JP 4687838B2 JP 2000102632 A JP2000102632 A JP 2000102632A JP 2000102632 A JP2000102632 A JP 2000102632A JP 4687838 B2 JP4687838 B2 JP 4687838B2
Authority
JP
Japan
Prior art keywords
semiconductor wafer
back surface
grinding
cutting
cutting groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000102632A
Other languages
English (en)
Other versions
JP2001291683A (ja
Inventor
俊幸 立石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Priority to JP2000102632A priority Critical patent/JP4687838B2/ja
Priority to SG200101940A priority patent/SG94795A1/en
Priority to US09/817,248 priority patent/US6448151B2/en
Priority to DE10116791A priority patent/DE10116791B4/de
Publication of JP2001291683A publication Critical patent/JP2001291683A/ja
Application granted granted Critical
Publication of JP4687838B2 publication Critical patent/JP4687838B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B28WORKING CEMENT, CLAY, OR STONE
    • B28DWORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/02Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills
    • B28D5/022Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills by cutting with discs or wheels
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/977Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体チップの製造方法であって、特に半導体ウェーハの裏面に面焼けを生じることなく裏面研削ができると共に、ダイシングにおいて裏面チッピングを生じることのない半導体チップの製造方法に関する。
【0002】
【従来の技術】
IC、LSI等の半導体チップは、複数の回路が形成された半導体ウェーハがその回路毎にダイシングされて形成されるが、放熱性を良くするために又はスマートカード、携帯電話、パソコン等の薄型化・軽量化のために、半導体ウェーハはダイシングに先立ちその裏面が研削ホイールによって所定の厚さに研削される。即ち、半導体ウェーハは、研削装置のチャックテーブルに裏面を表にして載置され、研削水の供給の下で研削ホイールによって裏面が研削され、所定の厚さに形成される。
【0003】
【発明が解決しようとする課題】
しかしながら、半導体ウェーハの裏面研削は、半導体ウェーハの裏面に研削ホイールを密着させて遂行するため密着面に研削水が充分供給されず、半導体ウェーハの裏面に面焼けが生じて品質の低下を招くという問題がある。
又、半導体ウェーハの裏面と研削ホイールとの密着面で発生した研削屑は、研削水の供給が不十分であると排出が良好に行われず、研削能力が低下して生産性が低下するという問題がある。更に、半導体ウェーハを個々のチップに分割するダイシングにおいて、切削ブレードの衝撃力が半導体ウェーハの裏面に細かな欠け(チッピング)を生じさせ、品質の低下を招くという問題もある。
従って、半導体ウェーハの裏面研削において、面焼けが生じないと共に研削屑の排出が良好で、品質の良い半導体チップを製造できる半導体チップの製造方法を提供することに解決すべき課題がある。
【0004】
【課題を解決するための手段】
このような課題を解決するための具体的手段として、本発明は、半導体ウェーハの裏面を研削して半導体ウェーハを所定の厚さに仕上げる裏面研削工程と、半導体ウェーハの表面に形成されたストリートを切削してこの半導体ウェーハを半導体チップに分割する工程と、を少なくとも含む半導体チップの製造方法であって、前記裏面研削工程の前に、半導体ウェーハの裏面に切削溝を形成する裏面切削溝形成工程が含まれ、前記裏面切削溝形成工程において形成される切削溝は、半導体ウェーハの表面に形成されたストリートに対応する領域に形成されると共に、所定の厚さに仕上げられる半導体ウェーハの裏面に僅かに食い込む程度に形成される半導体チップの製造方法を要旨とする。又、この半導体チップの製造方法において、前記裏面切削溝形成工程において形成される切削溝の幅は、分割工程において形成される切削溝よりも広く形成されること、を特徴とするものである。
【0005】
本発明は、半導体ウェーハの裏面研削に先立ち、半導体ウェーハの裏面に切削溝を形成するので、研削水が半導体ウェーハと砥石との密着面に円滑に供給されるようになり、研削面に面焼けを生じることなく円滑に研削することができる。
又、半導体ウェーハと砥石との密着面で発生した研削屑は、研削水の円滑な供給によって良好に排出される。
【0006】
【発明の実施の形態】
次に、本発明に係る半導体チップの製造方法について、その実施形態を示す添付図面に基づいて説明する。
図1は、本発明方法に使用する切削装置1であり、この切削装置1によって先ず半導体ウェーハWの裏面に切削溝を形成する裏面切削溝形成工程を行う。
【0007】
半導体ウェーハWは、図2(a)のように表面に多数のIC等の回路Cが配設され、裏面は図2(b)のように平面となっており、この裏面に図2(c)、(d)のように切削溝Mが、回路C間のストリートSにそれぞれ対応する位置に所定の深さで切削される。
【0008】
この裏面切削溝形成工程について説明すると、先ず前記切削装置1の上下動するカセット載置領域A上に複数枚の半導体ウェーハWを収容したカセット2が載置され、前後動する搬出入手段3によりカセット2内から半導体ウェーハWを取り出すと共に、半導体ウェーハWの裏面を上にして待機領域Bに搬送する。
【0009】
次いで、旋回アームを有する搬送手段4で待機領域B上の半導体ウェーハWを吸着してチャックテーブル5の上に搬送し、このチャックテーブル5に半導体ウェーハWを保持させる。
【0010】
チャックテーブル5は、左右動する移動テーブル(図略)に回転可能に支持され、移動テーブルの移動によってアライメント手段6の下に位置付けられて半導体ウェーハWのアライメント工程がなされる。アライメント手段6には、図示は省略したが赤外線を感知する赤外線CCDカメラと、可視光線を感知する可視光線CCDカメラとが含まれており、いずれかのCCDカメラを適宜選択できる構成となっている。
【0011】
裏面切削溝形成工程においては、前記のように半導体ウェーハWの表面に形成されたストリートSに対応する位置に切削溝Mを形成する必要があるため、アライメント手段6において赤外線CCDカメラが選択される。そして、裏面を上にしてチャックテーブル5に保持された半導体ウェーハWは、裏面側からストリートSが検出されて切削手段7の切削ブレード8と、ストリートSに対応するカットラインの位置とが合致するように位置合わせされる。
【0012】
その後、チャックテーブル5に保持された半導体ウェーハWは、切削ブレード8を回転可能に支持した切削手段7まで移動され、その切削ブレード8によって半導体ウェーハWの裏面には所定の深さの切削溝Mが全てのストリートSに対応して形成される。切削溝Mの深さは、切削手段7を上下動させ切削ブレード8の切り込み量を調整することで設定することが可能であり、好ましくは後の研削工程で所定の厚さに仕上げられる半導体ウェーハの裏面に僅かに食い込む程度の深さとする。
【0013】
裏面に切削溝Mが形成された半導体ウェーハWは、移動手段9により吸着されてチャックテーブル5から洗浄手段10に搬入され、ここで洗浄及び乾燥された後前記搬送手段4により待機領域Bに戻され、更に搬出入手段3によってカセット2に収容される。
【0014】
このようにして本発明方法では、半導体ウェーハWの裏面研削の前に、半導体ウェーハWの裏面に切削溝Mを形成する裏面切削溝形成工程が行われるのである。
次に、切削溝形成済みの半導体ウェーハWの研削工程について説明すると、図3に示すような研削装置11を用いてその研削ホイール12により半導体ウェーハWの裏面を研削する。
【0015】
半導体ウェーハWは、切削溝Mの形成された裏面を上にしてチャックテーブル13に保持され、このチャックテーブル13はターンテーブル14に所定の間隔をあけて複数個回転可能に支持されており、ターンテーブル14を回転することで半導体ウェーハWが前記研削ホイール12の下に位置付けられる。
【0016】
研削ホイール12は、基台11aに対して上下動可能に支持され、下端部には砥石12aが装着されており、この砥石12aを回転させ半導体ウェーハWの上(裏面)に押し付けて研削する。研削時には、半導体ウェーハWに研削水が供給され、その供給の下で半導体ウェーハWは所定の厚さになるまで研削される。
【0017】
この場合、半導体ウェーハWの裏面には切削溝Mが形成されているため、研削水が半導体ウェーハWと研削ホイール12の砥石12aとの密着面に円滑に供給されるようになり、研削面に面焼けを生じることなく円滑に研削が遂行される。又、半導体ウェーハWと砥石12aとの密着面で発生した研削屑は、研削水の円滑な供給によって良好に排出され、研削能力が向上する。
【0018】
図4(a)は研削前、(b)は研削後の状態を示すもので、前記裏面切削溝形成工程において形成された切削溝Mは、研削後にも半導体ウェーハWの裏面に僅かに残るようにする。図中、Tは半導体ウェーハWの表面に貼られた保護テープであり、前記回路Cを被覆保護している。
【0019】
この半導体ウェーハWの裏面研削工程後に分割工程がなされる。この分割工程は、前記切削装置1を用いて半導体ウェーハWの表面をストリートSに沿って切削することで遂行される。分割工程に入る前に、裏面研削済みの半導体ウェーハWの表面から前記保護テープTが剥離され、図5(a)のように半導体ウェーハWの裏面は粘着テープRを介してフレームFに配設される。
【0020】
フレームFに配設された裏面研削済みの半導体ウェーハWは、前記裏面切削溝形成工程の場合と同様にカセット2内に複数枚収容されると共に、このカセット2が切削装置1のカセット載置領域A上に載置され、搬出入手段3によりカセット2内から取り出されて待機領域Bに搬送される。
【0021】
待機領域B上の半導体ウェーハWは、前記搬送手段4により吸着されてチャックテーブル5まで搬送され、そのチャックテーブル5上に吸引保持される。この後、チャックテーブル5を移動して半導体ウェーハWをアライメント手段6に位置付け、アライメント工程がなされる。この場合、アライメント手段6のCCDカメラは可視光線CCDカメラが選択され、半導体ウェーハWの回路C面が撮像され、且つストリートSが検出されて切削手段7の切削ブレード8とストリートSとの位置合わせが行われる。
【0022】
アライメント後、半導体ウェーハWを保持したチャックテーブル5は切削手段7まで移動して、全てのストリートSが切削ブレード8によって切削されて個々のチップDに分割される。
【0023】
この分割工程において、切削ブレード8は前記裏面切削溝形成工程で使用される切削ブレードの厚みよりも薄いものが用いられ、その切削溝N(分割溝)の幅は前記裏面切削溝Mの幅より狭くなる。又、図6(b)のように切削ブレード8の切り込み深さは、半導体ウェーハWの裏面に形成された切削溝Mの底に達すれば良いので、半導体ウェーハWの厚さより浅くすることができる。この結果、半導体ウェーハWの裏面には衝撃が伝播されず、裏面ピッチングが生じない。更に、粘着テープRの粘着剤が切削ブレード8に付着しないため、切削ブレード8の寿命が向上する。図6(a)は分割後の半導体ウェーハWの状態を示す。
【0024】
【発明の効果】
以上説明したように、本発明は、半導体ウェーハの裏面研削に先立ち、半導体ウェーハの裏面に切削溝を形成したので、研削水が半導体ウェーハと砥石との密着面に円滑に供給されるようになり、研削面に面焼けを生じることなく円滑に研削を遂行することができる。そして、半導体ウェーハと砥石との密着面で発生した研削屑は、研削水の円滑な供給によって良好に排出されることから研削能力が向上する。又、半導体ウェーハの裏面に形成する切削溝をストリートに対応させて形成すると共に、所定の厚さに仕上げられる半導体ウェーハの裏面に僅かに食い込む程度に形成すると、分割工程においてストリートを切削する切削ブレードの切り込み深さは、半導体ウェーハの全厚さに及ぶ必要はなく、裏面に形成された切削溝の底に達する程度の切り込み深さで良く、半導体ウェーハの裏面に与える切削ブレードの衝撃力が緩和されて裏面チッピングが減少すると共に、切削ブレードが粘着テープに到達しないので切削ブレードに粘着剤のまつわりがなく、切削ブレードの寿命が向上する。更に、半導体ウェーハの裏面に形成する切削溝の幅を比較的厚い切削ブレードで広く形成し、分割工程では比較的薄い切削ブレードを使用することで、分割工程において切削ブレードが裏面に形成された切削溝の底に到達した時点で切削ブレードの衝撃力が緩和され、裏面チッピングが一層減少することから半導体チップの品質を著しく向上させることができる。
【図面の簡単な説明】
【図1】本発明の実施に使用する切削装置の全体斜視図
【図2】(a)は半導体ウェーハの表面図、(b)は半導体ウェーハの裏面図、(c)は切削溝が形成された半導体ウェーハの裏面図、(d)は切削溝部分の拡大断面図
【図3】本発明の実施に使用する研削装置の要部斜視図
【図4】(a)は研削前での半導体ウェーハの一部拡大断面図、(b)は研削後での半導体ウェーハの一部拡大断面図
【図5】(a)は分割前での半導体ウェーハの表面図、(b)はその一部拡大断面図
【図6】(a)は分割後での半導体ウェーハの表面図、(b)はその一部拡大断面図
【符号の説明】
1…切削装置
2…カセット
3…搬出入手段
4…搬送手段
5…チャックテーブル
6…アライメント手段
7…切削手段
8…切削ブレード
9…移動手段
10…洗浄手段
11…研削装置
12…研削ホイール
13…チャックテーブル
14…ターンテーブル
W…半導体ウェーハ
M…切削溝
S…ストリート

Claims (2)

  1. 半導体ウェーハの裏面を研削して半導体ウェーハを所定の厚さに仕上げる裏面研削工程と、半導体ウェーハの表面に形成されたストリートを切削してこの半導体ウェーハを半導体チップに分割する工程と、を少なくとも含む半導体チップの製造方法であって、
    前記裏面研削工程の前に、半導体ウェーハの裏面に切削溝を形成する裏面切削溝形成工程が含まれ、
    前記裏面切削溝形成工程において形成される切削溝は、半導体ウェーハの表面に形成されたストリートに対応する領域に形成されると共に、所定の厚さに仕上げられる半導体ウェーハの裏面に僅かに食い込む程度に形成される
    半導体チップの製造方法。
  2. 前記裏面切削溝形成工程において形成される切削溝の幅は、分割工程において形成される切削溝よりも広く形成される請求項記載の半導体チップの製造方法。
JP2000102632A 2000-04-04 2000-04-04 半導体チップの製造方法 Expired - Lifetime JP4687838B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000102632A JP4687838B2 (ja) 2000-04-04 2000-04-04 半導体チップの製造方法
SG200101940A SG94795A1 (en) 2000-04-04 2001-03-27 Process for producing a large number of semiconductor chips from a semiconductor wafer
US09/817,248 US6448151B2 (en) 2000-04-04 2001-03-27 Process for producing a large number of semiconductor chips from a semiconductor wafer
DE10116791A DE10116791B4 (de) 2000-04-04 2001-04-04 "Verfahren zur Herstellung einer großen Anzahl von Halbleiterchip s aus einem Halbleiterwafer"

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000102632A JP4687838B2 (ja) 2000-04-04 2000-04-04 半導体チップの製造方法

Publications (2)

Publication Number Publication Date
JP2001291683A JP2001291683A (ja) 2001-10-19
JP4687838B2 true JP4687838B2 (ja) 2011-05-25

Family

ID=18616475

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000102632A Expired - Lifetime JP4687838B2 (ja) 2000-04-04 2000-04-04 半導体チップの製造方法

Country Status (4)

Country Link
US (1) US6448151B2 (ja)
JP (1) JP4687838B2 (ja)
DE (1) DE10116791B4 (ja)
SG (1) SG94795A1 (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG105541A1 (en) * 2001-07-31 2004-08-27 Advanced Systems Automation Method and apparatus for singulating semiconductor packages on a lead frame
US20030036249A1 (en) * 2001-08-06 2003-02-20 Bauer Donald G. Chip alignment and placement apparatus for integrated circuit, MEMS, photonic or other devices
JP3530158B2 (ja) * 2001-08-21 2004-05-24 沖電気工業株式会社 半導体装置及びその製造方法
US20030066816A1 (en) * 2001-09-17 2003-04-10 Schultz Gary A. Uniform patterning for deep reactive ion etching
JP2003100666A (ja) * 2001-09-26 2003-04-04 Toshiba Corp 半導体装置の製造方法
US6580054B1 (en) * 2002-06-10 2003-06-17 New Wave Research Scribing sapphire substrates with a solid state UV laser
US6960813B2 (en) * 2002-06-10 2005-11-01 New Wave Research Method and apparatus for cutting devices from substrates
US6806544B2 (en) * 2002-11-05 2004-10-19 New Wave Research Method and apparatus for cutting devices from conductive substrates secured during cutting by vacuum pressure
JP2004055860A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
DE10238444B4 (de) * 2002-08-22 2011-05-12 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen
JP2004153193A (ja) * 2002-11-01 2004-05-27 Disco Abrasive Syst Ltd 半導体ウエーハの処理方法
JP4342832B2 (ja) 2003-05-16 2009-10-14 株式会社東芝 半導体装置およびその製造方法
TWI259564B (en) * 2003-10-15 2006-08-01 Infineon Technologies Ag Wafer level packages for chips with sawn edge protection
US7281535B2 (en) * 2004-02-23 2007-10-16 Towa Intercon Technology, Inc. Saw singulation
KR100555559B1 (ko) * 2004-03-03 2006-03-03 삼성전자주식회사 백 그라인딩 공정용 표면 보호 테이프를 이용하여 다이싱공정을 수행하는 반도체 장치의 제조 방법
JP4514490B2 (ja) * 2004-03-29 2010-07-28 日東電工株式会社 半導体ウエハの小片化方法
JP4647228B2 (ja) * 2004-04-01 2011-03-09 株式会社ディスコ ウェーハの加工方法
JP4385901B2 (ja) * 2004-09-15 2009-12-16 株式会社デンソー 半導体装置の製造方法
JP4694845B2 (ja) * 2005-01-05 2011-06-08 株式会社ディスコ ウエーハの分割方法
US7910822B1 (en) * 2005-10-17 2011-03-22 Solaria Corporation Fabrication process for photovoltaic cell
KR100679684B1 (ko) * 2006-02-16 2007-02-06 삼성전자주식회사 외곽에 보호층이 형성된 웨이퍼 레벨 반도체 소자 제조방법
JP2008263070A (ja) * 2007-04-12 2008-10-30 Disco Abrasive Syst Ltd デバイスの製造方法
US8629532B2 (en) 2007-05-08 2014-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor wafer with assisting dicing structure and dicing method thereof
JP5219569B2 (ja) 2008-03-21 2013-06-26 株式会社東京精密 ウェーハ研削装置における加工良否判定方法およびウェーハ研削装置
KR101116301B1 (ko) * 2009-07-22 2012-03-20 (주) 엔지온 반도체 양면 소잉 방법 및 이에 따른 반도체 양면 소잉 장치
DE102010040062B4 (de) 2010-08-31 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Eine Substratzerteilungstechnik für das Separieren von Halbleiterchips mit geringerem Flächenverbrauch
US8450188B1 (en) * 2011-08-02 2013-05-28 Micro Processing Technology, Inc. Method of removing back metal from an etched semiconductor scribe street
JPWO2013054917A1 (ja) * 2011-10-13 2015-03-30 株式会社タムラ製作所 半導体素子及びその製造方法
CN103302753B (zh) * 2012-03-06 2015-08-19 深圳赛意法微电子有限公司 玻璃晶圆切割方法
JP2013239600A (ja) * 2012-05-15 2013-11-28 Fuji Electric Co Ltd 半導体装置の製造方法および半導体製造装置
DE102015120755A1 (de) * 2015-11-30 2017-06-01 Infineon Technologies Ag Verfahren zum Vereinzeln von einer Vielzahl von Chips
US20170256432A1 (en) * 2016-03-03 2017-09-07 Nexperia B.V. Overmolded chip scale package
JP6766758B2 (ja) * 2017-06-15 2020-10-14 株式会社デンソー 半導体装置およびその製造方法
CN108214954B (zh) * 2018-01-08 2019-04-02 福建省福联集成电路有限公司 一种晶圆芯片的切割方法
JP2019186291A (ja) * 2018-04-03 2019-10-24 株式会社ディスコ ウェーハの加工方法
KR102243674B1 (ko) * 2019-10-28 2021-04-23 주식회사 루츠 세라믹칩 제조방법
JP7550612B2 (ja) 2020-11-10 2024-09-13 株式会社ディスコ ウェーハの加工方法
KR102688332B1 (ko) * 2021-09-30 2024-07-25 주식회사 에스에프에이반도체 Cis 웨이퍼 다이싱 방법
CN116913772A (zh) * 2021-11-10 2023-10-20 长江存储科技有限责任公司 晶圆及晶圆的切割方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62171112A (ja) * 1986-01-23 1987-07-28 Oki Electric Ind Co Ltd 半導体基体の製造方法
JPH07283179A (ja) * 1994-04-13 1995-10-27 Hitachi Ltd 半導体装置の製造方法
JPH11177139A (ja) * 1997-12-16 1999-07-02 Nichia Chem Ind Ltd 半導体発光素子及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07302772A (ja) * 1994-05-10 1995-11-14 Hitachi Ltd ダイシング方法およびウエハおよびウエハ固定用テープならびに半導体装置
JP3374880B2 (ja) * 1994-10-26 2003-02-10 三菱電機株式会社 半導体装置の製造方法、及び半導体装置
JPH08181197A (ja) * 1994-12-27 1996-07-12 Hitachi Ltd 半導体装置の製造方法およびそれに用いるウエハマウンタ
US6294439B1 (en) * 1997-07-23 2001-09-25 Kabushiki Kaisha Toshiba Method of dividing a wafer and method of manufacturing a semiconductor device
JPH1140520A (ja) * 1997-07-23 1999-02-12 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62171112A (ja) * 1986-01-23 1987-07-28 Oki Electric Ind Co Ltd 半導体基体の製造方法
JPH07283179A (ja) * 1994-04-13 1995-10-27 Hitachi Ltd 半導体装置の製造方法
JPH11177139A (ja) * 1997-12-16 1999-07-02 Nichia Chem Ind Ltd 半導体発光素子及びその製造方法

Also Published As

Publication number Publication date
SG94795A1 (en) 2003-03-18
JP2001291683A (ja) 2001-10-19
US6448151B2 (en) 2002-09-10
US20020016047A1 (en) 2002-02-07
DE10116791A1 (de) 2001-12-20
DE10116791B4 (de) 2007-03-15

Similar Documents

Publication Publication Date Title
JP4687838B2 (ja) 半導体チップの製造方法
JP2004207606A (ja) ウェーハサポートプレート
TWI533366B (zh) 黏著帶貼附方法及黏著帶貼附裝置
US20070105348A1 (en) Wafer processing method
JP7483069B2 (ja) 基板搬送システム
EP0928662A3 (en) Semiconductor wafer surface flattening apparatus
JP2003209080A (ja) 半導体ウェーハ保護部材及び半導体ウェーハの研削方法
JP2003243483A (ja) 板状物の搬送機構および搬送機構を備えたダイシング装置
JP4796249B2 (ja) 板状物の搬送機構および搬送機構を備えたダイシング装置
JP2004119784A (ja) 板状物の搬送装置
JP2021174896A (ja) 加工方法及び保持テーブル
JP2011060841A (ja) 研削装置
TW201250922A (en) Wafer supporting plate and method for using wafer supporting plate
JP4488590B2 (ja) 被加工物の分割方法
JP2003007649A (ja) 半導体ウェーハの分割方法
JP2005260154A (ja) チップ製造方法
JP2002353296A (ja) ウェハの保護テープ剥離装置およびウェハのマウント装置
JP2002353170A (ja) 半導体ウェーハの分離システム、分離方法及びダイシング装置
KR20220048932A (ko) 웨이퍼의 가공 방법, 및, 연삭 장치
JP4026680B2 (ja) 板状物支持部材及びその使用方法
JP2004356357A (ja) 切削方法
JPH0210727A (ja) 半導体ウエハの分割方法および装置
JPH11204462A (ja) ダイシング装置
JP4253160B2 (ja) 半導体ウエーハの搬送装置
JPH06204267A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070315

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100511

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100705

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110125

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110201

R150 Certificate of patent or registration of utility model

Ref document number: 4687838

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140225

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140225

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term