JP4687742B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、複数の素子形成領域を絶縁分離する素子分離構造を有する半導体装置の製造方法に関するものである。

例えば、特許文献１に記載された半導体装置の製造方法によれば、まず、素子形成用のウェハを用意し、このウェハの表面側から所定深さのトレンチを形成する。このトレンチを絶縁層で埋め込んだ後に、この絶縁層が露出するまでウェハの裏面側からＣＭＰ研磨して、ウェハの厚さを薄くしていく。この結果、絶縁層がウェハを貫通して配置されるようになるので、素子形成領域を絶縁層によって素子分離することができる。
特開２００１−１４４１７３号公報

しかしながら、上記特許文献１に記載された製造方法では、ウェハの表面側から所定深さに形成されたトレンチに絶縁層が埋め込まれた後に、裏面側からＣＭＰ研磨によりウェハを薄膜化している。このため、ウェハを構成するシリコン基板と、酸化膜等からなる絶縁層とが混在する面を研磨する必要が生じる。その結果、研磨による応力がシリコン基板と絶縁層との界面に集中して、例えばシリコン基板にクラックが発生するおそれが生じる。また、研磨ではなく、エッチングによりウェハを薄膜化する場合であっても、シリコン基板と絶縁層とのエッチングレートの相違によって、ウェハの裏面に段差が発生してしまうおそれが生じる。

さらに、トレンチ内部における絶縁層の充填が不十分であると、ウェハの薄膜化工程で素子形成領域に加わる力などによって、素子形成領域がウェハから抜け落ちてしまう可能性もある。

本発明は、上記した点に鑑みてなされたもので、クラックや段差の発生や素子形成領域の抜け落ちを防止することが可能な、素子分離構造を有する半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、請求項１による半導体装置の製造方法は、
半導体基板を用いた能動素子および受動素子の少なくとも一つが、一つの半導体基板において絶縁分離された複数の素子形成領域にそれぞれ形成されてなる半導体装置の製造方法であって、
表面及び裏面を有するシリコン基板からなる半導体基板を準備する工程と、
半導体基板の表面側において、半導体基板の複数の素子形成領域のそれぞれに少なくとも１つの能動素子または受動素子を形成するとともに、半導体基板の表面に絶縁膜を形成する工程と、
半導体基板の裏面側から、当該半導体基板の厚みを薄くする工程と、
半導体基板の厚みを薄くした後に、複数の素子形成領域をそれぞれ取り囲むように、半導体基板の裏面側から、半導体基板の表面に形成された絶縁膜に達するトレンチを形成する工程と、
トレンチの内表面に、直接酸化あるいはＣＶＤにより酸化シリコンからなる絶縁材料を堆積させることによってトレンチ内に絶縁層を形成して、素子形成領域を絶縁分離する工程と、を備え、トレンチの内表面に堆積される絶縁材料が、半導体基板の裏面上にも堆積され、裏面上に残されることを特徴とする。

このように請求項１の半導体装置の製造方法によれば、まず、半導体基板の裏面側から、半導体基板の厚さを薄くする加工を施す。その後、薄膜化された半導体基板の裏面側から、半導体基板の表面に形成された絶縁膜に達するトレンチを形成し、さらに、そのトレンチの内表面に、直接酸化あるいはＣＶＤにより酸化シリコンからなる絶縁材料を堆積させることによってトレンチ内に絶縁層を形成する。従って、単に半導体基板からなる面に対して薄膜化のための加工を施せば良く、従来のように、基板と絶縁層とが混在した面に対して薄膜化のための加工を施す必要がない。このため、クラックや段差の発生を防止して、半導体基板の裏面を均等に薄膜化することができる。さらに、複数の素子形成領域をそれぞれ取り囲むように、半導体基板を貫通するトレンチを形成しても、複数の素子形成領域を含む半導体基板の各領域は、半導体基板の表面に形成された絶縁膜を介して連結された状態を維持する。従って、従来のように、素子形成領域の抜け落ちの問題も防止できる。さらに、トレンチの内表面に堆積される絶縁材料が、半導体基板の裏面上にも堆積され、その堆積された絶縁材料が、半導体基板の裏面に残されるので、裏面からの絶縁材料の除去工程を不要にできるとともに、半導体基板の裏面の絶縁性の確保も可能となる。

上述したように、半導体装置の各領域が、半導体基板表面に形成された絶縁膜により連結された状態を維持できるので、トレンチに充填される絶縁層によって半導体装置の各領域の連結を維持することは必ずしも必要ではない。そのため、請求項２に記載したように、トレンチの内表面に絶縁材料を堆積させた結果、トレンチの内部の中心軸付近に空隙が残っても良い。

請求項３に記載したように、半導体基板の表面に形成される絶縁膜は、半導体基板の表面側の表層部に形成されるＬＯＣＯＳ膜あるいはＳＴＩ膜を含み、トレンチは、ＬＯＣＯＳ膜あるいはＳＴＩ膜をストップ膜として、エッチングにより形成されることが好ましい。エッチングのストッパとなるストップ膜は、ＢＰＳＧ膜などの層間絶縁膜でも良いが、半導体基板との選択比を稼ぐためには、上述したＬＯＣＯＳ膜やＳＴＩ膜を用いることが望ましい。

請求項４に記載したように、半導体基板の厚みを薄くする工程において、半導体基板は、１５０μｍ以下となるまでその厚みが薄くされることが好ましい。これにより、トレンチの形成や、そのトレンチ内部への絶縁材料の堆積形成を容易に行うことが可能になる。ただし、このような厚さまで半導体基板を薄膜化すると、半導体基板の機械的強度が低下して、半導体基板に割れが発生したり、半導体基板のハンドリングが困難になったりするおそれがある。

そのため、請求項５に記載したように、半導体基板の厚みを薄くする工程では、外周部によって取り囲まれる中央領域のみ厚さを薄くし、外周部は、その厚さが薄くされることなく残されることが好ましい。これにより、半導体基板を薄膜化しても、機械的強度の低下を極力抑えることができる。なお、機械的強度の低下を抑制するとの目的のため、外周部の厚さは、請求項６に記載したように、２５０μｍ以上であることが望ましい。ただし、この外周部は、請求項７に記載したように、半導体基板を複数のチップに分離する分離工程において、チップから切り離される。

請求項８による半導体装置の製造方法は、
半導体基板を用いた能動素子および受動素子の少なくとも一つが、一つの半導体基板において絶縁分離された複数の素子形成領域にそれぞれ形成されてなる半導体装置の製造方法であって、
表面及び裏面を有する半導体基板を準備する工程と、
半導体基板の表面側において、半導体基板の複数の素子形成領域のそれぞれに少なくとも１つの能動素子または受動素子を形成し、半導体基板の表面に絶縁膜を形成し、さらに、その絶縁膜上に導電体を形成する工程と、
半導体基板の裏面側から、当該半導体基板の厚みを薄くする工程と、
半導体基板の厚みを薄くした後に、半導体基板の裏面側から半導体基板の表面に形成された絶縁膜に達するトレンチを形成する工程と、
少なくともトレンチの中心軸付近に空洞を残しつつ、当該トレンチの側壁表面に絶縁材料を堆積させることによってトレンチ内に絶縁層を形成して素子形成領域を絶縁分離するとともに、半導体基板の裏面にも絶縁材料を堆積させる工程と、
半導体基板の表面側に形成された導電体と絶縁膜を介して対向しているトレンチにおいて、半導体基板の表面側のトレンチ底部の絶縁膜を除去して、導電体を露出させる工程と、
導電体が露出されたトレンチを含む、トレンチの中心軸付近の空洞に導電材料を堆積させるとともに、半導体基板の裏面上にも導電材料を堆積させる工程と、を備えることを特徴とする。

このような製造方法によれば、請求項１の製造方法と同様の作用効果が得られることに加え、さらに、半導体基板の表面側の導電体と裏面側の導電材料とをトレンチ内部の導電材料を介して電気的に導通可能な構成を得ることができる。

ここで、素子形成領域間に絶縁層を形成すれば、電気信号のＤＣ成分を遮断することはできるが、ＡＣ成分を完全に遮断することはできず、そのＡＣ成分の伝播によって誤動作を引き起こす可能性も残る。しかしながら、上述した構成を利用して、素子形成領域を囲むトレンチ内の導電材料の電位を固定することで、隣接する素子形成領域間におけるＡＣ成分による電位干渉も抑制することが可能になる。

なお、トレンチの内部に堆積される導電材料としては、請求項９に記載したように、ポリシリコンや金属などを用いることが可能である。

請求項１０による半導体装置の製造方法は、
半導体基板を用いた能動素子および受動素子の少なくとも一つが、一つの半導体基板において絶縁分離された複数の素子形成領域にそれぞれ形成されてなる半導体装置の製造方法であって、
表面及び裏面を有する半導体基板を準備する工程と、
半導体基板の表面側において、半導体基板の複数の素子形成領域のそれぞれに少なくとも１つの能動素子または受動素子を形成し、半導体基板の表面に絶縁膜を形成する工程と、
半導体基板の裏面側から、当該半導体基板の厚みを薄くする工程と、
半導体基板の厚みを薄くした後に、半導体基板の裏面側から半導体基板の表面に形成された絶縁膜に達するトレンチを形成する工程と、
少なくともトレンチの中心軸付近に空洞を残しつつ、当該トレンチの側壁表面に絶縁材料を堆積させることによってトレンチ内に絶縁層を形成して素子形成領域を絶縁分離するとともに、半導体基板の裏面にも絶縁材料を堆積させる工程と、
トレンチの中心軸付近の空洞に導電材料を堆積させるとともに、半導体基板の裏面上にも導電材料を堆積させる工程と、を備え、
トレンチ内部の導電材料と半導体基板裏面上の導電材料との電位を固定することによって、素子形成領域を電気的にシールド可能としたことを特徴とする。

このような製造方法によれば、請求項１の製造方法と同様の作用効果が得られることに加え、請求項８と同様に、トレンチ内部の導電材料と半導体基板裏面上の導電材料とを用いて、素子形成領域を電気的にシールドすることが可能になる。これにより、隣接する素子形成領域間におけるＡＣ成分による電位干渉も抑制することが可能になる。

請求項１１に記載したように、半導体基板の表面の絶縁膜上に導電体を形成する工程と、半導体基板の表面側に形成された導電体と絶縁膜を介して対向しているトレンチにおいて、半導体基板の表面側のトレンチ底部の絶縁膜を除去して、導電体を露出させる工程と、をさらに備えることが好ましい。これにより、導電材料を堆積させる工程において、トレンチ内に堆積される導電材料と半導体基板の表面側に形成された導電体とを電気的に接続することができる。このため、導電体を介して、トレンチ内部の導電材料と半導体基板裏面上の導電材料との電位を固定することが可能になる。

請求項１２に記載したように、素子形成領域は、半導体基板の裏面側に電極が形成される縦型素子形成領域を含み、導電材料を堆積させる工程において、素子形成領域を電気的にシールドするための導電材料と、縦型素子形成領域の裏面電極となる導電材料とが半導体基板の裏面上に堆積されるとともに、素子形成領域を電気的にシールドするための導電材料と、縦型素子形成領域の裏面電極となる導電材料との間に絶縁層が形成されても良い。
これにより、半導体基板の裏面側に、縦型素子形成領域の裏面電極を形成する場合であっても、それ以外の素子形成領域については、各素子形成領域を電気的にシールドするための導電材料を形成することができる。

請求項１３に記載したように、半導体基板の裏面上に堆積された導電材料を、導体プレート上に接合する工程をさらに備え、縦型素子形成領域の裏面電極となる導電材料は、素子形成領域を電気的にシールドするための導電材料よりも厚く形成されることが好ましい。これにより、導体プレートが、縦型素子形成領域の裏面電極となる導電材料のみに電気的に接続されるので、導体プレートを裏面電極の接続端子として利用することができる。

請求項１４に記載したように、半導体基板の裏面上に堆積された導電材料を、導体プレート上に接合する工程をさらに備え、半導体基板の裏面上において、導電材料は絶縁層を介して２層に積層されるとともに、素子形成領域を電気的にシールドする導電材料は、絶縁層により、半導体基板に接する面と反対側の面に形成された導電材料の層と絶縁される一方、縦型素子形成領域の裏面電極となる導電材料は、絶縁層を貫通して半導体基板に接する面と反対側の面に形成された導電材料の層に電気的に接続されるようにしても良い。このようにしても、導体プレートが、縦型素子形成領域の裏面電極となる導電材料のみに電気的に接続され、導体プレートを裏面電極の接続端子として利用することができる。

請求項１５に記載したように、半導体基板の裏面上に堆積された導電材料を、導体プレート上に接合する工程をさらに備え、導体プレートを介して、トレンチ内部の導電材料と半導体基板裏面上の導電材料との電位を固定するようにしても良い。すなわち、半導体基板の裏面側に配置される導体プレートを利用して、トレンチ内部の導電材料と半導体基板裏面上の導電材料との電位を固定することも可能である。

請求項１６に記載したように、素子形成領域は、半導体基板の裏面側に電極が形成される縦型素子形成領域を含み、導体プレートは、素子形成領域を電気的にシールドするための導電材料が接合される領域と、縦型素子形成領域の裏面電極となる導電材料が接合される領域との間に絶縁材料が挿入され、当該絶縁材料により電気的に分割された分割プレートであることが好ましい。これにより、導体プレートを用いて、トレンチ内部の導電材料と半導体基板裏面上の導電材料との電位を固定しつつ、縦型素子形成領域の裏面電極の接続端子としての役割も発揮させることができる。

請求項１７に記載したように、トレンチ内部の導電材料と半導体基板裏面上の導電材料とが固定される電位は、接地電位であることが好ましい。これにより、電力消費を抑制しつつ、隣接する素子形成領域における電位干渉を防止することができる。

請求項１８に記載したように、導電材料の融点は１１００℃以下であっても良い。つまり、本発明では、半導体基板に素子を形成した後に、導電材料をトレンチ内部及び半導体基板裏面に堆積することができるので、導電材料は、半導体素子形成時の高温の熱処理に晒されることはない。このため、導電材料として、比較的、低融点の材料を用いることができる。

請求項１９に記載したように、トレンチ内部に導電材料を堆積させた結果、トレンチ内部の中心軸付近に空隙が残っても良い。トレンチ内部を導電材料で完全に埋めようとすると、導電材料の堆積工程に長時間を要しコストが高くなってしまう。ここで、トレンチ内の導電材料は、上述したように隣接する素子形成領域間の電位干渉を防止するためのものであるため、多少空隙が残っても、その機能に支障はない。

（第１実施形態）
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の第１実施形態における素子分離構造を有する半導体装置の要部の構成を示す断面図である。

図１に示すように、半導体装置１は、シリコン基板からなる素子形成用のウェハ基板２に、絶縁分離された複数の素子形成領域５を備えている。この素子成形領域５の各々には、半導体基板（ウェハ基板）としてのシリコン基板を用いた能動素子（トランジスタ、ダイオードなど）及び受動素子（抵抗、コンデンサなど）の少なくとも一つが形成されている。例えば、トランジスタの場合には、シリコン基板の導電型と逆の導電型を有する不純物を、シリコン基板の表面側から適宜導入することにより形成された不純物領域７を有する。この不純物領域７が、ソース領域及びドレイン領域となり、ゲート電極９に電圧を印加することにより、その間の領域にチャネルが形成されると、ソース領域とドレイン領域間に電流が流れる。

複数の素子形成領域５の周囲を取り囲むようにトレンチ３が形成されている。そのトレンチ３の内部及びウェハ基板２の裏面には、酸化シリコンなどの絶縁材料が堆積されることにより、絶縁層４が形成されている。この絶縁層４によって、複数の素子形成領域５は相互に絶縁分離されている。

絶縁層４が埋め込まれるトレンチ３は、後述するようにウェハ基板２の裏面側からエッチングを行うことによって形成される。そのエッチング工程において、ウェハ基板２の表面に形成された絶縁膜であるＬＯＣＯＳ膜６が、エッチングストッパとして利用される。このため、トレンチ３の底部（シリコン基板表面側の先端部）は、ＬＯＣＯＳ膜６に接した状態で終端している。エッチングストッパとして、ＬＯＣＯＳ膜ではなく、ＳＴＩ膜を利用しても良い。ＢＰＳＧ膜などの層間絶縁膜をエッチングストッパとして用いることも可能ではあるが、シリコン基板とのエッチング選択比を稼ぐためには、上述したＬＯＣＯＳ膜やＳＴＩ膜などのサブミクロン以上の厚さを持つ酸化絶縁膜を用いることが好ましい。

ウェハ基板２の表面には、上述した能動素子や受動素子の形成後に、熱酸化膜８が形成される。この熱酸化膜８上には、上述したゲート電極９が形成されている。このゲート電極９は、ポリシリコンやタングステン、アルミニウムなどの導電体からなる。その後、ＢＰＳＧ膜やＮＳＧ膜からなる層間絶縁膜１０を、熱酸化膜８及びゲート電極９上に堆積形成する。さらに、素子形成領域５に形成した能動素子や受動素子の電極１１及びパッド１２が、層間絶縁膜１０及び熱酸化膜８をエッチング除去した部分に形成されている。

次に、図２（ａ）〜（ｅ）を参照して、上記構成を有する半導体装置１の製造方法について説明する。

まず、図２（ａ）に示すように、シリコン基板からなる素子形成用のウェハ基板２を用意する。そして、ウェハ基板２の表面側から、各々の素子形成領域５に所望の素子を形成する。その後、熱酸化膜８、ゲート電極９、層間絶縁膜１０、電極１１、及びパッシベーション膜１３等を形成する。本実施形態による製造方法では、最初に、このような構成を有する半導体素子が、ウェハ基板２の複数個所に形成される。

次に、図２（ｂ）に示すように、ウェハ基板２の裏面側から、機械的研磨（Mechanical Polish）を行って、ウェハ基板２の厚さを薄くする（薄膜化工程）。この場合、従来のように、半導体基板と絶縁層とが混在した面を研磨するのではなく、半導体基板のみからなる面を研磨すれば良いので、単なる機械的研磨であっても、ウェハ基板２の裏面にクラックや段差を発生させずに、その裏面を均等に研磨することができる。ただし、研磨方法としては、機械的研磨に限らず、化学機械的研磨（Chemical Mechanical Polish）あるいはウェットエッチ、ドライエッチ等の技術を用いても良い。

また、薄膜化工程では、例えば、ウェハ基板２の厚さが１５０μｍ以下となるまでウェハ基板２を研磨する。このような厚さまでウェハ基板２を薄膜化することにより、トレンチ３の形成や、そのトレンチ３内部への絶縁材料の堆積形成を容易に行うことが可能になる。ただし、ウェハ基板２の厚さが薄くなるに伴って、ウェハ基板２の機械的強度が低下する。従って、ウェハ基板２に割れが発生したり、ウェハ基板２のハンドリングが困難になったりするおそれが生じる。

このため、ウェハ基板２の裏面を研磨することによって薄膜化する際に、通常はウェハ基板２の表面に支持基体を貼り付けて機械強度を保持しておいて薄膜化することが一般的である。しかし、支持基体を貼り付けなくとも良い。この場合、ウェハ基板２の全面を研磨するのではなく、外周部２ｂによって取り囲まれる中央領域２ａだけを研磨することが好ましい。これにより、中央領域２ａの厚さだけが薄くなり、外周部２ｂは、その厚さが薄くされることなく残される。その結果、ウェハ基板２を薄膜化しても、機械的強度の低下を極力抑えることができる。

また、支持基体を貼り付けたプロセスでは、貼り合わせに用いられる接着剤の保持温度の制約により、２００℃以上の温度をウェハに施すことが困難となる。しかし、上述したように、ウェハ基板２の外周部２ｂを厚いまま残すことで、支持基体を省略することが可能となるので、２００℃より高温の処理を施すことも可能となる。なお、機械的強度の低下を抑制するためには、外周部２ｂの厚さは２５０μｍ以上であることが望ましい。

次に、図２（ｃ）に示すように、薄膜化されたウェハ基板２に対して、その裏面側からドライエッチング処理を施して、トレンチ３を形成する。このトレンチ３は、各々の素子形成領域５を取り囲むように形成される。このエッチングは、トレンチ３がウェハ基板２の表面側の絶縁膜（ＬＯＣＯＳ膜６）まで到達すると、その絶縁膜によってほぼ停止される。

ここで、本実施形態では、トレンチ３の形成時点においては、既に、熱酸化膜８や層間絶縁膜１０がウェハ基板２の表面上に形成されている。このため、複数の素子形成領域５をそれぞれ取り囲むように、ウェハ基板２を貫通するトレンチ３を形成しても、複数の素子形成領域５を含むウェハ基板２の各領域は、ウェハ基板２の表面上に形成された熱酸化膜８等を介して連結された状態を維持する。従って、従来のように、素子形成領域５の抜け落ちの問題も防止できる。

次に、図２（ｄ）に示すように、ウェハ基板２の裏面側から、酸化シリコンなどの絶縁材料を直接酸化あるいは化学気相合成法（ＣＶＤ）等によって堆積形成する。この結果、トレンチ３の内部が絶縁材料によって埋め込まれることにより、トレンチ３の内部に絶縁層４が形成される。このため、ウェハ基板２の複数の素子形成領域５の間に絶縁層４が配置され、隣接する素子形成領域５同士が素子分離される。さらに、トレンチ３の内部から連続する絶縁材料が、ウェハ基板２の裏面にも堆積され、絶縁層４が形成される。これにより、ウェハ基板２の裏面を保護するとともに、絶縁性も確保することができる。

なお、本実施形態では、上述したように、ウェハ基板２の各領域が、ウェハ基板２の表面に形成された熱酸化膜８等によって連結された状態を維持できるので、トレンチ３に充填される絶縁層４によってウェハ基板２の各領域の連結を維持することは必ずしも必要ではない。そのため、トレンチ３内に密に絶縁材料を充填する必要はなく、例えば、トレンチ３の内表面に絶縁材料を堆積させた結果、トレンチ３の内部の中心軸付近に空隙が残っても良い。

最後に、図２（ｅ）に示すように、ダイシングによりウェハ基板２を複数のチップ２０に分離する分離工程を行う。この分離工程において、厚いまま残された外周部２ｂはチップ２０から切り離される。以上のような工程を経て、本実施形態による、素子分離構造を有する半導体チップ２０が完成する。

（第２実施形態）
次に、本発明の第２実施形態について説明する。図３は、第２実施形態における素子分離構造を有する半導体装置の要部の構成を示す断面図である。

第１実施形態と第２実施形態との相違点は、第２実施形態による半導体装置が、トレンチ３の側壁表面に絶縁材料を堆積させつつ、その中心軸付近の空洞に、比較的低融点の、例えば１１００℃以下の融点を有する金属（銅又はアルミニウムなど）からなる導電材料１４を充填し、一部のトレンチ３内の導電材料１４をウェハ基板２の表面に設けられた電極９ａと導通させたことである。ただし、導電材料１４として、比較的高融点のポリシリコンなどを用いても良い。その他は、第２実施形態による半導体装置の構造及びその製造方向に関して、第１実施形態と異なるところはない。

ここで、素子形成領域５の間に絶縁層４を形成すれば、各々の素子形成領域５に生ずる電気信号のＤＣ成分を遮断することはできる。しかしながら、電気信号のＡＣ成分を完全に遮断することはできないため、そのＡＣ成分の伝播によって誤動作を引き起こす可能性が残る。しかしながら、上述した構成を利用して、素子形成領域５を囲むトレンチ３内の導電材料１４の電位を固定することで、隣接する素子形成領域５の間におけるＡＣ成分による電位干渉も抑制することが可能になる。

なお、従来でも、例えば特開平４−１５４１４７号公報に示されるように、分離された素子形成領域間で電気的なシールドを得るための構造が提案されている。具体的には、複数の素子形成領域をＳＯＩ基板上に形成するとともに、酸化膜で覆われた素子形成領域の間に形成したトレンチにポリシリコン層を埋め込んでいる。

しかしながら、このような素子分離構造では、半導体素子を形成する素子形成工程において、既に、素子形成領域の下方及び側方に導体層が形成された状態となる。このため、素子形成工程における高温の熱処理に耐えるため、導体層として、ポリシリコンあるいはタングステンのような高融点金属を用いる必要が生じ、導体層の比抵抗が高くなる。さらに、従来の素子分離構造では、素子形成領域の下方に導体層を配置するためにＳＯＩ基板を用いており、高融点の導体層を用いることと相俟って、製造コストが高くなってしまう。

それに対して、本実施形態では、素子形成領域５への素子形成後にトレンチ３内に導電材料１４を充填することができる。従って、導電材料１４として、アルミニウムや銅などの比較的低融点の金属を用いることができる。また、単に導電材料１４を堆積するだけで素子形成領域５を導電材料１４によって取り囲むことができるので、製造コストを低減することができる。

トレンチ３内に導電材料１４を充填するには、まず、トレンチ３の中心軸付近に空洞を残しつつ、トレンチ３の側壁表面に絶縁材料を堆積させることによってトレンチ３内表面に絶縁層４を形成する。このとき、ウェハ基板２の裏面にも絶縁材料が堆積されて絶縁層４が形成される。

次に、ウェハ基板２の表面側に形成された電極９ａと熱酸化膜８を介して対向しているトレンチ３において、ウェハ基板２の表面側のトレンチ３の底部に絶縁材料が堆積されていれば、その絶縁材料とともに熱酸化膜８をイオンビームエッチングなどの異方性エッチングにより除去して、トレンチ３の底部において電極９ａを露出させる。そして、電極９ａが露出されたトレンチ３を含むトレンチ３の中心軸付近の空洞に導電材料１４を充填するとともに、ウェハ基板２の裏面上にも導電材料１４を堆積させる。これにより、ウェハ基板２の表面側の電極９ａと裏面側の導電材料１４とがトレンチ３内部の導電材料１４を介して電気的に導通可能となり、その結果、ウェハ基板２の裏面側の導電材料１４に接続され、トレンチ３内部で終端している導電材料１４も、ウェハ基板２の表面側の電極９ａと電気的に接続された構成を得ることができる。

このような構成において、ウェハ基板２の表面側の電極９ａに所定電位を印加することにより、この電極９ａに電気的に接続された、トレンチ３内部及びウェハ基板２の裏面側の導電材料１４は全てその所定電位に固定される。従って、隣接する素子形成領域５の間におけるＡＣ成分による電位干渉も抑制することができる。なお、所定電位は、接地電位に固定することが好ましい。これにより、電力消費を抑制しつつ、隣接する素子形成領域における電位干渉を防止することができる。

（第３実施形態）
次に、本発明の第３実施形態について説明する。図４は、第３実施形態における素子分離構造を有する半導体装置の要部の構成を示す断面図である。

本実施形態においては、素子形成領域５の１つが、縦型素子形成領域１６となっており、ウェハ基板２の表面側に表面電極９ｂが形成され、裏面側に裏面電極１５が形成されている。さらに、裏面電極１５は、導電性の接合部材１８を介して、導体プレート１９に接合されている。その他の構成は、図示していないが、ウェハ基板２の表面側に形成された電極９ａによってトレンチ３内部及びウェハ基板２の裏面上に堆積された導電材料１４を所定電位に固定する構成も含め、第２実施形態による半導体装置と同様である。

ウェハ基板２の裏面側に堆積形成された裏面電極１５は、例えば導電材料１４と同じ材料によって形成され、裏面電極１５と導電材料１４との間には、絶縁を確保するために絶縁層１７が形成されている。このような裏面電極構造を得るためには、まず、ウェハ基板２の裏面全体に導電材料１４を所定の厚さだけ堆積形成する。その後、縦型素子形成領域の裏面電極１５の形成位置及びその周囲の領域の導電材料１４をエッチングにより除去する。次に、酸化シリコンなどの絶縁材料を化学気相合成法（ＣＶＤ）等によって堆積することによって絶縁層１７を形成する。そして、裏面電極１５の形成位置の絶縁層１７をエッチング除去した後に、再び、ウェハ基板２の裏面に導電材料を堆積させ、裏面電極１５を形成する。なお裏面電極１５の形成位置の絶縁層１７を除去する際、以前に形成された絶縁層４も同時に除去される。

その後、例えばはんだ、銀ペースト、もしくは金属ナノ粒子からなる接合部材１８により、裏面電極１５を導体プレート１９に接合する。なお、導体プレート１９は、半導体チップ２０がパッケージ化される際に、半導体チップ２０を支持する金属フレームであったり、半導体チップ２０がマザー基板に実装される際の、マザー基板表面に設けられた銅箔などである。

つまり、第３実施形態の半導体装置では、ウェハ基板２の裏面上において、導電材料が絶縁層１７を介して２層に積層されるとともに、素子形成領域５を電気的にシールドする導電材料１４は、絶縁層１７により、ウェハ基板２に接する面と反対側の面に形成された導電材料の層と絶縁される一方、縦型素子形成領域１６の裏面電極１５となる導電材料は、絶縁層１７を貫通してウェハ基板２に接する面と反対側の面に形成された導電材料の層に電気的に接続されている。従って、ウェハ基板２に接する面と反対側の面に形成された導電材料は、裏面電極１５の一部となる。

以上のように構成された第３実施形態の半導体装置によれば、ウェハ基板２の裏面側に、縦型素子形成領域１６の裏面電極１５を形成する場合であっても、それ以外の素子形成領域５については、各素子形成領域５を電気的にシールドするための導電材料１４をウェハ基板２の裏面に形成することが可能になる。そして、裏面電極１５に導体プレート１９を接合することにより、導体プレート１９を裏面電極１５の接続端子として利用することができる。さらに、導体プレート１９により、素子形成領域５，１６の放熱が促進されるので、放熱性を向上することができる。

次に、第３実施形態の変形例について説明する。図５は、第３実施形態の変形例による半導体装置の要部の構成を示す断面図である。上述した第３実施形態では、導電材料が、絶縁層１７を挟んで２層に形成されていたが、図５に示された変形例では、素子形成領域５を電気的にシールドする導電材料１４は一層構造であり、縦型素子形成領域１６の裏面電極１５ａは、導電材料１４よりも厚く形成されている。裏面電極１５ａと導電材料１４との厚さの差の分だけ、導電材料１４上に絶縁層１７ａが形成されている。従って、裏面電極１５ａと絶縁層１７ａとは、ウェハ基板２に接する面と反対側の面において、同一面を形成している。この裏面電極１５ａと絶縁層１７ａとからなる面が、接合部材１８を介して導体プレート１９に接合されている。

このような構成しても、裏面電極１５ａは、絶縁層１７ａによって導電材料１４と絶縁され、かつ縦型素子形成領域１６の裏面電極１５ａは、素子形成領域５を電気的にシールドする導電材料１４よりも厚さが厚いため、導体プレート１９が、縦型素子形成領域１６の裏面電極１５ａのみに電気的に接続される。従って、導体プレート１９を裏面電極１５ａの接続端子として利用することができる。

（第４実施形態）
次に、本発明の第４実施形態について説明する。上述した第２及び第３実施形態では、ウェハ基板２の表面側に設けた電極９ａとトレンチ３内の導電材料１４とを導通させることにより、トレンチ３内の導電材料１４及びウェハ基板２の裏面側の導電材料１４の電位を所定電位に固定した。しかしながら、ウェハ基板２の表面側には、各素子の電極配線等を形成する必要があるため、電極９ａの配置箇所は制限される。すると、トレンチ３内における導電材料１４の径は細く、インピーダンスが相対的に高くなるので、特に、電極９ａに直接接続されていないトレンチ３内の導電材料１４の電位が、安定して所定電位に固定できない場合がある。

その点に鑑みて、本実施形態による半導体装置では、ウェハ基板２の裏面側に接合した導体プレート１９を利用して、トレンチ３内部及びウェハ基板２の裏面の導電材料１４を所定電位に固定するものである。

図６は、第４実施形態における素子分離構造を有する半導体装置の要部の構成を示す断面図である。図６に示すように、導電材料１４が、トレンチ３内部及びウェハ基板２の裏面に堆積形成されている。本実施形態では、このように堆積形成されたウェハ基板２の裏面の導電材料１４に、接合部材１８を介して導体プレート１９を接合する。この導体プレート１９には、例えば所定電位として接地電位が与えられる。これにより、導体プレート１９を介して、トレンチ３内部及びウェハ基板２の裏面の導電材料１４の電位が所定電位に固定される。

特に、本実施形態では、ウェハ基板２の裏面において、少なくともトレンチ３の形成位置を網羅するように接合される導体プレート１９により、導電材料１４の電位を固定している。換言すれば、トレンチ３内の細径の導電材料１４を経由して、他のトレンチ３内の導電材料１４の電位を固定する必要がないので、低インピーダンスでの電気的接続が可能になる。このため、トレンチ３内部及びウェハ基板２の裏面の導電材料１４の電位を安定して所定電位に保つことができる。

次に、第４実施形態の変形例について説明する。図７は、第４実施形態の変形例による半導体装置の要部の構成を示す断面図である。図７に示す変形例では、素子形成領域５の一部の領域が縦型素子形成領域１６となっている。このような縦型素子形成領域１６の裏面電極１５をウェハ基板２の裏面に設けつつ、同時にウェハ基板２の裏面側の導体プレート１９を用いて、トレンチ３内部及びウェハ基板２の裏面の導電材料１４に所定電位を与えるべく、導体プレート１９が、裏面電極１５に接続される電極プレート１９ａと導電材料１４に接続される導電プレート１９ｂとに分割されている。そして、電極プレート１９ａと導電プレート１９ｂとの間には絶縁部１９ｃが設けられており、電極プレート１９ａと導電プレート１９ｂとは絶縁分離されている。

このような構成を採用することで、導体プレート１９を用いて、トレンチ３内部及びウェハ基板２裏面の導電材料１４の電位を固定しつつ、縦型素子形成領域１６の裏面電極１５の接続端子としての役割も発揮させることができる。

なお、導体プレート１９は、電極プレート１９ａと導電プレート１９ｂとが絶縁部１９ｃを介して連結された構成のものを予め用意して、ウェハ基板２に接合しても良いし、導体プレート１９をウェハ基板２に接合した後に、絶縁部１９ｃに対応する領域を除去し、その除去部分に絶縁材を挿入して形成しても良い。

以上、本発明による好ましい実施形態について説明したが、本発明は、上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

例えば、図８に示すように、トレンチ３内部に導電材料１４を堆積させた結果、トレンチ３内部の中心軸付近に空隙が残っても良い。トレンチ３内部を導電材料１４で完全に埋めようとすると、導電材料１４の堆積工程に長時間を要しコストが高くなってしまう。また、トレンチ１４内部の導電材料１４は、上述したように隣接する素子形成領域５間の電位干渉を防止するためのものであるため、多少空隙が残っても、その機能に支障はない。

また、図９に示すように、トレンチ３をウェハ基板２に形成する際、トレンチ３は、素子形成領域５における不純物の拡散層７ａと交差しても良い。これにより、素子面積を小さくすることができるので、半導体チップ２０のコストを低減することができる。

さらに、例えば、素子形成領域５を取り囲むようにトレンチ３を形成し、そのトレンチ３の内部に絶縁層４を形成して素子分離する場合であっても、種々の素子形成領域の配置例が考えられる。

例えば、図１０において、素子形成領域２１は、その回りを絶縁層が形成された１本のトレンチ２２で取り囲まれているが、他の素子形成領域と隣接しておらず、その間に分離領域（フィールド領域）２３が設けられている。この場合、フィールド領域２３と素子形成領域２１との間に電圧を印加して、トレンチ２２の絶縁性を確認する試験を行うことが可能である。さらに、フィールド領域２３の電位を固定することにより、素子形成領域２１の電位干渉を抑制することも可能となる。

また、素子形成領域２４のように、一本のトレンチ２５で仕切られつつ、複数の素子形成領域２４を隣接して配置しても良い、この場合、高い密度で素子形成領域２４を配置することが可能となり、一枚のウェハ基板２からより多くの半導体チップを得ることができる。

さらに、素子形成領域２６のように、複数本のトレンチ２７，２８で素子形成領域２６を取り囲むことにより、素子分離を行っても良い。この場合、複数本のトレンチ２７，２８に電圧を分担させることができるので、素子形成領域２６には、高い電圧が印加される素子を配置することができる。

第１実施形態における、素子分離構造を有する半導体装置の要部の構成を示す断面図である。 （ａ）〜（ｅ）は、第１実施形態の半導体装置の製造方法を示す工程別断面図である。 第２実施形態における、素子分離構造を有する半導体装置の要部の構成を示す断面図である。 第３実施形態における、素子分離構造を有する半導体装置の要部の構成を示す断面図である。 第３実施形態の変形例による半導体装置の要部の構成を示す断面図である。 第４実施形態における、素子分離構造を有する半導体装置の要部の構成を示す断面図である。 第４実施形態の変形例による半導体装置の要部の構成を示す断面図である。 トレンチ内の導電材料に空隙が残った状態を示した説明図である。 トレンチと素子形成領域の拡散層とが交差する状態を示した説明図である。 トレンチによって素子分離される素子形成領域の各種の配置例を説明するための説明図である。

符号の説明

１ 半導体装置
２ ウェハ基板
３ トレンチ
４ 絶縁層
５ 素子形成領域
６ ＬＯＣＯＳ膜
７ 不純物領域
８ 熱酸化膜
９ ゲート電極
１０ 層間絶縁膜
１１ 電極

Claims (19)

1. 半導体基板を用いた能動素子および受動素子の少なくとも一つが、一つの半導体基板において絶縁分離された複数の素子形成領域にそれぞれ形成されてなる半導体装置の製造方法であって、
   表面及び裏面を有するシリコン基板からなる半導体基板を準備する工程と、
   前記半導体基板の表面側において、前記半導体基板の複数の素子形成領域のそれぞれに少なくとも１つの能動素子または受動素子を形成するとともに、前記半導体基板の表面に絶縁膜を形成する工程と、
   前記半導体基板の裏面側から、当該半導体基板の厚みを薄くする工程と、
   前記半導体基板の厚みを薄くした後に、前記複数の素子形成領域をそれぞれ取り囲むように、前記半導体基板の裏面側から、前記半導体基板の表面に形成された絶縁膜に達するトレンチを形成する工程と、
   前記トレンチの内表面に、直接酸化あるいはＣＶＤにより酸化シリコンからなる絶縁材料を堆積させることによって前記トレンチ内に絶縁層を形成して、前記素子形成領域を絶縁分離する工程と、を備え、
   前記トレンチの内表面に堆積される絶縁材料が、前記半導体基板の裏面上にも堆積され、裏面上に残されることを特徴とする半導体装置の製造方法。
2. 前記トレンチの内表面に絶縁材料を堆積させた結果、前記トレンチの内部の中心軸付近に空隙が残ることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記半導体基板の表面に形成される絶縁膜は、前記半導体基板の表面側の表層部に形成されるＬＯＣＯＳ膜あるいはＳＴＩ膜を含み、前記トレンチは、前記ＬＯＣＯＳ膜あるいはＳＴＩ膜をストップ膜として、エッチングにより形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記半導体基板の厚みを薄くする工程において、前記半導体基板は、１５０μｍ以下となるまでその厚みが薄くされることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
5. 前記半導体基板の厚みを薄くする工程では、外周部によって取り囲まれる中央領域のみ厚さを薄くし、外周部は、その厚さが薄くされることなく残されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
6. 前記半導体基板の外周部の厚さは、２５０μｍ以上であることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記半導体基板を複数のチップに分離する分離工程をさらに有し、前記外周部は、前記分離工程において、前記チップから切り離されることを特徴とする請求項５または６に記載の半導体装置の製造方法。
8. 半導体基板を用いた能動素子および受動素子の少なくとも一つが、一つの半導体基板において絶縁分離された複数の素子形成領域にそれぞれ形成されてなる半導体装置の製造方法であって、
   表面及び裏面を有する半導体基板を準備する工程と、
   前記半導体基板の表面側において、前記半導体基板の複数の素子形成領域のそれぞれに少なくとも１つの能動素子または受動素子を形成し、前記半導体基板の表面に絶縁膜を形成し、さらに、その絶縁膜上に導電体を形成する工程と、
   前記半導体基板の裏面側から、当該半導体基板の厚みを薄くする工程と、
   前記半導体基板の厚みを薄くした後に、前記半導体基板の裏面側から前記半導体基板の表面に形成された絶縁膜に達するトレンチを形成する工程と、
   少なくとも前記トレンチの中心軸付近に空洞を残しつつ、当該トレンチの側壁表面に絶縁材料を堆積させることによって前記トレンチ内に絶縁層を形成して前記素子形成領域を絶縁分離するとともに、半導体基板の裏面にも前記絶縁材料を堆積させる工程と、
   前記半導体基板の表面側に形成された前記導電体と前記絶縁膜を介して対向しているトレンチにおいて、前記半導体基板の表面側のトレンチ底部の前記絶縁膜を除去して、前記導電体を露出させる工程と、
   前記導電体が露出されたトレンチを含む、前記トレンチの中心軸付近の空洞に導電材料を堆積させるとともに、前記半導体基板の裏面上にも前記導電材料を堆積させる工程と、を備え、
   前記半導体基板の表面側の導電体と裏面側の導電材料とを前記トレンチ内部の導電材料を介して電気的に導通可能とすることを特徴とする半導体装置の製造方法。
9. 前記トレンチの空洞に堆積される導電材料が、ポリシリコン及び金属の少なくとも一方を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
10. 半導体基板を用いた能動素子および受動素子の少なくとも一つが、一つの半導体基板において絶縁分離された複数の素子形成領域にそれぞれ形成されてなる半導体装置の製造方法であって、
    表面及び裏面を有する半導体基板を準備する工程と、
    前記半導体基板の表面側において、前記半導体基板の複数の素子形成領域のそれぞれに少なくとも１つの能動素子または受動素子を形成し、前記半導体基板の表面に絶縁膜を形成する工程と、
    前記半導体基板の裏面側から、当該半導体基板の厚みを薄くする工程と、
    前記半導体基板の厚みを薄くした後に、前記半導体基板の裏面側から前記半導体基板の表面に形成された絶縁膜に達するトレンチを形成する工程と、
    少なくとも前記トレンチの中心軸付近に空洞を残しつつ、当該トレンチの側壁表面に絶縁材料を堆積させることによって前記トレンチ内に絶縁層を形成して前記素子形成領域を絶縁分離するとともに、半導体基板の裏面にも前記絶縁材料を堆積させる工程と、
    前記トレンチの中心軸付近の空洞に導電材料を堆積させるとともに、前記半導体基板の裏面上にも前記導電材料を堆積させる工程と、を備え、
    前記トレンチ内部の導電材料と前記半導体基板裏面上の導電材料との電位を固定することによって、前記素子形成領域を電気的にシールド可能としたことを特徴とする半導体装置の製造方法。
11. 前記半導体基板の表面の絶縁膜上に導電体を形成する工程と、
    前記半導体基板の表面側に形成された前記導電体と前記絶縁膜を介して対向しているトレンチにおいて、前記半導体基板の表面側のトレンチ底部の前記絶縁膜を除去して、前記導電体を露出させる工程と、をさらに備え、
    前記導電材料を堆積させる工程において、前記トレンチ内に堆積される前記導電材料と前記半導体基板の表面側に形成された前記導電体とを電気的に接続し、前記導電体を介して、前記トレンチ内部の導電材料と前記半導体基板裏面上の導電材料との電位を固定することを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記素子形成領域は、前記半導体基板の裏面側に電極が形成される縦型素子形成領域を含み、
    前記導電材料を堆積させる工程において、前記素子形成領域を電気的にシールドするための導電材料と、前記縦型素子形成領域の裏面電極となる導電材料とが前記半導体基板の裏面上に堆積されるとともに、前記素子形成領域を電気的にシールドするための導電材料と、前記縦型素子形成領域の裏面電極となる導電材料との間に絶縁層が形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記半導体基板の裏面上に堆積された導電材料を、導体プレート上に接合する工程をさらに備え、
    前記縦型素子形成領域の裏面電極となる導電材料は、前記素子形成領域を電気的にシールドするための導電材料よりも厚く形成されることにより、前記導体プレートが、前記縦型素子形成領域の裏面電極となる導電材料のみに電気的に接続されることを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記半導体基板の裏面上に堆積された導電材料を、導体プレート上に接合する工程をさらに備え、
    前記半導体基板の裏面上において、前記導電材料は絶縁層を介して２層に積層されるとともに、前記素子形成領域を電気的にシールドする導電材料は、前記絶縁層により、前記半導体基板に接する面と反対側の面に形成された導電材料の層と絶縁される一方、前記縦型素子形成領域の裏面電極となる導電材料は、前記絶縁層を貫通して前記半導体基板に接する面と反対側の面に形成された導電材料の層に電気的に接続されることにより、前記導体プレートが、前記縦型素子形成領域の裏面電極となる導電材料のみに電気的に接続されることを特徴とする請求項１２に記載の半導体装置の製造方法。
15. 前記半導体基板の裏面上に堆積された導電材料を、導体プレート上に接合する工程をさらに備え、前記導体プレートを介して、前記トレンチ内部の導電材料と前記半導体基板裏面上の導電材料との電位を固定することを特徴とする請求項１０に記載の半導体装置の製造方法。
16. 前記素子形成領域は、前記半導体基板の裏面側に電極が形成される縦型素子形成領域を含み、
    前記導体プレートは、前記素子形成領域を電気的にシールドするための導電材料が接合される領域と、前記縦型素子形成領域の裏面電極となる導電材料が接合される領域との間に絶縁材料が挿入され、当該絶縁材料により電気的に分割された分割プレートであることを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記トレンチ内部の導電材料と前記半導体基板裏面上の導電材料とが固定される電位は、接地電位であることを特徴とする請求項１０乃至１６のいずれかに記載の半導体装置の製造方法。
18. 前記導電材料の融点は１１００℃以下であることを特徴とする請求項１０乃至１７のいずれかに記載の半導体装置の製造方法。
19. 前記トレンチ内部に前記導電材料を堆積させた結果、前記トレンチ内部の中心軸付近に空隙が残ることを特徴とする請求項１０乃至１８のいずれかに記載の半導体装置の製造方法。

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