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JP4679340B2 - 固体撮像装置 - Google Patents

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JP4679340B2
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Description

本発明は、固体撮像装置に関するもので、特に、N/P+ 基板を用いたCMOS(Complementary Metal Oxide Semiconductor)タイプの増幅型固体撮像装置、いわゆるCMOSイメージセンサーに関する。
固体撮像装置としては、電荷結合素子型の固体撮像装置である、いわゆるCCD(Charge Coupled Device)タイプの固体撮像装置(CCDイメージセンサー)が一般によく知られている。CCDイメージセンサーは、通常、N型基板上に形成されている。また、CCDイメージセンサーは、その駆動のために、互いに電圧値の異なる3つの電源が必要とされている。たとえば、CCDイメージセンサーは、駆動電源として、5V、8V、および、15Vの3つの電源が必要になる。このようなCCDイメージセンサーの消費電力は、およそ500mWとなっている。
また、最近では、CCDイメージセンサーとは異なる動作原理からなる固体撮像装置として、いわゆるCMOSタイプの増幅型固体撮像装置(CMOSイメージセンサー)が提案され、商品化されている。このCMOSイメージセンサーは、CCDイメージセンサーとは異なる特徴を有している。具体的には、CMOSイメージセンサーは、単一電源、低電圧駆動、および、低消費電力などの特徴を有している。たとえば、CMOSイメージセンサーは、駆動電源として3Vの電源が1つあればよい。また、このようなCMOSイメージセンサーの消費電力は、およそ50mWとなっている。
近年、CMOSイメージセンサーは、CCDイメージセンサーとともに、著しく多画素化(高画素化)が進められている。センサーの大きさを変えることなしに画素(撮像素子)数を増やすと、当然のことながら1つ1つの画素は微細化される。すると、フォトダイオードの受光面積も、当然のことながら縮小される。この結果、1つ1つのフォトダイオードの感度は低下する。
しかしながら、CMOSイメージセンサーは、前述したように、CCDイメージセンサーと比較して低電圧で駆動する仕組みになっている。そのため、CCDイメージセンサーに比べて、フォトダイオードの空乏層を広げ難い。すなわち、CMOSイメージセンサーでは、フォトダイオードの空乏層を広げて感度を向上させることにより、画素の微細化に起因する感度の低下を補うという方法を採用するのは困難である。したがって、CMOSイメージセンサーについては、CCDイメージセンサーとは異なる方法で感度を上げることのできる技術の開発が、今後のさらなる高画素化に向けての重要な技術的課題となっている(たとえば、特許文献1および2参照)。また、ただ単に感度を向上させることができるだけでなく、併せてブルーミングや混色などの画質劣化をも抑制することができる技術の開発が望まれている。
このような課題の解決策の一つとして、たとえばN/P+ 基板を用いることによって、光電変換により発生した電子をフォトダイオードに効率良く集めるための技術が検討されている。N/P+ 基板は、P/P+ 基板と同様に、基板本体となるP+ 基板上にエピタキシャル成長させたN型半導体層(N型エピタキシャル層)を積層させた構造となっている。このN/P+ 基板のN型エピタキシャル層に、たとえばP(リン)などのN型の不純物を加速器によりイオン注入してフォトダイオード(N型半導体層)を形成すると、フォトダイオードの空乏層がP/P+ 基板に比べて広がり易くなる。このため、CMOSイメージセンサーの駆動電圧を高めることなく、その感度を向上させることができる。それとともに、キャリアのライフタイムの短さも利用することができるので、ブルーミングや混色などの画質劣化が生じるのを抑制することも可能となる。したがって、N/P+ 基板を用いてCMOSイメージセンサーを製造することにより、前述した課題を解決することができる。
ところが、P/P+ 基板を用いてCMOSイメージセンサーを製造する場合と異なり、N/P+ 基板を用いてCMOSイメージセンサーを製造する場合には、N/P+ 基板に起因する特有の問題が幾つか生じる。
第1に、複数個のフォトダイオード間の分離に関する問題である。P/P+ 基板では、P型エピタキシャル層に複数個のフォトダイオード(N型半導体層)を形成するので、各フォトダイオード間はP型エピタキシャル層のP型半導体層により素子分離される。すなわち、各フォトダイオード同士が電気的に接続されない。これに対して、N/P+ 基板では、N型エピタキシャル層に複数個のフォトダイオード(N型半導体層)を形成するので、各フォトダイオード同士が素子分離されず、各フォトダイオード同士が電気的に接続されてしまうという問題が生じる。
第2に、リーク電流に関する問題である。P/P+ 基板では、一枚のSi(シリコン)ウェーハから複数個の個別の半導体チップに切り分けるダイシング工程において、各チップの切断面にP型半導体層が現れる。これに対して、N/P+ 基板では、ダイシング工程において、各チップの切断面にP+ 基板本体とN型エピタキシャル層との界面であるPN接合面が現れる。チップ切断面にPN接合面が現れると、切断面の表面がリーク電流の発生の原因となったり、あるいはリーク電流の流路となったりするおそれが高くなる。ひいては、リーク電流の増大を招くおそれが高くなる。
第3に、撮像領域周辺の回路に関する問題である。CMOSイメージセンサーの特徴のひとつに、各種の信号処理回路(周辺回路)を、撮像素子とともに、オンチップ化できることがあげられる。すなわち、CCDイメージセンサーと異なり、CMOSイメージセンサーは製造工程がロジック回路のそれに近いため、同一ラインで製造することができる。また、前述したように、CMOSイメージセンサーは単一電源・低電圧により駆動できるため、その駆動電源として、ロッジク回路の電源を使用することができる。このように、1チップ化が可能なCMOSイメージセンサーにおいて、P/P+ 基板を使用した場合には、P+ 基板を介して、周辺回路が形成されるP−wellを接地させることができる。これにより、周辺回路、特に、ロジック回路やアナログ回路で生成されるパルス信号を波形の安定した良好なものとすることができる。つまり、P/P+ 基板を使用した場合には、CMOSイメージセンサーの多画素化あるいは高速化が可能である。
これに対し、N/P+ 基板を使用した場合には、周辺回路が形成されるP−wellとP+ 基板とがN型エピタキシャル層によって分離されてしまう。そのために、P−wellを接地させることができない。すなわち、接地電位(Vss)はP−wellからしか取ることができないため、接地させることができないP−wellのゼロ電位は安定しない。ゆえに、周辺回路、特に、アナログ回路においては、パルスの立ち上がり/立ち下がりが遅延するなどし、波形の安定しない、非矩形のパルスしか生成できなくなったり、パルス生成のタイミングがずれるという問題があった。これらは、たとえば2M(メガ)ビット以上の撮像装置や30フレーム以上の高速撮像装置において、縦筋や横筋などの画像特性不良が現れる要因となる。
特開2001−160620号公報 特開2001−223351号公報
本発明は、上記の問題点を解決すべくなされたもので、その目的とするところは、周辺回路の特性が劣化するのを抑制でき、多画素化・高速化が可能な固体撮像装置を提供することにある。
本願発明の一態様によれば、P型の不純物を含む基板本体、および、前記基板本体上に設けられた第1のN型半導体層からなる半導体基板と、前記第1のN型半導体層の表層部に形成された、互いに独立して設けられた第2のN型半導体層からなる複数の光電変換部を含む撮像領域と、前記第1のN型半導体層に形成された、ロジック系の周辺回路が設けられる第1のP型半導体層からなる第1の周辺回路領域と、前記第1のN型半導体層に、その表層部から前記基板本体に達する深さを有して連続的に形成された、アナログ系の周辺回路が設けられる第2のP型半導体層からなる第2の周辺回路領域とを具備したことを特徴とする固体撮像装置が提供される。
上記の構成により、周辺回路が高い周波数特性を維持できるようになる結果、周辺回路の特性が劣化するのを抑制でき、多画素化・高速化が可能な固体撮像装置を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
[第1の実施形態]
図1は、この発明の第1の実施形態にしたがった、N/P+ 基板を用いたCMOSイメージセンサー(増幅型の固体撮像装置)の基本構成を示すものである。なお、ここでは、1チップ化されたCMOSイメージセンサーを例に説明する。
図1に示すように、1チップ化されたCMOSイメージセンサーには、撮像領域(または、画素部)11が設けられている。また、このCMOSイメージセンサーには、周辺回路(または、周辺処理回路)12として、たとえば、アナログ/デジタル・コンバータ(ADC)12a、デジタル/アナログ・コンバータ(DAC)12b、タイミング制御回路12c、タイミングジェネレータ(TG/SG)12d、DSP(Digital Signal Processor)12e、エンコード回路12f、AGC(Automatic Gain Control)回路12g、CLP(Clamp)回路12h、および、出力回路12iが搭載されている。上記周辺回路12は、それぞれ、上記撮像領域11の周囲を取り囲むようにして配置されている。また、上記周辺回路12のうち、ADC12aだけがアナログ系の周辺回路であり、他は、ロジック系の周辺回路となっている。これら撮像領域11および周辺回路12は、2層構造からなる半導体基板(後述する)上に形成されている。
図2は、図1に示したCMOSイメージセンサーの断面構造を示すものである。ここでは、たとえば図1のII−II線に沿う断面を例に示している。本実施形態の場合、半導体基板21は2層構造となっている。すなわち、この半導体基板21は、その下側の部分(下層部分)がP型の不純物を含む基板本体22となっている。また、半導体基板21は、その上側の部分(上層部分)がN型の不純物を含む第1のN型半導体層23となっている。
たとえば、シリコン(Si)からなる基板本体22には、P型の不純物としてボロン(B)が含まれている。したがって、基板本体22は、P型半導体基板とも称することができる。基板本体22におけるボロンの濃度(P型不純物濃度)は、たとえば約2×1018cm-3に設定されている。
一方、第1のN型半導体層23は、基板本体22の表面上にエピタキシャル成長されて設けられている。本実施形態では、図2中に実線矢印T1で示す厚さが約5.0μmとなるまで、第1のN型半導体層23は基板本体22の表面上にエピタキシャル成長法により堆積されている。エピタキシャル成長層としての第1のN型半導体層23には、N型の不純物としてリン(P)が含まれている。したがって、第1のN型半導体層23は、N型エピタキシャル層とも称することができる。第1のN型半導体層23におけるリンの濃度(N型不純物濃度)は、たとえば約2×1015cm-3に設定されている。
このように、半導体基板21は、P型半導体基板22の上面にN型エピタキシャル層23が積層された2層構造となっている。以下の説明においては、この半導体基板21をN/P+ 基板と称することとする。
通常、このN/P+ 基板21を作製するにあたって、N型エピタキシャル層23は、その成長速度が約1μm/分に設定されて、P型半導体基板22上にエピタキシャル成長させられる。このような設定(成膜条件)の場合、N/P+ 基板21の深い位置(深層部)であるP型半導体基板22側から、N/P+ 基板21の浅い位置(表層部)であるN型エピタキシャル層23側へ向けては、P型不純物であるボロン(B)は殆ど拡散(移動)しない。このため、P型半導体基板22とN型エピタキシャル層23との界面においては、ボロン濃度(B濃度)のプロファイルが後述するように急峻になっている。また、作製されたままの状態のN/P+ 基板21においては、そのPN接合面(24)が、P型半導体基板22とN型エピタキシャル層23との界面に相当する。すなわち、ストック状態のN/P+ 基板21においては、PN接合面(24)が、上述したようにN/P+ 基板21の表面から約5.0μmの深さに位置している。
実際のCMOSイメージセンサーの製造に際しては、あらかじめN/P+ 基板21に加熱処理が施される。これにより、P型半導体基板22中のボロン(B)がN型エピタキシャル層23中に拡散される。この加熱処理は、たとえば約1150℃の温度で、約1.5時間かけて行われる。この加熱処理の結果、P型半導体基板22中からN型エピタキシャル層23中にP型不純物であるボロン(B)が染み出して、P型半導体基板22の上面に、第3のP型半導体層としてのP型のウェル(P−well)25が形成される。そして、加熱処理が施された後のN/P+ 基板21においては、そのPN接合面24が、Pウェル25とN型エピタキシャル層23との界面に相当する。また、図2中に実線矢印T2で示す、Pウェル25が形成された後のN型エピタキシャル層23の厚さは、約2.5〜3.5μmとなっている。すなわち、加熱処理が施された後のN/P+ 基板21においては、PN接合面24が、N/P+ 基板21の表面から約2.5〜3.5μmの深さに位置している。さらに、Pウェル25のPN接合面24付近におけるボロン濃度は、約2×1015cm-3となっている。
このように、P型半導体基板22上に形成されたPウェル25のP型不純物の濃度は、そのPN接合面24付近におけるボロン濃度により、約2×1015cm-3に設定されている。これに対して、P型半導体基板22のP型不純物の濃度であるボロン濃度は、上述したように、約2×1018cm-3に設定されている。すなわち、N/P+ 基板21のうち、その表面から約5.0μmよりも下の深い位置(深層部)は、その直上である、深さ約2.5〜3.5μmから約5.0μmまでの浅い位置よりも、P型不純物の濃度が高く設定されている。
一般に、P型不純物の濃度が高い領域においては、キャリアである電子のライフタイムが短く、電子はすぐに正孔(ホール)と再結合する。したがって、N/P+ 基板21中で生成された電子がN/P+ 基板21の表面から約5.0μmよりも下の深層部にまで拡散しても、その電子はすぐに正孔と再結合する。また、N/P+ 基板21の表面から約5.0μmまでの浅い位置で生成された電子は、N/P+ 基板21の深層部に拡散しようとしても、P型不純物の濃度が急激に変化するPウェル25とN型エピタキシャル層23との界面付近において、N/P+ 基板21の表面側に向けて跳ね返される。具体的には、N/P+ 基板21の表面から約5.0μmまでの浅い位置で生成された電子は、N/P+ 基板21の深層部に拡散しようとしても、PN接合面24付近に存在するポテンシャルの壁により、N/P+ 基板21の表面側に戻される。
ここで、このような構成のN/P+ 基板21を用いて製造されるCMOSイメージセンサーにおいては、チップごとに、撮像領域11、周辺回路アナログ領域(第2の周辺回路領域)13、周辺回路ロジック領域(第1の周辺回路領域)14、および、チップ切断部15が設けられている。本実施形態の場合、周辺回路アナログ領域13および周辺回路ロジック領域14には、ともに、Pウェル(第2,第1のP型半導体層)13’,14’が、N/P+ 基板21の表層部(N型エピタキシャル層23の表面部)からP型半導体基板22(または、Pウェル25)に達する深さを有して連続的に形成されている。
さて、上記撮像領域11に対応する、N/P+ 基板21の表面付近には、読み出しトランジスタのゲート26や検出部27としてのドレインなどが、通常のプロセスにより形成されている。それとともに、N/P+ 基板21の表面付近には、図示していないが、キャパシタやゲート配線などが通常のプロセスにより形成されている。
また、N/P+ 基板21の表層部(N型エピタキシャル層23の表面部)には、その複数箇所に、光電変換部としてのフォトダイオード(Photo Diode:PD)28が、通常のプロセスにより互いに独立して設けられている。具体的には、N型エピタキシャル層23の表面上に、図示していないレジスト膜を、所定のパターンとなるようにパターニングする。この後、N型エピタキシャル層23の表面部にN型不純物であるリン(P)をイオン注入する。その際、N型不純物の濃度であるリン濃度(P濃度)のピークの深さは、主としてPイオンを注入する際のエネルギーの大きさで決まる。本実施形態では、Pイオンの注入条件として、Pイオンのドーズ量が約300KeVで1.2×1012cm-2に設定される。この設定(注入条件)の下、N型エピタキシャル層23の表面部にリン(P)をイオン注入する。これにより、P濃度のピークがN型エピタキシャル層23の表面から約0.4μmの深さとなるような、P濃度プロファイルを有する第2のN型半導体層からなるフォトダイオード28が、N型エピタキシャル層23の表面部の複数箇所に形成される。すなわち、N型エピタキシャル層23の表面部に、複数個のフォトダイオード28が設けられる。
また、N型エピタキシャル層23の表面部には、各フォトダイオード28の周囲の複数箇所に、素子分離領域としての、たとえば酸化膜からなるSTI(Shallow Trench Isolation)29が形成されている。これら各STI29は、N型エピタキシャル層23の表面から約0.3〜0.35μmの深さに達して形成されている。
さらに、各フォトダイオード28を個別に囲むパターンで、かつ、N型エピタキシャル層23の表面側からPウェル25側に向けて、複数層からなる第4のP型半導体層30が設けられている。本実施形態では、各STI29および検出部27の下側に、それぞれ、複数層からなる第4のP型半導体層30が設けられている。各第4のP型半導体層30は、P型不純物として、たとえばボロン(B)をN型エピタキシャル層23に複数回イオン注入することにより形成される。各第4のP型半導体層30においては、その中央部30aのB濃度が周辺部のB濃度よりも高くなっている。
本実施形態では、5層からなる第4のP型半導体層30が、各STI29および検出部27の下側に形成されている。したがって、これら5層からなる第4のP型半導体層30を形成するために、ボロン(B)のイオン注入が5回行われる。これら5回のBイオンのドーズ量は、1回目から順番に、約200KeVで約7E12cm-2、約400KeVで約5E11cm-2、約650KeVで約5E11cm-2、約1100KeVで約5E11cm-2、そして約1700KeVで約5E11cm-2に設定されている。このような設定(注入条件)の下、5回のイオン注入が終了した時点では、各STI29および検出部27とPウェル25の表層部との間が、5層からなる第4のP型半導体層30により隙間なく埋められている。すなわち、5回のイオン注入が終了した時点で、各STI29および検出部27とPウェル25の表層部との間のN型エピタキシャル層23は、5層からなる第4のP型半導体層30により実質的にP型半導体層化されている。なお、検出部27の下側にそれぞれ設けられている第4のP型半導体層30のうち、検出部27の直下の第4のP型半導体層30、すなわち最上層の第4のP型半導体層30は、いわゆるパンチスルーストッパ層としても機能する。
なお、このイオン注入工程における熱拡散によっても、P型半導体基板22中のボロン(B)は、P型半導体基板22中からN型エピタキシャル層23側に向かって染み出してくる。これにより、N型エピタキシャル層23とPウェル25との接合界面であるPN接合面24は、イオン注入を行う前に比べて、N/P+ 基板21の表面側に向かってさらに上昇する。具体的には、5回のイオン注入が終了した時点でのN型エピタキシャル層23の厚さは、約2.0μmとなっている。すなわち、5回のイオン注入が終了した時点では、PN接合面24は、N/P+ 基板21の表面から約2.0μmの深さに位置している。したがって、実質的には、N/P+ 基板21の表面からPN接合面24までの約2.0μmの厚さのN型エピタキシャル層23を、5層からなる第4のP型半導体層30により略P型半導体層化することができる。
このように、各STI29および検出部27に沿って各フォトダイオード28を個別に囲み、かつ、各STI29および検出部27からPウェル25の表層部に達して、5層からなる第4のP型半導体層30が途切れることなく連続して設けられている。これにより、各フォトダイオード28は、互いに隣接し合う他のフォトダイオード28から電気的に素子分離されている。すなわち、各フォトダイオード28を個別に、かつ、3次元的に(立体的に)囲んで設けられた5層からなる第4のP型半導体層30により、各フォトダイオード28は、互いに隣接し合う他のフォトダイオード28から電気的に切断(分離)されている。したがって、各STI29および検出部27に沿って、それらの下方に設けられている各第4のP型半導体層30は、Pウェル25とともに、各フォトダイオード28を隣接する他のフォトダイオード28から電気的に切り離すバリア層として機能する。
また、本実施形態の場合、N/P+ 基板21を複数個のチップに切り分けるチップ切断部15にも、同様に、5層からなる第4のP型半導体層30が設けられている。つまり、各STI29および検出部27の下側にボロン(B)をイオン注入する際に、併せて、チップ切断部15にも同様にボロン(B)をイオン注入する。これら各チップ切断部15は、通常、ダイシングライン部と称される。すなわち、本実施形態では、各STI29および検出部27の下側にバリア層となる5層からなる第4のP型半導体層30を設ける際に、併せて、各ダイシングライン部15に対応する、N型エピタキシャル層23にもボロン(B)をイオン注入する。これにより、各STI29および検出部27の下側に設けられている各第4のP型半導体層30と同様に、各ダイシングライン部15に沿って、かつ、N型エピタキシャル層23の表面からPウェル25の表層部に達して5層からなる第4のP型半導体層30が途切れることなく連続して設けられる。したがって、N/P+ 基板21の各ダイシングライン部15においても、N/P+ 基板21の表面からPN接合面24までの約2.0μmの厚さのN型エピタキシャル層23を、5層からなる第4のP型半導体層30により実質的にP型半導体層化することができる。このような構成によれば、バリア層としての各第4のP型半導体層30と各ダイシングライン部15の各第4のP型半導体層30とを、工程数を増やすことなく併行して容易に形成することができる。
N/P+ 基板21は、後工程において、各ダイシングライン部15に沿って複数個のチップに切り分けられる。各ダイシングライン部15においては、N/P+ 基板21の表面から裏面までが、各第4のP型半導体層30、Pウェル25、および、P型半導体基板22により構成されている。すなわち、各ダイシングライン部15において、N/P+ 基板21を切断しても、その切断面にはPN接合面24は現れない。
さらに、各フォトダイオード28をS3(Surface Shield Sensor)構造とするために、各フォトダイオード28の表層部にはシールド層32が設けられている。具体的には、まず、各フォトダイオード28の表面上に、図示していないレジスト膜を、所定のパターンとなるようにパターニングする。この後、各フォトダイオード28の表層部にP型不純物であるボロン(B)をイオン注入する。その際、Bイオンのドーズ量は、約10KeVで1×1013cm-2に設定される。これにより、N型半導体層である各フォトダイオード28の表層部(表面準位)が、ボロン(B)からなるP型半導体層であるシールド層32により覆われ、シールドされる。すなわち、各フォトダイオード28の表層部にPD−p層32を形成する。この結果、光電変換を実質的に行うN型半導体層(28)がN/P+ 基板21の表層部(N型エピタキシャル層23の表面部)に埋め込まれるとともに、各N型半導体層(28)の表面がボロン(B)からなるP型半導体層(PD−p層32)によってシールドされた、S3構造の各フォトダイオード28が形成される。このような構造によれば、各フォトダイオード28の表面近傍においては、P型不純物であるボロン(B)の濃度が再び高くなっている。具体的には、各フォトダイオード28の表面近傍におけるB濃度は、約1×1019cm-3となっている。
一方、上記した周辺回路アナログ領域13および周辺回路ロジック領域14に対応する、N/P+ 基板21の表層部(N型エピタキシャル層23)には、それぞれ、撮像領域11に隣接するようにしてPウェル13’,14’が形成されている。本実施形態の場合、Pウェル13’,14’は、Pウェル25の表層部と接触するように、深い位置にまで形成されている。具体的には、N型エピタキシャル層23の表面上に、図示していないレジスト膜を、所定のパターンとなるようにパターニングする。この後、N型エピタキシャル層23の表面部にP型不純物であるボロン(B)をイオン注入する。その際、P型不純物の濃度であるボロン濃度(B濃度)のピークの深さは、主としてBイオンを注入する際のエネルギーの大きさで決まる。
本実施形態では、Bイオンの注入条件として、Bイオンのドーズ量が約800KeVで約1E13cm-2および約1500KeVで約5E11cm-2に設定される。この設定(注入条件)の下、N型エピタキシャル層23の表面部にボロン(B)を2回イオン注入する。これにより、N型エピタキシャル層23の表面から約2.0μmの深さで、B濃度プロファイルを有する第1,第2のP型半導体層からなるPウェル13’,14’が、それぞれ形成される。すなわち、N/P+ 基板21の表層部に、Pウェル25を介して、P型半導体基板22につながるPウェル13’,14’が設けられる。Pウェル13’,14’におけるボロンの濃度(P型不純物濃度)は、たとえば約2×1015cm-3に設定されている。
そして、アナログ系の周辺回路12を形成するための上記周辺回路アナログ領域13には、ADC12aが、通常のプロセスにより形成されている。便宜上、図には詳細に示していないが、上記周辺回路アナログ領域13に対応する、Pウェル13’の表面付近には、たとえば、NMOSトランジスタを形成するためのPウェル12-1、および、PMOSトランジスタを形成するためのNウェル12-2が、それぞれ形成されている。すなわち、Pウェル12-1およびNウェル12-2に、それぞれ、NMOSトランジスタおよびPMOSトランジスタが形成されて、ADC12aが搭載される。
また、ロジック系の周辺回路12を形成するための上記周辺回路ロジック領域14には、DAC12b、タイミング制御回路12c、TG/SG12d、DSP12e、エンコード回路12f、AGC回路12g、CLP回路12h、および、出力回路12iが、通常のプロセスにより形成されている。便宜上、図には詳細に示していないが、上記周辺回路ロジック領域14に対応する、Pウェル14’の表面付近には、たとえば、NMOSトランジスタを形成するためのPウェル12-1、および、PMOSトランジスタを形成するためのNウェル12-2が、それぞれ形成されている。すなわち、Pウェル12-1およびNウェル12-2に、それぞれ、NMOSトランジスタおよびPMOSトランジスタが形成されて、DAC12b、タイミング制御回路12c、TG/SG12d、DSP12e、エンコード回路12f、AGC回路12g、CLP回路12h、および、出力回路12iが搭載される。
最終的には、通常のプロセスによってアルミニウム(Al)配線を形成するなどの所定の工程を経た後、N/P+ 基板21は、各ダイシングライン部15に沿ってダイシングされ、チップ単位に個々に分割される。これにより、本実施形態にかかるCMOSイメージセンサーが完成する。この結果、上述したような所望の構造からなるCMOSイメージセンサーが得られる。すなわち、N/P+ 基板21を用いたCMOSイメージセンサーにおいて、各フォトダイオード28がPウェル25および複数層からなる第4のP型半導体層30により、個別に、かつ、3次元的に囲まれて互いに電気的に分離され、さらに、各チップの切断面にPN接合面24が現れるのを阻止できるとともに、アナログ系の周辺回路12が形成されるPウェル(第2のP型半導体層)13’およびロジック系の周辺回路12が形成されるPウェル(第1のP型半導体層)14’が、Pウェル25を介して、P型半導体基板22と接続されたCMOSイメージセンサーが得られる。
図3は、上記した構成のCMOSイメージセンサーにおいて、N/P+ 基板の厚さ方向に沿った不純物濃度プロファイルを示すものである。ここでは、図2中にIII − III線で示す、周辺回路アナログ領域13(特に、Pウェル12-1)に対応する部分の深さ方向に対するボロン(B)濃度について示している。
すなわち、周辺回路アナログ領域13に対応する部分については、Pウェル12-1、Pウェル13’、Pウェル25、および、P型半導体基板22のそれぞれのボロン(B)濃度が、この図に示すように設定されている。なお、周辺回路ロジック領域14(特に、Pウェル12-1)に対応する部分の深さ方向に対するボロン(B)濃度についても、ほぼ同様に設定されている。
図4は、上記したCMOSイメージセンサーの、撮像領域11の構成の一部を平面的に示すものである。この図4から明らかなように、各フォトダイオード28は、その四方が、各第4のP型半導体層30によって囲まれている。そして、各フォトダイオード28は、その周囲に設けられている各第4のP型半導体層30により、隣接する他の各フォトダイオード28から電気的に隔離されて絶縁されている。
図5は、上記したCMOSイメージセンサーの主要部の構成を簡略化して示すものである。CMOSイメージセンサーは、リセットトランジスタ1、読み出しトランジスタ2、アンプトランジスタ3、アドレストランジスタ4、および、フォトダイオード28などから構成されている。リセットトランジスタ1と読み出しトランジスタ2とは、それらのソース・ドレインが直接接続されている。同様に、アンプトランジスタ3とアドレストランジスタ4とは、それらのソース・ドレインが直接接続されている。また、アンプトランジスタ3のゲートは、リセットトランジスタ1および読み出しトランジスタ2のソース・ドレインに直接接続されている。さらに、フォトダイオード28は、その順方向側の端子が、読み出しトランジスタ2のソース(ドレイン)に直接接続されている。
次に、図6を参照しつつ、本実施形態のCMOSイメージセンサーの、N/P+ 基板の厚さ方向に沿った不純物濃度、電子分布、および、ポテンシャルについて説明する。なお、図6は、図2に示したCMOSイメージセンサーの、VI−VI線に沿う部分の不純物濃度、電子分布、および、ポテンシャルをそれぞれ示している。
まず、図6の上段側のグラフについて説明する。図6の上段側のグラフのうち、図中に“B”で示す領域が、P型半導体層からなるシールド層としてのPD−p層32における不純物濃度を示している。また、図中に“C”で示す領域が、N型半導体層からなるフォトダイオード28における不純物濃度を示している。また、図中に“D”で示す領域が、N型エピタキシャル層23における不純物濃度を示している。また、図中に“E”で示す領域が、Pウェル25における不純物濃度を示している。そして、図中に“F”で示す領域が、P型半導体基板22における不純物濃度を示している。
図6の上段側のグラフからも明らかなように、P型半導体基板22の深層部からPウェル25の表面にかけては、P型不純物濃度であるB濃度が徐々に落ち込んでいる。そして、深さ約2.0μmに位置しているPウェル25とN型エピタキシャル層23との界面(24)では、不純物がそれぞれ異なっているため、不純物濃度が急激に変化しており、急峻なプロファイルとなっている。また、N型エピタキシャル層23とN型半導体層からなるフォトダイオード28との界面においては、不純物が同じなので、不純物濃度が滑らかに変化している。そして、フォトダイオード28においては、深さ約0.4μmでN型不純物濃度であるP濃度がピークに達している。さらに、フォトダイオード28とP型半導体層からなるPD−p層32との界面においては、不純物がそれぞれ異なっているため、不純物濃度が一旦落ち込んでいる。そして、PD−p層32においては、その表面付近で、P型不純物濃度であるB濃度がピークに達している。また、図6の上段側のグラフからも明らかなように、N/P+ 基板21中の電子(キャリア)の分布のピーク(極大)は、フォトダイオード28中のN型不純物濃度(P濃度)のピーク(極大)と略一致している。
次に、図6の下段側のグラフについて説明する。図6の下段側のグラフは、N/P+ 基板21中のポテンシャルの分布を示すものである。この図6の下段側のグラフおよび図6の上段側のグラフからも明らかなように、N/P+ 基板21中のポテンシャルが極小(最小)となる位置は、フォトダイオード28中のN型不純物濃度(P濃度)のピーク(極大)およびN/P+ 基板21中の電子分布のピーク(極大)と略一致している。
N/P+ 基板21中の電子の振る舞いは、一般的に知られている物理現象に極めて良く整合している。すなわち、各フォトダイオード28の光電変換作用により、N/P+ 基板21内に発生した電子が各フォトダイオード28から漏れてN/P+ 基板21の深層部側であるP型半導体基板22側に拡散しようとしても、ポテンシャルの壁によりN/P+ 基板21の表層部側に跳ね返される。そして、各フォトダイオード28から漏れた電子は、最終的には拡散などにより、N/P+ 基板21中でポテンシャルが低くなっている各フォトダイオード28中に再び集まってくる。特に、N/P+ 基板21中のポテンシャルが極小(最小)となるフォトダイオード28中の不純物濃度がピークになっている位置に、各フォトダイオード28から漏れた電子が再び集められる。この結果、N/P+ 基板21を用いる本実施形態のCMOSイメージセンサーにおいて、各フォトダイオード28の感度を向上させることができる。
上記したように、本実施形態によれば、N/P+ 基板21を用いたCMOSイメージセンサーにおいて、各フォトダイオード28がPウェル25および複数層からなる第4のP型半導体層30により、個別に、かつ、3次元的に囲まれて互いに電気的に分離され、さらに、各チップの切断面にPN接合面24が現れるのを阻止することができる。よって、隣接する画素(フォトダイオード)に電子が漏れ込むことにより発生する、混色、感度低下、ブルーミングを抑制することが可能なCMOSイメージセンサーが得られる。しかも、アナログ系の周辺回路12が形成されるPウェル(第2のP型半導体層)13’およびロジック系の周辺回路12が形成されるPウェル(第1のP型半導体層)14’を、P型半導体基板22を介して接地させることが可能となる。したがって、ロジック回路やアナログ回路で生成されるパルス信号を波形の安定した良好なものとすることができ、パルス発生のタイミングがずれるといった問題も解決できる。その結果、混色・感度・ブルーミング特性に優れたN/P+ 基板を用いたCMOSイメージセンサーにおいて、周辺回路が高い周波数特性を維持できるようになるなど、より多画素化あるいは高速化に適した構造とすることができるものである。
[第2の実施形態]
図7は、この発明の第2の実施形態にしたがった、N/P+ 基板を用いたCMOSイメージセンサー(増幅型の固体撮像装置)の基本構成を示すものである。ここでは、1チップ化されたCMOSイメージセンサーを例に説明する。また、周辺回路アナログ領域13に対応する、N/P+ 基板21の表層部(N型エピタキシャル層23)には深いPウェル13’を、周辺回路ロジック領域14に対応する、N/P+ 基板21の表層部にはそれよりも浅いPウェル14’’を、それぞれ形成するようにした場合について説明する。すなわち、周辺回路アナログ領域13および周辺回路ロジック領域14のうち、周辺回路アナログ領域13のPウェル13’だけが、Pウェル25を介して、P型半導体基板22に接続されるように構成した場合について説明する。なお、図2と同一部分には同一符号を付して、ここでの詳しい説明は割愛する。
また、図8は、本実施形態におけるCMOSイメージセンサーの、N/P+ 基板の厚さ方向に沿った不純物濃度プロファイルとして、図7中にVIII−VIII線で示す、周辺回路ロジック領域14(特に、Pウェル12-1)に対応する部分の深さ方向に対するB濃度について示したものである。この図からも明らかなように、周辺回路ロジック領域14に対応する、Pウェル14’’とPウェル25との相互間には逆導電型のN型エピタキシャル層23が存在する。そのため、N型エピタキシャル層23とPウェル14’’との界面およびN型エピタキシャル層23とPウェル25との界面において、それぞれ、濃度変化が急峻となっている。
本実施形態の場合、たとえば図7に示すように、周辺回路アナログ領域13には、Pウェル(第2のP型半導体層)13’が、N/P+ 基板21の表層部(N型エピタキシャル層23の表面部)からPウェル25(または、P型半導体基板22)に達する深さを有して連続的に形成されている。これに対し、周辺回路ロジック領域14には、Pウェル(第1のP型半導体層)14’’が、たとえば、N/P+ 基板21の表層部(N型エピタキシャル層23の表面部)から1μm程度の深さを有して形成されている。
すなわち、上記した周辺回路アナログ領域13および周辺回路ロジック領域14に対応する、N/P+ 基板21の表層部(N型エピタキシャル層23)には、それぞれ、撮像領域11に隣接するようにしてPウェル13’,14’’が形成されている。本実施形態の場合、Pウェル13’は、Pウェル25の表層部と接触するように、深い位置(約2.oμm)にまで形成されている。一方、Pウェル14’’は、Pウェル25の表層部と接触しないように、深い位置にまでは形成されていない。具体的には、N型エピタキシャル層23の表面上に、図示していないレジスト膜を、所定のパターンとなるようにパターニングする。この後、N型エピタキシャル層23の表面部にP型不純物であるボロン(B)をイオン注入する。その際、P型不純物の濃度であるボロン濃度(B濃度)のピークの深さは、主としてBイオンを注入する際のエネルギーの大きさで決まる。
本実施形態では、Bイオンの注入条件として、1回目のBイオンのドーズ量が約800KeVで約1E13cm-2、2回目のBイオンのドーズ量が約1500KeVで約5E11cm-2に設定される。この設定(注入条件)の下、所定のパターンのレジスト膜の形成と剥離とを繰り返し行いながら、周辺回路アナログ領域13に対応するN型エピタキシャル層23の表面部には、2回(1回目および2回目)のイオン注入を行って、深いPウェル13’を形成する。一方、周辺回路ロジック領域14に対応するN型エピタキシャル層23の表面部には、1回(1回目または2回目のいずれか1回だけ)のイオン注入を行って、Pウェル13’よりも浅いPウェル14’’を形成する。これにより、周辺回路アナログ領域13に対応するN/P+ 基板21の表層部には、N型エピタキシャル層23の表面から約2.0μmの深さで、B濃度プロファイルを有する第2のP型半導体層からなるPウェル13’が形成される。これに対し、周辺回路ロジック領域14に対応するN/P+ 基板21の表層部には、N型エピタキシャル層23の表面から約1.0μmの深さで、B濃度プロファイルを有する第1のP型半導体層からなるPウェル14’’が形成される。すなわち、N/P+ 基板21の表層部に、Pウェル25を介して、P型半導体基板22につながるPウェル13’と、Pウェル25との間にN型エピタキシャル層23を残存させるようにしてP型半導体基板22につながらないPウェル14’’とが、それぞれ設けられる。Pウェル13’,14’’におけるボロンの濃度(P型不純物濃度)は、たとえば約2×1015cm-3に設定されている。
なお、周辺回路ロジック領域14に対応するN型エピタキシャル層23の表面部(Pウェル14’’の表面付近)には、さらに、約1500KeVで約5E13cm-2のドーズ量でリン(P)をイオン注入する。これにより、もともと薄いN型エピタキシャル層23の濃度(約2×1015cm-3)を高めることが可能となり、ウェル(12-1,12-2)間の分離耐圧を保持できるようになる。ただし、この工程は、デザインルールによっては省略することも可能である。
そして、アナログ系の周辺回路12を形成するための周辺回路アナログ領域13には、ADC12aが、通常のプロセスにより形成される。また、ロジック系の周辺回路12を形成するための周辺回路ロジック領域14には、DAC12b、タイミング制御回路12c、TG/SG12d、DSP12e、エンコード回路12f、AGC回路12g、CLP回路12h、および、出力回路12iが、通常のプロセスにより形成される。便宜上、図には詳細に示していないが、上記周辺回路アナログ領域13に対応するPウェル13’の表面付近、および、上記周辺回路ロジック領域14に対応するPウェル14’’の表面付近には、たとえば、NMOSトランジスタを形成するためのPウェル12-1と、PMOSトランジスタを形成するためのNウェル12-2とが、それぞれ形成されている。
このような構成とした場合、第1の実施形態の場合と同様に、アナログ系の周辺回路12に関しては、Pウェル13’がP型半導体基板22に接続されているために安定したゼロ電位が得られる。しかも、Pウェル14’’はP型半導体基板22に接続されていないので、ロジック系の周辺回路12で発生するノイズが撮像領域11内や周辺回路アナログ領域13内に飛び込み、縦筋や横筋などといった画像特性の劣化を解決できる。なお、ロジック系の周辺回路12の場合、アナログ系の周辺回路12のように、わずかなパルス波形のゆがみやタイミングの遅延により特性が劣化することがないため、ゼロ電位の多少の揺れが画像特性に影響することはない。
すなわち、N/P+ 基板21を用いたCMOSイメージセンサーにおいては、N/P+ 基板21中で発生したキャリア(電子)はすぐ再結合されてしまうので、隣接する画素(28)に電子が漏れ込むことにより発生する混色・ブルーミングといった画質劣化を抑制することができる。また、N/P+ 基板21を用いたCMOSイメージセンサーにおいて、アナログ系の周辺回路12が形成されるPウェル13’をP型半導体基板22に接続するようにした場合には、安定したゼロ電位を得ることが可能となる。したがって、アナログ系の周辺回路12で形成されるパルス信号を安定で良好な波形とすることができ、タイミングの遅延が発生することもない。しかも、N/P+ 基板21を用いたCMOSイメージセンサーにおいて、周辺回路ロジック領域14におけるPウェル14’’をP型半導体基板22と分離するようにした場合には、ロジック系の周辺回路12で発生したノイズが、P型半導体基板22やPウェル25を介して、周辺回路アナログ領域13内や撮像領域11内に飛び込むのを阻止できるようになる。これにより、縦筋や横筋などの画像特性不良の発生を抑えることが可能となるものである。
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
この発明の第1の実施形態にしたがった、N/P+ 基板を用いたCMOSイメージセンサー(増幅型の固体撮像装置)の構成例を示すブロック図。 図1に示したCMOSイメージセンサーの基本構造を示す断面図。 図2に示したCMOSイメージセンサーの、III − III線に沿う部分の不純物濃度プロファイルをグラフ化して示す図。 図2に示したCMOSイメージセンサーの、撮像領域を部分的に示す平面図。 図2に示したCMOSイメージセンサーの、主要部の構成を簡略化して示す回路図。 図2に示したCMOSイメージセンサーの、VI−VI線に沿う部分の不純物濃度、電子分布、および、ポテンシャルをグラフ化して示す図。 この発明の第2の実施形態にしたがった、N/P+ 基板を用いたCMOSイメージセンサー(増幅型の固体撮像装置)の基本構造を示す断面図。 図7に示したCMOSイメージセンサーの、VIII−VIII線に沿う部分の不純物濃度プロファイルをグラフ化して示す図。
符号の説明
11…撮像領域、12…周辺回路、12a…ADC(アナログ系の周辺回路)、12b…DAC(ロジック系の周辺回路)、12-1…Pウェル、12-2…Nウェル、13…周辺回路アナログ領域、13’…Pウェル、14…周辺回路ロジック領域、14’,14’’…Pウェル、15…チップ切断部、21…半導体基板(N/P+ 基板)、22…基板本体(P型半導体基板)、23…第1のN型半導体層(N型エピタキシャル層)、24…PN接合面、25…Pウェル、28…フォトダイオード、30…第4のP型半導体層。

Claims (5)

  1. P型の不純物を含む基板本体、および、前記基板本体上に設けられた第1のN型半導体層からなる半導体基板と、
    前記第1のN型半導体層の表層部に形成された、互いに独立して設けられた第2のN型半導体層からなる複数の光電変換部を含む撮像領域と、
    前記第1のN型半導体層に形成された、ロジック系の周辺回路が設けられる第1のP型半導体層からなる第1の周辺回路領域と、
    前記第1のN型半導体層に、その表層部から前記基板本体に達する深さを有して連続的に形成された、アナログ系の周辺回路が設けられる第2のP型半導体層からなる第2の周辺回路領域と
    を具備したことを特徴とする固体撮像装置。
  2. 前記第1のN型半導体層における前記基板本体側には、さらに、第3のP型半導体層が設けられていることを特徴とする請求項1に記載の固体撮像装置。
  3. 前記撮像領域には、さらに、前記複数の光電変換部の相互を分離するようにして、それぞれ、第4のP型半導体層が設けられていることを特徴とする請求項1に記載の固体撮像装置。
  4. 前記第1の周辺回路領域を構成する前記第1のP型半導体層は、前記第1のN型半導体層の表層部から前記基板本体に達する深さを有して形成されていることを特徴とする請求項1に記載の固体撮像装置。
  5. 前記第1の周辺回路領域を構成する前記第1のP型半導体層は、前記第1のN型半導体層の表層部から前記基板本体に達しない深さを有して形成されていることを特徴とする請求項1に記載の固体撮像装置。
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