JP4660444B2 - デルタシグマ変調器の制御方法およびデルタシグマ変調器 - Google Patents

Description

本発明は、デルタシグマ変調器に関し、特にスイッチトキャパシタを用いたデルタシグマ変調器に関する。

無線通信分野やオーディオ分野などにおいては、音声や画像情報に対して、通信・録音・再生などの処理が行われる。上記のようなシステムにおいては、アナログ回路とディジタル回路の双方が必要であり、アナログをディジタルに変換する機能（以下、ＡＤ変換器と呼ぶ）、また逆にディジタルをアナログに変換する機能が求められる。デルタシグマ変調器は上記の機能を実現する上で有効な手段の１つである。

デルタシグマ変調器における、重要な特性の１つは信号対雑音比である。信号対雑音比を改善する方法の１つは、ループフィルタの雑音伝達関数の帯域内減衰率を高くすることであり、もう１つの方法はサンプリング周波数を高くすることである。

雑音伝達関数の帯域内減衰率を高くする方法として、ゼロ点を分散させる技術（以下、ゼロ点シフトと呼ぶ）が知られており、サンプリング周波数を高くする方法として、ダブルサンプリングという技術が知られている。本発明を理解するには、上記のゼロ点シフト技術とダブルサンプリング技術が重要であるので、以下、これら２つの技術を簡単に解説する。

まず、ゼロ点シフト技術について解説する。ループフィルタの次数は積分器の数で決まるので、一般に、次数を増やすと消費電流が増えるという欠点がある。上記の課題に対して、特許文献１（図２および図３）に記載されている技術がある。

上記文献で開示されているのは、２次以上のデルタシグマ変調器のループフィルタにおいて、雑音伝達関数のゼロ点を単位円上に分散させることによって、次数を増やさずとも信号対雑音比を改善する技術である。ゼロ点を分散させるには、縦続接続されている積分器の内２つ以上を含みかつ量子化器を介すことのないローカルフィードバックが必要である。

次に、ダブルサンプリング技術について解説する。この技術は、特許文献２（図５）に記載されている。この技術は、セトリングの許容時間を従来に比べて２倍に増やすことにより、消費電力を増やさずとも信号対雑音比を改善するものである。上記のゼロ点シフト技術とダブルサンプリング技術を同時に実現できれば、消費電力を抑えて、良好な信号対雑音比が得られることは明確である。
特開２００３−６０５０８号公報（図２および図３） 特開２００２−３３６６６号公報（図５）

しかしながら、上記のゼロ点シフト技術とダブルサンプリング技術を同時に使用することはできなかった。以下、この課題について簡単に解説する。

図１０は従来のデルタシグマ変調器のブロック図を示している。同図において、第２の積分器（２）と第３の積分器（３）の間には量子化器を介すことのないローカルフィードバック（４）がかかっており、これにより、ゼロ点シフト技術が実現されている。

同図のブロック図で示されている伝達関数を実現するには、各ブロック間のデータの遅延量が遅延器（５）の数に等しくなければならない。例えば、ローカルフィードバック（４）の入出力間には遅延器（５）が１個挿入されているので、データの遅延量も１遅延である必要がある。

図１１は、図１０のブロック図にシングルサンプリング技術を適用した場合のタイミング制御図を示している。クロックはφ１およびφ２で示されており、Ｈｉｇｈ期間およびＬｏｗ期間が互いにオーバラップすることのない２相のクロックである。シングルサンプリングの場合、１遅延分の時間はクロックの１周期に相当する。

第１の積分器（１）は、φ１がＨｉｇｈおよびφ２がＬｏｗのときに入力アナログ信号をサンプリング容量にサンプリングし、φ１がＬｏｗおよびφ２がＨｉｇｈのときに積分容量に電荷を転送する。

第２の積分器（２）は、φ２がＨｉｇｈおよびφ１がＬｏｗのときに入力アナログ信号を積分容量に転送し、φ２がＬｏｗおよびφ１がＨｉｇｈのときにサンプリング容量の電荷を放電する。第３の積分器（３）は、第１の積分器と同一のタイミングで電荷のサンプリングおよび転送を行う。

ローカルフィードバック（４）は、第２の積分器（２）と同一のタイミングで電荷のサンプリングおよび転送を行う。量子化器（６）は、φ１がＨｉｇｈおよびφ２がＬｏｗのときに判定モードで動作し、φ１がＬｏｗおよびφ２がＨｉｇｈのときにリセットモードで動作する。

ＤＡＣ１（８ａ）は、第１の積分器と同一のタイミングで電荷のサンプリングおよび転送を行う。ＤＡＣ２（８ｂ）は、φ１がＨｉｇｈおよびφ２がＬｏｗのときに積分容量に電荷を転送し、φ１がＬｏｗおよびφ２がＨｉｇｈのときにサンプリング容量の電荷を放電する。ＤＡＣ３（８ｃ）は、第１の積分器と同一のタイミングで電荷のサンプリングおよび転送を行う。

図１１において、あるタイミングで第１の積分器（１）において転送されるデータをＶ１（ｎ）と定義して、各ブロックにおけるデータの受け渡しタイミングを考える。Ｖ１（ｎ）は、次の１周期の期間において、第２の積分器（２）および第３の積分器（３）に受け渡され、さらに次の１周期の期間において、ローカルフィードバック（４）、量子化器（６）、ＤＡＣ１（８ａ）、ＤＡＣ２（８ｂ）およびＤＡＣ３（８ｃ）にデータが受け渡されると同時に、ローカルフィードバック（４）の出力信号が第２の積分器（２）に戻る。

したがって、ローカルフィードバック（４）の入出力間のデータ遅延量は１遅延であるので、図１０のブロック図で示される伝達関数が実現されている。これは、ゼロ点シフト技術が実現されることにより、信号対雑音比が改善できることを示している。

次に、ダブルサンプリング技術を適用した場合を考える。図１２は、図１０のブロック図にダブルサンプリング技術を適用した場合のタイミング制御図を示している。ダブルサンプリングの場合、１遅延分の時間はクロックの半周期に相当する。

ダブルサンプリングでは、クロックの半周期の間に、あるデータをサンプルする（同図における系Ａに相当）と同時に１つ前のデータの転送を行う（同図における系Ｂに相当）。系Ａにおける各ブロックのデータ受け渡しタイミングは上記シングルサンプルの場合と同一であり、系Ｂはその逆である。

図１２において、上記シングルサンプルの場合と同様に、あるタイミングで第１の積分器（１）において転送されるデータをＶ１（ｎ）と定義して、各ブロックにおけるデータの受け渡しタイミングを考える。

系ＡにてサンプルされたデータＶ１（ｎ）は、次の半周期の期間において、系Ｂにて第２の積分器（２）に受け渡され、さらに次の半周期の期間において、第３の積分器（３）に受け渡され、さらに次の半周期の期間において、ローカルフィードバック（４）にデータが受け渡されると同時に、ローカルフィードバック（４）の出力信号が第２の積分器（２）に戻る。ここでは、量子化器（６）、ＤＡＣ１（８ａ）、ＤＡＣ２（８ｂ）およびＤＡＣ３（８ｃ）のデータに関しては、説明を省略する。

以上から明らかなように、図１０に示すブロック図にダブルサンプリング技術を適用した場合、ローカルフィードバック（４）の入出力間のデータ遅延量は２遅延となり、図１０のブロック図で示される伝達関数は実現されない。このことは、ゼロ点シフト技術とダブルサンプリング技術が同時には使用できないことを示している。

本発明は、上記従来の事情に鑑みてなされたものであって、ゼロ点シフト技術とダブルサンプリング技術の２つを同時に実現することにより、消費電力を抑制し、さらに信号対雑音比を改善することができるデルタシグマ変調器の制御方法およびデルタシグマ変調器を提供することを目的としている。

本発明のデルタシグマ変調器の制御方法は、縦続接続されている第１から第３の積分器と、前記第３の積分器の出力信号を量子化する量子化器と、前記量子化器の出力信号を前記第１から第３の積分器の入力に戻すＤＡ変換器と、前記第３の積分器の出力信号を前記第２の積分器の入力に戻すローカルフィードバック手段とを備えるデルタシグマ変調器の制御方法であって、前記ＤＡ変換器の出力信号をクロックの半周期だけ遅延させ、前記ローカルフィードバック手段の出力信号をクロックの半周期だけ遅延させ、ダブルサンプリングのタイミングでデルタシグマ変調を行ない、前記第１の積分器は、入力信号をクロックの半周期だけ遅延させた第１の遅延信号を出力し、前記第１の遅延信号から前記ＤＡ変換器の出力信号を減算し、前記第２の積分器は、前記第１の積分器の出力信号をクロックの半周期だけ遅延させた第２の遅延信号を出力し、前記第２の遅延信号から前記ＤＡ変換器の出力信号、および前記ローカルフィードバック手段の出力信号を減算し、前記第３の積分器は、前記第２の積分器の出力信号から、前記ＤＡ変換器の出力信号を減算することを特徴とする。

本発明のデルタシグマ変調器の制御方法によれば、ローカルフィードバック手段の入出力間のデータ遅延量は１遅延であるので、ゼロ点シフト技術とダブルサンプリング技術の２つを同時に実現することにより、消費電力を抑制し、さらに信号対雑音比を改善することができる。

また、本発明のデルタシグマ変調器は、縦続接続されている第１から第３の積分器と、前記第３の積分器の出力信号を量子化する量子化器と、前記量子化器の出力信号を前記第１から第３の積分器の入力に戻すＤＡ変換器と、前記第３の積分器の出力信号を前記第２の積分器の入力に戻すローカルフィードバック手段とを備えるデルタシグマ変調器であって、前記ＤＡ変換器の出力信号をクロックの半周期だけ遅延させるための第１の遅延器と、前記ローカルフィードバック手段の出力信号をクロックの半周期だけ遅延させるための第２の遅延器とを備え、前記第１の積分器は、入力信号をクロックの半周期だけ遅延させる第３の遅延器と、前記第３の遅延器の出力信号から、前記ＤＡ変換器の出力信号を減算する第１の加算器とを含み、前記第２の積分器は、前記第１の積分器の出力信号をクロックの半周期だけ遅延させる第４の遅延器と、前記第４の遅延器の出力信号から、前記ＤＡ変換器の出力信号、および前記ローカルフィードバック手段の出力信号を減算する第２の加算器とを含み、前記第３の積分器は、前記第２の積分器の出力信号から、前記ＤＡ変換器の出力信号を減算する第３の加算器を含み、ダブルサンプリングのタイミングで動作することを特徴とする。

本発明のデルタシグマ変調器によれば、ローカルフィードバック手段の入出力間のデータ遅延量は１遅延であるので、ゼロ点シフト技術とダブルサンプリング技術の２つを同時に実現することにより、消費電力を抑制し、さらに信号対雑音比を改善することができる。

また、本発明のデルタシグマ変調器は、前記第３の積分器の機能をオン／オフする制御装置を備えたことを特徴とする。

また、本発明のデルタシグマ変調器は、前記ローカルフィードバック手段の機能をオン／オフする制御装置を備えたことを特徴とする。

また、本発明のデルタシグマ変調器は、前記量子化器のビット数を切り替える制御装置を備えたことを特徴とする。

本発明によれば、ゼロ点シフト技術とダブルサンプリング技術の２つを同時に実現することにより、消費電力を抑制し、さらに信号対雑音比を改善することができる。
また、１つのＡＤ変換器で複数の信号帯域に対応することができる。

図１は本発明の第１の実施の形態に係るデルタシグマ変調器のブロック図である。図１において、本発明の第１の実施の形態に係るデルタシグマ変調器は、第１の積分器（１）、第２の積分器（２）、第３の積分器（３）、ローカルフィードバック（４）、遅延器（５）、量子化器（６）、ＤＡ変換器（７）、ＤＡ変換器（７）のゲイン（８ａ〜８ｃ）、積分器（１〜３）のゲイン（９ａ〜９ｃ）、加算器（１０）、ゲイン１の遅延のない積分器（１１）、ローカルフィードバック（４）のゲイン（１２）、ゲイン１のＤＡＣ（１３）、前記ＤＡ変換器（７）の出力信号を遅延させるための遅延器（５）、前記ローカルフィードバック（４）の出力信号を遅延させるための遅延器（５）を有する。

第１の積分器（１）、第２の積分器（２）および第３の積分器（３）は、縦続接続されている。量子化器（６）は、最終段の第３の積分器（３）の出力信号を量子化する。ＤＡ変換器（７）は、量子化器（６）の出力信号を遅延器（５）により遅延させて各積分器（１〜３）の入力に戻す。ローカルフィードバック（４）は、第２の積分器（２）と第３の積分器（３）を含みかつ量子化器（６）を介すことのない帰還回路を構成し、第３の積分器（３）の出力信号を遅延器（５）により遅延させて第２の積分器（２）の入力に戻す。

図２は本発明の実施の形態に係るデルタシグマ変調器の回路図である。図１と同様の部分には同じ符号を付しているので説明は省略する。図２に示すように、本発明の実施の形態に係るデルタシグマ変調器は、アナログ入力端子（ＶＩＮＰ、ＶＩＮＮ）、サンプリング容量（ＣＳ１〜ＣＳ３）、積分容量（ＣＨ１〜ＣＨ３）、ディジタル出力端子（ＶＯＵＴ）、ＤＡ変換器の参照電圧（ＶＲＥＦＰ、ＶＲＥＦＮ）、ダブルサンプリングのタイミングを合成する出力回路を有する。

図３は本発明の実施の形態に係るデルタシグマ変調器のタイミング制御図を示している。クロックはφ１およびφ２で示されており、Ｈｉｇｈ期間およびＬｏｗ期間が互いにオーバラップすることのない２相のクロックである。

本発明の実施形態に係るサンプリング方法はダブルサンプリングであるから、１遅延分の時間はクロックの半周期に相当する。ダブルサンプリングでは、クロックの半周期の間に、あるデータをサンプルする（同図における系Ａに相当）と同時に１つ前のデータの転送を行う（同図における系Ｂに相当）。

以下、系Ａにおける各ブロックのデータ受け渡しタイミングについて解説する。第１の積分器（１）は、φ１がＨｉｇｈおよびφ２がＬｏｗのときに入力アナログ信号をサンプリング容量（ＣＳ１）にサンプリングし、φ１がＬｏｗおよびφ２がＨｉｇｈのときに積分容量（ＣＨ１）に電荷を転送する。

第２の積分器（２）は、φ２がＨｉｇｈおよびφ１がＬｏｗのときに入力アナログ信号をサンプリング容量（ＣＳ２）にサンプリングし、φ２がＬｏｗおよびφ１がＨｉｇｈのときに積分容量（ＣＨ２）に電荷を転送する。

第３の積分器（３）は、φ１がＨｉｇｈおよびφ２がＬｏｗのときに入力アナログ信号を積分容量（ＣＨ３）に転送し、φ１がＬｏｗおよびφ２がＨｉｇｈのときにサンプリング容量（ＣＳ３）の電荷を放電する。

ローカルフィードバック（４）は、第１の積分器（１）と同一のタイミングで電荷のサンプリングおよび転送を行う。量子化器（６）は、φ１がＨｉｇｈおよびφ２がＬｏｗのときにリセットモードで動作し、φ１がＬｏｗおよびφ２がＨｉｇｈのときに判定モードで動作する。

ＤＡＣ１（８ａ）、ＤＡＣ２（８ｂ）およびＤＡＣ３（８ｃ）は、第１の積分器と同一のタイミングで電荷のサンプリングおよび転送を行う。なお、系Ｂにおける各ブロックのデータ受け渡しタイミングは上記系Ａの逆である。

図３において、あるタイミングで第１の積分器（１）において転送されるデータをＶ１（ｎ）と定義して、各ブロックにおけるデータの受け渡しタイミングを考える。Ｖ１（ｎ）は、次の半周期の期間において、第２の積分器（２）および第３の積分器（３）に受け渡され、さらに次の半周期の期間において、ローカルフィードバック（４）、量子化器（６）、ＤＡＣ１（８ａ）、ＤＡＣ２（８ｂ）およびＤＡＣ３（８ｃ）にデータが受け渡されると同時に、ローカルフィードバック（４）の出力信号が第２の積分器（２）に戻る。

したがって、ローカルフィードバック（４）の入出力間のデータ遅延量は１遅延であるので、図１のブロック図で示される伝達関数が実現されている。これはゼロ点シフト技術とダブルサンプリング技術が同時に実現されることにより、消費電力を抑制し、さらに信号対雑音比を改善することができることを示している。

ところで、特に無線通信分野においては多くの通信規格が存在するため、１つのＡＤ変換器で複数の信号帯域に対応する必要がある。このため、通常は信号帯域の数だけＡＤ変換器を用意する必要があるが、消費電力の増大、面積の増大といった問題点があった。
以下、上記従来の問題点を解決し、１つのＡＤ変換器で複数の信号帯域に対応することができるデルタシグマ変調器について説明する。

図４は本発明の第２の実施の形態に係るデルタシグマ変調器のブロック図である。図４において、本発明の第２の実施の形態に係るデルタシグマ変調器は、本発明の第１の実施の形態に係るデルタシグマ変調器の構成に加え、ローカルフィードバック（４）の機能をオン／オフする制御装置（１５）を有する。
制御装置（１５）によって、ローカルフィードバック（４）の機能をオン／オフすることにより、雑音伝達関数を容易に変更することができ、複数の信号帯域に対応することが可能となる。

図５は本発明の第２の実施形態に係るローカルフィードバック（４）のオン／オフを制御する手段を具体的に示している。図５において、本発明の第２の実施形態にかかるローカルフィードバック（４）のオン／オフを制御する手段（１６）は、２個のＡＮＤゲート（１７）を備えており、ＯＵＴ１端子はローカルフィードバック（４）のφ１へ接続され、ＯＵＴ２端子はローカルフィードバック（４）のφ２へ接続される。
同図中には、図２からローカルフィードバック（４）のみを抜粋して示しているが、スイッチはグランド電位（ＧＮＤ）が印加された場合はオフ、電源電圧（ＶＤＤ）が印加された場合はオンとなる性質がある。上記のスイッチは半導体集積回路上のＭＯＳＦＥＴを用いて容易に実現される。
同図において、制御信号端子にはグランド電位（ＧＮＤ）あるいは電源電圧（ＶＤＤ）のいずれかが印加される。もし、グランド電位（ＧＮＤ）が印加された場合は、ＯＵＴ１端子、ＯＵＴ２端子共にグランド電位（ＧＮＤ）になるため、全てのスイッチはオフとなる。つまり、ローカルフィードバック（４）はオフ状態になる。逆に、電源電圧（ＶＤＤ）が印加された場合は、ＯＵＴ１端子にはクロック発生器の出力φ１＿ｍａｓｔｅｒが出力され、ＯＵＴ２端子にはクロック発生器の出力φ２＿ｍａｓｔｅｒが出力される。つまり、ローカルフィードバック（４）はオン状態になる。

図６は本発明の第３の実施の形態に係るデルタシグマ変調器のブロック図である。図６において、本発明の第３の実施の形態に係るデルタシグマ変調器は、本発明の第２の実施の形態に係るデルタシグマ変調器の構成に加え、制御装置（１５）が、第３の積分器（３）の機能をオン／オフする機能を有する。一般に信号帯域が狭い場合は雑音伝達関数の次数は低くても良く、図６に示すデルタシグマ変調器によれば、第３の積分器（３）の機能をオフすることにより、次数を低く設定でき、消費電力を抑えることができる。

図７は本発明の第３の実施形態に係る第３の積分器（３）のオン／オフを制御する手段を具体的に示している。図７において、本発明の第３の実施形態にかかる第３の積分器（３）のオン／オフを制御する手段（１８）は、２個のＡＮＤゲート（１７）を備えており、ＯＵＴ１端子は第３の積分器（３）のφ１へ接続され、ＯＵＴ２端子は第３の積分器（３）のφ２へ接続される。
同図において、制御信号端子にはグランド電位（ＧＮＤ）あるいは電源電圧（ＶＤＤ）のいずれかが印加される。もし、グランド電位（ＧＮＤ）が印加された場合は、ＯＵＴ１端子、ＯＵＴ２端子共にグランド電位（ＧＮＤ）になるため、第３の積分器（３）のスイッチトキャパシタがオフになると同時に、スイッチ（１９）はオンになるため、第３の積分器（３）の入力と出力が短絡される。つまり、第３の積分器（３）はオフ状態になる。逆に、電源電圧（ＶＤＤ）が印加された場合は、ＯＵＴ１端子にはクロック発生器の出力φ１＿ｍａｓｔｅｒが出力され、ＯＵＴ２端子にはクロック発生器の出力φ２＿ｍａｓｔｅｒが出力され、スイッチ（１９）はオフになるため第３の積分器（３）の入力と出力が開放される。つまり、第３の積分器（３）はオン状態になる。

図８は本発明の第４の実施の形態に係るデルタシグマ変調器のブロック図である。図８において、本発明の第４の実施の形態に係るデルタシグマ変調器は、本発明の第３の実施の形態に係るデルタシグマ変調器の構成に加え、制御装置（１５）が、量子化器（６）のビット数を切り替える機能を有する。一般に、デルタシグマ変調器の消費電力と安定性は量子化器のビット数に依存するので、信号帯域によって最適なビット数が存在する。図８に示すデルタシグマ変調器によれば、量子化器（６）のビット数を切り替えることにより、信号帯域に最適なビット数を選択することができ、複数の信号帯域に対応することが可能となる。

図９は本発明の第４の実施形態に係る量子化器のビット数を切り替える手段を具体的に示している。例として、1ビット〜３ビットのビット数を切り替える場合について解説する。図９において、本発明の第４の実施形態にかかる量子化器のビット数を切り替える手段は、１ビットの量子化器（２０）を７個備えている。量子化器のＳＬＰ端子が“０”の場合は、量子化器はオン状態になり、逆に“１”の場合は、オフ状態になる。
同図において、ＳＬＰ１〜ＳＬＰ７はビット数を切り替えるための制御信号であり、“０”あるいは“１”のいずれかが印加される。ビット数を１に設定するときは、ＳＬＰ７を“１”、ＳＬＰ６を“１”、ＳＬＰ５を“１”、ＳＬＰ４を“０”、ＳＬＰ３を“１”、ＳＬＰ２を“１”、ＳＬＰ１を“１”に設定すれば、フルスケールの中心の量子化器のみがオン状態になるので、１ビットになる。同様にビット数を２に設定するときは、ＳＬＰ７を“１”、ＳＬＰ６を“０”、ＳＬＰ５を“１”、ＳＬＰ４を“０”、ＳＬＰ３を“１”、ＳＬＰ２を“０”、ＳＬＰ１を“１”に設定し、ビット数を３に設定するときは、ＳＬＰ７を“０”、ＳＬＰ６を“０”、ＳＬＰ５を“０”、ＳＬＰ４を“０”、ＳＬＰ３を“０”、ＳＬＰ２を“０”、ＳＬＰ１を“０”に設定すればよい。上記の例では、３ビットとしたが、４ビット以上でも上記と同様にしてビット数を切り替えることができる。

本発明は、例えば、無線通信分野やオーディオ分野などで用いられるデルタシグマ変調器に有用である。

本発明の第１の実施の形態に係るデルタシグマ変調器のブロック図 本発明の第１の実施の形態に係るデルタシグマ変調器の回路図 本発明の第１の実施の形態に係るデルタシグマ変調器のタイミング制御図 本発明の第２の実施の形態に係るデルタシグマ変調器のブロック図 本発明の第２の実施形態に係るローカルフィードバックのオン／オフを制御する手段を具体的に示す図 本発明の第３の実施の形態に係るデルタシグマ変調器のブロック図 本発明の第３の実施形態に係る第３の積分器のオン／オフを制御する手段を具体的に示す図 本発明の第４の実施の形態に係るデルタシグマ変調器のブロック図 本発明の第４の実施形態に係る量子化器のビット数を切り替える手段を具体的に示す図 従来のデルタシグマ変調器のブロック図 従来のデルタシグマ変調器にシングルサンプリング技術を適用した場合のタイミング制御図 従来のデルタシグマ変調器にダブルサンプリング技術を適用した場合のタイミング制御図

符号の説明

１ 第１の積分器
２ 第２の積分器
３ 第３の積分器
４ ローカルフィードバック
５ 遅延器
６ 量子化器
７ ＤＡ変換器
８ａ〜８ｃ ＤＡ変換器のゲイン
９ａ〜９ｃ 積分器のゲイン
１０ 加算器
１１ ゲイン１の遅延のない積分器
１２ ローカルフィードバックのゲイン
１３ ゲイン１のＤＡＣ
１４ 出力回路
１５ 制御装置
１６ ローカルフィードバックのオン／オフを制御する装置
１７ ＡＮＤゲート
１８ 第３の積分器のオン／オフを制御する装置
１９ 第３の積分器の入出力間のスイッチ
２０ １ビットの量子化器
ＶＩＮＰ （＋）側アナログ入力端子
ＶＩＮＮ （−）側アナログ入力端子
ＣＳ１〜ＣＳ３ サンプリング容量
ＣＨ１〜ＣＨ３ 積分容量
ＶＯＵＴ ディジタル出力端子
ＶＲＥＦＰ，ＶＲＥＦＮ ＤＡ変換器の参照電圧
ＳＬＰ１〜７ 量子化器のビット数を切り替えるための制御信号

Claims (5)

1. 縦続接続されている第１から第３の積分器と、前記第３の積分器の出力信号を量子化する量子化器と、前記量子化器の出力信号を前記第１から第３の積分器の入力に戻すＤＡ変換器と、前記第３の積分器の出力信号を前記第２の積分器の入力に戻すローカルフィードバック手段とを備えるデルタシグマ変調器の制御方法であって、
   前記ＤＡ変換器の出力信号をクロックの半周期だけ遅延させ、
   前記ローカルフィードバック手段の出力信号をクロックの半周期だけ遅延させ、
   ダブルサンプリングのタイミングでデルタシグマ変調を行ない、
   前記第１の積分器は、入力信号をクロックの半周期だけ遅延させた第１の遅延信号を出力し、前記第１の遅延信号から前記ＤＡ変換器の出力信号を減算し、
   前記第２の積分器は、前記第１の積分器の出力信号をクロックの半周期だけ遅延させた第２の遅延信号を出力し、前記第２の遅延信号から前記ＤＡ変換器の出力信号、および前記ローカルフィードバック手段の出力信号を減算し、
   前記第３の積分器は、前記第２の積分器の出力信号から、前記ＤＡ変換器の出力信号を減算することを特徴とするデルタシグマ変調器の制御方法。
2. 縦続接続されている第１から第３の積分器と、前記第３の積分器の出力信号を量子化する量子化器と、前記量子化器の出力信号を前記第１から第３の積分器の入力に戻すＤＡ変換器と、前記第３の積分器の出力信号を前記第２の積分器の入力に戻すローカルフィードバック手段とを備えるデルタシグマ変調器であって、
   前記ＤＡ変換器の出力信号をクロックの半周期だけ遅延させるための第１の遅延器と、
   前記ローカルフィードバック手段の出力信号をクロックの半周期だけ遅延させるための第２の遅延器とを備え、
   前記第１の積分器は、入力信号をクロックの半周期だけ遅延させる第３の遅延器と、
   前記第３の遅延器の出力信号から、前記ＤＡ変換器の出力信号を減算する第１の加算器とを含み、
   前記第２の積分器は、前記第１の積分器の出力信号をクロックの半周期だけ遅延させる第４の遅延器と、
   前記第４の遅延器の出力信号から、前記ＤＡ変換器の出力信号、および前記ローカルフィードバック手段の出力信号を減算する第２の加算器とを含み、
   前記第３の積分器は、前記第２の積分器の出力信号から、前記ＤＡ変換器の出力信号を減算する第３の加算器を含み、
   ダブルサンプリングのタイミングで動作することを特徴とするデルタシグマ変調器。
3. 請求項２記載のデルタシグマ変調器であって、
   前記第３の積分器の機能をオン／オフする制御装置を備えたことを特徴とするデルタシグマ変調器。
4. 請求項２または３記載のデルタシグマ変調器であって、
   前記ローカルフィードバック手段の機能をオン／オフする制御装置を備えたことを特徴とするデルタシグマ変調器。
5. 請求項４記載のデルタシグマ変調器であって、
   前記量子化器のビット数を切り替える制御装置を備えたことを特徴とするデルタシグマ変調器。

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