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JP4658808B2 - 配線構造の形成方法 - Google Patents

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Description

本発明は、基板上の絶縁膜に形成された開口に導電材料を埋め込んでなる配線構造の形成方法及び半導体装置に関し、特に開口を微細な配線溝や接続孔とし、導電材料をＣｕ（合金）として、Ｃｕ配線を形成するいわゆるダマシン法に適用して好適な技術である。
半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線構造を有するロジックデバイスにおいては、配線遅延がデバイス信号遅延の支配的要因の１つになりつつある。デバイスの信号遅延は、配線抵抗と配線容量の積に比例しており、配線遅延の改善のためには配線抵抗及び配線容量の軽減が重要となってくる。
この配線抵抗を低減するために、低抵抗金属であるＣｕを材料として配線を形成することが検討されている。ここで、Ｃｕをパターニングして配線形成することは極めて困難であるため、絶縁膜に配線溝や接続孔（ビア孔）となる開口を形成し、この開口にＣｕを充填して配線形成する、いわゆるダマシン法が案出されている。
ダマシン法によりＣｕ配線を形成する際には、Ｃｕの絶縁膜内への拡散を防止することを主な目的として、Ｃｕ堆積の前に開口の内壁を覆う下地膜を形成する工程が含まれる。下地膜の材料に用いられるＴａやＷなどの高融点金属は、一般には高抵抗のものであるが、配線微細化が進む近年では、配線抵抗の問題から下地膜の抵抗値を低下させることが必須となっている。特に直径０．１μｍのビア孔及び幅０．１μｍの配線を含む極微細配線層になると、配線抵抗及びコンタクト抵抗を低下させるためには、この下地膜を可能な限り薄膜化する必要があり、このため、配線溝やビア孔の内壁に薄く均一に下地膜を成膜する技術が所望されている。
このような下地膜を形成する手法として、先ずＣＶＤ法が考えられる。下地膜を薄く均一に成膜することに限って言えば、ＣＶＤ法を用いることが有利であると考えられるが、ＣＶＤ法では、開口を形成する絶縁膜の材料として期待されている低誘電率絶縁材料との適合性、密着性などに大きな問題を抱えており、現状では適用困難である。スパッタ法は、ＣＶＤ法に比べて上述の適合性及び密着性の点でも優れており、このスパッタ法を下地膜の形成に用いることが好適であるとされている。
現在、下地膜の成膜に用いられるスパッタ技術としては、基板とターゲットとの距離を通常よりも長く設定してなるロングスロー・スパッタ法や、基板にバイアス電圧を印加しながら成膜を行うバイアス・スパッタ法、スパッタ堆積とスパッタ・エッチングとを組み合わせた２段階以上のスパッタを実行するマルチステップ・スパッタ法などがある。
しかしながら、上述した諸々のスパッタ法を用いても、配線溝やビア孔の内壁面、即ち側壁面から底面にかけて薄く均一に下地膜を形成することはできない現況にある。
具体的に、下地膜を含む配線形成工程の一部を図１Ａ〜図３に示す。
ここでは、例えば下層配線１０１と不図示の上層配線とを接続するためのビア孔１０２を層間絶縁膜１０３にエッチングストッパー膜１０４及びハードマスク１０５を用いて形成した場合に、スパッタ法によりビア孔１０２の内壁を覆うように層間絶縁膜１０３上にＴａの下地膜１０６を形成し、その後にメッキ法によりビア孔１０２を埋め込むようにＣｕ１０７を堆積する。ここで、下地膜１０６を形成する際のスパッタ法として、ロングスロー・スパッタ法を用いる場合を図１Ａに、バイアス・スパッタ法を用いる場合を図１Ｂに、マルチステップ・スパッタ法（１）を用いる場合を図２に、マルチステップ・スパッタ法（２）を用いる場合を図３にそれぞれ示す。
ロングスロー・スパッタ法の場合
図１Ａの例では、２００ｍｍ径の半導体基板を用いた場合には、ターゲット電力が１０ｋＷ〜２５ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が０Ｗ〜３００Ｗの条件で実行する。３００ｍｍ径の半導体基板を用いた場合には、ターゲット電力が２０ｋＷ〜４０ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が０Ｗ〜５００Ｗの条件で実行する。
この場合、ビア孔１０２の底部及び層間絶縁膜１０３上のビア孔１０２以外の部分（フィールド部）には厚くＴａが堆積する一方で、ビア孔１０２の側壁面に堆積するＴａが乏しく、側壁面のカバレッジ不足に起因して、メッキ形成されたＣｕ１０７に埋め込み不良、例えばボイド１０８が発生する。
バイアス・スパッタ法の場合
図１Ｂの例では、２００ｍｍ径の半導体基板を用いた場合には、ターゲット電力が１０ｋＷ〜２５ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が３００Ｗ〜６００Ｗの条件で実行する。３００ｍｍ径の半導体基板を用いた場合には、ターゲット電力が２０ｋＷ〜４０ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が５００Ｗ〜１２００Ｗの条件で実行する。
この場合、ビア孔１０２の底面のみならずビア孔１０２の肩口近傍にＴａが余分に堆積（いわゆるオーバーハングの形成）する。これに起因してＣｕ１０７に埋め込み不良、例えばビア孔１０２の側壁面にボイド１０８が発生したり、ビア孔１０２の入口付近でシーム１０９が発生する。
マルチステップ・スパッタ法（１）の場合
図２の例では、２００ｍｍ径の半導体基板を用いた場合には、第１ステップではターゲット電力が１０ｋＷ〜２５ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が０Ｗ〜３００Ｗの条件でロングスロー・スパッタを実行し、第２ステップではターゲット電力が１０ｋＷ〜２５ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が３００Ｗ〜６００Ｗの条件でバイアス・スパッタを実行する。３００ｍｍ径の半導体基板を用いた場合には、第１ステップではターゲット電力が２０ｋＷ〜４０ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が０Ｗ〜５００Ｗの条件でロングスロー・スパッタを実行し、第２ステップではターゲット電力が２０ｋＷ〜４０ｋＷ、圧力が４×１０-２Ｐａ、基板バイアス電力が５００Ｗ〜１２００Ｗの条件でバイアス・スパッタを実行する。
この場合、下地膜１０６のビア孔１０２の底面における部分は厚く形成され、Ｃｕの埋め込み性も比較的良いが、ビア孔１０２の肩口近傍におけるＴａの余分な堆積に起因するオーバーハングが形成され、下地膜１０６の膜厚は不均一となる。
マルチステップ・スパッタ法（２）の場合
図３の例では、２００ｍｍ径の半導体基板を用いた場合には、第１ステップではターゲット電力が１０ｋＷ〜２５ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が０Ｗ〜３００Ｗの条件でロングスロー・スパッタを実行し、第２ステップではターゲット電力が０．１ｋＷ〜０．４ｋＷ、圧力が４×１０-２Ｐａ、基板バイアス電力が３００Ｗ〜６００Ｗの条件でＡｒリスパッタを実行する。３００ｍｍ径の半導体基板を用いた場合には、第１ステップではターゲット電力が２０ｋＷ〜４０ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が０Ｗ〜５００Ｗの条件でロングスロー・スパッタを実行し、第２ステップではターゲット電力が０．１ｋＷ〜０．５ｋＷ、圧力が４×１０-２Ｐａ、基板バイアス電力が５００Ｗ〜１２００Ｗの条件でＡｒリスパッタを実行する。
矢印Ａで示すように、第１ステップによりビア孔１０２の底面に堆積したＴａが、第２ステップによりビア孔１０２の側面に再付着して当該側面のＴａの不足を補う反面、矢印Ｂで示すように、エッチング要素が強いとビア孔１０２の底面でＴａが不足し、当該底面には殆どＴａが堆積されない状態とする。これに起因して、例えば下層配線１０１とビア孔１０２との間に位置ずれが生じた場合に、メッキ堆積したＣｕが層間絶縁膜１０３中へ拡散してしまうことになる。更に、ビア孔１０２の肩口近傍におけるＴａの余分な堆積に起因するオーバーハングの形成により、ビア孔１０２の入口付近でシーム１０９が発生する。
上述したロングスロー・スパッタ法、バイアス・スパッタ法、マルチステップ・スパッタ法（１），（２）の各々について、フィールド部の膜厚、側壁面のカバレッジ、オーバーハング、ビア孔の底面、及び埋め込み性の比較を以下の表１に示す。
Figure 0004658808
このように、各種のスパッタ法を用いても、開口に均一な膜厚で下地膜を形成することは極めて困難である。また、下地膜の形成成膜状態を制御するためには、３段階以上のマルチステップ法を採用しなければならず、成膜工程の複雑化を招き、結果として工程が長時間化するという欠点もある。これにより、ターゲット消費電力の増大、成膜時に発生するパーティクルの増加、スループットの悪化を招来し、開口へ必要量の成膜をする間にフィールド部にはかなりの膜厚が堆積することにも繋がる。フィールド部に堆積した下地膜は、化学機械研磨（ＣＭＰ）工程で研磨除去する必要があるが、厚すぎる下地膜はＣＭＰ工程におけるスループットの悪化に繋がり、ひいては製造ライン全体の能力に悪影響を及ぼす。また、下地膜のＣＭＰは機械研磨の要素が強いため、スクラッチなどの傷が発生し易く、配線形成の歩留まりを低下させる一因となり得る。
特願２００２−３１８６７４号
本発明は、上記の課題に鑑みてなされたものであり、比較的簡素な工程により、配線形成上の不都合を生ぜしめることなく、開口の内壁面、即ち側壁面から底面にかけて薄く均一に下地膜を成膜することを可能とし、信頼性の高い極微細な配線構造を実現する配線構造の形成方法及び半導体装置を提供することを目的とする。
本発明の配線構造の形成方法は、基板上方の絶縁膜に開口を形成する工程と、スパッタ法により、前記開口の側壁面及び底面である内壁面を覆うように前記絶縁膜上に、Ｔａ，Ｔｉ，Ｗ，Ｚｒ，Ｖから選ばれた少なくとも１種、又はこれらの窒化物からなる下地膜を形成する工程と、前記開口内を前記下地膜を介して導電材料により埋め込むように、前記下地膜上に前記導電材料を堆積する工程と、前記開口内のみに前記下地膜及び前記導電材料が残るように、前記開口以外の前記絶縁膜上の前記導電材料及び前記下地膜を研磨除去する工程とを含み、前記下地膜をスパッタ法により、当該下地膜の材料の堆積速度（Ｖｄ）とエッチング速度（Ｖｅ）との比をＶｄ／Ｖｅとして、１＜Ｖｄ／Ｖｅ＜２の条件で形成し、前記開口の内壁面を覆うように前記絶縁膜上に前記下地膜を形成する際に、前記下地膜を、前記絶縁膜上の前記開口以外の部分における膜厚が前記開口径の１／２０以下となるように形成する。
本発明の配線構造の形成方法の一態様では、前記下地膜を、前記絶縁膜上の前記開口以外の部分における膜厚が前記開口の前記内壁面のうち底面における膜厚の２０％以上１００％以下となるように形成する。
本発明の配線構造の形成方法の一態様では、前記下地膜を、ターゲット電力密度が３ｍＷ／ｍｍ 2 〜１６０ｍＷ／ｍｍ 2 の範囲内、基板バイアス電力密度が３ｍＷ／ｍｍ 2 〜１４ｍＷ／ｍｍ 2 の範囲内の条件で形成する。
本発明の配線構造の形成方法の一態様では、前記下地膜を、スパッタイオン種の雰囲気の圧力が１×１０ -2 Ｐａ以上１×１０ -1 Ｐａ以下の条件で形成する。
図１Ａは、従来のロングスロー・スパッタ法を用いる場合を示す概略断面図である。 図１Ｂは、従来のバイアス・スパッタ法を用いる場合を示す概略断面図である。 図２は、従来のマルチステップ・スパッタ法（１）を用いる場合を示す概略断面図である。 図３は、従来のマルチステップ・スパッタ法（２）を用いる場合を示す概略断面図である。 図４は、本発明の１ステップのバイアス・スパッタ工程において、成膜時間と、スパッタ粒子の堆積速度と（Ｖｄ）そのエッチングとの（Ｖｅ）との比（Ｖｄ／Ｖｅ）との定量的関係を示す特性図である。 図５は、本発明の１ステップのバイアス・スパッタ工程において、成膜時間と膜厚との関係について、直径０．１μｍのビア孔の内外において調べた特性図である。 図６Ａは、本発明の１ステップのバイアス・スパッタ法により下地膜を形成した様子を示す概略断面図である。 図６Ｂは、本発明の１ステップのバイアス・スパッタにより下地膜を形成した様子を示す概略断面図である。 図７は、本発明のマルチステップ・スパッタ（Ａ）により均一膜厚の下地膜を形成した際の、下地膜のフィールド部における膜厚を示す特性図である。 図８は、本発明のマルチステップ・スパッタ（Ｂ）の工程において、２００ｍｍ径の半導体基板を用い、成膜時間と、スパッタ粒子の堆積速度（フィールド部）と（Ｖｄ）そのエッチングとの（Ｖｅ）との比（Ｖｄ／Ｖｅ）との定量的関係を示す特性図である。 図９は、本発明のマルチステップ・スパッタ（Ｂ）の工程において、２００ｍｍ径の半導体基板を用い、成膜時間と膜厚との関係について、直径０．１μｍのビア孔の内外において調べた特性図である。 図１０は、本発明のマルチステップ・スパッタ（Ｂ）における第２のステップのＶｄ／Ｖｅを変えた場合のビア抵抗値を調べた特性図である。 図１１Ａは、本発明のマルチステップ・スパッタ（Ｂ）により下地膜を形成した様子を示す概略断面図である。 図１１Ｂは、本発明のマルチステップ・スパッタ（Ｂ）により下地膜を形成した様子を示す概略断面図である。 図１１Ｃは、本発明のマルチステップ・スパッタ（Ｂ）により下地膜を形成した様子を示す概略断面図である。 図１２Ａは、本実施形態による配線の形成方法を工程順に示す概略断面図である。 図１２Ｂは、本実施形態による配線の形成方法を工程順に示す概略断面図である。 図１３Ａは、本実施形態による配線の形成方法を工程順に示す概略断面図である。 図１３Ｂは、本実施形態による配線の形成方法を工程順に示す概略断面図である。 図１３Ｃは、本実施形態による配線の形成方法を工程順に示す概略断面図である。
−本発明の基本骨子−
上述したように、従来の各種スパッタ法では、基板へのバイアス印加や複数ステップに分けたスパッタ等のように、スパッタ工程に成膜条件を付加したり、当該工程を増加・緻密化して、薄く均一膜厚の下地膜の実現を目指す傾向にある。しかしながらこの場合、必然的に工程の複雑化を招き、しかも下地膜の開口内壁面の全面にわたる均一性は得られていない現況にある。本発明者は、このようなスパッタ工程への条件付加の傾向から、スパッタの微視的状態、即ちスパッタ工程におけるスパッタ粒子の堆積とそのエッチングとのバランスにより織り成す微視的な成膜状態へ視点を移し、この微視的状態を定量化して下地膜全体の成膜状態との相関関係に着目した。
（１ステップのバイアス・スパッタ）
本発明者は、スパッタ工程において、スパッタ粒子の堆積速度とそのエッチング速度との比が当該スパッタ工程の全体を通じてある範囲内に収まるようにスパッタ条件を設定すれば、１ステップのスパッタでも開口内壁面の全面にわたる薄い均一な下地膜が形成できるのではないかと考え、バイアス・スパッタ法を例に採り、成膜時間と、この比率との関係について調べた。
図４は、本発明の１ステップのバイアス・スパッタ工程において、２００ｍｍ径の半導体基板を用い、成膜時間と、スパッタ粒子の堆積速度（フィールド部）と（Ｖｄ）そのエッチングとの（Ｖｅ）との比（Ｖｄ／Ｖｅ）との定量的関係を示す特性図である。ここで、通常のバイアス・スパッタとして、ターゲット電力が１０ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が２００Ｗの条件で行い、Ａｒリスパッタとして、ターゲット電力が０．３ｋＷ、圧力が３×１０−１Ｐａ〜７×１０−１Ｐａ、基板バイアス電力が３００Ｗの条件で行った。
一般的なバイアス・スパッタ法では、ある程度の成膜レートを維持するためにＶｄ／Ｖｅの比率が２．５以上の範囲で成膜を行うのが通常である。このＶｄ／Ｖｅの範囲では、堆積の割合がエッチングの割合よりも大きく、再スパッタ効果が小さい。この場合、開口内壁の側壁部分の被覆率を確保するために成膜時間や基板バイアス電力を増加する必要があるが、オーバーハングの増加や成膜時のパーティクルの増加、薄膜化困難等の弊害を生む。
また、マルチステップ・スパッタ法におけるＡｒリスパッタでは、エッチング要素を強めるという目的のために、Ｖｄ／Ｖｅの比率が１未満（例えば０．７５程度）の範囲を選択することが多い。この範囲では、下地膜材料であるＴａイオンの寄与が小さく、Ａｒイオンによるエッチング効果が大きいため、殆ど膜材料が堆積しない状態で成膜が進行する。このエッチング効果は、成膜時の圧力(Ａｒ雰囲気の圧力)を高くするほど増加する傾向にあり、開口の肩口部における膜削れ、開口の底部の膜削れが大きくなり、それぞれ配線間ショートや開口の位置ずれに伴う絶縁膜中へのＣｕ拡散等の障害を起こす可能性が高い。
本発明者は、Ｖｄ／Ｖｅの比率が１以上２．５以下の範囲内において、１ステップのバイアス・スパッタにより下地膜を成膜したところ、当該比率を成膜時の全体を通して１＜Ｖｄ／Ｖｅ＜２となるように制御すれば、開口内壁面の全面にわたる薄い均一な下地膜が得られることを見出した。即ちこの場合、Ｔａイオンの供給とＴａイオンによる再スパッタとが均衡し、開口の肩口部や底部における局部的なエッチングが抑制され、底部においてもある一定量のＴａが確保される。また、再スパッタ効果による開口の側壁膜厚の補強も適度に進行するため、結果として、開口の内壁面の全面にわたる薄い均一な下地膜が得られることになる。
ここで、本発明の１ステップのバイアス・スパッタにおいて、成膜時の全体を通して１＜Ｖｄ／Ｖｅ＜２とするには、２００ｍｍ径の半導体基板の場合、ターゲット電力が０．１ｋＷ〜５．０ｋＷの比較的低パワー、プラズマ生成用ガス（ここではＡｒ）の雰囲気圧力が１×１０−２Ｐａ〜１×１０−１Ｐａ、基板バイアス電力が１００Ｗ〜４５０Ｗの条件で実行すれば良く、本発明の１ステップのバイアス・スパッタではターゲット電力を５ｋＷ、圧力を６×１０−２Ｐａ、基板バイアス電力を３００Ｗとした。
ターゲット電力及び基板バイアス電力の値は、半導体基板のサイズに依存する。半導体基板のサイズに依存しない条件を得るには、単位面積あたりの条件、即ち各径の半導体基板における条件を当該半導体基板の面積で除した値を採用すれば良い。従って、本発明の１ステップのバイアス・スパッタにおいて、成膜時の全体を通して１＜Ｖｄ／Ｖｅ＜２とするための単位面積あたりの条件としては、ターゲット電力密度が３ｍＷ／ｍｍ２〜１６０ｍＷ／ｍｍ２の範囲内、基板バイアス電力密度が３ｍＷ／ｍｍ２〜１４ｍＷ／ｍｍ２の範囲内の条件で実行すれば良い。
このように本発明では、１ステップのバイアス・スパッタによる低パワーで従来よりも少ないスパッタ量により所望の下地膜形状を達成しているが、その結果、配線抵抗及びコンタクト抵抗の低下、ターゲット消費電力の抑制、スループットの向上、成膜時のパーティクル抑制などの効果も発揮する。
更に本発明者は、成膜時の全体を通して１＜Ｖｄ／Ｖｅ＜２を満たすスパッタ条件において、下地膜のビア孔の底部における膜厚とフィールド部における膜厚とを比較してみた。
図５は、本発明の１ステップのバイアス・スパッタ工程において、成膜時間と膜厚との関係について、直径０．１μｍのビア孔の内外において調べた特性図である。ここで、２００ｍｍ径の半導体基板を用い、通常のバイアス・スパッタとして、ターゲット電力が１０ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が２００Ｗの条件で行い、本発明の１ステップのバイアス・スパッタとして、ターゲット電力が５ｋＷ、圧力が６×１０−２Ｐａ、基板バイアス電力が３００Ｗの条件で行った。
一般的なバイアス・スパッタ法では、下地膜の膜厚はフィールド部の方がビア孔の底部よりも大きくなり、フィールド部及びビア孔の底部の双方について、成膜時間が増加するほど膜厚が増加する。これに対して本発明では、逆にビア孔の底部の方がフィールド部よりも大きく成膜され、成膜時間の経過によるフィールド部の膜厚増加は僅かであり、フィールド部の膜厚が５ｎｍよりも小さく、ここでは３ｎｍ以下に抑えられていることが判る。これは換言すれば、下地膜のフィールド部における膜厚がビア孔の直径（ここでは０．１μｍ）の１／２０以下、好ましくは１／３０以下となることを意味する。また下地膜がそのフィールド部における膜厚がビア孔の底部における膜厚の２０％〜１００％、ここでは２０％程度となることを意味する。また、この成膜範囲におけるビア孔のＣｕによる埋め込み状態は良好であることが確認されている。
一例として、図５の下部に、本発明の１ステップのバイアス・スパッタにおいて、成膜時間が３秒程度の場合及び１２．５秒程度の場合について、ビア孔内にＣｕを埋め込んだ様子を示すＳＥＭによる写真を示す。このように、ビア孔内にボイドやシームを発生させることなくＣｕが埋め込まれていることが判る。
更に本発明者は、上述した実験結果を踏まえれば、１＜Ｖｄ／Ｖｅ＜２を満たす所定のスパッタ条件によれば、ビア孔の内壁面の全面のみに薄い均一な下地膜が形成されるとともに、開口以外の絶縁膜上の部分、即ちフィールド部ではＴａイオンの供給とＴａイオンによる再スパッタとがほぼ等しくなってＴａイオンが堆積量が０となる状態が得られることに想到した。この場合、Ｃｕ堆積の後に続くＣＭＰ工程において、フィールド部のＣｕのみを研磨除去すれば良く、下地膜の研磨工程を削減することができる。
具体的に、本発明の１ステップのバイアス・スパッタ法により下地膜を形成した様子を図６Ａ，図６Ｂに示す。
図６Ａに示すように、２００ｍｍ径の半導体基板を用い、下層配線１０１と不図示の上層配線とを接続するための０．１μｍ径程度のビア孔１０２を層間絶縁膜１０３にエッチングストッパー膜１０４及びハードマスク１０５を用いて形成した後、本発明の１ステップの低パワー・バイアス・スパッタ法によりビア孔１０２の内壁を覆うように層間絶縁膜１０３上にＴａからなる下地膜１０６を形成する。スパッタ条件としては、ターゲット電力を０．１ｋＷ〜５ｋＷ、圧力を４×１０−２Ｐａ〜８×１０−２Ｐａ、基板バイアス電力を１５０Ｗ〜４５０Ｗとする。層間絶縁膜１０３としては、有機／無機ＳＯＧ膜または有機／無機ＣＶＤ膜を膜厚数１００ｎｍ程度に、エッチングストッパー膜１０４としては、ＳｉＯ＋ＳｉＣ系の膜を膜厚数１０ｎｍ程度に、ハードマスク１０５としては、ＳｉＯ＋ＳｉＣ系の膜を膜厚数１０ｎｍ程度にそれぞれ形成する。ここで、ビア孔１０２の内壁面から層間絶縁膜１０３上にわたって薄く均一な膜厚の下地膜１０６が得られる。その後、メッキ法によりビア孔１０２を埋め込むようにＣｕ１０７を堆積する。Ｃｕ１０７を埋め込んでもビア孔１０２内等にボイド等が発生することなく、良好なＣｕ堆積が実現する。
更に、図６Ｂに示すように、１＜Ｖｄ／Ｖｅ＜２を満たす範囲内でスパッタ条件を選択することにより、フィールド部にはＴａを堆積せず、ビア孔１０２の内壁のみを覆うように薄く均一な膜厚の下地膜１０６を形成することも可能である。ここで、ビア孔１０２を埋め込むようにＣｕ１０７を堆積した後、ビア孔１０２のみにＣｕ１０７を充填した状態とするため、図６Ａの例では、フィールド部上のＣｕ１０７及び下地膜１０６をＣＭＰ法により順次研磨除去することが必要であるが、図６Ｂの例では、フィールド部上には下地膜１０６が存しないため、フィールド部上のＣｕ１０７のみをＣＭＰ法により研磨除去すれば良く、下地膜１０６のＣＭＰ工程を削減できる。
（マルチステップ・スパッタ（Ａ））
本発明において、下地膜を、開口の内壁面に薄く均一な膜厚に形成し、フィールド部における膜厚を開口径の１／２０以下（好ましくは１／３０以下）に形成するには、上述した１ステップのバイアス・スパッタ以外にも、マルチステップ・スパッタでも可能である。
図７は、本発明のマルチステップ・スパッタ（Ａ）により均一膜厚の下地膜（ここではＴａ膜）を形成した際の、下地膜のフィールド部における膜厚を示す特性図である。
第１のステップ（ロングスロー（低バイアス）スパッタ）は、Ｖｄ／Ｖｅ＞１となるスパッタ条件、ここではターゲット電力が１０ｋＷ、圧力が４×１０−２Ｐａ〜８×１０−２Ｐａ、基板バイアス電力が０Ｗ〜２００Ｗの条件で、下地膜の膜厚が５ｎｍ〜１０ｎｍ程度となるように実行した。
第２のステップ（低電力リスパッタ）は、Ｖｄ／Ｖｅ＜１となるスパッタ条件、ここではターゲット電力が２．５ｋＷ、圧力が４×１０−２Ｐａ〜８×１０−２Ｐａ、基板バイアス電力が３００Ｗの条件（条件１）、または、ターゲット電力が０．５ｋＷ、圧力が４×１０−２Ｐａ〜８×１０−２Ｐａ、基板バイアス電力が２００Ｗの条件（条件２）で実行した。条件１ではＶｄ／Ｖｅ＝０．８〜０．９程度、条件２ではＶｄ／Ｖｅ＝０．５〜０．７程度となる。
このように２ステップのバイアス・スパッタ法を実行することにより、ビア孔の内壁面には薄い均一な膜厚の下地膜が形成されるとともに、フィールド部上では膜厚が５ｎｍより小さい値に抑えられており、本発明の１ステップのバイアス・スパッタ法と同程度の効果が得られることが判る。
（マルチステップ・スパッタ（Ｂ））
本発明者は、マルチステップ・スパッタによれば、第２ステップの低電力リスパッタ時に、後述するようにビア孔の底部における下地膜材料の堆積率が当初想定した値よりも大きく確保されることを見出した。従ってこの場合、必ずしも、フィールド部における膜厚を開口径の１／２０以下とする必要はなく、第２ステップにおけるエッチング速度の範囲を拡張することができ、具体的にはＶｄ／Ｖｅ＜１．４とすれば良いことに想到した。
図８は、本発明のマルチステップ・スパッタ（Ｂ）の工程において、２００ｍｍ径の半導体基板を用い、成膜時間と、スパッタ粒子の堆積速度（フィールド部）と（Ｖｄ）そのエッチングとの（Ｖｅ）との比（Ｖｄ／Ｖｅ）との定量的関係を示す特性図である。
ここでは、図４と一部同一であり、通常のバイアス・スパッタ、Ａｒリスパッタ、本発明の１ステップのバイアス・スパッタが図４に対応する。更に図８では、本発明のマルチステップ・スパッタ（Ｂ）の前記定量的関係を示す。
ここで、本発明のマルチステップ・スパッタ（Ｂ）では、第１のステップ（ロングスロー（低バイアス）スパッタ）が、Ｖｄ／Ｖｅ＞１となるスパッタ条件、ここではターゲット電力が１０ｋＷ、圧力が４×１０−２Ｐａ〜８×１０−２Ｐａ、基板バイアス電力が０Ｗ〜２００Ｗの条件で、下地膜の膜厚が５ｎｍ〜１０ｎｍ程度となるように、第２のステップ（低電力リスパッタ）が、Ｖｄ／Ｖｅ＜１．４となるスパッタ条件、ここではターゲット電力が２ｋＷ、圧力が６×１０−２Ｐａ、基板バイアス電力が２５０Ｗの条件とした。
第２のステップにおいて、フィールド部のＶｄ／Ｖｅ＜１．４となる条件を選択することにより、後述するようにビア孔の底部の下地膜材料を効果的にリスパッタすることができる。
本発明者は、マルチステップ・スパッタ（Ｂ）において、第１のステップがＶｄ／Ｖｅ＞１、第２のステップがＶｄ／Ｖｅ＜１．４をそれぞれ満たすスパッタ条件において、下地膜のビア孔の底部における膜厚とフィールド部における膜厚とを２００ｍｍ径の半導体基板を用いて比較してみた。
図９は、本発明のマルチステップ・スパッタ（Ｂ）の工程において、２００ｍｍ径の半導体基板を用い、成膜時間と膜厚との関係について、直径０．１μｍのビア孔の内外において調べた特性図である。ここで、通常のマルチステップ・スパッタ（１）として、第１のステップは下地膜が膜厚５ｎｍに形成される条件でロングスロー・スパッタを行い、第２のステップはターゲット電力が１０ｋＷ、圧力が４×１０−２Ｐａ、基板バイアス電力が２００Ｗの条件でバイアス・スパッタを行った。
一方、本発明のマルチステップ・スパッタ（Ｂ）として、第１のステップは下地膜が膜厚５ｎｍに形成される条件でロングスロー・スパッタを行い、第２のステップはターゲット電力が２ｋＷ、圧力が６×１０−２Ｐａ、基板バイアス電力が２５０Ｗの条件で低電力リスパッタを行った。
一般的なバイアス・スパッタ法では、フィールド部及びビア孔の底部の双方について、成膜時間が増加するほど膜厚が増加する。これに対して本発明では、成膜時間の経過によるフィールド部の膜厚は減少または僅かな増加であり、フィールド部の膜厚が５ｎｍよりも小さく抑えられる。しかもこの場合、ビア孔の底部の膜厚が成膜時間に依らず２ｎｍ程度のほぼ一定値に保たれていることが判る。この理由としては、本発明のマルチステップ・スパッタ（Ｂ）では、通常のマルチステップ・スパッタ（２）と異なり、第２のステップ時において、第１のステップによりビア孔の底部に堆積した下地膜材料、例えばＴａをエッチングして、これにより飛散したＴａをビア孔の側壁面に付着させる際に、主にＡｒイオンではなくＴａイオンで底部のＴａをエッチングするため、結果としてＴａが底部に残存するからであると考えられる。
一例として、図９の下部に、本発明のマルチステップ・スパッタ（Ｂ）において、第２のステップの成膜時間が３秒程度の場合及び１２．５秒程度の場合について、ビア孔内にＣｕを埋め込んだ様子を示すＳＥＭによる写真を示す。このように、ビア孔内にボイドやシームを発生させることなくＣｕが埋め込まれていることが判る。
図９の結果に加えて、本発明のマルチステップ・スパッタ（Ｂ）における第２のステップのＶｄ／Ｖｅを変えた場合のビア抵抗値を調べた。ビア抵抗値が小値であることは、下地膜がビア孔の内壁に十分な膜厚に形成されていることと等価であると考えられる。実験結果を図１０に示す。ここで、横軸がビア抵抗の相対値を、縦軸が累積確率をそれぞれ表す。
図１０に示すように、第２のステップのＶｄ／Ｖｅ＝１．４，１．０，０．８と減少させるにつれて徐々にビア抵抗値が減少し、ビア抵抗値は相対的に小値に留まる。これに対して、Ｖｄ／Ｖｅ＝１．４を越えてＶｄ／Ｖｅ＝１．６とした場合では、Ｖｄ／Ｖｅ＝１．４の場合の２倍程度のビア抵抗値まで増加し、ビア抵抗値は相対的に許容範囲を越えるものと考えられる。この結果からも、第２のステップのＶｄ／Ｖｅ＜１．４とすることにより、下地膜がビア孔の内壁に十分な膜厚に形成されることが判る。
ここで、本発明のマルチステップ・スパッタ（Ｂ）の第２のステップにおいて、Ｖｄ／Ｖｅ＜１．４を得るための各条件について考察する。
２００ｍｍ径及び３００ｍｍ径の半導体基板について、Ｖｄ／Ｖｅ＜１．４が得られるターゲット電力及び基板バイアス電力の一例を以下の表２に示す。表２の結果も踏まえ、第２のステップにおいてＶｄ／Ｖｅ＜１．４とするには、半導体基板の単位面積あたりの各条件として、ターゲット電力密度が１０ｍＷ／ｍｍ２〜１６０ｍＷ／ｍｍ２の範囲内、基板バイアス電力密度が３ｍＷ／ｍｍ２〜２０ｍＷ／ｍｍ２の範囲内の条件で実行すれば良い。
Figure 0004658808
具体的に、本発明のマルチステップ・スパッタ（Ｂ）により下地膜を形成した様子を図１１Ａ，図１１Ｂに示す。
図１１Ａに示すように、２００ｍｍ径の半導体基板を用い、下層配線１０１と不図示の上層配線とを接続するための０．１μｍ径程度のビア孔１０２を層間絶縁膜１０３にエッチングストッパー膜１０４及びハードマスク１０５を用いて形成した後、本発明のマルチステップ・スパッタ（Ｂ）によりビア孔１０２の内壁を覆うように層間絶縁膜１０３上にＴａからなる下地膜１０６を形成する。
層間絶縁膜１０３としては、有機／無機ＳＯＧ膜または有機／無機ＣＶＤ膜を膜厚数１００ｎｍ程度に、エッチングストッパー膜１０４としては、ＳｉＯ＋ＳｉＣ系の膜を膜厚数１０ｎｍ程度に、ハードマスク１０５としては、ＳｉＯ＋ＳｉＣ系の膜を膜厚数１０ｎｍ程度にそれぞれ形成する。
スパッタ条件としては、第１のステップ（ロングスロー（低バイアス）スパッタ）が、Ｖｄ／Ｖｅ＞１となるスパッタ条件、ここではターゲット電力を１０ｋＷ、圧力を４×１０−２Ｐａ〜８×１０−２Ｐａ、基板バイアス電力を０Ｗ〜２００Ｗの条件で、下地膜の膜厚が５ｎｍ〜１０ｎｍ程度となるように、第２のステップ（低電力リスパッタ）が、Ｖｄ／Ｖｅ＜１．４となるスパッタ条件、ここではターゲット電力を２ｋＷ、圧力が６×１０−２Ｐａ、基板バイアス電力を２５０Ｗとする。
第２のステップにおいて、第１のステップによりビア孔１０２の底部に堆積したＴａをエッチングして、これにより例えば矢印Ａのように飛散したＴａをビア孔１０２の側壁面に付着させる際に、主にＴａイオンにより底部のＴａをエッチングするため、結果としてＴａが底部に残存する。しかも、比較的重いＴａでエッチングするためにエッチング効率に優れ、ビア孔１０２の肩口の削れやＴａのオーバーハングを小さくすることができる。このスパッタにより、ビア孔１０２の内壁面から層間絶縁膜１０３上にわたって薄く均一な膜厚の下地膜１０６が得られる。
続いて、図１１Ｂに示すように、メッキ法によりビア孔１０２を埋め込むようにＣｕ１０７を堆積する。
この場合、Ｃｕ１０７を埋め込んでもビア孔１０２内等にボイド等が発生することなく、良好なＣｕ堆積が実現する。更に、図１１（ｃ）に示すように、下層配線１０１とビア孔１０２との間で位置ずれが生じた場合でも、矢印Ｂで示すように、ビア孔１０２の底部には下地膜１０６が薄く残存するため、メッキ堆積したＣｕの層間絶縁膜１０３中への拡散が抑止される。
上述した本発明のマルチステップ・スパッタ（Ｂ）による、フィールド部の膜厚、側壁面のカバレッジ、オーバーハング、ビア孔の底面、及び埋め込み性を以下の表３に示す。
Figure 0004658808
−本発明の具体的な実施形態−
以下、本発明をダマシン法によるＣｕ配線の形成（及びビア接続）に適用した具体的な実施形態について説明する。
図１２Ａ〜図１３Ｃは、本実施形態による配線の形成方法を工程順に示す概略断面図である。
先ず、図１２Ａに示すように、不図示の半導体基板にＭＯＳトランジスタ等の半導体素子を形成した後、この半導体素子と接続されるように、下層配線１を形成する。続いて、例えばＳｉＯ＋ＳｉＣを用いて、下層配線１上に膜厚数１０ｎｍ程度のエッチングストッパー膜２を形成した後、ＳＯＧ法又はＣＶＤ法により、有機系又は無機系の絶縁材料を用いてエッチングストッパー膜２上に膜厚数１００ｎｍ程度の層間絶縁膜３を形成する。そして、例えばＳｉＯ＋ＳｉＣを用いて、この層間絶縁膜３上に開口を有するハードマスク４を形成した後、このハードマスク４も用いたドライエッチングにより、層間絶縁膜３に直径０．１μｍ〜０．１５μｍ程度、深さ３００ｎｍ〜７００ｎｍ程度のビア孔５を形成する。エッチングガスにはＣＦ系ガス、ＮＨ3系ガス、Ｎ2／Ｈ2ガスを用いる。このとき、エッチングストッパー膜２にも開口が形成され、ビア孔５の底面に下層配線１の表面が露出する。
続いて、図１２Ｂに示すように、１ステップのバイアス・スパッタにより、１＜Ｖｄ／Ｖｅ＜２を満たし、フィールド部には膜材料が堆積しないスパッタ条件、ここではターゲット電力を０．２ｋＷ〜５ｋＷ、圧力を４×１０-2Ｐａ、基板バイアス電力を１５０Ｗ〜４５０Ｗとする。この条件でＴａ（またはＴａＮ）を材料としてスパッタすることにより、Ｔａがビア孔５以外の層間絶縁膜３（フィールド部）上には（殆ど）堆積せず、ビア孔５の内壁面のみにＴａが堆積し、５ｎｍ以下で均一の膜厚に下地膜６が形成される。ここで、スパッタ材料としてはＴａの替わりにＴｉ，Ｗ，Ｚｒ，Ｖから選ばれた少なくとも１種の高融点金属やこれらの窒化物を用いても良い。また、この成膜ステップの予備ステップとして、放電開始ステップ、放電安定ステップ、放電終了ステップ、基板除電ステップを含むものとする。なおここで、基板除電ステップを有しない等とする場合も有り得る。
続いて、図１３Ａに示すように、下地膜６を介してビア孔５の内壁面を覆うように層間絶縁膜３上にＣｕを材料としてシード金属膜７をスパッタ形成する。スパッタ条件としては、ターゲット電力を５ｋＷ〜３０ｋＷ、圧力を１×１０-5Ｐａ〜１０Ｐａ、基板バイアス電力を２００Ｗ〜５００Ｗとし、膜厚４０ｎｍ〜１５０ｎｍ程度にシード金属膜７を形成する。ここで、シード金属膜７の材料としては、Ｃｕの替わりにＡｌ，Ｔｉ，Ｚｒ，Ｎｉ，Ａｇ，Ｐｄ等を含有するＣｕ合金を用いても良い。
続いて、図１３Ｂに示すように、シード金属膜７を電極として、メッキ法によりＣｕ８で配線溝１２内を埋め込む。このとき、硫酸銅浴を用い、電流密度を７Ａ／ｃｍ2〜３０Ａ／ｃｍ2として、膜厚５００ｎｍ〜２０００ｎｍ程度にＣｕ８を堆積する。
続いて、図１３Ｃに示すように、有機酸スラリー液を用い、例えばハードマスク４をストッパーとしてＣｕ８の表層をＣＭＰ法により研磨除去し、下地膜６を介してビア孔５をＣｕ８で充填してなるビアプラグ９を形成する。このとき、下地膜６のＴａがフィールド部には存しないため、Ｃｕ８の研磨のみで足りる。
しかる後、更なる不図示の層間絶縁膜やビアプラグ９と接続される不図示の上層配線の形成等を経て、配線構造を完成させる。
なお、下層配線１を形成する際にも、本発明のスパッタ技術により絶縁膜に形成された配線溝の内壁を薄く均一膜厚に覆う下地膜を形成し、この配線溝内を下地膜を介してダマシン法によりＣｕで埋め込むようにしても良い。
また、本実施形態では、本発明のスパッタ技術をダマシン法におけるビアプラグの下地膜形成に用いた場合を例示したが、本発明はこれに限定されることなく、例えばデュアルダマシン法に本発明を適用し、ビア孔から配線溝にかけてこれらの内壁面を覆うように、上記のスパッタ法で薄い均一膜厚の下地膜を形成し、ビア孔及び配線溝を同時にＣｕで埋め込んで配線構造を形成しても良い。
以上説明したように、本実施形態によれば、比較的簡素な工程により、配線形成上の不都合を生ぜしめることなく、開口、ここではビア孔５の内壁面、即ち側壁面から底面にかけて薄く均一に下地膜６を成膜することを可能とし、配線抵抗及びコンタクト抵抗の改善、ＣＭＰ工程の低負荷や削減、ターゲット消費電力の抑制、スループットの向上、成膜時のパーティクルの低減し、配線性能の向上及び製造ライン能力の向上を達成し、信頼性の高い極微細な配線構造が実現する。
本発明によれば、比較的簡素な工程により、配線形成上の不都合を生ぜしめることなく、開口の内壁面、即ち側壁面から底面にかけて薄く均一に下地膜を成膜することを可能とし、配線抵抗及びコンタクト抵抗の改善、ＣＭＰ工程の低負荷や削減、ターゲット消費電力の抑制、スループットの向上、成膜時のパーティクルの低減し、配線性能の向上及び製造ライン能力の向上を達成し、信頼性の高い極微細な配線構造が実現する。

Claims (4)

  1. 基板上方の絶縁膜に開口を形成する工程と、
    スパッタ法により、前記開口の側壁面及び底面である内壁面を覆うように前記絶縁膜上に、Ｔａ，Ｔｉ，Ｗ，Ｚｒ，Ｖから選ばれた少なくとも１種、又はこれらの窒化物からなる下地膜を形成する工程と、
    前記開口内を前記下地膜を介して導電材料により埋め込むように、前記下地膜上に前記導電材料を堆積する工程と、
    前記開口内のみに前記下地膜及び前記導電材料が残るように、前記開口以外の前記絶縁膜上の前記導電材料及び前記下地膜を研磨除去する工程と
    を含み、
    前記下地膜をスパッタ法により、当該下地膜の材料の堆積速度（Ｖｄ）とエッチング速度（Ｖｅ）との比をＶｄ／Ｖｅとして、１＜Ｖｄ／Ｖｅ＜２の条件で形成し、
    前記開口の内壁面を覆うように前記絶縁膜上に前記下地膜を形成する際に、前記下地膜を、前記絶縁膜上の前記開口以外の部分における膜厚が前記開口径の１／２０以下となるように形成することを特徴とする配線構造の形成方法。
  2. 前記下地膜を、前記絶縁膜上の前記開口以外の部分における膜厚が前記開口の前記内壁面のうち底面における膜厚の２０％以上１００％以下となるように形成することを特徴とする請求項１に記載の配線構造の形成方法。
  3. 前記下地膜を、ターゲット電力密度が３ｍＷ／ｍｍ2〜１６０ｍＷ／ｍｍ2の範囲内、基板バイアス電力密度が３ｍＷ／ｍｍ2〜１４ｍＷ／ｍｍ2の範囲内の条件で形成することを特徴とする請求項１に記載の配線構造の形成方法。
  4. 前記下地膜を、スパッタイオン種の雰囲気の圧力が１×１０-2Ｐａ以上１×１０-1Ｐａ以下の条件で形成することを特徴とする請求項１に記載の配線構造の形成方法。
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