JP4654866B2 - 容量性インピーダンスを持つ素子を駆動する駆動方法および駆動装置並びに撮像装置 - Google Patents

Description

本発明は、電荷転送素子（ＣＣＤ；Charge Coupled Device ）などの容量性のインピーダンスを持つ素子を駆動する駆動方法および駆動装置、たとえばＣＣＤ用のドライバ回路などに関する。より詳細には、駆動時の消費電力を低減する技術に関する。

容量性のインピーダンスを持つ素子の代表的なものとして、撮像素子や、信号処理回路における遅延素子として、電荷転送素子が用いられている。

この電荷転送素子は、半導体基板上に絶縁膜を介して配された電極群からなり、そのインピーダンスは静電容量で近似できる。そして、その駆動には、その静電容量への電荷の充放電により、大きな電流を消費する問題がある。電荷転送素子を高速駆動すると、充放電に伴う消費電力の増大がさらに大きくなる。

この問題を解決するために、様々な手法が考えられている（たとえば、特許文献１〜４を参照）。

特開平１−３０３７５６号公報 特開平１−３０３７５７号公報 特開平１−３０３７５８号公報 特開平１１−９８４１６号公報 特開平５−１２２６２５号公報 特開平５−１２２６１９号公報

たとえば、特許文献１〜３には、ＬＣ共振回路を用いることで、電荷結合素子の消費電力を削減する仕組みが提案されている。たとえば、図２３に示すように、インダクタＬ９０３（Ｌ３）とコンデンサＣ９０３（Ｃ３）の共振回路の他に、電荷結合素子９０１の容量ばらつきを補正するための調整用の可変容量素子９１３（Ｃ４）を配する仕組みや、図２４（Ａ）に示すように、電荷結合素子９０１とインダクタＬ９０２（Ｌ２）でなる並列共振回路の間にＳＷ９１４，ＳＷ９１５を配して、かつ電源と共振回路の間にもＳＷ９１６を配する仕組みが提案されている。

図２４（Ａ）に示す仕組みにおいては、図２４（Ｂ）に示すように、３つのＳＷ９１４，９１５，９１６を制御することで、共振回路内での共振期間（図中の９１７において、φ１５＝ｏｎの期間）と電源−電荷結合素子間の充放電期間（図中の９１７において、φ１５＝ｏｆｆの期間）を交互に切り替えることにより、共振期間内において、電源から流出する電流を抑えることで低消費電力化を実現するようにしている。

また、特許文献４には、図２５（Ａ）に示すように、電荷結合素子の前段の電荷転送ゲート電極が駆動された後でかつ後段の電荷転送ゲート電極が駆動される前に、両電極を駆動するクロックの経路を遮断するとともに、両電極相互間を接続するスイッチ９０９，９１０，９１１（ＳＷ０，ＳＷ１，ＳＷ２）でなるスイッチ回路を設ける構成が提案されている。

この場合、図２５（Ｂ）に示すように、電荷結合素子９０８の電荷転送ゲート電極前段が駆動された直後から後段の電荷転送ゲート電極後段が駆動される直前までの期間（図中のφ３＝１の区間）において、クロックφ１＝０、クロックφ２＝０として両電極を駆動するスイッチＳＷ１，ＳＷ２を遮断し、クロックφ３＝１としてＳＷ２をオンさせて、つまりスイッチＳＷ１，ＳＷ２とスイッチＳＷ３を、オン／オフを逆に制御して、両電極相互間を電荷転送中の所定のタイミングで接続する。

このような制御を行なうと、前段の電極に充電されていた電荷の一部を次段の電極に移すことで電荷をリサイクルでき、その結果として、電荷結合素子の電極の静電容量を充放電する無効なエネルギを低減することができ、消費電力を低減することができるようになる。

また、特許文献５では、図２６（Ａ）に示すように、２相共振ドライバ回路を提案しているが、容量負荷９２０は、図２６（Ｂ）に示す容量負荷９２１と等価である。よって、図２６（Ａ）と図２６（Ｂ）は等価である。ここで、２相共振ドライバ回路では、図２６（Ｂ）において、共振ループが対接地（ＧＮＤ）に対して形成されており、電極容量を含めた共振回路で共振させることで、共振ループ内で電流を保持することで回路全体の消費電力を小さく抑えている。従来であれば電極容量で消費される電力が課題となっていたが、２相共振ドライバ回路では、共振ループ内に電流を取り込むことで、電力消費の増大を抑えているのである。

しかしながら、２相共振ドライバ回路では、矩形波のように奇数次高調波を含むような信号で制御する場合においては、高調波成分による消費電力の増大が課題として残る。

また、特許文献６では、ＣＣＤ駆動で特有の問題である駆動波形の１発目の駆動力不足のために電荷の転送を失敗する現象を回避するために、図２６（Ｃ）に示すように、２相のクロック信号のそれぞれの供給を互いにクロックの１周期以上ずらして開始する、つまり一方のクロック信号に関しては１つもしくはそれ以上のパルスを余分に空回しすることで、ＣＣＤ転送に寄与する駆動のレベルを確保している。

しかしながら、これら特許文献１〜４に記載された仕組みでは、スイッチの制御が、電極をＬレベル（論理０）にするかＨレベル（論理１）にするかと、電極をショートするか否かの制御になっており、回路内での電力消費が依然として大きい。

また、特許文献５では、共振周波数で動作させることができれば、消費電力は実質“０”に近い状況を実現できるが、実際には高調波成分を含むので、この高調波成分による消費電力の増大が存在する。

さらに、文献６に記載の仕組みでは、駆動波形の初期の駆動力確保のために、一方のクロック信号に関して、１つもしくはそれ以上の数のパルスを余分に空回しすることが必要があり、その分だけ、消費電力の増大が発生してしまう。この点では、別手段で空回しをなくしつつ、駆動当初の駆動力を確保することができれば好ましいのである。

たとえば、特許文献１〜３に記載された仕組みでは、共振を利用して電流を回路内に保持させることで、電源へ流出する電流を少なくすることにより、低消費電力化を図っているが、回路全体としては断続的な共振になっており、電流を回路内に保持させる能力が少なく、結果として、低消費電力化の効果が低い。

本発明は、上記事情に鑑みてなされたものであり、容量性インピーダンスを持つ素子を駆動するに際して、初期駆動力確保のための空回し制御をなくしても初期駆動を確保できるようにするための仕組みと、低消費電力化の効果をさらに高めることのできる仕組みを提供することを目的とする。

本発明においては、容量性のインピーダンスを持つ素子を駆動するに当たり、ｎ相のＬＣ共振回路を構築するようにしつつ、そのｎ相のＬＣ共振回路を駆動するドライバ回路の制御タイミングを工夫することで、低消費電力化の実現や初期駆動力不足の回避、オーバーシュートを生じさせない駆動を図ることを特徴としている。

ドライバ回路の低消費電力化について具体的に説明すると、ｎ個の素子との間でｎ相のＬＣ共振回路を構成し、ｎ相のＬＣ共振回路が順次相を移行して共振するように駆動するようにする。また、ｎ相のＬＣ共振回路の駆動点を、論理レベル０、ハイインピーダンス、および１の何れかで駆動するようにする。好ましくは、この両者をともに実行するようにすることで、出力論理が０、ハイインピーダンス、および１の何れかをとり、どの時点のタイミングにおいても重複しないように位相と論理を割り付ける。

ハイインピーダンスを割り付けることにより、ハイインピーダンス期間を信号の遷移（１→０または０→１）の期間に割り付けることができ、論理１，０，ハイインピーダンスを均等に割り付けると、１２０度通電の方形波として扱うことができて、信号成分の３次高調波成分が０になり、高調波成分による消費電力の増大を最大限に防止できる。

特許文献１〜４に記載の方式は、論理レベル０および１の何れかで駆動するものであるのに対して、本願発明では、ハイインピーダンス状態を導入し、このハイインピーダンス状態を論理レベル０および１とうまく組み合わせてｎ相共振回路の駆動点を駆動するようにした点に大きな特徴を有する。論理レベル０、ハイインピーダンス、および１のタイミングを工夫することで、ｎ相のＬＣ共振回路が順次相を移行して共振するように駆動することができるようになる。論理レベル０、ハイインピーダンス、および１を順次切り替えていくという点では、少なくとも３つの相が必要になる。また、４相以上でも不都合はないが、３つの論理レベル０、１、ハイインピーダンスとの整合においては、３ｍ（ｍは１以上の正の整数）相、特に相数の最も少ない３相が最適であるということになる。

なお、３相共振による制御と論理の割付を工夫することで、特許文献５の高調波成分による消費電力の増大も最大限回避できる。さらに、電極容量は３相の電極それぞれに付与されるので、Ｙ−Δ変換により電極容量も３相共振のループ内の容量（後述する図１のＣ０）にそれぞれ取り込まれる。よって、特許文献５に記載の仕組みにおいて、消費される電極容量による電力も、３相共振では共振ループ内に取り込むことができ、本願発明の制御方法によれば、電極容量による電力消費の影響をゼロもしくは限りなく小さくすることができる。

さらに、ｎ相共振回路の全体としては共振に隙間が生じることなく、また各相の論理レベルが、どの時点のタイミングにおいても重複しないようにするべく、各相を２π／ｎ（ｒａｄ）の位相差を保つように駆動するのがよい。換言すれば、ｎ相の全体を駆動する１周期において、何れかの相が必ず共振状態にあり、さらに共振が順に次の相に移行するようにする。

ドライバ回路の出力に、３相以上のＬＣ共振回路を構成するように素子を配して、各相を２π／ｎの位相差を保つように駆動することで、共振回路内で電流を保持することができるようになる。この際に、ｎ相のＬＣ共振回路が順次相を移行して共振するように駆動すれば、何れかの相のＬＣ共振回路が必ず共振状態になり、全体としては、連続的な共振動作を行なうようにでき、電流を回路内に保持させる能力を飛躍的に高めることができる。つまり、ｎ相の共振回路内で保持できる電流量を最大化することで、接地（ＧＮＤ）への電流流出および電源からの電流供給を最小限に抑えることができる。

連続的な共振動作を定常的に行なうようにするには、ｎ相のＬＣ共振回路の駆動点を、論理レベル０、ハイインピーダンス、および１の何れかを所定の順に変化させるように駆動することで実現が容易になる。その際には、駆動点の論理レベルを、０→１→０→１→…と遷移させる過程で、ハイインピーダンスの状態を必ず挟むようにするのがよい。こうすることで、連続的な共振動作とドライバ回路の出力段に配されるトランジスタの貫通電流の防止または抑制を両立させることができる。

また、ドライバ回路の初期駆動力不足とオーバーシュートを生じさせないための工夫を具体的に説明すると、ｎ相のＬＣ共振回路の駆動点に対して、ハイインピーダンスの論理を持たせず全ての論理を０または１とし、論理０の駆動点を論理１の駆動点でサンドイッチにして、論理０が論理１に最初に遷移するときの駆動力不足を２つの論理１でアシストすることで、初期駆動力不足を回避することができる。

さらに、オーバーシュートはドライバの駆動能力に対して、共振回路からの電流の引込みの方が強いときに発生するので、オーバーシュートの低減のためには共振回路にダンピング抵抗を挿入して引込電流を小さくするか、ドライバの貫通電流を生かして、一時的にドライバの駆動能力を高めて、共振回路の電流引込みを賄うことで実現できる。

他方、共振回路にダンピング抵抗を挿入すると、共振回路内で保持できる電流量が小さくなり、ドライバ回路からの電流の流入や流出が大きくなり、定常電流が大きくなるというデメリットが発生する。よって、ダンピング抵抗を利用する場合には、適度な大きさの抵抗値にすることが肝要である。

以上のことから、駆動当初はドライバ出力論理を論理０と論理１になるように制御し、隣接の駆動点の論理により初期駆動力不足の駆動点をアシストして駆動力を確保し、かつドライバの貫通電流を生かして共振回路でのオーバーシュートを押さえ込む制御方法Ａと、ドライバ出力論理を論理０と論理ハイインピーダンスと論理１を重複することなく制御し、低消費電力化を実現することを特徴とした制御方法Ｂを組み合わせて、制御方法Ａによる状態から制御方法Ｂによる状態へ移行させることで、低消費電力化の実現や初期駆動力不足の回避、オーバーシュートを生じさせない駆動を図ることが実現できる。

本発明によれば、ドライブ回路出力にｎ相共振回路を配して、ｎ相共振回路内で電流を保持できるように駆動するので、電源からの電流の流出を効果的に抑制することができ、消費電力を従来よりも低く抑えることができるようになる。

以下、図面を参照して本発明の実施形態について詳細に説明する。

＜基本原理；素子ばらつきなし＞
図１および図２は、本発明に係る容量素子の駆動手法の基本原理を説明する図である。本実施形態の駆動手法では、また、ドライバ出力論理に、“１”，“Ｚ”（ハイインピーダンス状態、“０”の３つの状態をとる場合において、ドライバ回路の駆動タイミングの制御に工夫を施すことにより、さらに低消費電力化を行ないつつ、出力駆動波形のオーバーシュートもなく、また初期駆動力も確保できる矩形波を実現することを特徴としている。

以下、３相駆動を例に具体的に説明する。

図１は、３相共振回路１０の基本的な構成例を示している。この３相共振回路１０は、Δ結線として構成しており、３相共振回路１０を駆動する各相の駆動電源２として、ＡＣ（Alternating Current ）電源Ｖ０，Ｖ１，Ｖ２が各ノード（駆動点）Node_A，Node_B，Node_Cに接続されるようになっている。

ＡＣ電源Ｖ０，Ｖ１，Ｖ２間に、所定のインピーダンス回路２０がΔ結線で配置される。本実施形態では、抵抗値Ｒの抵抗素子２２、容量値Ｃの容量素子（コンデンサ）２４、インダクタンスＬの誘電素子（インダクタまたはコイル）２６の直列回路２１と、この直列回路２１に並列接続された容量値Ｃ０の容量素子２８とでなる直並列型の３つのインピーダンス回路２０（それぞれを参照子＿０１，１２，２０を付して示す／以下同様である）がΔ結線されている。

容量素子２８は、ＣＣＤなどの容量性のインピーダンスを持つ素子の容量成分に相当するものである。抵抗素子２２は、ダンピング抵抗として機能するものである。抵抗素子２２は、必須のものではなく、基本的には、ＬＣ共振回路をなす直列回路２１を容量性のインピーダンスを持つ素子（容量素子２８に相当）に接続した構成となる。なお、各素子は、何れも、各相で、素子ばらつきがない理想的な状況にあるものとする。

駆動電源２（Ｖ０）と駆動電源２（Ｖ１）との間には、駆動電源２（Ｖ０）側から駆動電源２（Ｖ１）側に向けて電流ｉ０が流れるものとする。この電流ｉ０は、インピーダンス回路２０＿０１を構成する容量素子２８に流れる電流ｉ00と、抵抗素子２２、容量素子２４、および誘電素子２６の直列回路２１＿０１に流れる電流ｉ01の合成で表わすことができる。

同様に、駆動電源２（Ｖ１）と駆動電源２（Ｖ２）との間には、駆動電源２（Ｖ１）側から駆動電源２（Ｖ２）側に向けて電流ｉ１が流れるものとする。この電流ｉ１は、インピーダンス回路２０＿１２を構成する容量素子２８に流れる電流ｉ10と、抵抗素子２２、容量素子２４、および誘電素子２６の直列回路２１＿１２に流れる電流ｉ11の合成で表わすことができる。

同様に、駆動電源２（Ｖ２）と駆動電源２（Ｖ０）との間には、駆動電源２（Ｖ２）側から駆動電源２（Ｖ０）側に向けて電流ｉ２が流れるものとする。この電流ｉ２は、インピーダンス回路２０＿２０を構成する容量素子２８に流れる電流ｉ20と、抵抗素子２２、容量素子２４、および誘電素子２６の直列回路２１＿２０に流れる電流ｉ21の合成で表わすことができる。

ここで、この３相共振回路１０において、共振により電流を回路内で保持できる最大電力を実現する駆動電源２の条件について考察する。最大電力を実現する駆動電源２の条件を特定するのは、３相回路内で保持できる電流量を最大化することで、電源Ｖddへの電流流出および電源Ｖddからの電流供給を最小限に抑えることができ、消費電力の削減効果を最大にすることができるようになるからである。

考察を簡易にするべく、図１に示すＬＣＲ回路を合成インピーダンスＺで表わして簡略化した図２にて考察を行なうこととする。ここで、インピーダンス回路２０の合成インピーダンスＺは、式（１）で表わすことができる。

また、３相共振回路１０の（複素）消費電力Ｐは、式（２）で表わすことができる。

ここで、駆動電源２（Ｖ０，Ｖ１，Ｖ２）をそれぞれ式（３）と定義し、また、各駆動電源２の初期位相をそれぞれφ０，φ１，φ２と定義すると、ノードNode_A，Node_B，Node_C間の電位差Δ01（＝Ｖ０−Ｖ１），Δ12（＝Ｖ１−Ｖ２），Δ20（＝Ｖ２−Ｖ０）は、式（４）となる。

ここで、Ｚ＝ｚｅｘｐ（ｊθ）とおくと、式（２）で示された３相ＬＣＲ−Ｃ回路の複素消費電力Ｐは、式（５）のように変形することができる。

ここで、さらに皮相電力をＶＡ、力率をｃｏｓΨとおくと、Ｐ＝ＶＡｅｘｐ（ｊψ）となり、式（６）および式（７）が得られる。

ここで、３相共振回路１０内で、電流が最大限に保持されることが望ましいので、消費電力Ｐの絶対値｜Ｐ｜が最大になる条件が望ましく、皮相電力ができるだけ大きく（皮相電力最大が最適）、力率ができるだけ“１”（力率１が最適）となるようにすることが条件になる。

よって、各駆動電源２の初期位相に求められる条件は、式（８）のようになる。

図３は、各駆動電源２の初期位相φ０，φ１，φ２の決定手法を説明する図である。複素平面上のベクトルａ，ｂ，ｃ（図や式ではａ，ｂ，ｃの上部に“→”を付して示す）を考えると、原点を基点とする図３（Ａ）に示すスター型のベクトル均衡状態において、ベクトルａ，ｂ，ｃを式（９−１）〜式（９−３）のようにおくと、求められる条件式は式（９−４）と表すことができる。

また、図３（Ａ）に示すスター型のベクトル均衡状態は、図３（Ｂ）に示すようにΔ型に変形でき、素子ばらつきがないと正三角形が形成される。図３（Ｂ）において、ベクトルｂのなす角α、ベクトルａのなす角β、ベクトルｃのなす角γは、式（１０−１）〜式（１０−３）のようになり、これから式（１０−４）が得られる。

したがって、各駆動電源２の初期位相φ０，φ１，φ２は、２π／３ずつ、位相がずれることが望ましいことになる。

よって、（φ０，φ１，φ２）＝（θ，θ＋２π／３，θ＋４π／３）である限り、位相角θは任意でよいことになる。

したがって、３相共振回路１０の各ノードNode_A，Node_B，Node_Cを駆動する３つの駆動電源２（Ｖ０，Ｖ１，Ｖ２）の各位相が、２π／３（ｒａｄ）ずれることで、３相共振回路１０内での力率が“１”となり、電流保持が最大となり、消費電力が最小となることが分かる。

これは、３相の全体を駆動する１周期において、３つのインピーダンス回路２０の共振に隙間が生じることなく、順次、相を移行させるということ、つまり、１周期内では、何れかの相が必ず共振状態にあり、さらに共振が順に次の相に移行するようにすればよいということを意味している。

つまり、３相共振回路の制御に位相と論理の割付けという新たな概念を導入して、３相共振回路内で電流の保持を最大限にする条件を見出すことで、可能な限りの低消費電力化を施せることになる。その結果、１８０度通電モードから１２０度通電モードへクロック４周期以上のタイムスパンをとって遷移させると、オーバーシュートすることなくスムーズに定常的な共振状態へ移行させることができるのである。

３相共振による低消費電力化では、ＣＣＤなどの固体撮像素子の容量負荷を含めて共振回路を構成し、共振現象を電流を保持できる現象と解釈し、保持される電流によって容量負荷を駆動することで、電源からの電流流入や接地（ＧＮＤ）への電流流出を大幅に削減することができるのである。

たとえば、図１に示した３相共振回路１０において、インピーダンス回路２０が共振状態にあるのは、一方の駆動電源２から他方の駆動電源２へ流れる電流ｉ０，ｉ１，ｉ２、すなわち一方のノードから他方のノードへ流れる電流がゼロのときである。つまり、一方の駆動電源２からの電流出力や他方の駆動電源２への電流供給がない状態である。

ここで、３相共振回路１０の各駆動点をドライバ回路で駆動する場合には、駆動電源２をドライバ回路に置き換えることになる。この場合、一方のノードから他方のノードへ電流を流すには、一方のドライバ回路の出力論理を１（Ｈレベル）にし他方のドライバ回路の出力論理を０（Ｌレベル）にすればよい。

また、ノード間に電流を流さずに何れかの相のインピーダンス回路２０を共振状態にするには、両側のドライバ回路の出力論理をハイインピーダンス状態（Ｚとも記す）にし、共振状態にない２つの相を経由して行なうことになる。このとき、出力論理がハイインピーダンスＺのノードを経由する。共振状態にある相はインピーダンスが大きいので電流の流入や流出がない。よって、共振状態にない相を電流パスにすることで、共振状態の相を順次移行させることができる。

３相の全体を駆動する１周期において、３つのインピーダンス回路２０の共振に隙間が生じることなく、順次、相を移行させる、つまり、１周期内で、何れかの相が必ず共振状態にあり、さらに共振を順に次の相に移行させることで、３相共振回路１０の電流保持を最大にするためには、３相共振回路１０の各ノードを駆動する３つのドライバ回路の出力論理を１，０，Ｚの何れかをとり、それらがどの時点のタイミングにおいても重複しないように、位相と論理を割り付ければよいということになる。３つのインピーダンス回路２０の共振に隙間が生じることがないということは、要するに、出力論理１，０，Ｚの何れかにある各相の位相が２π／３（ｒａｄ）ずつの位相差を保つということである。

なお、ここで特定した条件は、力率を“１”にすることで、３相回路内で保持できる電流量を最大化し、消費電力の削減効果を最大にする条件であり、多少のズレがあってもかまわない。この条件から外れていると、その効果が低下するということになる。

たとえば、出力論理１，０，Ｚの何れかにある各相の位相が２π／３（ｒａｄ）ずつの位相差を保たなければ、必然的に、共振の相を順に移行させること、つまり、１周期内で、何れかの相が必ず共振状態にあるようにすることができなくなる。また、出力論理Ｚの位相期間を短くすると、１つのノードに対して２つのノードからの電流流入がなされる期間や、逆に１つのノードから２つのノードへの電流供給がなされる期間が生じ、消費電力の削減効果が低下する。

また、ここで求めた条件は、３相の場合の条件であるが、前記の考察から推測されるように、一般的には、ｎ個の容量素子との間で共振回路をなすようにインピーダンス回路を設けてｎ相のＬＣ共振回路を構成するようにし、このｎ相のＬＣ共振回路が順次相を移行して共振するように駆動すればよいということになる。この場合、ｎ相のＬＣ共振回路が順次相を移行して共振するように、ｎ相のＬＣ共振回路のノードを、論理レベル０、ハイインピーダンス、および１の何れかで駆動すればよい。

好ましくは、各相を２π／ｎの位相差を保つように駆動することで、出力論理が０、ハイインピーダンス、および１の何れかをとり、どの時点のタイミングにおいても重複しないように位相と論理を割り付けるようにするのがよい。
つまり、一般的なｎ相については、ｎ相共振回路の各ノードを駆動するｎ個のドライバ回路の出力位相が、２π／ｎ（ｒａｄ）ずれることで、ｎ相共振回路内での電流保持が最大となり、消費電力が最小となることになる。

＜３相共振回路と駆動電源との接続態様＞
図４は、３相共振回路１０と駆動電源２との接続態様の一例を示した図である。３相共振回路１０は、図１に示した駆動電源２に相当するドライバ回路３０の出力段と各ノードNode_A，Node_B，Node_Cに接続されるようになっている。なお、本願におけるドライバ回路は、この図における出力段３１は問題ではなく、ドライバ回路３０の出力端子すなわち３相共振回路１０の駆動点に論理１，０，Ｚを与えるためのパルス信号を生成する部分が主要要素である。

ドライバ回路３０の出力段３１は、一例として、図４（Ａ）に示すような構成のものが使用される。すなわち、出力段３１は、電源Ｖdd側に配されるＰ型ＭＯＳトランジスタ３２と接地Ｇnd側に配されるＮ型ＭＯＳトランジスタ３４の直列回路で構成されている。Ｐ型ＭＯＳトランジスタ３２のゲート３２Ｇ（ノードNode_AP ，_BP ，_CP ）およびＮ型ＭＯＳトランジスタ３４のゲート３４Ｇ（ノードNode_AN ，_BN ，_CN ）には、それぞれ対応する駆動パルスが供給される。各ＭＯＳトランジスタ３２，３４の接続点であるドライバ回路３０の出力ノード３０_Outが、図４（Ｂ）に示す３相共振回路１０の各ノードNode_A，Node_B，Node_Cに接続される。

＜３相共振回路の各ノードの位相と論理の割付け；第１実施形態＞
図５は、３相共振回路１０の各ノードの位相とドライバ回路３０の出力論理の割付けと駆動タイミングの第１実施形態を説明する図である。この第１実施形態は、３相回路内で保持できる電流量を最大化することで、電源Ｖddへの電流流出および電源Ｖddからの電流供給を最小限に抑え、これにより、消費電力の削減を行なう最も基本となる制御タイミングを実現するものである。

ドライバ回路３０の出力論理は、ゲート３２Ｇおよびゲート３４Ｇに供給される駆動パルスの入力条件によって、論理“１”、“Ｚ”（ハイインピーダンス）、“０”の３種類をとるものとする。具体的には、ゲート３２ＧにＬレベルが供給されるとＰ型ＭＯＳトランジスタ３２がオンし、ゲート３４ＧにＨレベルが供給されるとＮ型ＭＯＳトランジスタ３４がオンする。Ｐ型ＭＯＳトランジスタ３２およびＮ型ＭＯＳトランジスタ３４をともにオンさせると、電源Ｖddと接地Ｇndとがショートされるので、このようなタイミングで駆動することを避けるようにする。

Ｐ型ＭＯＳトランジスタ３２のみをオンさせると、ドライバ回路３０の出力ノード３０_Outが電源Ｖddと接続され、論理“１”が得られる。Ｎ型ＭＯＳトランジスタ３４のみをオンさせると、ドライバ回路３０の出力ノード３０_Outが接地Ｇndと接続され、論理“０”が得られる。各トランジスタ３２，３４をともにオフさせると、ドライバ回路３０の出力ノード３０_Outがハイインピーダンス状態となり、論理“Ｚ”が得られる。

ここで、第１実施形態の論理と位相の割付け態様としては、ドライバ回路３０の出力論理が１周期全体のうち、論理“１”を１／３、論理“Ｚ”を１／３、論理“０”を１／３の期間をとるように、論理と位相の割付けを用意する。つまり、３相共振回路１０の各ノードNode_A，Node_B，Node_Cの位相とドライバ回路３０の出力論理“１”，Ｚ，０を、均等に３等分して割り付ける。こうすることで、常に１，Ｚ，０の何れかの論理を取り、それぞれが重複することのないようにすることができる。

一例として、図５に示す論理と位相の割付けのように、π／６（ｒａｄ）〜５π／６（ｒａｄ）に論理“１”を割り当て、７π／６（ｒａｄ）〜１１π／６（ｒａｄ）に論理“０”を割り当て、残りの５π／６（ｒａｄ）〜７π／６（ｒａｄ）および１１π／６（ｒａｄ）〜１π／６（ｒａｄ）に論理“Ｚ”を割り当てることとする。

π／６（ｒａｄ）〜５π／６（ｒａｄ）の論理“１”の期間と、７π／６（ｒａｄ）〜１１π／６（ｒａｄ）の論理“０”の期間との間に、論理“Ｚ”を割り当てることで、論理の遷移過程で、直列接続されたＰ型ＭＯＳトランジスタ３２とＮ型ＭＯＳトランジスタ３４をともにオンすることを防止し、これにより、電源Ｖddと接地Ｇndとがショートすることで大電流が流れトランジスタが破壊に至ることを防止している。

すなわち、論理“１”から論理“０”へ、もしくはその逆に、直ちに論理が変化するように駆動すると、各トランジスタ３２，３４のバラツキで、一瞬、両者がともにオンする期間が生じ、貫通電流が発生し、回路全体の消費電流増大を招き、本願発明の趣旨に反するが、両者がともにオフする期間を確実に経るように駆動することで、その問題を回避することができる。

もちろん、論理“１”から論理“０”へ、もしくはその逆に、両者がともにオフする期間を経ることなく駆動することは可能である。また、この例では、両者がともにオフする期間を、それぞれπ／３（ｒａｄ）に設定しているが、これは一例に過ぎず、どの程度にするかは自由である。

ここで、各ノードNode_A，Node_B，Node_Cの初期位相を、ノードNode_Aは３π／２（ｒａｄ）、ノードNode_Bはπ／６（ｒａｄ）、ノードNode_Cは５π／６（ｒａｄ）とする。これら３つの駆動電源２（Ｖ０，Ｖ１，Ｖ２）の各初期位相は２π／３（ｒａｄ）ずれている。もちろん、ここで示す各ノードNode_A，Node_B，Node_Cの初期位相は一例に過ぎず、各初期位相が２π／３（ｒａｄ）ずつずれるという３者の関係を保っている限り、位相角θは任意でよいので、たとえば２π／３ずつ初期位相をそれぞれずらしてもよい。

つまり、各相の位相が１２０度ずつの位相差を保ちつつ、ドライバ回路３０の出力論理が１，Ｚ，０の何れかを取るようにし、どの時点のタイミングにおいても、重複しないように位相と論理を割り付けている。こうすることで、３相共振回路１０内での電流保持が最大となり、消費電力を最小とすることができる。

ドライバ回路の出力にｎ相共振回路を配して、ｎ相共振回路内で電流を保持できるように駆動するので、電源からの電流の流出を特許文献１〜３に記載の仕組みよりも効果的に抑制することができ、消費電力を特許文献１〜３に記載の仕組みよりも低く抑えることができるようになる。

たとえば、ＣＣＤ撮像素子の水平ＣＣＤを水平ドライバ回路にて駆動するに当たっては、駆動周波数が高くなり、水平ＣＣＤを高速駆動する際の充放電に伴う消費電力の増大が問題となるが、本実施形態を適用すると、その改善に大きく寄与することができる。

特許文献１〜４に記載の技術では、電荷結合素子を駆動するドライバ回路において、ドライバ出力論理が２つの状態（１，０）の何れかをとる場合のみ論じられており、ドライバ出力にハイインピーダンスの状態を盛り込んで、ドライバ出力論理の３つの状態（１，Ｚ，０）の何れかの論理をとり、その制御タイミングを工夫することによって、消費電力を低減する手法については全く考慮されておらず、この点に関して考察し、好適な制御タイミングを確定した本実施形態にて提案する仕組みが果たす効果は非常に高い。

図６は、図５に示す出力論理と位相の割付けから導かれる図４に示したドライバ回路３０のゲート３２Ｇ（ノードNode_AP ，_BP ，_CP ）およびゲート３４Ｇ（ノードNode_AN ，_BN ，_CN ）に供給する駆動パルスと、それによる３相共振回路１０の各ノードNode_A，_B，_Cの制御タイミングの一例を示す図である。ここで、図６では、１周期を２４nsecとして、２４nsecで３６０度位相が進むように、８nsec〜３２nsecの期間を示している。この例では、１nsec当たり１５度ずつ位相が進むようになる。

もちろん、ここで示す各ノードNode_A，Node_B，Node_Cに対する制御タイミングは一例に過ぎず、３者の関係を保って２π／３を単位として初期位相をずらしてもよい。たとえば、図に示す各ノードNode_A，Node_B，Node_Cに対する各タイミングを、それぞれノードNode_C，Node_A，Node_Bに対応付けるようにしてもよい。

図７および図８は、第１実施形態によるドライバ回路３０の出力論理と位相の割付けによる効果を説明する図である。ここで、図７は、図６に示したドライバ回路３０の制御タイミングで３相共振回路１０を制御したときのドライバ回路３０の出力応答を示す図である。また、図８は、図７に関するダンピング抵抗依存性を示す図である。

ここで、図６に示す駆動タイミングでドライバ回路３０を制御すると、図７に示すように、初期駆動時に駆動力不足６０やオーバーシュート６１が発生するデメリットがあるが、定常状態６２になると、波形の形状は滑らかであり、消費電流を小さく抑えることもできる。文献６に記載の仕組みとは異なり、何れかのクロック信号に関して、１つもしくはそれ以上のパルスを余分に空回しすることで駆動力を確保するということも不要である。このような第１実施形態で示す制御タイミングがドライバ回路３０の定常電流の削減に効果的であることが分かる。

他方、ＣＣＤ向けのドライバ回路では、初期駆動力不足６０とＣＣＤの電荷転送でミスを引き起こすオーバーシュート６１が問題視されている。オーバーシュート６１の問題を解消するには、たとえば図８に示すように、ダンピング抵抗（Dumping_Resistor）を若干大きくすれば、３相共振回路１０内で保持される電流を少なくすることができ、その結果として、オーバーシュートを抑えることができる。

これは、駆動電源２へ流出する電流を使って、オーバーシュートを抑え込むことと等価である。しかしながら、ダンピング抵抗は、３相共振回路１０の電流保持を妨げる方向へ働くので、オーバーシュートを抑える際に、多少の消費電流の増加が発生する、すなわち定常電流が増える欠点がある。

図９は、第１実施形態の出力論理と位相の割付けを実現するドライバ回路３０の具体的な構成例を示す図である。すなわち、この図９では、出力側に３相共振回路１０を配されたドライバ回路３０において、ドライバ回路３０の出力段の論理が常に１，Ｚ，０の何れかの論理を取り、それぞれがほぼ重複することのない、図５の論理と位相の割付により得られる図６に示した制御タイミングを実現できる論理回路の一例が示されている。

ここでは、ドライバ回路３０をなす論理回路を、ＦＰＧＡ（Flexible Programmable Gate Array）などのデジタル回路で構成する一例を示している。具体的には、Ｐ型ＭＯＳトランジスタ３２およびＮ型ＭＯＳトランジスタ３４の各ゲート３２Ｇ，３４Ｇを制御するノード制御回路（Node_Control）１００（それぞれに各ノードの参照子を付して示す）として、基準クロックＣＬＫを所定量遅延させる遅延回路（Delay_Logic ）１１０と、遅延回路１１０で遅延されたクロック信号ａをクロック端子ＣＫに受けて動作するＤ型フリップフロップ（Ｄ−ＦＦ）１２０と、図６に示す制御タイミングの各位相に合わせてＨ（Ｖdd）／Ｌ（Ｇnd）の何れかをＤ型フリップフロップ１２０のＤ入力端子に設定するレジスタ回路１３０とを設ける。

Ｄ型フリップフロップ１２０の非反転出力Ｑをドライバ回路３０の出力段を構成するＰ型ＭＯＳトランジスタ３２およびＮ型ＭＯＳトランジスタ３４の各ゲート３２Ｇ（ノードNode_AP ，_BP ，_CP ），３４Ｇ（ノードNode_AN ，_BN ，_CN ）に接続する。

Ｄ型フリップフロップ１１０のクロック端子ＣＫに入力されるクロック信号ａは、遅延回路１１０によって所定量だけ遅延される。一例として、図６に示す１周期Ｔ（＝２４nsec）の１／１２を単位として遅延させることにする。

Ｄ型フリップフロップ１１０のＤ入力端子は、図６に示す制御タイミングの各論理に合わせて、すなわちクロック端子ＣＫに入力されるクロック信号ａに合わせて、Ｈ（Ｖdd）／Ｌ（Ｇnd）の何れかが、レジスタ回路１３０によって設定される。具体的には、レジスタ回路１３０は、入力側がＨ（Ｖdd）／Ｌ（Ｇnd）に接続され出力側がＤ型フリップフロップ１２０のＤ入力端子に接続される２入力／１出力型の切替スイッチ１３２とレジスタ（Register）１３４とを含んでいる。レジスタ１３４には、各論理に対応させるためのＨ（Ｖdd）／Ｌ（Ｇnd）を規定する設定値が登録され、その設定値に基づいて切替スイッチ１３２を制御する構成となっている。

レジスタ１３４に設定される値と図６に示す制御タイミングの各論理との対応は、１周期Ｔ（＝２４nsec）の１／１２を単位として遅延させて制御するので、１２ビットデータで設定すればよく、たとえば、図６の８nsec側を上位ビットとし、３２nsec側を下位ビットとし、２nsecを各ビットに対応させるとよい。

なお、図９に示す第１実施形態のドライバ回路３０の構成例は、図６に示す第１実施形態の制御タイミングを実現する論理回路の一例に過ぎず、同様の制御タイミングを実現できる論理回路は、この例に限らず多数あり、ＦＰＧＡなどによって、同等の機能を供する論理回路を構築することができる。

＜３相共振回路の各ノードの位相と論理の割付け；第２実施形態＞
図１０は、３相共振回路１０の各ノードの位相とドライバ回路３０の出力論理の割付けと駆動タイミングの第２実施形態を説明する図である。この第２実施形態は、第１実施形態における制御タイミングにおいて発生するオーバーシュートをダンピング抵抗以外の手法で、具体的にはドライバ回路３０の制御タイミングを工夫することで改善する点に特徴を有している。さらに、期駆動力不足を改善する点にも特徴を有している。

より具体的には、ドライバ回路３０の制御タイミングを工夫して、初期の数サイクル期間中は電源Ｖddからの電流流出を増やして、オーバーシュートを抑え込み、さらに初期にハイインピーダンス期間を設けないことで、初期駆動力不足を防止し、オーバーシュートの抑止と初期駆動力不足を防止した段階以降には、電源Ｖddからの電流流出を減らすことで、３相共振回路１０内で電流を最大限保持できるようにする。

そのためには、各相の位相を１２０度ずつの位相差を保ちつつ、初期段階から定常段階へと、順に論理と位相の割付けを変更していくステップを設けることで実現できる。ステップ数としては、最低限、初期段階と定常段階とを与えることのできる２ステップがあればよく、初期の数サイクル期間中は電源Ｖddからの電流流出を増やして、オーバーシュートの抑止と初期駆動力の低下を防止し、この状況を実現できた段階で定常状態に設定することで、電源Ｖddからの電流流出を減らすことができる。

また、オーバーシュートの抑止と初期駆動力低下の防止を実現できた段階から徐々に電源Ｖddからの電流流出を減らすようにより滑らかな遷移にするには、３ステップ以上で段階的に論理と位相の割付けを変更していけばよい。

この第２実施形態では、より滑らかに遷移させるべく、３段階を経るようにする。こうすれば、初期の数サイクル期間中は電源Ｖddからの電流流出を増やして、オーバーシュートを抑え込み、オーバーシュートを抑え込めた段階から、徐々に電源Ｖddからの電流流出を減らすことができる。

具体的には、先ず、初期段階（第１段階）に対応する論理と位相の割付けとして、ドライバ回路３０の出力論理が１周期全体のうち、論理“１”を１／２、論理“Ｚ”を０、論理“０”を１／２の期間をとるように、論理と位相の割付けを用意する。たとえば、図１０（Ａ）に示すように、０（ｒａｄ）〜π（ｒａｄ）に論理“１”を割り当て、π（ｒａｄ）〜０（＝２π）（ｒａｄ）に論理“０”を割り当てることとする。

ここで、各ノードNode_A，Node_B，Node_Cの初期位相を、第１実施形態と同様に、ノードNode_Aは３π／２（ｒａｄ）、ノードNode_Bはπ／６（ｒａｄ）、ノードNode_Cは５π／６（ｒａｄ）とすると、図１０（Ａ）に示す状態では、１つのノードNode_Aに対して、ノードNode_BおよびノードNode_Cの２つのノードから電流流入が起こる。また、全体としてπ（１８０度）だけ位相が進むと、１つのノードNode_Aから、ノードNode_BおよびノードNode_Cの２つのノードに向けて電流流出が起こる。このことは、電力消費が増えることを意味する。

また、第２段階として、論理“１”を５／１２、論理“Ｚ”を１／６、論理“０”を５／１２の期間をとるように、論理と位相の割付けを用意する。たとえば、図１０（Ｂ）に示すように、π／１２（ｒａｄ）〜１１π／１２（ｒａｄ）に論理“１”を割り当て、１３π／１２（ｒａｄ）〜２３π／１２（ｒａｄ）に論理“０”を割り当て、残りの１１π／１２（ｒａｄ）〜７１３／１２（ｒａｄ）および２３π／１２（ｒａｄ）〜１π／１２（ｒａｄ）に論理“Ｚ”を割り当てることとする。

図１０（Ａ）に示す初期段階に比べると、出力論理がハイインピーダンスとなる期間が増えるので、１つのノードに対して２つのノードからの電流流入が起こる期間や、１つのノードから２つのノードに向けての電流流出が起こる期間が短くなり、電力消費が少し減ることになる。

さらに、第３段階として、第１実施形態と同様に、論理“１”を１／３、論理“Ｚ”を１／３、論理“０”を１／３の期間をとるように、論理と位相の割付けを用意する。たとえば、図１０（Ｃ）に示すように、π／６（ｒａｄ）〜５π／６（ｒａｄ）に論理“１”を割り当て、７π／６（ｒａｄ）〜１１π／６（ｒａｄ）に論理“０”を割り当て、残りの５π／６（ｒａｄ）〜７π／６（ｒａｄ）および１１π／６（ｒａｄ）〜１π／６（ｒａｄ）に論理“Ｚ”を割り当てることとする。第３段階にすれば、第１実施形態の説明から分かるように、電力消費を最少に抑えることができる。

第２段階および第３段階において、論理“１”の期間と論理“０”の期間との間に、論理“Ｚ”を割り当てることで、論理の遷移過程で、直列接続されたＰ型ＭＯＳトランジスタ３２とＮ型ＭＯＳトランジスタ３４をともにオンすることを防止し、これにより、貫通電流が発生することを防止している。この点は、第１実施形態と同様である。なお、第１段階においても、論理“１”の期間と論理“０”の期間との間に、ごく僅かの論理“Ｚ”を割り当てることで、オーバーシュートを改善しつつ、トランジスタ破壊を防止するようにしてもよい。

図１０（Ａ）に示す初期段階の論理割付けから、図１０（Ｂ）に示す第２段階の論理割付けを経て、図１０（Ｃ）に示す定常状態の論理割付けに順に遷移させる。これから分かるように、その遷移手法を実現するには、論理“１”の期間と論理“０”の期間との間に設ける論理“Ｚ”の期間を漸次広くすればよいことが分かる。

図１１は、図１０に示す出力論理と位相の割付けから導かれる図４に示したドライバ回路３０のゲート３２Ｇ（ノードNode_AP ，_BP ，_CP ）およびゲート３４Ｇ（ノードNode_AN ，_BN ，_CN ）に供給する駆動パルスと、それによる３相共振回路１０の各ノードNode_A，_B，_Cの制御タイミングの一例を示す図である。図６に示した第１実施形態の制御タイミングと同様に、８nsec〜３２nsecの期間を１周期（＝２４nsec）として、２４nsecで３６０度位相が進むように示している。

図１０（Ａ）の初期段階の論理割付けに対応する図１１（Ａ）に示すような制御タイミングでドライバ回路３０を制御すると、電源Ｖddからの電流流出が増えて、ドライバ回路３０の出力波形におけるオーバーシュートの抑止と初期駆動力低下の防止を同時に実現できる。この初期段階の後、図１０（Ｂ）の第２段階の論理割付けに対応する図１１（Ｂ）に示すような制御タイミングに移行させていくと、電源Ｖddからの電流流出は減る。さらに、図１０（Ｃ）の第３段階の論理割付けに対応する図１１（Ｃ）に示すような制御タイミングに移行させると、３相共振回路１０内での電流保持が最大となり、定常電流が最小になり、消費電力を最小にすることができる。

ここで、遷移を段階的に行なうことで、オーバーシュートの抑止と初期駆動力低下の防止を同時に実現しつつ定常電流を削減するに際しては、詳細は第３実施形態にて説明するが、初期段階を余り長く取る必要はない。したがって、図１０（Ａ），図１１（Ａ）の初期段階の状態を数サイクル実行し、図１０（Ｂ），図１１（Ｂ）の第２段階を経て、図１０（Ｃ），図１１（Ｃ）の第３段階へ、順に状態を移行させていき、第３段階で定常状態にすれば、定常電流を増やすことがなく、オーバーシュートを抑えつつ、消費電力を最小にすることができる。

なお、ここでは３段階で初期段階から定常段階へと順にドライバ回路３０の出力論理と位相の割付けを変更していたが、その段階数をさらに増やし多段階で制御するようにすれば、ほぼ連続的にドライバ回路３０の出力論理と位相の割付けを変更することができる。

図１２は、第２実施形態の出力論理と位相の割付けを実現するドライバ回路３０の具体的な構成例を示す図である。図１０および図１１から分かるように、各段階の論理割付けに対応する制御タイミングで３相共振回路１０を駆動することができればよく、最も単純な構成としては、それぞれ個別のドライバ回路３０を用意しておき、各ドライバ回路３０の論理出力を段階の移行に合わせて選択するようにすればよい。

たとえば、図１２に示すように、図１０（Ａ）の初期段階の論理割付けに対応する図１１（Ａ）の制御タイミングで３相共振回路１０を駆動する第１段階用のドライバ回路３０＿１と、図１０（Ｂ）の第２段階の論理割付けに対応する図１１（Ｂ）の制御タイミングで３相共振回路１０を駆動する第２段階用のドライバ回路３０＿２と、図１０（Ｃ）の第２段階の論理割付けに対応する図１１（Ｃ）の制御タイミングで３相共振回路１０を駆動する第３段階用のドライバ回路３０＿３とを設ける。

また、これら各段階用のドライバ回路３０＿１，＿２，＿３の後段に、それぞれの論理出力の何れかを選択する選択回路（Selector）４０を設ける。選択回路４０には、段階の移行を制御する制御信号ＣＮ１を供給する。選択回路４０における選択動作を制御信号ＣＮ１で制御することで、その選択対象が、ドライバ回路３０＿１→ドライバ回路３０＿２→ドライバ回路３０＿３となるように、順次切り替える。こうすることで、第２実施形態のドライバ回路３０の制御タイミングを、初期段階→第２段階→第３段階（＝定常状態）へと、順に遷移させることができる。

なお、図１２に示す第２実施形態のドライバ回路３０の構成例は、図１１に示す第２実施形態の制御タイミングを実現する論理回路の一例に過ぎず、同様の制御タイミングを実現できる論理回路は、この例に限らず多数あり、ＦＰＧＡなどによって、同等の機能を供する論理回路を構築することができる。また、ＦＰＧＡなどで論理回路の切り替えを行なうこともできる。

また、ここでは図１０および図１１に対応するように、３段階で初期段階から定常段階へと順に遷移させるべく、各ドライバ回路３０＿１，＿２，＿３の出力論理を選択していたが、その段階数をさらに増やしそれに対応したドライバ回路３０＿ｎを設け、それらの出力論理を順次選択するようにすれば、ほぼ連続的にドライバ回路３０の出力論理と位相の割付けを変更することができる。ただしこの場合、段階数ｎに応じて個々のドライバ回路３０＿ｎを設ける必要があるので、回路規模が大きくなる欠点がある。しかしながら、後述する第３実施形態の回路構成では信号発生回路や比較回路などのアナログ回路を必要とするのに対して、デジタル回路で実現できＦＰＧＡを利用できる利点がある。

＜３相共振回路の各ノードの位相と論理の割付け；第３実施形態＞
図１３〜図１５は、３相共振回路１０の各ノードの位相とドライバ回路３０の出力論理の割付けと駆動タイミングの第３実施形態を説明する図である。この第３実施形態は、ドライバ回路３０の制御タイミングを工夫することでオーバーシュートの抑止と初期駆動力低下の防止を同時に実現しつつ消費電力を削減する点で第２実施形態と共通するが、段階的に制御タイミングを遷移させる第２実施形態とは異なり、初期段階から定常段階へと連続的に制御タイミングを遷移させることで、実質的に連続的に論理と位相の割付けを変更していく点に特徴を有している。

ここで、図１３および図１４は、出力論理と位相の割付けを連続的に変化させる第３実施形態のドライバ回路３０の具体的な構成例を示す図である。図１３は、その全体概要を示すものである。図１４は、第３実施形態のドライバ回路３０を構成する可変リファレンス回路の構成例を示す図である。

全体概要としては、位相が１２０度ずつずれた信号値が漸次変化しかつ周期的に変化する信号を発する周期信号生成回路を設け、周期信号生成回路の出力電圧を連続的に電圧値が変化する基準電圧と比較し、その比較結果として得られる論理出力に基づいて３相共振回路１０の各ノードNode_A，Node_B，Node_Cを駆動するようにする。

たとえば、第３実施形態のドライバ回路３０は、正弦波を生成する正弦波生成回路５０と、電圧比較を行なうコンパレータ（比較；Comparator）回路５２と、出力値が漸次変化する基準値を生成する基準信号生成回路の一例である可変リファレンス回路（Variable_Ref）５４とを備える。

具体的には、先ず、各相の位相が１２０度ずつの位相差を持つように、初期位相が１２０度ずつずれた３つの正弦波生成回路（Sine_Wave ）５０＿Ａ，＿Ｂ，＿Ｃを設ける。各正弦波生成回路５０＿Ａ，＿Ｂ，＿Ｃは、実質的にはＡＣ電源であればよく、たとえばＤＣ（Direct Current）レベルが１（Volt）で振幅が２Ｖppのものとする。

一例として、第１実施形態および第２実施形態に対応させるべく、ノードNode_A用の正弦波生成回路５０＿Ａの初期位相は３π／２（ｒａｄ）、ノードNode_B用の正弦波生成回路５０＿Ｂの初期位相はπ／６（ｒａｄ）、ノードNode_C用の正弦波生成回路５０＿Ｃの初期位相は５π／６（ｒａｄ）とする。もちろん、ここで示す各正弦波生成回路５０＿Ａ，＿Ｂ，＿Ｃの初期位相は一例に過ぎず、３者の関係を保って２π／３を単位として初期位相をずらしてもよい。たとえば、π／６（ｒａｄ）をノードNode_B用の正弦波生成回路５０＿Ｂに、５π／６（ｒａｄ）をノードNode_C用の正弦波生成回路５０＿Ｃに、３π／２（ｒａｄ）をノードNode_A用の正弦波生成回路５０＿Ａに、それぞれ対応付けるようにしてもよい。

なお、正弦波生成回路５０は、信号出力を漸次変化させかつ周期的に変化させることのできる周期信号生成回路の一例に過ぎず、正弦波信号を発するものに限らず、たとえば、三角波や台形波などの略対象性を有する波形を発する周期信号生成回路を使用してもよい。略対象性を有する波形を用いることで、ドライバ出力論理の変化において、論理“１”と“０”の間に“Ｚ；ハイインピーダンス”を確実に挿入することができる。

また、信号出力を漸次変化させることができればよく、連続的に変化させるものに限らず、段階的に変化させるものであってもよい。その段階数が少ない場合には、ドライバ回路３０全体の動作としては制御タイミングが段階的に遷移するようになるので第２実施形態に近いものとなるが、段階数をある程度多くとることで、実質的に連続して信号値を変化させるものと見なすことができ、第３実施形態の目的とする制御タイミングの連続的な遷移を実現することができる。

また、コンパレータ回路５２としては、ドライバ回路３０の出力段を構成するＰ型ＭＯＳトランジスタ３２およびＮ型ＭＯＳトランジスタ３４のそれぞれをコンパレータ回路５２の出力で駆動するべく、ゲート３２Ｇ（ノードNode_AP ，_BP ，_CP ）用のコンパレータ回路５２＿Ｐとゲート３４Ｇ（ノードNode_AN ，_BN ，_CN ）用のコンパレータ回路５２＿Ｎとを設ける。

また、可変リファレンス回路５４としては、コンパレータ回路５２＿Ｐ用のものであって、基準電圧を連続的に増加させるインクリメント型の可変リファレンス回路５４＿Incre と、コンパレータ回路５２＿Ｎ用のものであって、基準電圧を連続的に減少させるディクリメント型の可変リファレンス回路５４＿Decre とを設ける。インクリメント型の可変リファレンス回路５４＿Incre は、連続的に電圧レベルが増加する参照電圧Incre_ref をコンパレータ回路５２＿Ｐの反転入力端子（−）に供給し、ディクリメント型の可変リファレンス回路５４＿Decre は、連続的に電圧レベルが減少する参照電圧Decre_ref をコンパレータ回路５２＿Ｎの反転入力端子（−）に供給する。

各可変リファレンス回路５４＿Incre ，＿Decre は、たとえば図１４に示すように、入力されるクロックＣＫの数をアップ（Up）カウントもしくはダウン（Down）カウントするカウンタ回路５６と、カウンタ回路５６のカウント値であるデジタルデータをアナログ値に変換するＤＡＣ（Digital to Analog Converter ）回路５８とで構成することができる。ここで、インクリメント型の可変リファレンス回路５４＿Incre にする場合にはカウンタ回路５６をアップカウンタ構成にし、ディクリメント型の可変リファレンス回路５４＿Decre にする場合にはカウンタ回路５６をダウンカウンタ構成にする。

カウンタ回路５６から出力されるカウンタ値をＤＡＣ回路５８に入力することで、コンパレータ回路５２＿Ｐ，＿Ｎ用の基準電圧（リファレンスレベル）を実質的に連続的に変化させることができるようになる。リファレンスレベルの可変をデジタル値で制御できる、すなわちカウンタ回路５６のデジタル出力値を順次インクリメントやディクリメントさせることで、連続的に可変リファレンス回路５４のアナログ出力レベルを可変できる。

また、カウンタ回路５６に供給するクロックＣＫの周波数を調整することで、各参照電圧Incre_ref ，Decre_ref の変化速度を調節することもできる。クロックＣＫの周波数を調整する手法としては、たとえば、図示するように、マスタークロックＣＫ０を分周する分周回路５５を設け、その分周回路５５の出力をクロックＣＫとしてカウンタ回路５６に供給する構成を採ればよい。分周数を制御することで、簡単にクロックＣＫの周波数を切り替えることができる。見方を変えると、分周数を制御することで、単位時間当たりの可変リファレンス回路５４の出力値の変化の度合いを制御できるので、可変リファレンス回路５４の出力値を段階的に変化させることができるようにもなる。

なお、この図１４に示す可変リファレンス回路５４の構成例は、コンパレータ回路５２用の基準電圧を連続的に変化させる回路の一例に過ぎず、同様の機能を実現できる回路は、この例に限らず多数ある。すなわち、可変リファレンス回路５４は、出力値が漸次変化する基準値を生成する基準信号生成回路の一例であって、出力値を段階的に（好ましくはたとえば１０段階以上の多段階に）変化させる、さらに好ましくは実質的に連続的に変化させることのできるものであれば、どのようなものであってもよい。

たとえば、抵抗分圧回路により、段階的な出力値を得るようにし、分圧点を順次切り替えてコンパレータ回路５２に基準信号として供給する選択回路を設けることで、基準信号生成回路を構成することができる。周期信号生成回路が連続的に信号値を変化させるものであっても、可変リファレンス回路５４の出力値を段階的に変化させると、実質的には、第２実施形態と同様に、制御タイミングを段階的に遷移させることができるようになる。

各コンパレータ回路５２＿Ｐ，＿Ｎの非反転入力端子（＋）には、図１３に示すように、各ノードNode_A，_B，_Cに対応する正弦波生成回路５０＿Ａ，＿Ｂ，＿Ｃからの正弦波信号が供給される。

これにより、コンパレータ回路５２における比較レベルや基準電圧の変化速度の調節が可変リファレンス回路５４によりなされ、結果として、コンパレータ回路５２では、比較レベルが自由に調節される。

つまり、カウンタ回路５６のデジタル出力値を順次インクリメントやディクリメントさせることで、連続的に可変リファレンス回路５４＿のアナログ出力レベルを可変でき、コンパレータ回路５２＿において、可変リファレンス回路５４＿から供給される連続的に変化する基準電圧（アナログ出力レベル）と正弦波生成回路５０＿から供給される正弦波電圧とを比較することにより、ドライバ回路３０の制御タイミングを、図１１に示される初期段階（Ａ）→第２段階（Ｂ）→第３段階（Ｃ）のように、連続的に変遷させていくことができる。つまり、ドライバ回路３０の出力論理と位相の割付けを図１０に示される初期段階（Ａ）→第２段階（Ｂ）→第３段階（Ｃ）のように連続的に変遷させていくことができる。

第３実施形態の手法では、正弦波電圧と基準電圧とを比較し、その比較結果に基づいて３相共振回路のノードを駆動するようにするとともに、カウンタのカウント値を利用して基準電圧を連続的に増加もしくは減少させる（つまり連続的に変化させる）ようにしており、信号発生回路や比較回路などのアナログ回路を必要とするものの、制御タイミングを連続的に変化させるための回路は、基準電圧を連続的に変化させるものであればよく、その規模が段階数に応じて大きくなることはない。第２実施形態の手法では、回路規模が大きくなる欠点があるが、この問題を解消することができる。

なお、先にも述べたが、周期信号生成回路（本実施形態での正弦波生成回路５０に相当）や基準信号生成回路（本実施形態の可変リファレンス回路５４に相当）における信号値の変化の程度を段階的なものとすることで、ドライバ回路３０全体の動作を、制御タイミングが段階的に遷移するようにすることができ、事実上、第２実施形態と同様の制御が可能になる。

したがって、正弦波生成回路５０や可変リファレンス回路５４を、その出力値を段階的に変化させるのか連続的に変化させるのかを切り替えることができるように構成すれば、使用目的に応じて、第２実施形態の制御にするか、第３実施形態の制御にするかを簡単に切り替えることができるようになり、使い勝手のよいドライバ回路を構築することができるようになる。

図１５は、第３実施形態のドライバ回路３０による制御の効果を説明する図である。ドライバ回路３０の出力論理と位相の割付けを図１０に示される初期段階（Ａ）→第２段階（Ｂ）→第３段階（Ｃ）のように連続的に変遷させていくと、第２実施形態と同様に、初期段階では電源Ｖddからの電流流出を増やすことでオーバーシュートの抑止と初期駆動力低下の防止を同時に実現しつつ、所定速度で第３段階に遷移させることで、３相共振回路１０内での電流保持を最大とすることで、定常電流を最小にし、消費電力を最小にすることができるようになる。

ここで、基準電圧を連続的に変化させて制御タイミングを初期段階（Ａ）から第３段階（Ｃ）まで連続的に遷移させることで、オーバーシュートの抑止と初期駆動力低下の防止を同時に実現しつつ定常電流を削減するに際しては、初期段階を余り長く取る必要はない。たとえば、図１５に示すように、初期段階（Ａ）→第３段階（Ｃ）の遷移期間が４周期以上（１周期２４nsecの場合には９６nsec以上）であると、ダンピング抵抗０Ωでオーバーシュートを抑えつつ、定常電流を小さくできている。遷移時間を必要以上に長くとっても、オーバーシュート量は変化しないし、初期駆動力低下の防止も実現できる。したがって、遷移時間４周期が現実的な遷移時間になる。

なお、前述の各実施形態で説明したことから分かるように、３相共振回路の各ノードの初期値と最終値をたとえば（ａ，ｂ，ｃ）＝（０，１，１）と一致させることで、消費電流を小さく抑えることができる。しかしながら、その一方で、このような制御を停止すると、共振回路であるが故に減衰振動が一定期間発生し、画像に不具合を生じる可能性がある。この問題を避けるには、たとえばＣＣＤ転送の際、減衰振動で誤転送される信号については信号処理をしないことで対応することが考えられる。

また、駆動周波数に対しての共振周波数の安定度が問題となり得る。しかしながら、図示を割愛するが、たとえば駆動周波数に対して共振周波数の変動がある程度小さければ（たとえば±２０％以下）、波形振幅の変動が十分に小さく、影響を受けないことが確認されている。

＜＜素子ばらつき対応＞＞
図１６は、本発明に係る容量素子の駆動手法の変形例の基本原理を説明する図である。ここで、図１６（Ａ）は図１に対応するものであり、図１６（Ｂ）は図２に対応するものである。

この変形例は、各相で素子ばらつきが存在する場合の対処手法に特徴を有している。素子ばらつきについては、図中に、素子の末尾に、相番号を示す参照番号を付して示す。

ここで、各駆動電源２の初期位相をそれぞれφ０，φ１，φ２と定義し、各相のインピーダンスＺをそれぞれ、Ｚ０＝ｚ０ｅｘｐ（ｊθ０），Ｚ１＝ｚ１ｅｘｐ（ｊθ１），Ｚ２＝ｚ２ｅｘｐ（ｊθ２）とおくと、式（２）で示された３相ＬＣＲ−Ｃ回路の複素消費電力Ｐは、式（５）を変形した形として、式（１１）で示すことができる。

ここで、さらに皮相電力をＶＡ、力率をｃｏｓΨとおくと、Ｐ＝ＶＡｅｘｐ（ｊψ）となり、式（６）を変形した形として式（１２）が得られるとともに、式（７）を変形した形として式（１３）が得られる。

ここでも、３相共振回路１０内で、電流が最大限に保持されることが望ましいので、消費電力Ｐの絶対値｜Ｐ｜が最大になる条件が望ましいし、皮相電力最大と、力率１を実現することが条件になる。

よって、各駆動電源２の初期位相に求められる条件は、式（８）を変形した形として式（１４）のようになる。

＜初期位相の決定アプローチ；その１＞
図１７は、図３に対応するものであって、素子ばらつきがある場合の、各駆動電源２の初期位相φ０，φ１，φ２の決定アプローチ（その１）を説明する図である。この初期位相の決定アプローチ（その１）は、三角形の周囲長に着目しつつ、１相の初期位相を固定して残りの２相の初期位相を調整する点に特徴を有している。

複素平面上のベクトルａ，ｂ，ｃを考えると、原点を基点とする図１７（Ａ）に示すスター型のベクトル均衡状態において、ベクトルａ，ｂ，ｃを式（１５−１）〜式（１５−３）のようにおくと、求められる条件式は式（１５−４）と表すことができる。

また、図１７（Ａ）に示すスター型のベクトル均衡状態は、図１７（Ｂ）に示すようにΔ型に変形できるが、素子ばらつきが存在すると正三角形にはならない。ここで、図１７（Ｂ）において、ベクトルｂのなす角α、ベクトルａのなす角β、ベクトルｃのなす角γは、先に示した式（１０−１）〜式（１０−３）のようになる。

ここで、さらに三角形の周囲長に着目すると、式（１６−１）の関係式が導かれ、ｃｏｓβおよびｃｏｓγは、式（１６−２）で表すことができる。また、３相の初期位相の内の１相（たとえば位相φ２）を固定して、残り２相（位相φ０，φ１）を可変させて３相共振の定常電流を減らすことを考えると、最終的には、初期位相φ０，φ１，φ２は式（１６−３）のようになる。

このように、初期位相の決定アプローチ（その１）では、三角形の周囲長に着目しつつ、各相のインピーダンスから初期位相を調整するに当たり、上記の条件式（１６−３）に従って、１相の初期位相を固定して残りの２相の初期位相を調整することにすれば、２相の初期位相を一意的に決めてあげることができる。これにより、素子ばらつきによるインピーダンスばらつきを考慮した３相共振回路内で電力を最大限保持するためのタイミング制御ができる。よって、素子ばらつきがあっても、ドライバ回路３０で消費される電力を最小にすることができる。

図１８は、初期位相の決定アプローチ（その１）を適用した実験例である。制御前の初期位相設定としては、(phase_a,phase_b,phase_c)=(90,330,210)、(_nn_a,_nn_b,_nn_c)=(1.15,1.0.85)、(_l_a,_l_b,_l_c)=(1.15,1,0.85)としている。ここで、phase_x,nn_x,l_x(xは添え字a,b,cを示す)の定義はそれぞれ順に各相の初期位相、各相の容量のＣＣＤ容量（図１６のC00,C01,C02に相当）に対する比、各相のインダクタの基準値に対する比を示している。

周囲長の調整手順としては、（Ａ）phase_a=90,phase_b=270〜450deg,phase_c=210：1回目制御Phase_b、（Ｂ）phase_a=90,phase_b=325〜335deg,phase_c=210deg：1回目制御phase_b、（Ｃ）phase_a=90,phase_b=330deg,phase_c=150〜210deg:1回目制御Phase_c、（Ｄ）phase_a=90,phase_b=330deg,phase_c=180〜200deg：1回目制御phase_c、（Ｅ）phase_a=90deg,phase_b=300〜330deg,phase_c=190deg:2回目制御phase_c、（Ｆ）phase_a=90deg,phase_b=320deg,phase_c=190deg→8.433mA :制御完了、の各例を示している。（Ｆ）に示すように、制御完了後には電流が８．４３３ｍＡになった。

この実験例からも分かるように、三角形の周囲長に着目して、３相の初期位相の１相（図１８のPhase_a ）を固定して、残り２相（図１８のPhase_b ，Phase_c ）を可変することで、３相共振の定常電流を減らすことができる。

この初期位相の決定アプローチ（その１）では、初期位相の設定における調整対象が２相であるので、調整の自由度が高く、探索回数を増やすほど、より小さい定常電流を探索することができる。

ただし、調整対象が２相であるということは、その分だけ位相制御が煩雑になる。すなわち、３相全てのインピーダンスを観測して、２つの初期位相を設定する必要があり煩雑になるのである。また、前述の初期位相の決定アプローチ（その１）の説明から分かるように、逆ｃｏｓ関数が出てきていることにより、関数の取り得る範囲が“−１〜＋１”に制限される。したがって、実際のインピーダンスばらつきに対応できない可能性がある。

＜初期位相の決定アプローチ；その２＞
図１９は、図３や図１７に対応するものであって、素子ばらつきがある場合の、各駆動電源２の初期位相φ０，φ１，φ２の決定アプローチ（その２）を説明する図である。この初期位相の決定アプローチ（その２）は、２つのベクトルの方位を固定して、残りの１つのベクトル方位を移動して、３つのベクトルの均衡を保つようにするとともに、三角形の面積に着目して、残りの１相の初期位相の条件を導く点に特徴を有している。

たとえば、図１７（Ａ）において、２つのベクトルａ，ｂの方位を固定し、角度∠ａをπ／６（ｒａｄ）、角度∠ｂを５π／６（ｒａｄ）とすると、ベクトルｃの方位は、図１９のような方向へ移動してベクトルの均衡を保つようになる。

なお、ベクトルａ，ｂ，ｃを先に示した式（１５−１）〜（１６−３）のようにおくと、求められる条件式は式（１５−４）と表すことができる。

また、図１９（Ａ）に示すスター型のベクトル均衡状態は、図１９（Ｂ）に示すようにΔ型に変形できるが、素子ばらつきが存在すると正三角形にはならない。ここで、図１９（Ｂ）において、ベクトルｂのなす角α、ベクトルａのなす角β、ベクトルｃのなす角γは、式（１７−１）〜式（１７−３）のようになる。

ここで、さらに三角形の面積に着目して残りの初期位相φ０の条件式を導くことにする。先ず、∠ａ＝π／６，∠ｂ＝５π／６であるから、φ２＝π／６，φ１＝５π／６となる。よって、三角形の面積ＳΔは式（１８）で表すことができ、これより初期位相φ０は式（１９）のようになる。

ここで、三角形の面積ＳΔは負の値を取ることはなく、常に正（ＳΔ＞０）であることから、初期位相φ０の取り得る範囲は、“７π／６＜φ０＜１１π／６”となる。

したがって、以上のことを纏めると、最終的には、初期位相φ０，φ１，φ２は式（２０）のようになる。

このように、初期位相の決定アプローチ（その２）では、各相のインピーダンスから初期位相を調整するに当たり、２つのベクトルの方位を固定して残りの１つのベクトル方位を移動して３つのベクトルの均衡を保つようにするとともに、三角形の面積に着目して、上記の条件式（２０）に従って、残りの１相の初期位相を調整することにすれば、その１相の初期位相を一意的に決めてあげることができる。これにより、素子ばらつきによるインピーダンスばらつきを考慮した３相共振回路内で電力を最大限保持するためのタイミング制御ができる。よって、決定アプローチ（その２）でも、素子ばらつきがあっても、ドライバ回路３０で消費される電力を最小にすることができる。

図２０は、初期位相の決定アプローチ（その２）を適用した実験例である。制御前の初期位相設定としては、(phase_a,phase_b,phase_c)=(90,330,210)、(_nn_a,_nn_b,_nn_c)=(1.15,1.0.85)、(_l_a,_l_b,_l_c)=(1.15,1,0.85)としている。面積の調整手順としては、（Ａ）phase_a=0〜180deg,phase_b=330deg,phase_c=210deg：制御Phase_a、（Ｂ）phase_a=60〜150deg,phase_b=330deg,phase_c=210deg：制御phase_a、（Ｃ）phase_a=90〜120deg,phase_b=330deg,phase_c=210deg:制御phase_a、（Ｄ）phase_a=108deg,phase_b=330deg,phase_c=210deg →8.454mAの各例を示している。（Ｄ）に示すように、制御完了後には電流が８．４５４ｍＡになった。

この実験例からも分かるように、三角形の面積に着目して、３相の初期位相の内の２相（図２０のPhase_b ，Phase_c ）を固定して、残り１相（図２０のPhase_a ）を可変することで、３相共振の定常電流を減らすことができる。

この初期位相の決定アプローチ（その２）では、初期位相の設定における調整対象が１相であるので、調整の自由度は決定アプローチ（その１）に比べると低いが、その分だけ、位相制御が簡単である。また、調整対象が１相であるので、定常電流を小さくすることはできるものの、決定アプローチ（その１）に比べると調整精度は十分とはいえない。たとえば、図２０（Ｄ）における調整後の電流値は８．４５４ｍＡで、周囲長を調整した場合の図１８（Ｆ）における電流値８．４３３ｍＡよりも若干多い。

したがって、決定アプローチ（その１）と決定アプローチ（その２）との対比から、定常電流が決定アプローチ（その１）と決定アプローチ（その２）で差が大きければ決定アプローチ（その１）を選択するのがよく、差が小さく違いが見られなければ決定アプローチ（その２）を選択し制御方法を簡単にするのがよい。

＜３相共振回路の各ノードの位相と論理の割付け；第４実施形態＞
図２１は、３相共振回路１０の各ノードの位相とドライバ回路３０の出力論理の割付けと駆動タイミングの第４実施形態を説明する図である。ここで、図２１は、素子ばらつきに対応した第４実施形態のドライバ回路３０の全体概要を示す回路ブロック図である。

この第４実施形態は、各相で素子ばらつきが存在する場合における、初期位相の決定アプローチ（その１）もしくは決定アプローチ（その２）を実現する構成である点に特徴を有している。

全体概要としては、前述のように、素子ばらつきがある場合には、決定アプローチ（その１）もしくは決定アプローチ（その２）を適用して位相調整を行なうことで低消費電力化を図る。このためのハードウェア構成の仕組みとして、第４実施形態のドライバ回路３００は、ドライバ回路３００の出力段３１に安定化した電源電圧を供給する安定化電源部（Regulator ）３１０と、ｎ相のＬＣ共振回路について素子のインピーダンスばらつきが存在するときに駆動信号の初期位相を調整することで素子のインピーダンスばらつきを考慮した消費電力の補正を行なう補正制御部３２０とを備えている。

補正制御部３２０は、３相共振回路の駆動点、すなわちドライバ回路３００（第１〜第３実施形態のドライバ回路３０）の出力段３１に供給される電源電流の負荷安定化特性を監視し、駆動信号の初期位相の決定アプローチ（その１）もしくは決定アプローチ（その２）の何れかの手法に従って初期位相を調整する。

このため、補正制御部３２０は、安定化電源部３１０の出力電圧を監視（検知）する検出器としての監視部（Detector）３２２と、監視部３２２の検知結果に基づいて前述した初期位相の決定アプローチ（その１）もしくは決定アプローチ（その２）の何れかの手法に従って初期位相を調整する校正器としての位相調整部（Calibrator）３２４とを有している。

安定化電源部３１０からドライバ回路３００の出力段３１に供給される定常電流を監視部３２０でモニタするために、高周波成分の電源ノイズを除去するための、いわゆるデカップリングコンデンサ（パスコンともいわれる）３４０が電源ライン３５０と接地（ＧＮＤ）との間に設けられている。

監視部３２２は、安定化電源部３１０の負荷安定化（Load_Regulation ）特性を見て、安定化電源部３１０からドライバ回路３００の出力段３１に供給される定常電流をモニタし、その監視結果を位相調整部３２４に通知する。

位相調整部３２４は、第１〜第３実施形態で示したドライバ回路３０に備えられているレジスタ回路１３０のレジスタ１３４の設定値を調整する、すなわち校正されたデータをレジスタ１３４に渡して駆動することで初期位相を調整する。
ここで、位相調整部３２４は、初期位相を調整するごとに、調整前後の出力電圧同士を比較する。そして、調整前後で出力電圧が上昇していることを検出できれば、定常電流が小さくなったことになるので、さらに位相調整の設定を施す。逆に、出力電圧が下がったときには、定常電流が上昇したことを検出したことになるので、位相調整の設定を元に戻す。

このとき、定常電流が最小であることの確定方法は、２つ前の試行は定常電流が下がったことの検出と１つ前の試行では定常電流が上がったことの検出を用いて行なう。２つ前の証拠までを見て定常電流の最小の判定を行う理由は、最初の試行で定常電流が上昇したことのみを見て、位相調整を終了されてしまう事態を避けるためである。

このように、ＬＣ共振回路についてインピーダンスばらつきが存在する際には、ドライバ回路３０の出力段３１に供給する電源を安定化電源部３１０で駆動して、その安定化電源部３１０の出力電流を負荷安定化特性で捉えて、監視部３２２と位相調整部３２４とで定常電流が最小となるように、レジスタ回路１３０のレジスタ１３４の設定値として与える校正されたデータを決定し、この校正データをレジスタ１３４に渡して駆動すれば、素子のインピーダンスばらつきを考慮した消費電力の補正を行なうことができる。

＜ＣＣＤ固体撮像素子と周辺部の概要＞
図２２は、ＣＣＤ固体撮像素子２１０と、このＣＣＤ固体撮像素子２１０を駆動するドライバ回路の一実施形態である駆動制御部２４０とから構成された固体撮像装置２０２の概略図である。本実施形態では、インターライン転送（ＩＴ）方式のＣＣＤ固体撮像素子２１０を、６相もしくは８相で垂直駆動転送するとともに、３相で水平転送駆動する場合を例に採って説明する。

図２２において、ドライバ回路の一実施形態である駆動制御部２４０は、タイミング信号生成部２４１と出力段に相当する駆動部２４２とを備えている。なお、本願におけるドライバ回路は、この図における駆動部２４２は問題ではなく、駆動制御部２４０の出力端子すなわち水平ＣＣＤ２１５の駆動点に該当する水平転送電極に論理１，０，Ｚを与えるためのパルス信号を生成するタイミング信号生成部２４１が主要要素である。なお、駆動部２４２は、駆動すべき電極ごとに、図４（Ａ）に示した構成のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの直列回路を備えている。

ＣＣＤ固体撮像素子２１０には、駆動電源２４６から、ドレイン電圧ＶＤＤおよびリセットドレイン電圧ＶＲＤが印加され、駆動制御部２４０の出力段に相当する駆動部２４２にも所定の電圧が供給されるようになっている。

固体撮像装置２０２を構成するＣＣＤ固体撮像素子２１０は、半導体基板２２１上に、画素（ユニットセル）に対応して受光素子の一例であるフォトダイオードなどからなるセンサ部（感光部；フォトセル）２１１が多数、垂直（列）方向および水平（行）方向において２次元マトリクス状に配列されている。これらセンサ部２１１は、受光面から入射した入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する。

またＣＣＤ固体撮像素子２１０は、センサ部２１１の垂直列ごとに６相もしくは８相駆動に対応する複数本（本例では１ユニットセル当たり６本もしくは８本）の垂直転送電極２２４（２２４-1〜２２４-6もしくは２２４-1〜２２４-8）が設けられる垂直ＣＣＤ（Ｖレジスタ部、垂直転送部）２１３が配列されている。

垂直ＣＣＤ２１３の転送方向は図中縦方向であり、この方向に垂直ＣＣＤ２１３が設けられ、この方向に直交する方向（水平方向）に垂直転送電極２２４が複数本並べられる。さらに、これら垂直ＣＣＤ２１３と各センサ部２１１との間には読出ゲート（ＲＯＧ）２１２が介在している。また各ユニットセルの境界部分にはチャネルストップＣＳが設けられている。これらセンサ部２１１の垂直列ごとに設けられ、各センサ部２１１から読出ゲート部２１２によって読み出された信号電荷を垂直転送する複数本の垂直ＣＣＤ２１３によって撮像エリア２１４が構成されている。

センサ部２１１に蓄積された信号電荷は、読出ゲート部２１２に読出パルスＸＳＧに対応するドライブパルスが印加されることにより垂直ＣＣＤ２１３に読み出される。垂直ＣＣＤ２１３は、６相（８相）の垂直転送クロックＶ１〜Ｖ６（Ｖ８）に基づくドライブパルスφＶ１〜φＶ６（φＶ８）よって転送駆動され、読み出された信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。この１ラインずつの垂直転送を、特にラインシフトという。

また、ＣＣＤ固体撮像素子２１０には、複数本の垂直ＣＣＤ２１３の各転送先側端部すなわち、最後の行の垂直ＣＣＤ２１３に隣接して、図の左右方向に延在する水平ＣＣＤ（Ｈレジスタ部、水平転送部）２１５が１ライン分設けられている。この水平ＣＣＤ２１５は、本実施形態では３相の水平転送クロックＨ１，Ｈ２，Ｈ３（詳細には、それぞれＰチャネル用とＮチャネル用が存在する）に基づくドライブパルスφＨ１，φＨ２，φＨ３によって転送駆動され、複数本の垂直ＣＣＤ２１３から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。このため３相駆動に対応する複数本（３本）の水平転送電極２２９（２２９-1，２２９-2，２２９-3）が設けられる。

水平ＣＣＤ２１５の転送先の端部には、たとえばフローティング・ディフュージョン・アンプ（ＦＤＡ）構成の電荷電圧変換部２１６が設けられている。この電荷電圧変換部２１６は、水平ＣＣＤ２１５によって水平転送されてきた信号電荷を順次電圧信号に変換して出力する。この電圧信号は、被写体からの光の入射量に応じたＣＣＤ出力（ＶＯＵＴ）として導出される。以上により、インターライン転送方式のＣＣＤ固体撮像素子２１０が構成されている。

また固体撮像装置２０２は、本実施形態の固体撮像装置２０２の特徴部分として、ＣＣＤ固体撮像素子２１０を駆動するための種々のパルス信号（“Ｌ”レベルと“Ｈ”レベルの２値）を生成するタイミング信号生成部２４１と、タイミング信号生成部２４１から供給された種々のパルスを所定レベルのドライブパルスにしてＣＣＤ固体撮像素子２１０に供給する駆動部２４２とを備えている。

たとえば、タイミング信号生成部２４１は、水平同期信号（ＨＤ）や垂直同期信号（ＶＤ）に基づいて、ＣＣＤ固体撮像素子２１０のセンサ部２１１に蓄積された信号電荷を読み出すための読出パルスＸＳＧ、読み出した信号電荷を垂直方向に転送駆動し水平ＣＣＤ２１５に渡すための垂直転送クロックＶ１〜Ｖｎ（ｎは駆動時の相数を示す；たとえば６相駆動時にはＶ６、８相駆動時にはＶ８）、垂直ＣＣＤ２１３から渡された信号電荷を水平方向に転送駆動し電荷電圧変換部２１６に渡すための水平転送クロックＨ１，Ｈ２，Ｈ３、およびリセットパルスＲＧなどを生成し、駆動部２４２に供給する。

駆動部２４２は、タイミング信号生成部２４１から供給された種々のクロックパルスを所定レベルの電圧信号（ドライブパルス）に変換し、あるいは別の信号に変換しＣＣＤ固体撮像素子２１０に供給する。たとえば、タイミング信号生成部２４１から発せられたｎ相の垂直転送クロックＶ１〜Ｖ６（Ｖ８）は、駆動部２４２を介して垂直ドライブパルスφＶ１〜φＶ６（φＶ８）とされ、ＣＣＤ固体撮像素子２１０内の対応する所定の垂直転送電極（２２４-1〜２２４-6もしくは２２４-1〜２２４-8）に印加されるようになっている。同様に、３相の水平転送クロックＨ１，Ｈ２，Ｈ３は、駆動部２４２を介して水平ドライブパルスφＨ１，φＨ２，φＨ３とされ、ＣＣＤ固体撮像素子２１０内の対応する所定の水平転送電極（２２９-1，２２９-2，２２９-3）に印加されるようになっている。

ここで、駆動部２４２は、本実施形態の特徴部分として、タイミング信号生成部２４１から供給される３相の水平転送クロックＨ１，Ｈ２，Ｈ３（詳細には、それぞれＰチャネル用とＮチャネル用が存在する）に基づいて、各水平転送電極２２９の論理状態を“Ｌ”レベルと“Ｈ”レベルの２値だけでなく、ハイインピーダンス状態にもすることができるようになっている。

なお、駆動部２４２は、読出パルスＸＳＧについては、６相もしくは８相の垂直転送クロックＶ１〜Ｖ６（Ｖ８）のうちのＶ１，Ｖ３，Ｖ５（，Ｖ７）に重畳することで、３値レベルを採る垂直ドライブパルスφＶ１，φＶ３，φＶ５（，φＶ７）として、ＣＣＤ固体撮像素子２１０に供給する。つまり、垂直ドライブパルスφＶ１，φＶ３，φＶ５（，φＶ７）は、本来の垂直転送動作だけでなく、信号電荷の読出しにも兼用されるようにする。

このような構成のＣＣＤ固体撮像素子２１０の一連の動作を概説すれば以下の通りである。先ず、タイミング信号生成部２４１は、垂直転送用の転送クロックＶ１〜Ｖ６（Ｖ８）や読出パルスＸＳＧなどの種々のパルス信号を生成する。これらのパルス信号は、駆動部２４２により所定電圧レベルのドライブパルスに変換された後に、ＣＣＤ固体撮像素子２１０の所定端子に入力される。

センサ部２１１の各々に蓄積された信号電荷は、タイミング信号生成部２４１から発せられた読出パルスＸＳＧが読出ゲート部２１２の転送チャネル端子電極に印加され、転送チャネル端子電極下のポテンシャルが深くなることにより、当該読出ゲート部２１２を通して垂直ＣＣＤ２１３に読み出される。そして、６相（８相）の垂直ドライブパルスφＶ１〜φＶ６（φＶ８）に基づいて垂直ＣＣＤ２１３が駆動されることで、順次水平ＣＣＤ２１５へ転送される。

水平ＣＣＤ２１５は、タイミング信号生成部２４１から発せられ駆動部２４２により所定電圧レベルの変換された３相の水平ドライブパルスφＨ１，φＨ２，φＨ３に基づいて、複数本の垂直ＣＣＤ２１３の各々から垂直転送された１ラインに相当する信号電荷を順次電荷電圧変換部２１６側に水平転送する。

電荷電圧変換部２１６は、水平ＣＣＤ２１５から順に注入される信号電荷を図示しないフローティングディフュージョンに蓄積し、この蓄積した信号電荷を信号電圧に変換して、たとえば図示しないソースフォロア構成の出力回路を介して、タイミング信号生成部２４１から発せられたリセットパルスＲＧの制御の元に撮像信号（ＣＣＤ出力信号）ＶＯＵＴとして出力する。

すなわち上記ＣＣＤ固体撮像素子２１０においては、センサ部２１１を縦横に２次元状に配置してなる撮像エリア２１４で検出した信号電荷を、各センサ部２１１の垂直列に対応して設けられた垂直ＣＣＤ２１３により水平ＣＣＤ２１５まで垂直転送する。この後、３相の水平転送パルスＨ１，Ｈ２，Ｈ３に基づく論理レベル“Ｌ”、“Ｈ”、“ハイインピーダンス”の水平ドライブパルスφＨ１，φＨ２，φＨ３に従って、信号電荷を水平ＣＣＤ２１５により水平方向に転送するようにしている。そして、電荷電圧変換部２１６にて水平ＣＣＤ２１５からの信号電荷に対応した電位に変換してから出力するという動作を繰り返す。

図２２に示すＣＣＤ固体撮像素子２１０の水平ＣＣＤ２１５を駆動制御部２４０にて駆動するに当たっては、駆動周波数が垂直ＣＣＤ２１３の駆動周波数よりも高くなり、また画素数が増えるとそれがさらに顕著になり、水平ＣＣＤ２１５を高速駆動する際の充放電に伴う消費電力の増大が問題となる。しかしながら、上述した第１〜第３実施形態の制御タイミングで水平ＣＣＤ２１５を駆動することで、消費電力の増加を伴うことなく、高速駆動ができるようになる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、適切な駆動条件を特定するに当たっては、容量素子２８と並列に抵抗素子２２と容量素子２４と誘電素子２６を有する直列回路２１を接続して直並列共振回路を構成した場合について考察していたが、このような構成に限らず、たとえば容量素子２８と並列に誘電素子２６を接続して並列共振回路を構成する場合においても、同様の駆動条件を導出することができ、各ノードを駆動する出力論理の各位相を２π／ｎ（ｒａｄ）ずらすことで、ｎ相共振回路内での電流保持を最大とすることができ、その結果、消費電力を最小にすることができる。

また、上記第１〜第３実施形態では、３相の制御タイミングについて詳細に述べたが、上記第１〜第３実施形態で説明した手法は、３相に限らず、４相以上にも適用できるものである。

また、上記第１〜第３実施形態で示した制御タイミングで駆動される容量性のインピーダンスを持つ素子の一例として、ＣＣＤ固体撮像素子の水平ＣＣＤを例に、説明したが、適用される素子は、水平ＣＣＤに限定されない。たとえば、信号処理回路において遅延素子として用いられる電荷転送素子でもよい。

本発明に係る容量素子の駆動手法の基本原理を説明する図（基本的な構成例）である。 本発明に係る容量素子の駆動手法の基本原理を説明する図（図１の簡易版）である。 各駆動電源２の初期位相φ０，φ１，φ２の決定手法を説明する図である。 ３相共振回路と駆動電源との接続態様の一例を示した図である。 ３相共振回路の各ノードの位相とドライバ回路の出力論理の割付けと駆動タイミングの第１実施形態を説明する図である。 図５の論理と位相の割付けから導かれる、図４のドライバ回路の制御タイミングの一例を示す図である。 第１実施形態によるドライバ回路の出力論理と位相の割付けによる効果を説明する、出力応答を示した図である。 第１実施形態によるドライバ回路の出力論理と位相の割付けによる効果を説明する、ダンピング抵抗依存性を示した図である。 第１実施形態の出力論理と位相の割付けを実現するドライバ回路の具体的な構成例を示す図である。 ３相共振回路の各ノードの位相とドライバ回路の出力論理の割付けと駆動タイミングの第２実施形態を説明する図である。 図１０の論理と位相の割付けから導かれる、図４のドライバ回路の制御タイミングの一例を示す図である。 第２実施形態の出力論理と位相の割付けを実現するドライバ回路の具体的な構成例を示す図である。 出力論理と位相の割付けを連続的に変化させる第３実施形態のドライバ回路の具体的な構成例を示す全体図である。 第３実施形態のドライバ回路を構成する可変リファレンス回路５４の構成例を示す図である。 第３実施形態のドライバ回路による制御の効果を説明する図である。 本発明に係る容量素子の駆動手法の変形例の基本原理を説明する図である。 素子ばらつきがある場合の、各駆動電源の初期位相の決定アプローチ（その１）を説明する図である。 初期位相の決定アプローチ（その１）を適用した実験例である。 素子ばらつきがある場合の、各駆動電源の初期位相の決定アプローチ（その２）を説明する図である。 初期位相の決定アプローチ（その２）を適用した実験例である。 ３相共振回路の各ノードの位相とドライバ回路の出力論理の割付けと駆動タイミングの第４実施形態を説明する図である。 固体撮像装置の概略図である。 従来技術（その１）を示す図である。 従来技術（その２）を示す図である。 従来技術（その３）を示す図である。 従来技術（その４）および従来技術（その５）を示す図である。

符号の説明

２…駆動電源、１０…３相共振回路、２０…インピーダンス回路、２１…直列回路、２２…抵抗素子、２４…容量素子、２６…誘電素子、２８…容量素子、３０…ドライバ回路、３１…出力段、３２…Ｐ型ＭＯＳトランジスタ、３２Ｇ，３４Ｇ…ゲート、３４…Ｎ型ＭＯＳトランジスタ、４０…選択回路、５０…正弦波生成回路、５２…コンパレータ回路、５４…可変リファレンス回路、５５…分周回路、５６…カウンタ回路、５８…ＤＡＣ回路、１００…ノード制御回路、１１０…遅延回路、１２０…Ｄ型フリップフロップ、１３０…レジスタ回路、２０２…固体撮像装置、２１０…ＣＣＤ固体撮像素子、２１３…垂直ＣＣＤ、２１５…水平ＣＣＤ、２４０…駆動制御部、２４１…タイミング信号生成部、２４２…駆動部、３００…ドライバ回路、３１０…安定化電源部、３２０…補正制御部、３２２…監視部、３２４…位相調整部

Claims (24)

1. 容量性のインピーダンスを持つ素子を駆動する方法であって、
   ｎ（ｎは３以上の整数）個の前記素子との間でｎ相のＬＣ共振回路を構成し、
   前記ｎ相のＬＣ共振回路が順次相を移行して共振するように、前記ｎ相のＬＣ共振回路の駆動点を、論理レベル０、ハイインピーダンス、および１の何れかで駆動する
   ことを特徴とする駆動方法。
2. 各相を２π／ｎの位相差を保つように駆動する
   ことを特徴とする請求項１に記載の駆動方法。
3. 皮相電力がより大きくなるように駆動する
   ことを特徴とする請求項１に記載の駆動方法。
4. 力率が略“１”となるように駆動する
   ことを特徴とする請求項１に記載の駆動方法。
5. 容量性のインピーダンスを持つ素子を駆動する駆動装置であって、
   ｎ（ｎは３以上の整数）個の前記素子との間でｎ相のＬＣ共振回路を構成するように接続される駆動点を駆動するドライバ回路であって、前記ｎ相のＬＣ共振回路が順次相を移行して共振するように前記駆動点を駆動するためのパルス信号を生成するドライバ回路
   を備えたことを特徴とする駆動装置。
6. 容量性のインピーダンスを持つ素子を駆動する駆動装置であって、
   ｎ個の前記素子との間でｎ相のＬＣ共振回路を構成するように接続される駆動点を駆動するドライバ回路であって、論理レベル０、ハイインピーダンス、および１の何れかをとるように前記駆動点を駆動するためのパルス信号を生成するドライバ回路
   を備えたことを特徴とする駆動装置。
7. 前記ドライバ回路は、前記ｎ相のＬＣ共振回路が順次相を移行して共振するように、論理レベル０、ハイインピーダンス、および１の何れかを前記駆動点に与えるためのパルス信号を生成する
   ことを特徴とする請求項６に記載の駆動装置。
8. 前記ドライバ回路は、各相を２π／ｎの位相差を保つように前記駆動点を駆動するためのパルス信号を生成する
   ことを特徴とする請求項５〜７のうちの何れか１項に記載の駆動装置。
9. 前記ドライバ回路は、論理レベル０から１への変化と、論理レベル１から０への変化の間に、論理レベルが前記ハイインピーダンスとなる状態を挟むようにする
   ことを特徴とする請求項７に記載の駆動装置。
10. 前記ドライバ回路は、論理レベル０および１の何れかを前記駆動点に与える第１段階から、論理レベル０、ハイインピーダンス、および１の何れかを前記駆動点に与える定常段階へと遷移させるように駆動する
    ことを特徴とする請求項７に記載の駆動装置。
11. 前記ドライバ回路は、論理レベル０から１への変化と、論理レベル１から０への変化の間に、論理レベルが前記ハイインピーダンスとなる状態を挟み、かつ、このハイインピーダンスの期間を漸次増やすことで、前記第１段階から前記定常段階へと遷移させる
    ことを特徴とする請求項１０に記載の駆動装置。
12. 前記ドライバ回路は、前記第１段階から前記定常段階へと、段階的に遷移させるように駆動する
    ことを特徴とする請求項１０に記載の駆動装置。
13. 前記ドライバ回路は、前記の各段階の論理状態を与える個別のドライバ回路と、この個別のドライバ回路の論理出力を、前記第１段階から前記定常段階へと段階的に遷移するように選択して前記駆動点に供給する選択回路と
    を有していることを特徴とする請求項１０に記載の駆動装置。
14. 前記ドライバ回路は、前記第１段階から前記定常段階へと、実質的に連続的に遷移するように駆動する
    ことを特徴とする請求項１０に記載の駆動装置。
15. 前記ドライバ回路は、
    信号値が漸次変化しかつ周期的に変化する信号を発する周期信号生成回路と、
    出力値が漸次変化する基準値を生成する基準信号生成回路と、
    前記周期信号生成回路と前記基準信号生成回路の各出力を比較する比較回路とを有し、
    前記比較回路の出力に基づいて、前記論理出力を得る
    ことを特徴とする請求項１０に記載の駆動装置。
16. 前記ドライバ回路は、前記周期信号生成回路として、前記信号値が段階的に変化する信号を発するものを有し、これにより、前記第１段階から前記定常段階へと、段階的に遷移させるように駆動する
    ことを特徴とする請求項１５に記載の駆動装置。
17. 前記ドライバ回路は、前記基準信号生成回路として、段階的に変化する前記基準値を発するものを有し、これにより、前記第１段階から前記定常段階へと、段階的に遷移させるように駆動する
    ことを特徴とする請求項１５に記載の駆動装置。
18. 前記ドライバ回路は、前記周期信号生成回路として、前記信号値が実質的に連続的に変化する信号を発するものを有し、かつ前記基準信号生成回路として、実質的に連続的に変化する前記基準値を発するものを有し、これにより、前記第１段階から前記定常段階へと、実質的に連続的に遷移させるように駆動する
    ことを特徴とする請求項１５に記載の駆動装置。
19. 前記ドライバ回路は、皮相電力がより大きくなるように駆動する
    ことを特徴とする請求項５または６に記載の駆動装置。
20. 前記ドライバ回路は、力率が略“１”となるように駆動する
    ことを特徴とする請求項５または６に記載の駆動装置。
21. 前記駆動点を駆動するためのパルス信号の初期位相を調整することで、前記素子のインピーダンスばらつきを考慮した消費電力の補正を行なう補正制御部
    をさらに備えたことを特徴とする請求項５または６に記載の駆動装置。
22. 前記補正制御部は、前記駆動点に供給される電源電流の負荷安定化特性を監視して前記パルス信号の初期位相を調整する
    ことを特徴とする請求項２１に記載の駆動装置。
23. 容量性のインピーダンスを持つ複数の電荷転送素子を備えた撮像装置であって、
    ｎ（ｎは３以上の整数）個の前記電荷転送素子との間でｎ相のＬＣ共振回路を構成するように接続され、前記ｎ相のＬＣ共振回路が順次相を移行して共振するように、前記ｎ相のＬＣ共振回路の駆動点を、論理レベル０、ハイインピーダンス、および１の何れかで駆動するためのパルス信号を生成するドライバ回路
    を備えたことを特徴とする撮像装置。
24. 前記電荷転送素子は、垂直方向および水平方向に２次元状に配されており、
    前記ドライバ回路は、前記水平方向に配された前記電荷転送素子を駆動するためのパルス信号を生成するものである
    ことを特徴とする請求項２３に記載の撮像装置。