JP4641325B2 - Ｐｌｌ周波数シンセサイザ - Google Patents

Description

本発明は，分周比を変更することで出力周波数を可変にしたＰＬＬ周波数シンセサイザに関し，特に，高速に出力周波数を切り換えることができるＰＬＬ周波数シンセサイザに関する。

超広帯域を利用する無線技術（ＵＷＢ：Ｕｌｔｒａ Ｗｉｄｅｂａｎｄ）は，発振周波数を高速に切り換えることができる周波数シンセサイザを必要としている。例えば，ＵＷＳの伝送方式の有力候補であるマルチバンドＯＦＤＭでは，周波数を複数に分割し，利用する周波数帯域を高速に切り換えるいわゆる周波数ホッピングを使用する。たとえば，異なる中心周波数，例えば３４３２ＭＨｚ，３９６０ＭＨｚ，４４８８ＭＨｚ，の３つの周波数帯域を，周波数ホッピングにより適宜切り換えて利用する。この場合，周波数帯域を切り換えるスイッチング速度は，例えば９．５ｎｓ未満，と高速スイッチングが必要になる。

図１は，周波数シンセサイザの周波数ホッピングを示す図である。横軸は時間，縦軸は周波数シンセサイザの出力周波数である。図示されるとおり，周波数シンセサイザは，出力周波数をｆ２からｆ１への切り換えを，短い時間Ｄｔ（９．５ｎｓ未満）で行う必要がある。

一方，周波数シンセサイザは，ローカル発振器などで生成される参照クロックに位相同期した高速クロックを生成するＰＬＬ回路で実現される。つまり，ＰＬＬ回路の分周器の分周比を切り換えることで，異なる周波数の出力クロックを生成することができる。

図２は，ＰＬＬ回路の出力周波数の特性を示す図である。ＰＬＬ回路の場合，フィードバックループ内で発振周波数が安定するロックインまでの時間Ｔｌｏｃｋは，マイクロ秒のオーダーであり，図１に示した短い時間Ｄｔ内でロックインすることは容易ではない。

ＰＬＬ回路において，ロックインタイムＴｌｏｃｋを短縮することが種々提案されている。たとえば，特許文献１〜４である。たとえば，特許文献１では，ＰＬＬ回路の分周比が切り換えられた時に，ＰＬＬループ内のフィルタの時定数を小さくして応答性を高くし，オーバーシュートまたはアンダーシュートが生じるたびに時定数を徐々に大きくして応答性を低くし，ロックインまでの時間を短くしている。

特許文献４では，ＰＬＬ回路内の電圧制御発振器（ＶＣＯ）がその共振周波数を設定する複数の制御コードを有し，通常動作の前に，ＶＣＯの共振周波数を設定する複数の制御コードから最適な制御コードを探索して選択し，ＶＣＯの出力周波数が所望の周波数の範囲内になるように制御コードを設定し，その後，通常動作によりＰＬＬループ回路によるロックイン動作を行うことが提案されている。これによれば，ＶＣＯの実効的なダイナミックレンジを広くすることができる。

また，別の提案では，上記の３つの周波数帯の間で周波数ホッピングを可能にするために，それぞれ分周比が異なる３つのＰＬＬ回路を設けておき，それぞれのＰＬＬ回路が参照クロックに位相同期しそれぞれの周波数帯域の出力クロックを生成し，それらＰＬＬ回路の出力クロックを切り換える。かかる構成にすることで，短時間での周波数ホッピングが可能になる。
特開平７−２８８４７１号公報 特開２００２−５７５７８号公報 特開平１１−３１６６１８号公報 特開２００１−３３９３０１号公報

しかしながら，複数のＰＬＬ回路を設けておきそれらの出力クロックを切り換える構成では，回路規模が大きくなるとともに消費電力も大きくなるので，現実的な解決にはならない。あくまでも，１つのＰＬＬ回路において，出力クロックの周波数を高速に切り換えることができるようにすることが求められる。

そこで，本発明の目的は，高速に出力周波数を切り換えることができるＰＬＬ周波数シンセサイザを提供することにある。

上記の目的を達成するために，本発明の第１の側面によれば，周波数シンセサイザは，制御電圧に応じた周波数の信号を発振する電圧制御発振器と，前記電圧制御発振器の出力信号の周波数を分周する分周器と，基準周波数を有する参照入力信号と前記分周器の分周出力信号との位相を比較して位相差信号を出力する位相比較器と，前記位相差信号に応じて前記制御電圧を生成する制御電圧生成ユニットとを有するＰＬＬ回路を有し，前記分周器は周波数選択信号に応答して複数の分周比のうち選択された分周比に可変設定される。

周波数シンセサイザは，更に，前記電圧制御発振器の電圧制御される周波数レンジを設定する周波数制御コードを，前記可変設定される前記分周比に対応して検出する周波数レンジチューニング回路と，前記周波数レンジチューニング回路が検出した周波数制御コードを前記分周比に対応して記憶する周波数制御コードメモリとを有する。

そして，初期化期間では，前記周波数レンジチューニング回路が前記可変設定される前記分周比に対応する前記周波数制御コードを検出し，前記周波数制御コードメモリが前記検出した周波数制御コードを記憶し，通常動作期間では，前記周波数選択信号に応答して，前記周波数制御コードメモリに記憶されている周波数制御コードであって，前記可変設定される前記分周比に対応する周波数制御コードが前記電圧制御発振器に出力される。

上記の第１の側面において，好ましい態様によれば，前記初期化期間では，前記位相比較器はディセーブル状態になり，前記制御電圧は可変範囲の中央値になり，前記周波数レンジチューニング回路は前記周波数制御コードを走査しながら前記電圧制御発振器に出力し，当該周波数制御コードに対応して前記電圧制御発振器の出力信号の周波数が選択される分周比に対応するか否かを監視し，前記選択分周比に対応する周波数制御コードを検出する。

上記の第１の側面において，好ましい態様によれば，更に，前記初期化期間において選択可能な分周比全てに対応して前記周波数制御コードを検出した時に，前記周波数制御コードメモリを書き込みモードから読み出しモードに切り換えるモード信号を生成するモード信号生成回路を有し，前記モード信号の読み出しモードへの切換に応答して，前記位相比較器がイネーブル状態になることを特徴とする。

上記の第１の側面において，好ましい態様によれば，更に，前記通常動作期間において，前記周波数選択信号に応答して前記分周器をディセーブル状態にし，その後，前記参照入力信号の位相比較対象エッジに応答して前記分周器をイネーブル状態にして当該分周器の分周出力信号の出力を開始させる初期位相調整回路を有する。

上記の好ましい態様において，さらに，前記初期位相調整回路は，前記周波数選択信号に応答して前記分周器をイネーブル状態にした後，前記参照入力信号と分周出力信号の位相比較対象エッジを両方検出してから前記位相比較器をイネーブル状態にし，当該位相比較器の位相比較動作を開始させる。

本発明のＰＬＬ周波数シンセサイザによれば，出力周波数の切り換えに要する時間が短くなり，高速に出力周波数を切り換えることができる。

周波数シンセサイザの周波数ホッピングを示す図である。 ＰＬＬ回路の出力周波数の特性を示す図である。 本実施の形態におけるＰＬＬ周波数シンセサイザが適用される無線通信装置の構成図である。 ＰＬＬ周波数シンセサイザのベーシックな構成図である。 電圧制御発振器ＶＣＯの制御電圧Ｖｃｎｔと出力周波数との関係を示す図である。 図４のＰＬＬ周波数シンセサイザの周波数切り換え時の動作を示す図である。 第１の実施の形態におけるＰＬＬ周波数シンセサイザの構成図である。 図７のＰＬＬ周波数シンセサイザの動作を示す波形図である。 図８の楕円で示した出力信号ＣＫｏｕｔの周波数切換を示す図である。 第１の実施の形態のＰＬＬ周波数シンセサイザの変型例を示す図である。 第１の実施の形態のＰＬＬ周波数シンセサイザの別の変型例を示す図である。 本実施の形態のＰＬＬ周波数シンセサイザの通常動作開始を説明する図である。 第２の実施の形態におけるＰＬＬ周波数シンセサイザの構成図である。 図１３のＰＬＬ周波数シンセサイザの動作を示す波形図である。 第２の実施の形態のＰＬＬ周波数シンセサイザの通常動作開始を説明する図である。 第３の実施の形態のＰＬＬ周波数シンセサイザの構成図である。 図１６の動作を示す波形図である。 第３の実施の形態のＰＬＬ周波数シンセサイザの変型例を示す図である。

符号の説明

Ｖｃｎｔ：制御電圧 ＶＣＯ：電圧制御発振器
ＤＩＶ：分周器 ＰＦＤ：位相比較器
ＣＰ：チャージポンプ回路 ＡＴＶｃ：自動チューニング制御電圧生成回路
ＣＫｒｅｆ：参照入力信号 ＣＫｏｕｔ：出力信号
ＣＫｄｉｖ：分周出力信号 ＡＴ：周波数レンジチューニング回路
３０：周波数制御コードメモリ ４０：初期位相調整回路

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図３は，本実施の形態におけるＰＬＬ周波数シンセサイザが適用される無線通信装置の構成図である。図中，送信側ＳＥＮＤと受信側ＲＥＣＥＩＶＥとが無線アンテナ１２に接続されている。送信側ＳＥＮＤでは，送信信号列Ｓｏｕｔ１，Ｓｏｕｔ２が，デジタルコンバータＤＡＣでアナログ信号に変換され，そのアナログ信号に，ローパスフィルタＬＰＦを経由して，乗算器ＭＩＸ１，ＭＩＸ２で９０°位相がずれた高周波クロック２２が乗算され直交変換される。そして，加算器ＡＤＤを経由して，変調器１０が，選択された周波数帯域に対応して送信信号を変調し，高周波信号が増幅器ＡＭＰ１を経由してアンテナ１２から送出される。

一方，受信側ＲＥＣＥＩＶＥでは，アンテナ１２で受信された受信信号が増幅器ＡＭＰ２で増幅され，３種類のバンドバスフィルタＢＰＦ１，２，３がそれぞれの周波数帯の信号を取り出し，マルチプレクサＭＵＸが選択されている周波数帯の信号を選択する。そして，乗算器ＭＩＸ３，ＭＩＸ４が，９０°位相がずれた高周波クロック２４を乗算して直交復調する。そして，ＩＶ，ローパスフィルタ，可変増幅器ＡＭＰ３，５，増幅器ＡＭＰ４，６を経由して受信信号列Ｓｉｎ１，Ｓｉｎ２が生成される。

ＰＬＬ周波数シンセサイザ２０は，図示しない発振器により生成される参照入力信号（参照クロック）ＣＫｒｅｆから，上記の９０°位相がずれた高周波信号２２，２４を生成する。この高周波信号は，周波数選択信号Ｆｓｅｌにより選択された周波数を有する。そして，前述の周波数ホッピングでは，周波数選択信号Ｆｓｅｌに応答して，ＰＬＬ周波数シンセサイザ２０は，高速に出力信号２２，２４の周波数を切り換える。

図４は，ＰＬＬ周波数シンセサイザのベーシックな構成図である。このＰＬＬ周波数シンセサイザは，制御電圧Ｖｃｎｔに応じた周波数の信号を発振する電圧制御発振器ＶＣＯと，電圧制御発振器ＶＣＯの出力信号ＣＫｏｕｔの周波数を分周する分周器ＤＩＶと，基準周波数を有する参照入力信号（参照クロック）ＣＫｒｅｆと分周器の分周出力信号（分周クロック）ＣＫｄｉｖとの位相を比較して位相差信号ＵＰ，ＤＯＷＮを出力する位相比較器ＰＦＤと，位相差信号ＵＰ，ＤＯＷＮに応じて制御電圧Ｖｃｎｔを生成する制御電圧生成ユニットＣＰ，ＬＰＦとを有する。

位相比較器ＰＦＤは，分周出力信号ＣＫｄｉｖの位相が参照入力信号ＣＫｒｅｆより遅れていれば，出力信号ＣＫｏｕｔの周波数を上げるためにアップ信号ＵＰを出力し，進んでいれば，周波数を下げるためにダウン信号ＤＯＷＮを出力する。制御電圧生成ユニットは，アップ信号ＵＰに応答してチャージを出力しダウン信号ＤＯＷＮに応答してチャージを引き込むチャージポンプ回路ＣＰと，前記チャージを充放電するＣＲ回路からなるローパスフィルタＬＰＦとで構成される。チャージポンプ回路ＣＰによるチャージの出力と引き込みにより，制御電圧Ｖｃｎｔの電圧が上下する。そして，電圧制御発振器ＶＣＯは，制御電圧Ｖｃｎｔが高ければ高い周波数の出力信号ＣＫｏｕｔを生成し，制御電圧Ｖｃｎｔが低ければ低い周波数の出力信号ＣＫｏｕｔを生成する。ローパスフィルタＬＰＦは，位相差に対応して変化する制御電圧Ｖｃｎｔの応答特性を所望の特性にするものであり，応答特性が敏感すぎると周波数のオーバーシュートとアンダーシュートが繰り返されてロックインまで長い時間を要するが，応答特性が遅すぎると同様にロックインまで長い時間を要する。

分周回路ＤＩＶは，周波数選択信号Ｆｓｅｌに応答して複数の分周比のうちいずれかの分周比に可変設定される。すなわち，周波数選択信号Ｆｓｅｌは，１ビットなら２つの周波数を選択可能であり，ｎビットなら２^ｎ乗の周波数を選択可能である。そして，周波数選択信号Ｆｓｅｌに応じて分周器ＤＩＶの分周比が設定されると，出力信号ＣＫｏｕｔの周波数が所望の周波数に制御される。

この分周回路ＤＩＶは，出力信号ＣＫｏｕｔをカウントするカウンタである。例えば分周回路のカウンタがＮカウント毎に分周出力信号ＣＫｄｉｖを生成するように設定されると，出力信号ＣＫｏｕｔの周波数ｆｏｕｔに対して，分周出力信号ＣＫｄｉｖの周波数はｆｏｕｔ／Ｎになる。そして，ＶＣＯが周波数ｆｒｅｆの参照入力信号ＣＫｒｅｆのＭ倍の周波数信号ｆｏｕｔ＝Ｍ×ｆｒｅｆを出力すると，分周出力信号ＣＫｄｉｖの周波数はＭ×ｆｒｅｆ／Ｎとなる。そして，この分周出力信号は，参照入力信号ＣＫｒｅｆと位相同期するよう制御される。よって，分周比Ｎを変更することで，ＶＣＯの出力信号ＣＫｏｕｔの周波数ｆｏｕｔを変更することができる。

図５は，電圧制御発振器ＶＣＯの制御電圧Ｖｃｎｔと出力周波数との関係を示す図である。電圧制御発振器ＶＣＯは，制御電圧Ｖｃｎｔに応じて発振周波数を制御する。しかし，電圧制御発振器ＶＣＯのもつダイナミックレンジに対応して，発振器ＶＣＯの制御可能な周波数レンジには一定の制限がある。そこで，電圧制御発振器ＶＣＯは，複数の周波数制御コードＦｃｏｄｅ０〜１５に応じて，制御可能な周波数レンジを変更可能に構成される。例えば，前述の特許文献４では，周波数制御コードにより発振器の共振周波数が異なるように構成されている。このように構成することで，ダイナミックレンジに制限があっても，より広い周波数帯域で周波数を電圧制御することができる。電圧制御発振器ＶＣＯの制御電圧Ｖｃｎｔは，グランドと電源Ｖｄｄとの間の電圧値を持つ。そのため，ＶＣＯは，制御電圧ＶｃｎｔがＶｄｄ／２の時の発振周波数が，電圧制御可能な周波数レンジの中心周波数に対応するように設計される。

図６は，図４のＰＬＬ周波数シンセサイザの周波数切り換え時の動作を示す図である。前述のとおり，周波数の切り換えは，分周器ＤＩＶの分周比Ｄｒａｔｉｏの変更により行われる。この分周比Ｄｒａｔｉｏの変更に応答して，自動チューニング回路ＡＴは，チューニング終了信号ＴｅｎｄをＬレベルにして，位相比較器ＰＦＤをディセーブル状態にして位相比較を停止させる。また，Ｔｅｎｄ＝Ｌに応答して，自動チューニング制御電圧生成回路ＡＴＶｃのスイッチＳＷ１，ＳＷ２が導通状態になり，制御電圧Ｖｃｎｔを中心電圧Ｖｄｄ／２にする。つまり，電圧制御発振器ＶＣＯの制御電圧Ｖｃｎｔは，制御可能な周波数レンジの中心周波数に対応する電圧値になる。この状態でラフチューニング動作が行われる。

ラフチューニング動作（図中ＲＴ動作）では，自動チューニング回路ＡＴが，周波数制御コードＦｃｏｄｅを所定のコードから順次変更しながら，ＶＣＯの出力信号ＣＫｏｕｔの周波数を監視し，それが切り換えられる周波数帯とラフに一致するか否かをチェックする。具体的には，自動チューニング回路ＡＴは，参照入力信号ＣＫｒｅｆの１周期の期間内の出力信号ＣＫｏｕｔのパルス数をカウントし，そのカウント数が所望のカウント数近傍にあるか否かをチェックする。

図６の例では，周波数制御コードＦｃｏｄｅが時間の経過と共に，１０，９，８，７と切り換えられ，それに対応して出力信号ＣＫｏｕｔの周波数が徐々に上昇している。そして，Ｆｃｏｄｅ＝７の時の出力信号ＣＫｏｕｔの周波数が切り換えられる周波数とラフに一致し，自動チューニング回路ＡＴは，ラフチューニングの終了を示すチューニング終了信号ＴｅｎｄをＨレベルにする。

これに応答して，スイッチＳＷ１，ＳＷ２は非導通状態になり，位相比較器ＰＦＤがイネーブル状態になる。その結果，ＰＬＬ回路はＰＬＬ動作を開始する。ＰＬＬ動作では，位相比較器による位相差信号ＵＰ，ＤＯＷＮに応じてチャージポンプ回路ＣＰとローパスフィルタＬＰＦとが制御電圧Ｖｃｎｔを制御し，ＶＣＯは，周波数制御コードＦｃｏｄｅ＝７の周波数レンジ内で，参照入力信号ＣＫｒｅｆに位相同期する周波数の出力信号ＣＫｏｕｔを生成する。

上記の図６のラフチューニングとＰＬＬ動作とは，周波数の切り換えのたびに行われる。よって，周波数切換時にＰＬＬ回路がロックイン状態になるまで長い時間を要する。これでは，ＵＷＢで使用可能な高速周波数ホッピングに対応できない。

図７は，第１の実施の形態におけるＰＬＬ周波数シンセサイザの構成図である。このＰＬＬ周波数シンセサイザは，図４の構成に加えて，電源投入時などの初期動作で選択可能な複数の分周比に対応する周波数制御コードをそれぞれ記憶する周波数制御コードメモリ３０を有する。周波数制御コードメモリ３０は，自動チューニング回路ＡＴがラフチューニングにより検出した周波数制御コードＦｃｏｄｅを記憶するメモリｍｅｍ１，２を有する。このメモリｍｅｍ１，２は，周波数制御コードのビット数ｎに対応してｎ個のフリップフロックＦＦでそれぞれ構成される。図７の例では，２つの分周比Ｄｒａｔｉｏ１，２が分周器ＤＩＶに設定可能である。つまり，周波数選択信号ＦｓｅｌがＨまたはＬに切り替わるたびに，分周比Ｄｒａｔｉｏ１，２が交互に分周器ＤＩＶに設定され，ＶＣＯが分周比に対応する周波数の出力信号ＣＫｏｕｔを生成する。

図８は，図７のＰＬＬ周波数シンセサイザの動作を示す波形図である。この図を参照しながら，図７のＰＬＬ周波数シンセサイザの動作を説明する。電源投入時やシステムリセット時などに，ＰＬＬ周波数シンセサイザは初期動作を行う。初期動作期間Ｔ１では，モード信号ＭＯＤＥがＬレベルにされ，周波数制御コードメモリ３０は書き込みモードになり，セレクタＳＥＬ４は自動チューニング回路ＡＴの周波数制御コードＦｃｏｄｅをＶＣＯに出力する。また，モード信号ＭＯＤＥ＝Ｌにより，自動チューニング制御電圧生成回路ＡＴＶｃは制御電圧ＶｃｎｔをＶｄｄ／２にし，位相比較器ＰＦＤはディセーブル状態になる。初期動作期間Ｔ１では，自動チューニング回路ＡＴが複数の分周比Ｄｒａｔｉｏ１，２に対応する最適の周波数制御コードＦｃｏｄｅを順次検出し，周波数制御コードメモリ３０がその検出した周波数制御コードＦｃｏｄｅをメモリｍｅｍ１，２に記憶する。

まず，周波数選択信号ＦｓｅｌがＬレベルになると，分周比Ｄｒａｔｉｏ１＝５０がセレクタＳＥＬ１により選択される。これに応答して，自動チューニング回路ＡＴが，周波数制御コードＦｃｏｄｅを８０，９０，９５，１０６，１１２，１１５，１１６，１１７と順次切り換えながら，それぞれのＶＣＯの出力信号ＣＫｏｕｔの周波数を監視し，それが分周比Ｄｒａｔｉｏ１＝５０に対応する周波数とラフに一致すると，チューニング終了信号ＴｅｎｄをＨレベルに切り換える。このチューニング終了信号Ｔｅｎｄ＝Ｈに応答して，メモリｍｅｍ１が周波数制御コードＦｃｏｄｅ＝１１７を記憶する。次に，周波数選択信号ＦｓｅｌがＨレベルに切り換えられ，分周比Ｄｒａｔｉｏ２＝３５がセレクタＳＥＬ１により選択される。これに応答して，自動チューニング回路ＡＴが，周波数制御コードＦｃｏｄｅを８０，１００，１２５，１４０，１４８，１５７，１６１，１６３，１６５，１６７と順次切り換えながら，ＶＣＯの出力信号ＣＫｏｕｔの周波数を監視し，それが分周比Ｄｒａｔｉｏ１＝３５に対応する周波数帯と一致すると，チューニング終了信号ＴｅｎｄをＨレベルに切り換える。このチューニング終了信号Ｔｅｎｄ＝Ｈに応答して，メモリｍｅｍ２が周波数制御コードＦｃｏｄｅ＝１６７を記憶する。

初期動作期間Ｔ１が終了すると，モード信号ＭＯＤＥがＨレベルに切り替わり，ＰＬＬ周波数シンセサイザは通常動作期間Ｔ２に移行する。通常動作期間Ｔ２では，周波数の切り換のたびにラフチューニングを行うことなく，周波数制御コードメモリ３０が，メモリｍｅｍ１，２に記憶している周波数制御コードをＶＣＯに出力する。つまり，周波数制御コードメモリ３０は，モード信号ＭＯＤＥ＝Ｈに応答して読み出しモードになり，セレクタＳＥＬ４がメモリｍｅｍ１，２側を選択する。また，モード信号ＭＯＤＥ＝Ｈに応答して，位相比較器ＰＦＤはイネーブル状態になり，自動チューニング制御電圧生成回路ＡＴＶｃはディセーブル状態になる。

周波数選択信号Ｆｓｅｌ＝Ｌの場合，セレクタＳＥＬ３がメモリｍｅｍ１の周波数制御コードを選択し，セレクタＳＥＬ４を経由してＶＣＯに記憶した周波数制御コードＦｃｏｄｅ＝１１７を出力する。また，セレクタＳＥＬ１が分周比Ｄｒａｔｉｏ１＝５０を選択して分周器ＤＩＶに設定する。これにより，ＰＬＬ周波数シンセサイザは，通常動作期間Ｔ２に，ラフチューニングすることなく，分周比Ｄｒａｔｉｏ１＝５０に対応して周波数制御コードＦｃｏｄｅ＝１１７をＶＣＯに供給するので，図６（Ａ）で示したＰＬＬ動作に即座に移行することができる。

同様に，周波数選択信号Ｆｓｅｌ＝Ｈの場合，セレクタＳＥＬ３がメモリｍｅｍ２の周波数制御コードを選択し，セレクタＳＥＬ４を経由してＶＣＯに記憶した周波数制御コードＦｃｏｄｅ＝１６７を出力する。この場合もラフチューニングすることなく即座にＰＬＬ動作を開始する。よって，周波数切換に要する時間を短くすることができる。

図９は，図８の楕円で示した出力信号ＣＫｏｕｔの周波数切換を示す図である。横軸時間に対して，出力信号ＣＫｏｕｔの周波数ｆの変化と，実際の出力信号波形とが示されている。周波数選択信号ＦｓｅｌがＬからＨに切り替わると，分周比がＤｒａｔｉｏ１＝５０からＤｒａｔｉｏ２＝３５に切り替わり，出力信号ＣＫｏｕｔの周波数は低下する。このとき，ラフチューニングを行うことなく即座にＰＬＬ動作になるので，出力信号ＣＫｏｕｔの周波数が安定するロックイン状態までの移行時間が短い。

図１０は，第１の実施の形態のＰＬＬ周波数シンセサイザの変型例を示す図である。この変型例は，Ｎ（Ｎ＞２）種類の分周比Ｄｒａｔｉｏ１〜Ｎに設定可能なＰＬＬ周波数シンセサイザである。それに伴って，周波数選択信号Ｆｓｅｌは複数ビットで構成され，周波数制御コードメモリ３０のセレクタＳＥＬ１，ＳＥＬ２，ＳＥＬ３は，周波数選択信号Ｆｓｅｌに応じてＮ個の入力または出力から１つを選択する。また，周波数制御コードメモリ３０は，Ｎ個のメモリｍｅｍ１〜Ｎを有する。それ以外の構成は，図７と同じである。

図１０のＰＬＬ周波数シンセサイザは，初期動作で，Ｎ種類の分周比に対応してそれぞれ，周波数制御コードＦｃｏｄｅを検出し，周波数制御コードメモリ３０内のメモリｍｅｍ１〜Ｎに記憶する。そして，通常動作では，周波数選択信号Ｆｓｅｌが切り替わるたびに，ラフチューニングを行うことなく，選択される分周比に対応する周波数制御コードＦｃｏｄｅをメモリ３０から読み出してＶＣＯに設定する。

図１１は，第１の実施の形態のＰＬＬ周波数シンセサイザの別の変型例を示す図である。この変型例は，図７の周波数シンセサイザにおいて，周波数選択信号Ｆｓｅｌからモード信号ＭＯＤＥを自動生成するワンショットパルス生成回路３１と，初期動作回数カウント回路３２と，セレクタＳＥＬ５とが加えられている。ワンショットパルス生成回路３１と初期動作回数カウント回路３２とで，モード信号ＭＯＤＥを生成する回路が構成される。つまり，このモード信号生成回路は，初期化期間において自動チューニング回路ＡＴが選択可能な分周比全てに対応して周波数制御コードを検出した時に，周波数制御コードメモリ３０を書き込みモードから読み出しモードに切り換えるモード信号ＭＯＤＥ＝Ｈを生成する。

この変型例では，２つの分周比Ｄｒａｔｉｏ１，２が分周器ＤＩＶに設定可能である。ワンショットパルス生成回路３１は，遅延ゲートとＥＯＲゲートで構成され，周波数選択信号ＦｓｅｌがＬからＨレベルへまたはＨからＬレベルへ切り替わるたびに，ワンショットパルスを出力する。また，初期動作回数カウント回路３２は，２段のフリップフロップで構成され，電源投入時などの初期動作開始時にリセット信号ＲＴに応答してリセットされ，モード信号ＭＯＤＥをＬレベルにする。そして，初期動作回数カウント回路３２は，初期動作ではモード信号ＭＯＤＥをＬレベル（書き込みモード）にし，その後，周波数選択信号Ｆｓｅｌが２回変化してワンショットパルスが２回発生した後に，モード信号ＭＯＤＥをＨレベルにする。つまり，自動チューニング回路ＡＴは，初期化動作開始時の周波数選択信号Ｆｓｅｌ＝Ｌで，第１の分周比Ｄｒａｔｉｏ１に対応する周波数制御コードを検出する。次に周波数選択信号Ｆｓｅｌ＝Ｈで（最初のワンショットパルス発生），第２の分周比Ｄｒａｔｉｏ２に対応する周波数制御コードを検出する。この検出が完了すると，図８に示したとおり，周波数選択信号Ｆｓｅｌが切り替わり（２回目のワンショットパルス発生），それに応答して，モード信号ＭＯＤＥがＨレベルに切り替わる。

セレクタＳＥＬ５は，初期動作期間中，つまりモード信号ＭＯＤＥがＬレベル（書き込みモード）の間は，ワンショットパルス生成回路３１の出力を選択し，周波数選択信号Ｆｓｅｌが切り替わるたびにワンショットパルスが自動チューニング回路ＡＴに供給され，回路ＡＴがリセットされる。そして，通常動作期間，つまりモード信号ＭＯＤＥがＨレベル（読み出しモード）になると，セレクタＳＥＬ５はＨレベルを選択して出力し，自動チューニング回路ＡＴをリセットし続ける。また，ワンショットパルスにより分周器ＤＩＶは分周比Ｄｒａｔｉｏを設定変更する。上記以外の動作は，図７と同じである。

図１２は，本実施の形態のＰＬＬ周波数シンセサイザの通常動作開始を説明する図である。前述のとおり，ＰＬＬ周波数シンセサイザは，初期動作で分周比に対応する周波数制御コードを記憶し，通常動作では周波数切り換えが行われると即座に記憶していた周波数制御コードをＶＣＯに設定する。したがって，周波数ホッピング時には参照入力信号ＣＫｒｅｆと分周出力信号ＣＫｄｉｖとはその周波数差は微少になっている。

しかしながら，図１２（Ａ）に示されるとおり，周波数選択信号Ｆｓｅｌが切り替わった時（ＬからＨに切り替わった時），周波数切換時に参照入力信号ＣＫｒｅｆと分周出力信号ＣＫｄｉｖとの間で位相差ｄＰが存在すると，位相比較器ＰＦＤは，その位相差ｄＰに対応した期間，位相差信号ＵＰ（またはＤＯＷＮ）を生成する。この状態からＰＬＬ動作が始まると，最初に位相差信号ＵＰに対応して制御電圧Ｖｃｎｔが上昇し，ＶＣＯが出力信号ＣＫｏｕｔの周波数を高くする。それに伴って，分周出力信号ＣＫｄｉｖの位相が早くなり位相差ｄＰは縮まる。しかし，一時的に位相ｄＰは縮まっても，周波数が高くなっているので，別の位相比較では分周出力信号の位相が先行し，位相差信号ＤＯＷＮが発生し制御電圧Ｖｃｎｔが低下し，周波数は低くなる。このような動作を繰り返して，分周出力信号ＣＫｄｉｖが参照入力信号ＣＫｒｅｆの位相と周波数に一致するよう制御される。そのため，通常動作時の周波数切り換え後のロックインまでの時間が長くなる。

そこで，第２の実施の形態では，周波数切換時に周波数選択信号Ｆｓｅｌの切り替わりに応答して分周器ＤＩＶをリセット状態に保ち分周出力信号ＣＫｄｉｖの出力を停止し，参照入力信号ＣＫｒｅｆの位相比較対象エッジ（例えば立ち上がりエッジ）に応答して，分周器ＤＩＶのリセット状態を解除する。それにより，分周器ＤＩＶの分周出力信号ＣＫｄｉｖの最初の位相比較対象エッジ（例えば立ち上がりエッジ）は，参照入力信号ＣＫｒｅｆの位相比較対象エッジと微少な位相差になる。すなわち，図１２（Ｂ）に示されるとおり，周波数選択信号Ｆｓｅｌが切り替わったとき，分周器の分周出力信号ＣＫｄｉｖは生成されず，次の参照入力信号ＣＫｒｅｆの立ち上がりエッジで分周器が動作開始し，それから分周器内のカウンタが分周比に対応するカウント値をカウントすると初めて分周出力信号ＣＫｄｉｖが出力する。この分周器の動作は参照入力信号ＣＫｒｅｆの立ち上がりエッジに同期して開始するので，最初の分周出力信号ＣＫｄｉｖの位相は，参照入力信号の位相に近くなる。よって，最初の位相差信号ＵＰは短くなり，ロックインまでの時間が短くなる。

図１３は，第２の実施の形態におけるＰＬＬ周波数シンセサイザの構成図である。このＰＬＬ周波数シンセサイザは，図７または図１１の第１の実施の形態の周波数シンセサイザの構成に，周波数切換時の最初の分周器出力信号の位相を調整する初期位相調整回路４０を加えた構成である。初期位相調整回路４０は，周波数選択信号Ｆｓｅｌの切り替わり時にワンショットパルスを生成するワンショットパルス生成回路４３と，ワンショットパルスによりリセットされ，次の参照入力信号ＣＫｒｅｆの立ち上がりエッジ（位相比較対象エッジ）に応答してＨを出力するフリップフロップ４２と，モード信号ＭＯＤＥの切り替わりタイミングを分周器ＤＩＶのリセット解除タイミングに合わせるセレクタＳＥＬ６とを有する。

図１４は，図１３のＰＬＬ周波数シンセサイザの動作を示す波形図である。図１４を参照して，図１３の動作を説明する。まず，周波数選択信号ＦｓｅｌがＬからＨレベルに切り替わると，それに応答してワンショットパルス生成回路４３がノードＮａにワンショットパルスを生成する。これによりフリップフロップ４２はリセットされ，ノードＮｂはＬレベルになり分周器ＤＩＶはリセット状態になり，分周出力ＣＫｄｉｖは出力されない。その後，参照入力信号ＣＫｒｅｆの立ち上がりエッジに応答して，フリップフロップ４２がＨレベル入力をラッチし，ノードＮｂはＨレベルになる。それに応答して，分周器ＤＩＶは分周動作，カウントアップ動作，を開始し，設定された分周比Ｄｒａｔｉｏに対応するカウント値になると，分周出力信号ＣＫｄｉｖを出力する。よって，最初の分周出力信号ＣＫｄｉｖの位相は，参照入力信号ＣＫｒｅｆの位相と極めて近くなる。

なお，セレクタＳＥＬ６は，モード信号ＭＯＤＥがＬレベルの書き込みモード時（初期動作時）は，Ｌレベルを選択し，位相比較器ＰＦＤをディセーブルにし，自動チューニング制御電圧発生回路ＡＴＶｃのスイッチＳＷ１，２を導通状態にして，制御電圧ＶｃｎｔをＶｄｄ／２にする。そして，モード信号ＭＯＤＥがＨレベルの読み出しモード時（通常動作時）になると，セレクタＳＥＬ６はノードＮｂ側を選択し，前述のノードＮｂの立ち上がりエッジに同期して，位相比較器ＰＦＤをイネーブルにし，自動チューニング制御電圧発生回路ＡＴＶｃのスイッチＳＷ１，２を導通状態にする。つまり，分周器ＤＩＶの動作開始に同期して，位相比較器ＰＦＤによるＤＬＬ動作が開始する。

図１５は，第２の実施の形態のＰＬＬ周波数シンセサイザの通常動作開始を説明する図である。前述のとおり，第２の実施の形態では，分周器ＤＩＶの動作開始を参照入力信号ＣＫｒｅｆの位相比較対象エッジに同期させ，分周出力信号ＣＫｄｉｖと参照入力信号ＣＫｒｅｆの位相とを極力小さくなるようにした。しかしながら，図１５に示されるとおり，参照入力信号ＣＫｒｅｆの位相比較対象エッジ（立ち上がりエッジ）と分周出力信号ＣＫｄｉｖの位相比較対象エッジ（立ち上がりエッジ）との間でノードＮｃのイネーブル信号ＰＦＤｅｎが立ち上がり位相比較器ＰＦＤが動作開始すると，分周出力信号ＣＫｄｉｖの位相比較対象エッジから次の参照入力信号ＣＫｒｅｆの位相比較対象エッジとの間に大きな位相差ｄＰが検出され，それに伴って位相差信号ＤＯＷＮが長いパルス幅で出力される。この状態は，ロックインまでの時間を長くさせる状態である。よって，位相比較器の動作開始タイミングが，参照入力信号ＣＫｒｅｆの位相比較対象エッジから分周出力信号ＣＫｄｉｖの位相比較対象エッジまでの短い位相差期間で生じないようにすれば，上記の最悪状態を免れることができる。それが第３の実施の形態である。

図１６は，第３の実施の形態のＰＬＬ周波数シンセサイザの構成図である。この周波数シンセサイザは，図１３の周波数シンセサイザの初期位相調整回路４０に，位相比較器ＰＦＤのイネーブルタイミングを制御するフリップフロップＦＦ３，ＦＦ４とアンドゲートＡＮＤからなる回路を追加している。このフリップフロップＦＦ３，ＦＦ４は，ノードＮｃのＨレベルにより共にリセットされ，フリップフロップＦＦ３は参照入力信号ＣＫｒｅｆの立ち上がりエッジでＨレベルをラッチし，フリップフロップＦＦ４は分周出力信号ＣＫｄｉｖの立ち上がりエッジでＨレベルをラッチする。アンドゲートＡＮＤは，両フリップフロップＦＦ３，ＦＦ４がＨレベルをラッチすると，ノードＮｄをＨレベルにし，位相比較器ＰＦＤをイネーブル状態にし，自動チューニング制御電圧生成回路ＡＴＶｃをディセーブル状態にする。

図１７は，図１６の動作を示す波形図である。図１７を参照して，図１６の第３の実施の形態のＰＬＬ周波数シンセサイザの動作を説明する。図１７において，モード信号ＭＯＤＥ＝Ｈの通常動作時において，時間ｔ１で周波数選択信号ＦｓｅｌがＨレベルに切り替わると，ノードＮａにワンショットパルスが生成されノードＮｂがＬレベルになり，セレクタＳＥＬ６を経由してノードＮｃもＬレベルになる。ノードＮｂ＝Ｌにより分周器ＤＩＶはディセーブル状態になる。そして，フリップフロップＦＦ４には分周出力信号ＣＫｄｉｖがクロック入力として供給されず，アンドゲートＡＮＤの出力であるノードＮｄはＬレベルになる。よって，時間ｔ１で，分周器ＤＩＶに加えて位相比較器ＰＦＤもディセーブル状態になる。

次に，時間ｔ２で参照入力信号ＣＫｒｅｆの立ち上がりエッジに応答して，フリップフロップ４２が出力ＮｂをＨレベルにし，ノードＮｃもＨレベルになる。これに応答して，フリップフロップＦＦ３，４は共にリセットされる。また，ノードＮｂ＝Ｈにより，分周器ＤＩＶはイネーブル状態にされ内蔵するカウンタがカウント動作を開始する。そして，時間ｔ３で，分周器のカウンタのカウント値が「２３」になると，分周器ＤＩＶは分周出力信号ＣＫｄｉｖを出力する。さらに，時間ｔ３に前後して，時間ｔ４で参照入力信号ＣＫｒｅｆが立ち上がる。よって，フリップフロップＦＦ３，４は共にクロック入力に応答してＨレベルを出力し，アンドゲートＡＮＤの出力ＮｄはＨレベルになり，位相比較器ＰＦＤをイネーブル状態にする。その結果，位相比較器ＰＦＤは，微少な位相差に対応して短いパルスの位相差信号ＵＰ，ＤＯＷＮを出力し，よって，短時間でロックインする。

このように，位相が近接する参照入力信号ＣＫｒｅｆと分周出力信号ＣＫｄｉｖの位相比較対象エッジ（立ち上がりエッジ）が共に発生した後に，位相比較器ＰＦＤがイネーブル状態になり位相比較動作を開始する。よって，位相比較器ＰＦＤは，次の時間ｔ５で，位相が近接する参照入力信号ＣＫｒｅｆと分周出力信号ＣＫｄｉｖの位相比較対象エッジ（立ち上がりエッジ）間の位相差を確実に検出することができる。つまり，周波数制御コードメモリ３０と初期位相調整回路４０とにより，周波数ホッピング時に参照入力信号ＣＫｒｅｆと分周出力信号ＣＫｄｉｖの周波数を近接させ且つ位相差を微少にしたことが，確実にＰＬＬ動作に反映されて，ロックインまでの時間を短くすることができる。

図１８は，第３の実施の形態のＰＬＬ周波数シンセサイザの変型例を示す図である。図１８（Ａ）は，図１７の波形図と同等である。つまり，時間ｔ１で周波数選択信号Ｆｓｅｌが切り替わり，時間ｔ２で分周器ＤＩＶがイネーブル状態になりカウント動作を開始する。そして，時間ｔ３でカウント値が分周設定値（Ｄｒａｔｉｏ）「２３」になると，分周出力パルスＣＫｄｉｖが発生する。よって，位相比較器は，時間ｔ２ではなく，時間ｔ３，ｔ４で位相比較動作を開始し，それからＤＬＬ動作が始まる。

それに対して，この変型例では，分周器ＤＩＶのカウンタ値が分周設定値「２３」ではなく，「０」に近い任意の値，図中は「１」，で分周出力信号ＣＫｄｉｖを出力する。この場合の動作は，図１８（Ｂ）に示すとおりである。時間ｔ１で周波数選択信号Ｆｓｅｌが切り替わり，時間ｔ２で分周器ＤＩＶがイネーブル状態になりカウント動作を開始する。そして，時間ｔ１０でカウント値が「１」になると，分周出力パルスＣＫｄｉｖが発生する。よって，位相比較器は，時間ｔ２ではなく，時間ｔ１０で位相比較動作を開始し，それからＤＬＬ動作が始まる。つまり，図１８（Ａ）よりも早いタイミングでＤＬＬ動作が開始され，ロックインまでの時間を更に短くすることができる。

以上のように，変型例の分周器ＤＩＶは，イネーブル状態になるとＶＣＯの出力信号ＣＫｏｕｔのカウントを開始し，選択された分周比に対応するカウント値「２３」に達するまでのカウント動作を繰り返し，分周器のカウント値がカウント開始値「０」と分周比に対応するカウント値「２３」以外の任意のカウント値「１」に達するたびに分周出力信号ＣＫｄｉｖを出力する。

なお，参照入力信号ＣＫｒｅｆ，分周出力信号ＣＫｄｉｖ，ＤＬＬ出力信号ＣＫｏｕｔは，望ましくは矩形波のパルス信号である。ただし，図９に出力信号ＣＫｏｕｔとして示したような正弦波であっても，スルーレートが高い（立ち上がりエッジ及び立ち下がりエッジが急峻）信号であれば良い。

また，参照入力信号ＣＫｒｅｆと分周出力信号ＣＫｄｉｖの位相比較器での位相対象エッジは，立ち上がりエッジでも立ち下がりエッジでも良い。

本発明によるＰＬＬ周波数シンセサイザは，周波数切換を高速に行うことができる。よって，次世代のＵＷＢのクロック生成回路として利用することが期待される。

Claims (9)

1. 制御電圧に応じた周波数の信号を発振する電圧制御発振器と，前記電圧制御発振器の出力信号の周波数を分周する分周器と，基準周波数を有する参照入力信号と前記分周器の分周出力信号との位相を比較して位相差信号を出力する位相比較器と，前記位相差信号に応じて前記制御電圧を生成する制御電圧生成ユニットとを有するＰＬＬ回路であって、
   前記分周器は周波数選択信号に応答して複数の分周比のうち選択された分周比に可変設定され，
   前記電圧制御発振器の電圧制御される周波数レンジを設定する周波数制御コードを，前記可変設定される前記分周比に対応して検出する周波数レンジチューニング回路と，
   前記周波数レンジチューニング回路が検出した周波数制御コードを前記分周比に対応して記憶する周波数制御コードメモリとを有し，
   初期化期間では，前記周波数レンジチューニング回路が前記可変設定される前記分周比に対応する前記周波数制御コードを検出し，前記周波数制御コードメモリが前記検出した前記周波数制御コードを記憶し，
   通常動作期間では，前記周波数選択信号に応答して，前記周波数制御コードメモリに記憶されている周波数制御コードであって，前記可変設定される前記分周比に対応する周波数制御コードが前記電圧制御発振器に出力されることを特徴とする周波数シンセサイザ。
2. 請求項１において，
   前記周波数制御コードメモリは，２を超える数の周波数制御コードをそれぞれ記憶することを特徴とする周波数シンセサイザ。
3. 請求項１または２において，
   前記初期化期間では，前記位相比較器はディセーブル状態になり，前記制御電圧は可変範囲の中央値になり，前記周波数レンジチューニング回路は前記周波数制御コードを走査しながら前記電圧制御発振器に出力し，当該周波数制御コードに対応して前記電圧制御発振器の出力信号の周波数が選択される分周比に対応するか否かを監視し，前記選択分周比に対応する周波数制御コードを検出することを特徴とする周波数シンセサイザ。
4. 請求項１〜３のいずれか１つにおいて，
   更に，前記初期化期間において選択可能な分周比全てに対応して前記周波数制御コードを検出した時に，前記周波数制御コードメモリを書き込みモードから読み出しモードに切り換えるモード信号を生成するモード信号生成回路を有し，
   前記モード信号の読み出しモードへの切換に応答して，前記位相比較器がイネーブル状態になることを特徴とする周波数シンセサイザ。
5. 請求項２〜４のいずれか１つにおいて，
   更に，前記通常動作期間において，前記周波数選択信号に応答して前記分周器をディセーブル状態にし，その後，前記参照入力信号の位相比較対象エッジに応答して前記分周器をイネーブル状態にして当該分周器の分周出力信号の出力を開始させる初期位相調整回路を有することを特徴とする周波数シンセサイザ。
6. 請求項５において，
   前記初期位相調整回路は，前記周波数選択信号に応答して前記分周器をイネーブル状態にした後，前記参照入力信号と分周出力信号の位相比較対象エッジを両方検出してから前記位相比較器をイネーブル状態にし，当該位相比較器の位相比較動作を開始させることを特徴とする周波数シンセサイザ。
7. 請求項１〜６のいずれか１つにおいて，
   前記位相比較器は，前記参照入力信号の位相比較対象エッジと前記分周出力信号の位相比較対象エッジとの位相差を検出し，前記位相差信号を出力することを特徴とする周波数シンセサイザ。
8. 請求項５〜７のいずれか１つにおいて，
   前記分周器は，イネーブル状態になると前記電圧制御発振器の出力信号のカウントを開始し，選択された分周比に対応するカウント値に達するたびに前記分周出力信号を出力することを特徴とする周波数シンセサイザ。
9. 請求項５〜７のいずれか一つにおいて，
   前記分周器は，イネーブル状態になると前記電圧制御発振器の出力信号のカウントを開始し，選択された分周比に対応するカウント値に達するまでのカウント動作を繰り返し，当該カウント値がカウント開始値および前記分周比に対応するカウント値以外の任意のカウント値に達するたびに前記分周出力信号を出力することを特徴とする周波数シンセサイザ。

Images