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JP4626445B2 - 半導体パッケージの製造方法 - Google Patents

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Description

本発明は半導体パッケージの製造方法に関する。詳しくは、表裏面に回路基板を配置すると共に、回路基板の間隙の中心を基準として表面側と裏面側とが対称構造となる様に半導体素子を回路基板に搭載することによって、実装信頼性を向上しようとした半導体パッケージの製造方法に係るものである。
電子機器の小型軽量化、動作の高速化、高機能化等に伴う半導体装置の微細化及び高集積化の要求に対して、単に半導体チップを多ピン化することにより対応することは物理的に困難になっており、近年、ピン型半導体パッケージに代えて、ＢＧＡ（Ball Grid Array）型半導体パッケージやＬＧＡ（Land Grid Array）型半導体パッケージが提案されている（例えば、特許文献１参照。）。
図１１は従来のＬＧＡ型半導体パッケージを説明するための模式図であり、ここで示すＬＧＡ型半導体パッケージ１０１は、外部端子１０５が形成されたインターポーザー基板１０２と、インターポーザー基板の上面にダイボンドされた半導体チップ１０３と、半導体チップを封止する封止樹脂１０４から構成されている。
そして、上記の様に構成されたＬＧＡ型半導体パッケージを実装基板に実装する場合には、図１２で示す様に、実装基板１０６に形成された端子１０７と外部端子とをはんだペースト１０８等の導電性材料で接着することにより行なう。
特開平１１−１０２９８８号公報
しかしながら、上記した従来の半導体パッケージでは、実装基板への実装信頼性に問題があった。
即ち、インターポーザー基板、半導体チップ及び封止樹脂の線膨張係数が異なるために、高温環境（例えばはんだ実装に代表されるリフロー環境）において半導体パッケージが平坦になるように材料やデザインを選定した場合には、高温環境時は平坦であったとしても、高温環境から常温へと半導体パッケージの環境温度が変化した場合に反りが発生してしまう。なお、図１３（ａ）で示す様に半導体パッケージが凹状に反った場合には、半導体パッケージの周辺領域Ａのはんだ接続が破壊され、若しくは接続の破壊までは至らないまでも半導体パッケージの周辺領域を引き剥がす様な応力が生じ、図１３（ｂ）で示す様に半導体パッケージが凸状に反った場合には、半導体パッケージの中央領域Ｂのはんだ接続が破壊され、若しくは接続の破壊までは至らないまでも半導体パッケージの中央領域を引き剥がす様な応力が生じる。
また、常温において半導体パッケージが平坦になるように材料やデザインを選定した場合には、常温時は平坦であったとしても、高温環境時に半導体パッケージに反りが発生してしまう。なお、図１３（ａ）で示す様に半導体パッケージが凹状に反った場合には、半導体パッケージの周辺領域の実装不良が懸念され、図１３（ｂ）で示す様に半導体パッケージが凸状に反った場合には、半導体パッケージの中央領域の実装不良が懸念される。
こうした理由から、上記した従来の半導体パッケージでは、高温環境において半導体パッケージが平坦となる様に材料等を選定した場合、常温において半導体パッケージが平坦となる様に材料等を選定した場合のいずれの場合も電気的接続を行なう高温環境時と実際に製品を使用する常温での反りの挙動が異なるために、実装時の不良あるいは実装後の接続部の反りによる応力が発生することによって実装信頼性に問題があった。
本発明は以上の点に鑑みて創案されたものであって、実装基板への実装信頼性が高い半導体パッケージの製造方法を提供することを目的とするものである。
上記の目的を達成するために、本発明に係る半導体パッケージは、少なくとも１つの半導体素子が搭載された第１の回路基板と、少なくとも１つの半導体素子が搭載されると共に、前記第１の回路基板と所定の間隙を介して対面配置された第２の回路基板と、前記第１の回路基板と前記第２の回路基板との間隙に充填され、前記第１の回路基板及び前記第２の回路基板に搭載された半導体素子を封止する樹脂材料とを備える半導体パッケージであって、前記第１の回路基板と前記第２の回路基板との間隙の中心を基準として、前記第１の回路基板の半導体素子の搭載領域と前記第２の回路基板の半導体素子の搭載領域とが略線対称となる様に構成されている。
ここで、第１の回路基板と第２の回路基板との間隙の中心を基準として、第１の回路基板の半導体素子の搭載領域と第２の回路基板の半導体素子の搭載領域とが略線対称となる様に構成することによって、第１の回路基板と第２の回路基板との間隙の中心を基準として半導体パッケージの線膨張係数を第１の回路基板側と第２の回路基板側を略同一にでき、熱応力バランスがとれることにより半導体パッケージの反りを抑制することができる。
なお、半導体パッケージの中心を基準として、半導体パッケージの表面側と裏面側の線膨張係数を略同一にして半導体パッケージの反りを抑制するという点を考慮すると、図１４で示す様に、回路基板１１０の両面に半導体素子１１１を搭載し、回路基板の両面に搭載された半導体素子を樹脂材料１１２で封止するといった表裏面が樹脂材料で構成された半導体パッケージであっても良いと考えられる。
しかし、以下の理由によって表裏面が樹脂材料で構成された半導体パッケージでは実装基板への接続信頼性の低下が懸念される。
即ち、半導体パッケージの線膨張係数と実装基板との線膨張係数は異なるために、この線膨張係数の違いにより半導体パッケージと実装基板に変位の差が生じるのであるが、半導体パッケージの表裏面に硬質な回路基板を配置し、回路基板で半導体素子及び樹脂材料を挟み込むことで、半導体パッケージの変位量は回路基板の変位量に依存するものと考えられる。そして、一般に回路基板と実装基板の線膨張係数が近似していることから、半導体パッケージと実装基板の変位量も近似することとなる。従って、表裏面を樹脂材料で構成するのではなく、表裏面を回路基板で構成された半導体パッケージとすることによって、半導体パッケージと実装基板との変位量の差を低減でき、この変位量の差の低減を図ることにより半導体パッケージの実装基板への接続信頼性の向上が期待できる。
また、上記の目的を達成するために、本発明に係る半導体パッケージの製造方法は、少なくとも１つの半導体素子が搭載された第１の回路基板と、少なくとも１つの半導体素子が搭載されると共に、前記第１の回路基板と所定の間隙を介して対面配置された第２の回路基板と、前記第１の回路基板と前記第２の回路基板との間隙に充填され、前記第１の回路基板及び前記第２の回路基板に搭載された半導体素子を封止する樹脂材料とを備える半導体パッケージの製造方法であって、前記第１の回路基板と前記第２の回路基板との間隙の中心を基準として、前記第１の回路基板の半導体素子の搭載領域と前記第２の回路基板の半導体素子の搭載領域とが略線対称となる様に、上金型の上面に前記第１の回路基板を配置すると共に、下金型の下面に前記第２の回路基板を配置する工程と、前記第１の回路基板を配置した上金型及び前記第２の回路基板を配置した下金型によって形成されるキャビティ内にモールド樹脂を注入する工程とを備える。
ここで、第１の回路基板の半導体素子の搭載領域と第２の回路基板の半導体素子の搭載領域とが略線対称となる様に、上金型の上面に第１の回路基板を配置すると共に、下金型の下面に第２の回路基板を配置することによって、第１の回路基板と第２の回路基板との間隙の中心を基準として半導体パッケージの線膨張係数を第１の回路基板側と第２の回路基板側を略同一にでき、熱応力バランスがとれることにより半導体パッケージの反りを抑制することができる。
また、本発明に係る半導体パッケージの製造方法は、少なくとも１つの半導体素子が搭載された第１の回路基板と、少なくとも１つの半導体素子が搭載されると共に、前記第１の回路基板と所定の間隙を介して対面配置された第２の回路基板と、前記第１の回路基板と前記第２の回路基板の間に配置され、前記第１の回路基板と前記第２の回路基板とを電気的に接続する中継基板と、前記第１の回路基板と前記第２の回路基板との間隙に充填され、前記第１の回路基板及び前記第２の回路基板に搭載された半導体素子を封止する樹脂材料とを備える半導体パッケージの製造方法であって、前記第１の回路基板と前記第２の回路基板との間隙の中心を基準として、前記第１の回路基板の半導体素子の搭載領域と前記第２の回路基板の半導体素子の搭載領域とが略線対称となる様に、上金型の上面に前記第１の回路基板を配置し、下金型の下面に前記第２の回路基板を配置すると共に、前記中継基板を前記第１の回路基板と前記第２の回路基板の間に配置する工程と、前記第１の回路基板が配置された上金型及び前記第２の回路基板が配置された下金型によって前記中継基板に圧力を印加した後に、前記第１の回路基板を配置した上金型及び前記第２の回路基板を配置した下金型によって形成されるキャビティ内にモールド樹脂を注入する工程とを備える。
ここで、第１の回路基板が配置された上金型及び第２の回路基板が配置された下金型によって中継基板に圧力を印加することによって、第１の回路基板と中継基板の電気的接続が確保されると共に第２の回路基板と中継基板の電気的接続が確保され、結果として第１の回路基板と第２の回路基板との電気的接続が確保される。
上記した本発明の半導体パッケージの製造方法では、反りの発生を抑制することができ、実装基板への実装時の接続材料（はんだ等）の状態も均一になることから、実装不良の低減を図ることができる。
また、半導体パッケージを実装した後の使用時において、接続材料にかかるストレスが軽減されるために実装基板への接続信頼性の向上を図ることができる。
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した半導体パッケージの一例を説明するための模式的な断面図であり、ここで示す半導体パッケージ１は、第１の半導体チップ２がフリップチップ接続された第１のインターポーザー基板３と、第２の半導体チップ４がフリップチップ接続された第２のインターポーザー基板５と、対向する第１のインターポーザー基板及び第２のインターポーザー基板の間に配置された放熱板６と、第１のインターポーザー基板と第２のインターポーザー基板の間隙に充填され、第１の半導体チップ及び第２の半導体チップを封止するモールド樹脂７を備える。
また、第１の半導体チップと第２の半導体チップは外形サイズが略同一であり、第１のインターポーザー基板と第２のインターポーザー基板との間隙の中心線Ｌ（以下、単に「中心線」という。）を基準として、図１中符号ａで示す半導体パッケージの表面側領域（第１のインターポーザー基板側領域）と図１中符号ｂで示す半導体パッケージの裏面側領域（第２のインターポーザー基板側領域）とが略対称構造となる様に、第１の半導体チップ及び第２の半導体チップが第１のインターポーザー基板及び第２のインターポーザー基板に搭載されている。
ここで、本実施例では、第１の半導体チップをフリップチップ接続により第１のインターポーザー基板に接続しているが、第１の半導体チップと第１のインターポーザー基板の電気的接続を確保することができるのであれば、必ずしもフリップチップ接続によって第１の半導体チップと第１のインターポーザー基板を接続する必要は無く、例えばワイヤーボンディング接続によって電気的接続を確保しても良い。なお、第２の半導体チップと第２のインターポーザー基板の電気的接続に関しても同様である。
また、本実施例では、第１のインターポーザー基板及び第２のインターポーザー基板に各々１つの半導体チップを搭載しているが、中心線を基準として半導体パッケージの表面側領域と裏面側領域とが構成的に略対称構造をなせば充分であり、即ち、中心線を基準として第１のインターポーザー基板の半導体チップの搭載領域と第２のインターポーザー基板の半導体チップの搭載領域が略対称構造をなせば充分であり、インターポーザー基板に搭載される半導体チップは必ずしも１つに限定されるものではなく、例えば図２（ａ）で示す様に、第１のインターポーザー基板に大サイズの半導体チップを１つ搭載し、第２のインターポーザー基板に中サイズの半導体チップを２つ搭載したり、図２（ｂ）で示す様に、第１のインターポーザー基板に中サイズの半導体チップを２つ搭載し、第２のインターポーザー基板に小サイズの半導体チップを３つ搭載したりしても良い。
また、本実施例では、第１のインターポーザー基板と第２のインターポーザー基板の間に放熱板を配置して、回路の駆動に伴って第１の半導体チップ及び第２の半導体チップから発生した熱を逃がすことができる様に構成されているが、第１の半導体チップ及び第２の半導体チップから発生する熱を逃がす必要が無い場合には必ずしも放熱板が配置される必要は無い。
ここで、半導体パッケージ内の半導体チップは、半導体パッケージを実装する実装基板と電気的に接続する必要があるが、第１の半導体チップ及び第２の半導体チップと実装基板の接続方法としては、例えば、（１）図３（ａ）で示す様に、フレキシブル回路基板８（例えば、ＴＡＢテープ、配線形成ＰＩテープ等）によって第１の半導体チップと電気的に接続された第１のインターポーザー基板の端子９と第２の半導体チップと電気的に接続された第２のインターポーザー基板の端子１０とを接続し、第２のインターポーザー基板の端子を実装基板２４の端子１１とはんだ材１２により電気的に接続することによって第１の半導体チップ及び第２の半導体チップと実装基板を電気的に接続する方法や、（２）図３（ｂ）で示す様に、第１のインターポーザー基板及び第２のインターポーザー基板に中心線を基準として半導体パッケージの表面側領域と裏面側領域とが構成的に略対称構造となる様に第１のインターポーザー基板に第１の半導体チップと電気的に接続される中継基板１３ａを搭載すると共に、第２のインターポーザー基板に第２のインターポーザー基板の端子と電気的に接続される中継基板１３ｂを搭載し、中継基板１３ａと中継基板１３ｂとを例えばバンプ圧接により電気的に接続し、第２のインターポーザー基板の端子を実装基板の端子とはんだ材により電気的に接続することによって第１の半導体チップ及び第２の半導体チップを実装基板と電気的に接続する方法がある。なお、図３は説明の便宜のために放熱板の図示を省略している。
以下、上記の様に構成された半導体パッケージの製造方法について説明する。なお、以下では説明の便宜のために放熱板を搭載していない半導体パッケージを例に挙げて説明を行う。
上記した半導体パッケージの製造方法の一例では、先ず、図４（ａ）で示す様に、第１の半導体チップがフリップチップ接続された第１のインターポーザー基板を上金型１４の上面に真空吸着あるいは機械的にクランプすることによって配置すると共に、第２の半導体チップがフリップチップ接続された第２のインターポーザー基板を下金型１５の下面に真空吸着あるいは機械的にクランプすることによって配置する。この時に、中心線を基準として第１のインターポーザー基板側領域と第２のインターポーザー基板側領域とが略対称構造となる様に、金型内に第１のインターポーザー基板及び第２のインターポーザー基板を配置する。
次に、図４（ｂ）で示す様に、トランスファーモールド技術により金型内にモールド樹脂を充填し、第１の半導体チップ及び第２の半導体チップを樹脂封止することによって、図４（ｃ）で示す様な半導体パッケージの結合体１６を得ることができる。
その後、半導体パッケージの結合体をダイシングテープ１７に貼り合わせ、図４（ｄ）で示す様にダイシングブレード１８により個片化することによって、図４（ｅ）で示す様な半導体パッケージを得ることができる。
なお、本実施例では、トランスファーモールド技術によって金型内にモールド樹脂を充填する場合を例に挙げて説明を行ったが、金型内にモールド樹脂を充填することができるのであれば、いかなる方法であっても良く、例えば、（１）図５（ａ）で示す様に、第２のインターポーザー基板上にポッティング法によりモールド樹脂を塗布した後に、図５（ｂ）で示す様に、上下金型によってモールド樹脂を挟み込むことによって金型内にモールド樹脂を充填する方法や、（２）図６（ａ）で示す様に、上金型と下金型の間に樹脂フィルム１９を配置し、上下金型で樹脂フィルムを挟み込むことによって図６（ｂ）で示す様に金型内にモールド樹脂を充填する方法であっても良い。
また、上記した半導体パッケージの製造方法の他の一例では、先ず、図７（ａ）で示す様に、第１の半導体チップがフリップチップ接続された第１のインターポーザー基板を真空吸着或いは機械的にクランプすることにより下金型の下面に配置した後、図７（ｂ）で示す様に、トランスファーモールド技術により金型内にモールド樹脂を充填することによって、図７（ｃ）で示す様な、第１の半導体チップが搭載された第１のインターポーザー基板をモールド樹脂で封止した第１の半導体パッケージの結合体２０を得ることができる。その後、第１の半導体パッケージの結合体をダイシングテープに貼り合わせ、ダイシングブレードにより個片化することによって、図７（ｄ）で示す様な第１の半導体パッケージ２１を得ることができる。
同様に、図７（ｅ）で示す様に、第２の半導体チップがフリップチップ接続された第２のインターポーザー基板を真空吸着或いは機械的にクランプすることにより下金型の下面に配置した後、図７（ｆ）で示す様に、トランスファーモールド技術により金型内にモールド樹脂を充填することによって、図７（ｇ）で示す様な、第２の半導体チップが搭載された第２のインターポーザー基板をモールド樹脂で封止した第２の半導体パッケージの結合体２２を得ることができる。その後、第２の半導体パッケージの結合体をダイシングテープに貼り合わせ、ダイシングブレードにより個片化することによって、図７（ｈ）で示す様な第２の半導体パッケージ２３を得ることができる。
なお、本実施例ではトランスファーモールド技術によって金型内にモールド樹脂を充填して第１の半導体パッケージを製造しているが、第１のインターポーザー基板に搭載された第１の半導体チップを封止することができるのであれば、いかなる方法であっても良く、ポッティング技術等によって封止を行なっても良いのは勿論である。また、第２の半導体パッケージについても同様である。
次に、第１の半導体パッケージのモールド樹脂面と第２の半導体パッケージのモールド樹脂面とを、中心線を基準として第１の半導体パッケージ領域側と第２の半導体パッケージ領域側とが略対称構造となる様に貼り合わせることによって、図７（ｉ）で示す様な半導体パッケージを得ることができる。
ここで、本実施例では、個片化した第１の半導体パッケージと個片化した第２の半導体パッケージを貼り合わせて半導体パッケージを製造しているが、第１の半導体パッケージの結合体に個片化した第２の半導体パッケージを貼り合わせた後に第１の半導体パッケージの結合体を個片化しても良いし、第２の半導体パッケージの結合体に個片化した第１の半導体パッケージを貼り合せた後に第２の半導体パッケージの結合体を個片化しても良いし、第１の半導体パッケージの結合体と第２の半導体パッケージの結合体を貼り合せた後に、第１の半導体パッケージの結合体及び第２の半導体パッケージの結合体を個片化しても良い。
また、上記した半導体パッケージの製造方法の更に他の一例では、先ず、図８（ａ）で示す様に、第１の半導体チップ２がワイヤーボンディング接続された第１のインターポーザー基板３を上金型１４の上面に真空吸着あるいは機械的にクランプすることによって配置し、第２の半導体チップ４がワイヤーボンディング接続された第２のインターポーザー基板５を下金型１５の下面に真空吸着あるいは機械的にクランプすることによって配置すると共に、第１のインターポーザー基板と第２のインターポーザー基板の間に中継基板３０を配置する。この時に、中心線を基準として第１のインターポーザー基板側領域と第２のインターポーザー基板側領域とが略対称構造となる様に、金型内に第１のインターポーザー基板、第２のインターポーザー基板及び中継基板を配置する。
なお、本実施例では、各々が個片化された中継基板を例に挙げて説明を行っているが、各中継基板を連結部材によって一体化することによって、中継基板の取り扱いが容易になると共に金型内への中継基板の配置精度（搭載精度）の向上が実現する。なお、連結部材が製品パッケージに悪影響を与えないようにするためには、連結部材を後述するモールド樹脂の充填時に焼失する材料により構成する方法や、製品パッケージ領域外に連結部材を形成する方法等が考えられる。
ここで、中継基板の一方の面（第１のインターポーザー基板側の面）には第１のインターポーザー基板と電気的に接続される第１の金属バンプ３１（Ａｕバンプ、半田バンプ等）が形成され、中継基板の他方の面（第２のインターポーザー基板側の面）には第２のインターポーザー基板と電気的に接続される第２の金属バンプ３２（Ａｕバンプ、半田バンプ等）が形成されており、中継基板の表面には、第１の金属バンプ及び第２の金属バンプを被覆する様に保護フィルム３３が貼り合わせられている。
次に、図８（ｂ）で示す様に、上下金型で第１のインターポーザー基板及び第２のインターポーザー基板に圧力を印加することによって、第１のインターポーザー基板と第１の金属バンプを電気的に接続すると共に、第２のインターポーザー基板と第２の金属バンプを電気的に接続して、第１のインターポーザー基板と第２のインターポーザー基板とを中継基板を介して電気的に接続する。
この際、印加される圧力と上下金型からの熱量によって、保護フィルムは流動し、中継基板の横側にはみ出し部分３４を形成することとなる。
続いて、図８（ｃ）で示す様に、トランスファーモールド技術によって金型内にモールド樹脂を充填し、第１の半導体チップ及び第２の半導体チップを樹脂封止することによって、図８（ｄ）で示す様な半導体パッケージの結合体を得ることができる。
この際、中継基板の横側に形成されたはみ出し部分が第１のインターポーザー基板と中継基板の間及び第２のインターポーザー基板と中継基板の間へのモールド樹脂の浸入を防ぐために、金型内にモールド樹脂を充填する際の圧力によって第１のインターポーザー基板と第１の金属バンプとの接続及び第２のインターポーザー基板と第２の金属バンプとの接続が破壊されることは無い。
その後、上記した半導体パッケージの製造方法の一例と同様に、半導体パッケージの結合体をダイシングブレードにより個片化することよって、図８（ｅ）で示す様な半導体パッケージを得ることができる。
本発明を適用した半導体パッケージでは、中心線を基準として半導体パッケージの表面側領域と裏面側領域が略対称構造となる様に構成されており、中心線を基準として半導体パッケージの線膨張係数を半導体パッケージの表面側領域と裏面側領域とで略同一とすることができるために、反りの発生を抑制することができ、実装基板への実装時の接続状態も均一になることから、実装不良の低減を図ることができる。
また、半導体パッケージを実装基板に実装した後の使用時において、半導体パッケージの端子と実装基板の端子との接続部にかかるストレスが軽減されるために、実装基板への接続信頼性の向上を図ることができる。
なお、表１に示す様な材料定数を有する各材料によって、（１）図９（ａ）で示す様な、シリコンチップ（□６．５ｍｍ、厚さ０．１５ｍｍ）が搭載された６ｍｍ×６ｍｍ×０．４ｍｍのインターポーザー基板をモールド樹脂で封止した６ｍｍ×６ｍｍ×１．２ｍｍの半導体パッケージ（従来の半導体パッケージ構造）と、（２）図９（ｂ）で示す様な、シリコンチップ（□６．５ｍｍ、厚さ０．１５ｍｍ）が搭載された６ｍｍ×６ｍｍ×０．４ｍｍのインターポーザー基板を対面配置させ、インターポーザー基板間をモールド樹脂で封止した６ｍｍ×６ｍｍ×１．６ｍｍの半導体パッケージ（本発明の半導体パッケージ構造（１））と、（３）図９（ｃ）で示す様な、シリコンチップ（□６．５ｍｍ、厚さ０．１５ｍｍ）が搭載された６ｍｍ×６ｍｍ×０．２ｍｍのインターポーザー基板を対面配置させ、インターポーザー基板間をモールド樹脂で封止した６ｍｍ×６ｍｍ×１．２ｍｍの半導体パッケージ（本発明の半導体パッケージ構造（２））を構成し、各々の半導体パッケージについての温度と反りの関係を図１０に示す。なお、図１０に示す反り量については、半導体パッケージが凹状に反った場合（図１３（ａ）で示す様に反った場合）の反り量を正の反り量とし、半導体パッケージが凸状に反った場合（図１３（ｂ）で示す様に反った場合）の反り量を負の反り量として表している。
Figure 0004626445
図１０から、従来の半導体パッケージ構造では、最大で１４０μｍ程度の反り挙動が見られるのに比べて、本発明の半導体パッケージ（１）及び本発明の半導体パッケージ（２）では、反り量は約１μｍにまで低減できているのが分かる。
本発明を適用した半導体パッケージの一例を説明するための模式的な断面図である。 本発明を適用した半導体パッケージの変形例を説明するための模式的な断面図である。 半導体チップと実装基板との電気的な接続を説明するための模式的な断面図及び平面図である。 本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な断面図である。 本発明を適用した半導体パッケージの製造方法の一例の変形例を説明するための模式的な断面図（１）である。 本発明を適用した半導体パッケージの製造方法の一例の変形例を説明するための模式的な断面図（２）である。 本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式的な断面図である。 本発明を適用した半導体パッケージの製造方法の更に他の一例を説明するための模式的な断面図である。 半導体パッケージのサイズを説明するための模式的な図である。 半導体パッケージの温度と反りの関係を示すグラフである。 従来のＬＧＡ型半導体パッケージを説明するための模式図である。 従来のＬＧＡ型半導体パッケージの実装状態を説明するための模式図である。 半導体パッケージの反りを説明するための模式的な断面図である。 表裏面が樹脂材料で構成された半導体パッケージを説明するための模式的な断面図である。
符号の説明
１ 半導体パッケージ
２ 第１の半導体チップ
３ 第１のインターポーザー基板
４ 第２の半導体チップ
５ 第２のインターポーザー基板
６ 放熱板
７ モールド樹脂
８ フレキシブル回路基板
９ 第１のインターポーザー基板の端子
１０ 第２のインターポーザー基板の端子
１１ 実装基板の端子
１２ はんだ材
１３ａ 中継基板
１３ｂ 中継基板
１４ 上金型
１５ 下金型
１６ 半導体パッケージの結合体
１７ ダイシングテープ
１８ ダイシングブレード
１９ 樹脂フィルム
２０ 第１の半導体パッケージの結合体
２１ 第１の半導体パッケージ
２２ 第２の半導体パッケージの結合体
２３ 第２の半導体パッケージ
２４ 実装基板
３０ 中継基板
３１ 第１の金属バンプ
３２ 第２の金属バンプ
３３ 保護フィルム
３４ はみ出し部分

Claims (3)

  1. 少なくとも１つの半導体素子が搭載された第１の回路基板と、
    少なくとも１つの半導体素子が搭載されると共に、前記第１の回路基板と所定の間隙を介して対面配置された第２の回路基板と、
    前記第１の回路基板と前記第２の回路基板との間隙に充填され、前記第１の回路基板及び前記第２の回路基板に搭載された半導体素子を封止する樹脂材料とを備える半導体パッケージの製造方法であって、
    前記第１の回路基板と前記第２の回路基板との間隙の中心を基準として、前記第１の回路基板の半導体素子の搭載領域と前記第２の回路基板の半導体素子の搭載領域とが線対称となる様に、上金型の上面に前記第１の回路基板を配置すると共に、下金型の下面に前記第２の回路基板を配置する工程と、
    前記第１の回路基板を配置した上金型及び前記第２の回路基板を配置した下金型によって形成されるキャビティ内にモールド樹脂を注入する工程とを備える
    半導体パッケージの製造方法。
  2. 少なくとも１つの半導体素子が搭載された第１の回路基板と、
    少なくとも１つの半導体素子が搭載されると共に、前記第１の回路基板と所定の間隙を介して対面配置された第２の回路基板と、
    前記第１の回路基板と前記第２の回路基板の間に配置され、前記第１の回路基板と前記第２の回路基板とを電気的に接続する中継基板と、
    前記第１の回路基板と前記第２の回路基板との間隙に充填され、前記第１の回路基板及び前記第２の回路基板に搭載された半導体素子を封止する樹脂材料とを備える半導体パッケージの製造方法であって、
    前記第１の回路基板と前記第２の回路基板との間隙の中心を基準として、前記第１の回路基板の半導体素子の搭載領域と前記第２の回路基板の半導体素子の搭載領域とが線対称となる様に、上金型の上面に前記第１の回路基板を配置し、下金型の下面に前記第２の回路基板を配置すると共に、前記中継基板を前記第１の回路基板と前記第２の回路基板の間に配置する工程と、
    前記第１の回路基板が配置された上金型及び前記第２の回路基板が配置された下金型によって前記中継基板に圧力を印加した後に、前記第１の回路基板を配置した上金型及び前記第２の回路基板を配置した下金型によって形成されるキャビティ内にモールド樹脂を注入する工程とを備える
    半導体パッケージの製造方法。
  3. 前記中継基板は、第１の回路基板と接続するための第１のバンプと、
    第２の回路基板と接続するための第２のバンプと、
    前記第１のバンプ及び前記第２のバンプを被覆する保護フィルムとを備え、
    前記保護フィルムは、前記上金型及び前記下金型による前記中継基板への圧力の印加時に中継基板の側面にはみ出し部を形成する
    請求項２に記載の半導体パッケージの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100758229B1 (ko) 2006-04-11 2007-09-12 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100821154B1 (ko) * 2007-07-11 2008-04-14 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
EP2487710B1 (en) 2009-10-09 2015-11-25 Toyota Jidosha Kabushiki Kaisha Semiconductor device manufacturing method
TWI708533B (zh) * 2019-07-02 2020-10-21 華泰電子股份有限公司 半導體封裝件及其製法
CN112242388A (zh) * 2019-07-18 2021-01-19 华泰电子股份有限公司 半导体封装件及其制法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0235453U (ja) * 1988-08-30 1990-03-07
JPH04304693A (ja) * 1991-04-01 1992-10-28 Matsushita Electric Ind Co Ltd チップ実装体と複合チップ実装体
JP2001119147A (ja) * 1999-10-14 2001-04-27 Sony Corp 電子部品内蔵多層基板及びその製造方法
JP2002314034A (ja) * 2001-04-18 2002-10-25 Mitsubishi Electric Corp 半導体装置
JP2003243574A (ja) * 2002-02-22 2003-08-29 Sony Corp 電子装置及び実装基板
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0235453U (ja) * 1988-08-30 1990-03-07
JPH04304693A (ja) * 1991-04-01 1992-10-28 Matsushita Electric Ind Co Ltd チップ実装体と複合チップ実装体
JP2001119147A (ja) * 1999-10-14 2001-04-27 Sony Corp 電子部品内蔵多層基板及びその製造方法
JP2002314034A (ja) * 2001-04-18 2002-10-25 Mitsubishi Electric Corp 半導体装置
JP2003243574A (ja) * 2002-02-22 2003-08-29 Sony Corp 電子装置及び実装基板
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法

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