JP4613565B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、埋め込み酸化膜を有するSOI構造半導体基板の主面側である第1半導体層の表層部に、p導電型拡散領域とn導電型拡散領域を有する回路素子が形成されてなる半導体装置およびその製造方法に関するもので、特に高耐圧が要求される半導体装置およびその製造方法に関する。 The present invention provides a semiconductor device in which a circuit element having a p-conduction type diffusion region and an n-conduction type diffusion region is formed in the surface layer portion of a first semiconductor layer which is the main surface side of an SOI structure semiconductor substrate having a buried oxide film. In particular, the present invention relates to a semiconductor device that requires a high breakdown voltage and a method for manufacturing the same.
埋め込み酸化膜を有するSOI(Silicon On Insulator)構造半導体基板の主面側である第1半導体層の表層部に、p導電型拡散領域とn導電型拡散領域を有する回路素子が形成されてなる半導体装置およびその製造方法が、例えば、特開2004−6555号公報(特許文献1)およびISPSD(International Symposium on Power Semiconductor Devices & ICs)’04発表資料:三菱電機(非特許文献1)に開示されている。 A semiconductor in which a circuit element having a p-conductivity type diffusion region and an n-conductivity type diffusion region is formed in the surface layer portion of the first semiconductor layer on the main surface side of an SOI (Silicon On Insulator) structure semiconductor substrate having a buried oxide film. An apparatus and a manufacturing method thereof are disclosed in, for example, Japanese Patent Application Laid-Open No. 2004-6555 (Patent Document 1) and ISPSD (International Symposium on Power Semiconductor Devices & ICs) '04: Mitsubishi Electric (Non-Patent Document 1). Yes.
図9に、特許文献1に開示されている従来の半導体装置(高耐圧IC)を示す。
FIG. 9 shows a conventional semiconductor device (high voltage IC) disclosed in
図9に示す半導体装置(高耐圧IC)91は、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が設けられてなる半導体装置であって、GND基準回路の形成領域と浮遊基準回路およびレベルシフト回路の形成領域の分離には、pn接合分離が用いられている。 A semiconductor device (high withstand voltage IC) 91 shown in FIG. 9 is a semiconductor device provided with a low potential (GND) reference circuit, a high potential (floating) reference circuit, and a level shift circuit. A pn junction isolation is used to separate the floating reference circuit and level shift circuit formation regions.
図9のpn接合分離を用いた高耐圧IC91では、分離に用いるpn接合の各々に接合容量が存在して一種のコンデンサが形成されるので、このコンデンサに急峻に変化する電圧が印加されると、充電電流(変位電流)がpn接合の接合面全面に流れる。当該充電電流は、図中に示す寄生トランジスタPTr1,2を動作させ、回路の誤動作や素子破壊を引き起こす場合が有る。
In the
一方、図10に、SOI基板とトレンチ分離を用いた誘電体分離構造の従来の半導体装置(高耐圧IC)を示す。 On the other hand, FIG. 10 shows a conventional semiconductor device (high voltage IC) having a dielectric isolation structure using trench isolation with an SOI substrate.
図10に示す半導体装置(高耐圧IC)92には、埋め込み酸化膜3を有するSOI構造半導体基板10の主面側である半導体層1に、低電位(GND)基準回路、高電位(浮遊)基準回路およびレベルシフト回路が、それぞれ設けられている。また、GND基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、SOI基板の埋め込み酸化膜3とトレンチ4の側壁酸化膜4sにより絶縁(誘電体)分離されている。このため、図9に示すpn接合分離を用いた高耐圧IC91と異なり、寄生トランジスタ動作は起きない。
In the semiconductor device (high voltage IC) 92 shown in FIG. 10, a low potential (GND) reference circuit and a high potential (floating) are formed on the
図10に示す高耐圧IC92のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要である。図10に示したレベルシフト回路形成領域のMOS型トランジスタからなる回路素子LTrは、耐圧を確保するため、いわゆるSOI−RESURF構造をとっている。
In the level shift circuit of the high
図11は、レベルシフト回路に印加される高電圧と耐圧の関係を説明する図である。図11に示すように、レベルシフト回路における高電圧は、MOS型トランジスタLTrのドレイン(D)に印加される。図11のMOS型トランジスタLTrでは、横方向(L)の耐圧を、表面p型不純物層と埋め込み酸化膜3によって形成されるSOI−RESURF構造で確保する。また、ドレイン下部における縦方向(V)の耐圧については、ドレイン(D)とグランド(GND)間にかかる高電圧を、ドレイン(D)から埋め込み酸化膜3の間における低濃度の半導体層1と埋め込み酸化膜3で分圧して、半導体層1における電界を緩和させる。しかしながらこの縦方向(V)の耐圧確保については、ウェハ(SOI基板)10の反りや加工時間の関係で達成できる埋め込み酸化膜の上限が4μm程度であり、デバイスを形成するのに必要な半導体層1の厚さが数μm〜20μm程度あるため、耐圧確保は600Vが限界となっている。このため、図10および図11に示すレベルシフト回路のMOS型トランジスタLTrでは、400V電源系や電気自動車などで要求される1200Vの耐圧は、確保することができない。
FIG. 11 is a diagram for explaining the relationship between the high voltage applied to the level shift circuit and the withstand voltage. As shown in FIG. 11, the high voltage in the level shift circuit is applied to the drain (D) of the MOS transistor LTr. In the MOS transistor LTr of FIG. 11, the lateral (L) breakdown voltage is ensured by the SOI-RESURF structure formed by the surface p-type impurity layer and the buried
一方、図12に、非特許文献1に開示されている半導体装置(高耐圧IC)93を示す。
On the other hand, FIG. 12 shows a semiconductor device (high voltage IC) 93 disclosed in
図12に示す高耐圧IC93では、SOI構造半導体基板11の主面側である半導体層1の表層部に回路素子を形成した後に、裏面から耐圧が必要な部位のみを選択的にエッチングし、シリコーンラダーポリマー(PVSQ)からなる誘電体膜2aを埋め込んでいる。これにより、4μm程度の薄い埋め込み酸化膜3を実効的には厚くしたのと同様の効果が得られ、半導体層1にかかる電圧を低減して、高耐圧を実現するものである。
図12に示す半導体装置93は、誘電体膜2aを埋め込むことで600V以上の高耐圧確保が期待できる。しかしながら、上記裏面側の支持基板2における選択エッチングは、加工量が大きく、長い加工時間が必要で、製造コストが大きく増大する。また、上記裏面側の選択エッチングは、回路素子形成後に行われるため、裏面加工に伴って半導体層1における応力が変化し、半導体層1に形成される回路素子の特性が変動し易い。
The
そこで本発明は、SOI基板の表層部に高耐圧で特性変動が抑制された回路素子が形成されてなり、安価に製造することのできる半導体装置およびその製造方法を提供することを目的としている。 Accordingly, an object of the present invention is to provide a semiconductor device that can be manufactured at low cost, and a manufacturing method thereof, in which a circuit element with high breakdown voltage and suppressed characteristic fluctuation is formed on a surface layer portion of an SOI substrate.
請求項1に記載の発明は、埋め込み酸化膜を有するSOI構造半導体基板の主面側である第1半導体層の表層部に、p導電型拡散領域とn導電型拡散領域を有する回路素子が形成されてなる半導体装置であって、前記第1半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、埋め込み酸化膜に沿ってトレンチ幅が鍔状に広げられた側溝部を有してなる側溝部付きトレンチが形成され、前記p導電型拡散領域とn導電型拡散領域の少なくともいずれか一方の拡散領域が、前記側溝部の上方に配置されている半導体装置において、側溝部付きトレンチが複数個形成され、複数個の側溝部付きトレンチにおける各側溝部が互いに連結されていることを特徴としている。 According to the first aspect of the present invention, a circuit element having a p-conduction type diffusion region and an n-conduction type diffusion region is formed in the surface layer portion of the first semiconductor layer on the main surface side of the SOI structure semiconductor substrate having a buried oxide film. The semiconductor device is a trench that reaches the buried oxide film from the surface of the first semiconductor layer, and has a side groove portion having a trench width widened along the buried oxide film. In the semiconductor device in which a trench with a side groove is formed, and at least one of the p conductivity type diffusion region and the n conductivity type diffusion region is disposed above the side groove, a plurality of trenches with a side groove are provided. A plurality of trenches with side groove portions are formed, and the side groove portions are connected to each other .
前記側溝部は、例えば請求項2に記載のように空洞とすることもできるし、請求項3に記載のように誘電体が埋め込まれてなるようにすることもできる。
For example, the side groove portion may be a cavity as described in claim 2, or a dielectric may be embedded as described in
上記半導体装置において、前記回路素子の断面におけるp導電型拡散領域とn導電型拡散領域の横方向の耐圧は、いわゆるSOI−RESURF構造により確保することができる。一方、前記回路素子の断面におけるp導電型拡散領域もしくはn導電型拡散領域の縦方向の耐圧については、回路素子に印加される高電圧を、第1半導体層と埋め込み酸化膜で分圧させる。ここで上記半導体装置においては、埋め込み酸化膜に沿って形成された空洞もしくは誘電体が埋め込まれてなるトレンチの側溝部によって、4μm程度の薄い埋め込み酸化膜を実効的に厚くしたのと同様の効果が得られる。従って、埋め込み酸化膜と側溝部における電圧の分圧割合が大きくなり、第1半導体層にかかる電圧を低減して、高耐圧の回路素子を実現することができる。尚、上記側溝部による耐圧向上効果に関しては、側溝部を誘電率が小さい空洞とすることが好ましい。一方、構造的な安定性の面では、側溝部に誘電体が埋め込まれてなることが好ましい。 In the semiconductor device, the lateral breakdown voltage of the p-conduction type diffusion region and the n-conduction type diffusion region in the cross section of the circuit element can be ensured by a so-called SOI-RESURF structure. On the other hand, regarding the breakdown voltage in the vertical direction of the p-conduction type diffusion region or the n-conduction type diffusion region in the cross section of the circuit element, a high voltage applied to the circuit element is divided between the first semiconductor layer and the buried oxide film. Here, in the above-described semiconductor device, the same effect as that in which the thin buried oxide film of about 4 μm is effectively thickened by the side groove portion of the trench formed by burying the cavity or the dielectric formed along the buried oxide film. Is obtained. Therefore, the voltage dividing ratio between the buried oxide film and the side groove portion is increased, and the voltage applied to the first semiconductor layer can be reduced to realize a high breakdown voltage circuit element. In addition, regarding the pressure | voltage resistant improvement effect by the said side groove part, it is preferable to make a side groove part a cavity with a small dielectric constant. On the other hand, in terms of structural stability, it is preferable that a dielectric is embedded in the side groove portion.
上記側溝部は、SOI構造半導体基板の主面側の第1半導体層に形成するものであり、エッチング加工量が小さく、短時間で加工することができる。また、後述するように、上記側溝部付きトレンチの形成は、回路素子を周囲から絶縁分離するトレンチの形成工程を用いて、同時に形成することができる。このため、当該半導体装置の製造コストを抑制することができる。 The side groove portion is formed in the first semiconductor layer on the main surface side of the SOI structure semiconductor substrate, has a small etching amount, and can be processed in a short time. Further, as will be described later, the trenches with side grooves can be formed at the same time by using a trench forming process for insulating and isolating the circuit elements from the surroundings. For this reason, the manufacturing cost of the semiconductor device can be suppressed.
また、上記側溝部付きトレンチは回路素子の形成前に形成することができ、エッチング加工量も小さいため、加工に伴う第1半導体層の応力変化を抑制することができ、第1半導体層に形成される回路素子の特性変動も抑制することができる。 Further, the trench with a side groove can be formed before the circuit element is formed, and since the etching processing amount is small, the stress change of the first semiconductor layer accompanying the processing can be suppressed, and the trench is formed in the first semiconductor layer. Variations in the characteristics of the circuit elements to be performed can also be suppressed.
以上のようにして、上記半導体装置は、SOI基板の表層部に高耐圧で特性変動が抑制された回路素子が形成されてなり、安価に製造することのできる半導体装置とすることができる。 As described above, the semiconductor device can be a semiconductor device that can be manufactured at low cost because a circuit element having high breakdown voltage and suppressed characteristic fluctuation is formed in the surface layer portion of the SOI substrate.
請求項4に記載の発明は、前記第1半導体層が、低濃度n導電型半導体層であり、当該第1半導体層より不純物濃度が高い前記n導電型拡散領域が、前記側溝部の上方に配置されてなることを特徴としている。 According to a fourth aspect of the present invention, the first semiconductor layer is a low-concentration n-conductivity type semiconductor layer, and the n-conduction type diffusion region having a higher impurity concentration than the first semiconductor layer is located above the side groove portion. It is characterized by being arranged.
n導電型のSOI基板(第1半導体層)を用いる場合には、回路素子の構成要素であるn導電型拡散領域を上記側溝部上に配置することで、高耐圧のツェナーダイオードや高耐圧のNチャネルMOS型トランジスタを形成することができる。 When an n-conductivity type SOI substrate (first semiconductor layer) is used, an n-conductivity type diffusion region, which is a component of a circuit element, is disposed on the side groove portion, so that a high withstand voltage Zener diode or a high withstand voltage An N-channel MOS transistor can be formed.
請求項5に記載の発明は、前記第1半導体層が、低濃度n導電型半導体層であり、前記p導電型拡散領域が、前記側溝部の上方に配置され、前記側溝部付きトレンチの側壁に沿って、前記p導電型拡散領域より不純物が高い、高濃度p導電型拡散領域が形成されてなることを特徴としている。 According to a fifth aspect of the present invention, the first semiconductor layer is a low-concentration n-conductivity type semiconductor layer, the p-conductivity type diffusion region is disposed above the side groove portion, and the sidewall of the trench with the side groove portion is provided. A high-concentration p-conductivity type diffusion region having impurities higher than that of the p-conduction type diffusion region is formed.
n導電型のSOI基板(第1半導体層)を用いる場合には、回路素子の構成要素であるp導電型拡散領域を上記側溝部上に配置して、側溝部付きトレンチの側壁に沿って高濃度p導電型拡散領域を形成することで、RESURF(REduced SURFace electric field)構造やダブル−RESURF構造の高耐圧のNチャネルMOS型トランジスタを形成することができる。 When an n-conductivity type SOI substrate (first semiconductor layer) is used, a p-conductivity type diffusion region, which is a component of the circuit element, is arranged on the side groove portion, and is increased along the side wall of the trench with the side groove portion. By forming the concentration p-conduction type diffusion region, it is possible to form a high breakdown voltage N-channel MOS transistor having a RESURF (REduced SURFace electric field) structure or a double-RESURF structure.
請求項6に記載のように、上記半導体装置においては、前記側溝部付きトレンチを複数個形成して、前記p導電型拡散領域とn導電型拡散領域の各拡散領域が、それぞれ、前記複数個の側溝部付きトレンチにおける側溝部の上方に配置されてなるようにしてもよい。 According to a sixth aspect of the present invention, in the semiconductor device, a plurality of trenches with side grooves are formed, and each of the p conductivity type diffusion region and the n conductivity type diffusion region has the plurality of diffusion regions. It may be arranged above the side groove in the trench with the side groove .
請求項7に記載のように、前記回路素子は、前記第1半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、前記側溝部を有さない第1トレンチにより、周囲から絶縁分離されてなることが好ましい。また、前記側溝部付きトレンチを、前記回路素子を周囲から絶縁分離のするためのトレンチとして用いることもできる。 According to a seventh aspect of the present invention, the circuit element is a trench that reaches the buried oxide film from the surface of the first semiconductor layer, and is insulated and isolated from the surroundings by the first trench that does not have the side groove portion. It is preferable that The trench with a side groove can also be used as a trench for insulating and isolating the circuit element from the surroundings.
請求項8と請求項9に記載のように、前記回路素子は、例えば、ダイオードもしくはMOS型トランジスタとすることができる。従って、上記半導体装置は、高耐圧のダイオードもしくは高耐圧のMOS型トランジスタが形成された半導体装置とすることができる。
As described in
特に請求項10に記載のように、上記半導体装置は、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる高耐圧ICに好適であり、この場合には、前記回路素子が前記レベルシフト回路におけるMOS型トランジスタであり、前記MOS型トランジスタのドレインである前記n導電型拡散領域が、前記側溝部の上方に配置されてなることが好ましい。
In particular, as described in
これにより、高電圧が印加されるレベルシフト回路のMOS型トランジスタにおいて、ドレインの断面における縦方向の耐圧を向上することができる。 Thereby, in the MOS transistor of the level shift circuit to which a high voltage is applied, the breakdown voltage in the vertical direction in the drain cross section can be improved.
また請求項11に記載のように、上記高耐圧ICのレベルシフト回路におけるMOS型トランジスタは、前記MOS型トランジスタのチャネルである前記p導電型拡散領域が、前記側溝部の上方に配置され、前記側溝部付きトレンチの側壁に沿って、前記p導電型拡散領域より不純物が高い、高濃度p導電型拡散領域が形成されてなることが好ましい。 Also as described in claim 11, the MOS transistor in the level shift circuit of the high voltage IC, the p conductivity type diffusion region is a channel of the MOS transistor is disposed above the groove portion, the It is preferable that a high-concentration p-conductivity type diffusion region having a higher impurity than the p-conduction type diffusion region is formed along the side wall of the trench with a side groove.
これにより、高電圧が印加されるレベルシフト回路のMOS型トランジスタを、RESURF構造やダブル−RESURF構造とすることができ、当該MOS型トランジスタの断面における横方向の耐圧を向上することができる。 As a result, the MOS transistor of the level shift circuit to which a high voltage is applied can have a RESURF structure or a double-RESURF structure, and the lateral breakdown voltage in the cross section of the MOS transistor can be improved.
請求項12に記載のように、上記半導体装置は、前記回路素子の耐圧が1200V以上必要な場合にも好適である。 According to a twelfth aspect of the present invention, the semiconductor device is also suitable when the withstand voltage of the circuit element is required to be 1200 V or higher.
請求項13〜16に記載の発明は、上記半導体装置の製造方法に関する発明である。 The inventions according to claims 13 to 16 relate to a method for manufacturing the semiconductor device.
請求項13に記載の発明は、埋め込み酸化膜を有するSOI構造半導体基板の主面側である第1半導体層の表層部に、p導電型拡散領域とn導電型拡散領域を有する回路素子が形成され、前記第1半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、埋め込み酸化膜に沿ってトレンチ幅が鍔状に広げられた側溝部を有してなる側溝部付きトレンチが形成され、前記p導電型拡散領域とn導電型拡散領域の少なくともいずれか一方の拡散領域が、前記側溝部の上方に配置されてなる半導体装置の製造方法において、高アスペクトトレンチ加工を行うために、表面が絶縁膜のマスクで覆われた第1半導体層の厚さを数μm〜10数μmに、また側溝部付きトレンチ形成のための絶縁膜のマスク開口径を数μm〜10数μmに形成し、高密度プラズマを利用して、SOI構造半導体基板の温度を−20℃以下に保って、ドライエッチングにより、前記側溝部付きトレンチを一工程で形成することを特徴としている。 In a thirteenth aspect of the present invention, a circuit element having a p-conduction type diffusion region and an n-conduction type diffusion region is formed in the surface layer portion of the first semiconductor layer on the main surface side of the SOI structure semiconductor substrate having a buried oxide film. And a trench having a side groove portion, which is a trench reaching the buried oxide film from the surface of the first semiconductor layer and has a side groove portion having a trench width widened in a bowl shape along the buried oxide film. In the method of manufacturing a semiconductor device, in which at least one of the p-conduction type diffusion region and the n-conduction type diffusion region is disposed above the side groove, a surface is formed to perform high aspect trench processing. The thickness of the first semiconductor layer covered with the insulating film mask is several μm to several tens μm, and the mask opening diameter of the insulating film for forming the trench with the side groove is several μm to several tens μm. , By using density plasma, while maintaining the temperature of the SOI structure semiconductor substrate to -20 ° C. or less, by dry etching is characterized by forming the groove portion with the trench in one step.
上記側溝部付きトレンチ形成においては、所定開口径のマスクとドライエッチングを用いることで、エッチング中のトレンチ先端が埋め込み酸化膜に到達した際に、埋め込み酸化膜表面でエッチングイオンの帯電現象を意図的に発生させることができる。この帯電したイオンにより、トレンチ内に入射してきたエッチングイオンを埋め込み酸化膜に沿った水平方向に反発させ、埋め込み酸化膜に沿って側溝部を形成することができる。このようにして、上記側溝部付きトレンチを一工程で形成することができ、当該製造方法によれば上記半導体装置の製造コストを低減することができる。 In the trench formation with side grooves, a mask having a predetermined opening diameter and dry etching are used to intentionally charge etching ions on the surface of the buried oxide film when the tip of the trench being etched reaches the buried oxide film. Can be generated. With this charged ion, the etching ions incident on the trench can be repelled in the horizontal direction along the buried oxide film to form a side groove along the buried oxide film. Thus, the trench with a side groove can be formed in one step, and according to the manufacturing method, the manufacturing cost of the semiconductor device can be reduced.
請求項15に記載のように、前記回路素子が、前記第1半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、前記側溝部を有さない第1トレンチにより、周囲から絶縁分離されてなる場合には、所定開口径のマスクとドライエッチングを用いて、トレンチ幅によるエッチングレートの違いを利用し、前記第1トレンチと前記側溝部付きトレンチを形成するためのエッチングを、同一工程により行うことができる。従って、これによっても、上記半導体装置の製造コストを低減することができる。 16. The circuit element according to claim 15, wherein the circuit element is a trench that reaches the buried oxide film from the surface of the first semiconductor layer, and is insulated and isolated from the surroundings by the first trench that does not have the side groove portion. In this case, the etching for forming the first trench and the trench with the side groove is performed in the same process by using a mask having a predetermined opening diameter and dry etching, using the difference in etching rate depending on the trench width. It can be carried out. Therefore, the manufacturing cost of the semiconductor device can be reduced also by this.
前記側溝部付きトレンチの形成は、回路素子の形成前に行うことが可能であるが、請求項16に記載のように、回路素子の形成後に前記第1半導体層上に層間絶縁膜が形成され、前記側溝部付きトレンチの形成を、前記層間絶縁膜の形成後に行うことも可能である。 The trench with a side groove can be formed before the circuit element is formed, but an interlayer insulating film is formed on the first semiconductor layer after the circuit element is formed as claimed in claim 16. The trenches with side grooves can be formed after the interlayer insulating film is formed.
尚、請求項13〜16に記載の製造方法に製造される半導体装置の作用効果については上記したとおりであり、その説明は省略する。 In addition, about the effect of the semiconductor device manufactured by the manufacturing method of Claims 13-16, it is as above-mentioned, The description is abbreviate | omitted.
以下、本発明を実施するための最良の形態を、図に基づいて説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings.
図1(a),(b)は、本発明における半導体装置の一例で、図1(a)は、半導体装置100の模式的な上面図であり、図1(b)は、図1(a)のA−Aにおける模式的な断面図である。
1A and 1B are examples of a semiconductor device according to the present invention. FIG. 1A is a schematic top view of the
図1(a),(b)に示す半導体装置100は、埋め込み酸化膜3を有するSOI構造半導体基板12の主面側である第1半導体層1の表層部に、p導電型拡散領域6とn導電型拡散領域7,7aを有する回路素子が形成されてなる半導体装置である。第1半導体層1は、低濃度n導電型半導体層(n−)である。半導体装置100に形成されている回路素子はダイオードで、p導電型拡散領域6(p)をアノード(A)とし、第1半導体層1より不純物濃度が高いn導電型拡散領域7(n),7a(n+)をカソード(C)としている。
A
図1(b)において、符号4sは、回路素子を周囲から絶縁分離のするための第1トレンチ4の側壁絶縁膜である。また、符号6aは、トレンチ4の側壁絶縁膜4sに沿って形成された、p導電型拡散領域6より不純物が高い高濃度p導電型拡散領域(p+)である。尚、図1(a)では、簡単化のために、高濃度p導電型拡散領域6aの図示を省略している。
In FIG. 1B,
図1(a),(b)の半導体装置100では、第1半導体層1の表面から埋め込み酸化膜3に達するトレンチであって、埋め込み酸化膜3に沿ってトレンチ幅が鍔状に広げられた側溝部5mを有してなる側溝部付きトレンチ5が形成されている。図1(a)では、側溝部5mの先端5mtの位置を、太い点線で示してある。側溝部付きトレンチ5の側溝部5mは、空洞であってもよいし、誘電体を埋め込んでもよい。また、半導体装置100では、ダイオードのカソードであるn導電型拡散領域7,7aが、側溝部付きトレンチ5の側溝部5mの上方に配置されている。
In the
図1(a),(b)の半導体装置100では、回路素子の断面におけるp導電型拡散領域6とn導電型拡散領域7,7aの横方向の耐圧は、いわゆるSOI−RESURF構造により確保することができる。一方、回路素子の断面におけるp導電型拡散領域6とn導電型拡散領域7,7aの縦方向の耐圧については、回路素子に印加される高電圧を、第1半導体層1と埋め込み酸化膜3で分圧させる。ここで半導体装置100においては、埋め込み酸化膜3に沿って形成された空洞もしくは誘電体が埋め込まれてなるトレンチ5の側溝部5mによって、4μm程度の薄い埋め込み酸化膜3を実効的に厚くしたのと同様の効果が得られる。従って、埋め込み酸化膜3と側溝部5mにおける電圧の分圧割合が大きくなり、第1半導体層1にかかる電圧を低減して、高耐圧の回路素子を実現することができる。このようにして、半導体装置100に形成された回路素子は、高耐圧のツェナーダイオードとして使用することができる。尚、側溝部5mによる耐圧向上効果に関しては、側溝部を誘電率が小さい空洞とすることが好ましい。一方、構造的な安定性の面では、側溝部に誘電体が埋め込まれてなることが好ましい。特に、上記半導体装置は、回路素子の耐圧が1200V以上必要な場合にも好適である。
In the
図1(a),(b)の半導体装置100における側溝部付きトレンチ5は、マスク開口径を適宜設定し、ドライエッチングにより一工程で形成する。図2に、上記ドライエッチングを用いた一工程での側溝部付きトレンチ5の形成原理を示す。
The
図2は、トレンチ5のエッチング中における反応モデルを示している。図2に示すように、上記側溝部付きトレンチ5の形成においては、所定開口径のNSG等からなるマスクとドライエッチングを用いることで、エッチング中のトレンチ先端が埋め込み酸化膜3に到達した際に、埋め込み酸化膜3の表面でエッチングイオンの帯電現象を意図的に発生させることができる。この帯電したイオンにより、トレンチ5内に入射してきたエッチングイオンを埋め込み酸化膜3に沿った水平方向に反発させ、埋め込み酸化膜3に沿って側溝部5mを形成することができる。
FIG. 2 shows a reaction model during the etching of the
上記エッチングは、高アスペクトトレンチ加工特有のチャージング異常を利用したものである。第1半導体層1の厚さが数μm〜数10μmに対して、側溝部付きトレンチ5のマスク開口径も数μm〜10数μmとする。エッチング条件としては、例えば、ECRなど高密度プラズマを利用し、基板温度を−20℃以下の低温にして、反応ガスをSF6とO2とする。高アスペクトトレンチ加工においては、トレンチマスク材の酸化膜(NSG:SiO2)に電子が帯電し、被エッチング材である第1半導体層(Si)に到達した正イオンを中和する電子が、トレンチ5の先端まで到達できない。このため、トレンチ5の先端(底)で、正イオンが帯電する。低アスペクトトレンチ加工では、プラズマ中の電子が同時に照射されるため、イオンは中和されて、このような帯電は起こらない。特に、高アスペクトトレンチ加工で且つ表面がSiO2のような絶縁膜のマスクで覆われている場合に、埋め込み酸化膜3表面のイオンの帯電がより顕在化する。埋め込み酸化膜3表面で正イオンが帯電すると、入射イオンは埋め込み酸化膜3近傍で電気的な反発力により曲げられる。これによって、トレンチ5の底部において、埋め込み酸化膜3に沿った第1半導体層(Si)1の選択的なサイドエッチング現象が発生し、側溝部5mが形成される。
The etching utilizes a charging abnormality peculiar to high aspect trench processing. The thickness of the
このようにして、上記側溝部付きトレンチ5を一工程で形成することができる。従って、上記製造方法によれば、図1(a),(b)に示す半導体装置100の製造コストを低減することができる。
In this way, the
図1(a),(b)の半導体装置100におけるトレンチ5の側溝部5mは、SOI構造半導体基板12の主面側の第1半導体層1に形成するものであり、図12の半導体装置93に較べて、エッチング加工量が小さく、短時間で加工することができる。また、後述するように、側溝部付きトレンチ5の形成は、回路素子を周囲から絶縁分離するトレンチ4の形成工程を用いて、同時に形成することができる。このため、半導体装置100の製造コストを抑制することができる。
The
また、半導体装置100における側溝部付きトレンチ5は、p導電型拡散領域6とn導電型拡散領域7,7aを有する回路素子の形成前に形成することができ、エッチング加工量も小さいため、加工に伴う第1半導体層1の応力変化を抑制することができる。このため、第1半導体層1に形成される回路素子の特性変動も抑制することができる。
In addition, the
以上のようにして、図1(a),(b)に示す半導体装置100は、SOI基板12の表層部に高耐圧で特性変動が抑制された回路素子が形成されてなり、安価に製造することのできる半導体装置とすることができる。
As described above, the
図1(a),(b)に示す半導体装置100は、回路素子としてダイオードが形成された半導体装置であったが、同様の構造を用いて、回路素子をMOS型トランジスタとすることもできる。
Although the
図3は、回路素子としてMOS型トランジスタが形成された本発明における別の半導体装置の例で、半導体装置101の模式的な断面図である。図3の半導体装置101の上面図については、図1(a)と同様であり、記載を省略した。
FIG. 3 is a schematic cross-sectional view of a
図3に示す半導体装置101も、図1(b)に示す半導体装置100と同様に、埋め込み酸化膜3を有するSOI構造半導体基板12の主面側である第1半導体層1の表層部に、p導電型拡散領域6とn導電型拡散領域7,7aを有する回路素子が形成されてなる半導体装置である。一方、図1(b)の半導体装置100に形成されている回路素子はダイオードであったが、図3の半導体装置101に形成されている回路素子はNチャネルMOS型トランジスタである。図3の半導体装置101では、p導電型拡散領域6上にゲート電極8が形成されると共に、p導電型拡散領域6の内部に高濃度n導電型拡散領域6bが形成され、2つの高濃度n導電型拡散領域6b,7aが、それぞれソース(S)とドレイン(D)となっている。
Similarly to the
図3の半導体装置101においても、図1(b)の半導体装置100と同様に、側溝部付きトレンチ5が形成されており、NチャネルMOS型トランジスタのドレインであるn導電型拡散領域7,7aが、側溝部付きトレンチ5の側溝部5mの上方に配置されている。従って、図1(b)の半導体装置100と同様にして、高耐圧の回路素子を実現することができ、図3の半導体装置101に形成された回路素子は、高耐圧のNチャネルMOS型トランジスタとして使用することができる。
Also in the
図1(a),(b)に示す半導体装置100では、回路素子のn導電型拡散領域7,7aが側溝部付きトレンチ5の側溝部5mの上方に配置されていたが、回路素子のp導電型拡散領域を側溝部付きトレンチの側溝部の上方に配置しても効果的である。
In the
図4は、回路素子のp導電型拡散領域が側溝部の上方に配置された本発明における別の半導体装置の例である。図4(a)は、半導体装置102の模式的な上面図である。また、図4(b)は、図4(a)のB−B断面における製造途中の半導体装置を示す図であり、図4(c)は、製造された半導体装置102のB−Bにおける模式的な断面図である。
FIG. 4 is an example of another semiconductor device according to the present invention in which the p conductivity type diffusion region of the circuit element is disposed above the side groove. FIG. 4A is a schematic top view of the
図4(a)〜(c)に示す半導体装置102も、図1(a),(b)に示す半導体装置100と同様に、埋め込み酸化膜3を有するSOI構造半導体基板12の主面側である第1半導体層1の表層部に、p導電型拡散領域6とn導電型拡散領域7aを有する回路素子が形成されてなる半導体装置である。一方、図1(a),(b)の半導体装置100では、回路素子のn導電型拡散領域7,7aが側溝部付きトレンチ5の側溝部5mの上方に配置されていたが、図4(a)〜(c)の半導体装置102では、回路素子のp導電型拡散領域6が側溝部付きトレンチ5の側溝部5mの上方に配置されている。また、半導体装置102では、側溝部付きトレンチ5の側壁に沿って、p導電型拡散領域6(p)より不純物が高い、高濃度p導電型拡散領域6a(p+)が形成されている。図4(b)に示すように、高濃度p導電型拡散領域6aは、ドライエッチングにより側溝部付きトレンチ5を形成した後、側溝部付きトレンチ5の側壁からp導電型の不純物を拡散させることにより、形成することができる。尚、半導体装置102では、側溝部付きトレンチ5が、回路素子を周囲から絶縁分離のするためのトレンチにもなっている。
The
図4(a),(c)に示す半導体装置102は、第1半導体層1(n−)の表層部にp導電型拡散領域6(p)が形成され、埋め込み酸化膜3上の第1半導体層1の下層部に高濃度p導電型拡散領域6a(p+)が形成された、いわゆるRESURF(REduced SURFace electric field)構造となっている。また、第1半導体層1の表層部に形成されたp導電型拡散領域6をn導電型拡散領域7a(n+)に向かって横方向に伸ばして、ダブル−RESURF構造とすることもできる。このようにRESURF構造もしくはダブル−RESURF構造とした回路素子では、図11で説明した横方向(L)の耐圧を向上することができ、高耐圧の回路素子とすることができる。尚、半導体装置102における回路素子は、ダイオードであっても、ゲート電極やp導電型拡散領域6の内部に高濃度n導電型拡散領域が形成されたNチャネルMOS型トランジスタであってもよい。
In the
図11,4に示す半導体装置100〜102では、いずれも、側溝部付きトレンチ5の側溝部5mの上方に、p導電型拡散領域6またはn導電型拡散領域7,7aのどちらか一方の拡散領域が配置されていた。これに限らず、側溝部付きトレンチの側溝部の上方に、p導電型拡散領域とn導電型拡散領域の両方の拡散領域を配置するようにしてもよい。
In each of the
図5は、側溝部の上方にp導電型拡散領域とn導電型拡散領域の両方の拡散領域が配置された本発明における別の半導体装置の例である。図5(a)は、半導体装置103の模式的な上面図であり、図5(b)は、図5(a)のC−Cにおける模式的な断面図である。
FIG. 5 shows an example of another semiconductor device according to the present invention in which both the p-conduction type diffusion region and the n-conduction type diffusion region are disposed above the side groove. FIG. 5A is a schematic top view of the
図5(a),(b)に示す半導体装置103では、回路素子のn導電型拡散領域7,7aが側溝部付きトレンチ5aの側溝部5amの上方に配置されており、回路素子のp導電型拡散領域6が側溝部付きトレンチ5bの側溝部5bmの上方に配置されている。また、半導体装置103では、各側溝部5am,5bmの先端5amt,5bmtが、図5(a)に示すように図の左右方向において、互いに連結されている。尚、図中の符号5as,5bsは、それぞれ側溝部付きトレンチ5a,5bの側壁絶縁膜である。
In the
図5(a),(b)の半導体装置103についても、図11の半導体装置100,101と同様にして回路素子の断面における縦方向の耐圧をより高めることができ、図4の半導体装置102と同様にして回路素子の断面における横方向の耐圧をより高めることができる。尚、半導体装置103における回路素子は、ダイオードであっても、ゲート電極やp導電型拡散領域6の内部に高濃度n導電型拡散領域が形成されたNチャネルMOS型トランジスタであってもよい。また、回路素子の断面における横方向の耐圧をより高める場合には、図4の半導体装置102と同様に、RESURF構造もしくはダブル−RESURF構造の回路素子とする。
Also in the
以上のようにして、図5(a),(b)に示す半導体装置103についても、高耐圧の回路素子が形成された半導体装置とすることができる。
As described above, the
図1(a),(b)に示す半導体装置100では、回路素子を周囲から絶縁分離のするために、第1半導体層1の表面から埋め込み酸化膜3に達するトレンチであって、側溝部を有さない第1トレンチ4が形成されている。図1(a),(b)に示す半導体装置100は、第1トレンチ4を側溝部付きトレンチ5のエッチングを別工程で行った半導体装置であるが、第1トレンチ4と側溝部付きトレンチ5のエッチングを同一工程で行うこともできる。
In the
図6は、第1トレンチと側溝部付きトレンチのエッチングを同一工程で行った本発明における別の半導体装置の例である。図6(a)は、半導体装置104の模式的な上面図であり、図6(b)は、図6(a)のD−Dにおける模式的な断面図である。
FIG. 6 is an example of another semiconductor device according to the present invention in which the etching of the first trench and the trench with the side groove is performed in the same process. 6A is a schematic top view of the
図1(a),(b)に示す半導体装置100と図6(a),(b)に示す半導体装置104を比較してわかるように、2つの半導体装置100,104は、側溝部付きトレンチ5の幅を異にしている。
As can be seen by comparing the
図6(a),(b)の半導体装置104における第1トレンチ4と側溝部付きトレンチ5の同時エッチングは、トレンチ幅によるエッチングレートの違いを利用したものである。
The simultaneous etching of the
図7に、上記ドライエッチングによるトレンチ幅とエッチングレートの関係を示す。図7の結果より、トレンチ幅が大きくなるほど、エッチングレートが増大する。従って、側溝部付きトレンチ5のマスク開口径を第1トレンチ4のマスク開口径より大きくして、先に側溝部付きトレンチ5の先端が埋め込み酸化膜3に達するようにし、第1トレンチ4の先端が埋め込み酸化膜3に達する間に、側溝部付きトレンチ5のサイドエッチングを行う。これにより、第1トレンチ4と側溝部付きトレンチ5を同じエッチング工程で同時に形成することができる。
FIG. 7 shows the relationship between the trench width by the dry etching and the etching rate. From the result of FIG. 7, the etching rate increases as the trench width increases. Therefore, the mask opening diameter of the
従って、図6(a),(b)の半導体装置104は、図1(a),(b)の半導体装置100に較べて、製造コストを低減することができる。
Accordingly, the manufacturing cost of the
図1(a),(b)に示す半導体装置100は、回路素子を形成する前に側溝部付きトレンチ5を形成した。しかしながらこれに限らず、回路素子の形成後に側溝部付きトレンチ5を形成することもできる。
In the
図8は、回路素子の形成後に側溝部付きトレンチを形成する本発明における別の半導体装置の例である。図8(a)と図8(b)に、それぞれ、は、製造途中の半導体装置と製造された半導体装置の模式的な断面図を示す。 FIG. 8 is an example of another semiconductor device according to the present invention in which a trench with a side groove is formed after circuit elements are formed. FIG. 8A and FIG. 8B respectively show schematic cross-sectional views of the semiconductor device being manufactured and the manufactured semiconductor device.
図8(a),(b)に示す半導体装置105において、符号9は回路素子の形成後にSOI基板12の第1半導体層1上に形成された層間絶縁膜で、半導体装置105では、側溝部付きトレンチ5の形成を、層間絶縁膜9を形成した後で行っている。尚、半導体装置105における回路素子のn導電型拡散領域7は、側溝部付きトレンチ5の形成前に予め形成しておいてもよいが、側溝部付きトレンチ5のエッチング後に、側壁から拡散させて形成してもよい。
In the
以上示した高耐圧の回路素子を有する半導体装置100〜105は、図10に示した低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる高耐圧ICに好適である。この場合には、上記高耐圧の回路素子がレベルシフト回路におけるMOS型トランジスタとなるように、図10のMOS型トランジスタのドレイン(D)であるn導電型拡散領域(n+)が、側溝部の上方に配置されてなるようにする。これにより、高電圧が印加されるレベルシフト回路のMOS型トランジスタにおいて、ドレインの断面における縦方向の耐圧を向上することができる。
The
また、上記高耐圧ICのレベルシフト回路におけるMOS型トランジスタにおいては、図4の半導体装置102と同様に、図10のMOS型トランジスタのチャネルであるp導電型拡散領域が側溝部の上方に配置され、側溝部付きトレンチの側壁に沿って高濃度p導電型拡散領域が形成されてなることが好ましい。これにより、高電圧が印加されるレベルシフト回路のMOS型トランジスタを、RESURF構造やダブル−RESURF構造とすることができ、当該MOS型トランジスタの断面における横方向の耐圧を向上することができる。
Further, in the MOS type transistor in the level shift circuit of the high breakdown voltage IC, the p-conductivity type diffusion region which is the channel of the MOS type transistor in FIG. 10 is arranged above the side groove as in the
(他の実施形態)
上記実施形態の半導体装置100〜105は、いずれも、第1半導体層1がn導電型のSOI構造半導体基板12を用いた半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、p導電型のSOI構造半導体基板を用いた半導体装置であってもよい。尚、この場合には、上記実施形態において示した各図の導電型がすべて逆転する。
(Other embodiments)
Each of the
91〜93,100〜105 半導体装置(高耐圧IC)
10〜12 SOI構造半導体基板
1 第1半導体層
3 埋め込み酸化膜
4 第1トレンチ
4s 側壁絶縁膜(酸化膜)
5,5a,5b 側溝部付きトレンチ
5m,5ma,5mb 側溝部
5mt,5mat,5mbt 先端
5ms,5mas,5mbs 側壁絶縁膜(酸化膜)
6 p導電型拡散領域
6a 高濃度p導電型拡散領域
6b 高濃度n導電型拡散領域
7,7a n導電型拡散領域
91 to 93, 100 to 105 Semiconductor device (high voltage IC)
10 to 12 SOI
5, 5a, 5b Trench with
6 p conductivity
Claims (16)
前記第1半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、埋め込み酸化膜に沿ってトレンチ幅が鍔状に広げられた側溝部を有してなる側溝部付きトレンチが形成され、
前記p導電型拡散領域とn導電型拡散領域の少なくともいずれか一方の拡散領域が、前記側溝部の上方に配置されている半導体装置において、
前記側溝部付きトレンチが、複数個形成され、
前記複数個の側溝部付きトレンチにおける各側溝部が、互いに連結されてなることを特徴とする半導体装置。 A semiconductor device in which a circuit element having a p-conduction type diffusion region and an n-conduction type diffusion region is formed in a surface layer portion of a first semiconductor layer that is a main surface side of an SOI structure semiconductor substrate having a buried oxide film,
A trench reaching the buried oxide film from the surface of the first semiconductor layer, wherein a trench with a side groove part having a side groove part having a trench width widened along the buried oxide film is formed;
In the semiconductor device in which at least one of the p conductivity type diffusion region and the n conductivity type diffusion region is disposed above the side groove portion ,
A plurality of trenches with side grooves are formed,
Each of the side groove portions in the plurality of trenches with side groove portions is connected to each other .
当該第1半導体層より不純物濃度が高い前記n導電型拡散領域が、前記側溝部の上方に配置されてなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。 The first semiconductor layer is a low-concentration n-conductivity type semiconductor layer;
4. The semiconductor device according to claim 1, wherein the n conductivity type diffusion region having an impurity concentration higher than that of the first semiconductor layer is disposed above the side groove portion. 5.
前記p導電型拡散領域が、前記側溝部の上方に配置され、
前記側溝部付きトレンチの側壁に沿って、前記p導電型拡散領域より不純物が高い、高濃度p導電型拡散領域が形成されてなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。 The first semiconductor layer is a low-concentration n-conductivity type semiconductor layer;
The p-conductivity type diffusion region is disposed above the side groove,
4. The high-concentration p-conductivity type diffusion region having a higher impurity than the p-conduction type diffusion region is formed along the side wall of the trench with the side groove. The semiconductor device described.
前記第1半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、前記側溝部を有さない第1トレンチにより、周囲から絶縁分離されてなることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。 The circuit element is
7. The trench that reaches the buried oxide film from the surface of the first semiconductor layer, and is insulated and isolated from the surroundings by a first trench that does not have the side groove portion. The semiconductor device according to claim 1.
前記回路素子が、前記レベルシフト回路におけるMOS型トランジスタであり、
前記MOS型トランジスタのドレインである前記n導電型拡散領域が、前記側溝部の上方に配置されてなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。 The semiconductor device is a high breakdown voltage IC provided with a low potential reference circuit, a high potential reference circuit, and a level shift circuit,
The circuit element is a MOS transistor in the level shift circuit;
8. The semiconductor device according to claim 1, wherein the n conductivity type diffusion region which is a drain of the MOS type transistor is disposed above the side groove portion . 9.
前記回路素子が、前記レベルシフト回路におけるMOS型トランジスタであり、
前記MOS型トランジスタのチャネルである前記p導電型拡散領域が、前記側溝部の上方に配置され、
前記側溝部付きトレンチの側壁に沿って、前記p導電型拡散領域より不純物が高い、高濃度p導電型拡散領域が形成されてなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。 The semiconductor device is a high breakdown voltage IC provided with a low potential reference circuit, a high potential reference circuit, and a level shift circuit,
The circuit element is a MOS transistor in the level shift circuit;
The p conductivity type diffusion region which is the channel of the MOS transistor is disposed above the side groove portion,
The high-concentration p-conductivity type diffusion region having a higher impurity than the p-conduction type diffusion region is formed along the side wall of the trench with a side groove. The semiconductor device described.
前記第1半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、埋め込み酸化膜に沿ってトレンチ幅が鍔状に広げられた側溝部を有してなる側溝部付きトレンチが形成され、
前記p導電型拡散領域とn導電型拡散領域の少なくともいずれか一方の拡散領域が、前記側溝部の上方に配置されてなる半導体装置の製造方法において、
高アスペクトトレンチ加工を行うために、表面が絶縁膜のマスクで覆われた前記第1半導体層の厚さを数μm〜10数μmに、また前記側溝部付きトレンチ形成のための前記絶縁膜のマスク開口径を数μm〜10数μmに形成し、
高密度プラズマを利用して、前記SOI構造半導体基板の温度を−20℃以下に保って、
ドライエッチングにより、前記側溝部付きトレンチを一工程で形成することを特徴とする半導体装置の製造方法。 A circuit element having a p-conduction type diffusion region and an n-conduction type diffusion region is formed on the surface layer portion of the first semiconductor layer on the main surface side of the SOI structure semiconductor substrate having a buried oxide film,
A trench reaching the buried oxide film from the surface of the first semiconductor layer, wherein a trench with a side groove part having a side groove part having a trench width widened along the buried oxide film is formed;
In the method of manufacturing a semiconductor device, wherein at least one of the p-conduction type diffusion region and the n-conduction type diffusion region is disposed above the side groove portion.
In order to perform high aspect trench processing, the thickness of the first semiconductor layer whose surface is covered with an insulating film mask is set to several μm to several tens μm, and the insulating film for forming the trench with side grooves is formed . The mask opening diameter is formed to several μm to several tens μm,
Using high-density plasma, the temperature of the SOI structure semiconductor substrate is kept at −20 ° C. or lower,
A method of manufacturing a semiconductor device, wherein the trench with a side groove is formed in one step by dry etching.
前記第1半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、前記側溝部を有さない第1トレンチにより、周囲から絶縁分離されてなり、
前記第1トレンチと前記側溝部付きトレンチを形成するためのエッチングを、同一工程により行うことを特徴とする請求項13または14に記載の半導体装置の製造方法。 The circuit element is
A trench that reaches the buried oxide film from the surface of the first semiconductor layer, and is insulated and isolated from the surroundings by a first trench that does not have the side groove portion;
The method for manufacturing a semiconductor device according to claim 13 , wherein etching for forming the first trench and the trench with the side groove is performed in the same process.
前記側溝部付きトレンチの形成を、前記層間絶縁膜の形成後に行うことを特徴とする請求項13乃至15のいずれかに記載の半導体装置の製造方法。 An interlayer insulating film is formed on the first semiconductor layer,
16. The method of manufacturing a semiconductor device according to claim 13 , wherein the trench with a side groove is formed after the interlayer insulating film is formed.
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