JP4606552B2

JP4606552B2 - 半導体装置

Info

Publication number: JP4606552B2
Application number: JP2000192112A
Authority: JP
Inventors: 瑞久二瓶; 祐渡邊
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-06-27
Filing date: 2000-06-27
Publication date: 2011-01-05
Anticipated expiration: 2020-06-27
Also published as: JP2002016086A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、特に、ＨＥＭＴ（高電子移動度トランジスタ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）等の電界効果型化合物半導体装置の電極をプロセスダメージから保護するための電極被覆構造に特徴のある半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、シリコン半導体集積回路装置等のＳｉデバイスにおいては、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）、即ち、絶縁ゲート型ＦＥＴが用いられているが、高周波増幅素子或いは超高速集積回路装置を構成するＧａＡｓ等の化合物半導体を用いた電子デバイスにおいては界面準位の問題があるため、ＭＥＳＦＥＴやＨＥＭＴ等が用いられている。
【０００３】
ここで、図７を参照して、従来のＩｎＰ系のＨＥＭＴの製造工程を説明する。
なお、各図は、チャネル長方向に沿った概略的断面図である。
図７（ａ）参照
まず、半絶縁性ＩｎＰ基板４１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、ｉ型ＩｎＡｌＡｓバッファ層４２、ｉ型ＩｎＧａＡｓチャネル層４３、ｎ型ＩｎＡｌＡｓキャリア供給層４４、及び、ｎ⁺型ＩｎＧａＡｓキャップ層４５を順次成長させる。
【０００４】
次いで、エッチングを施すことによって素子分離溝４６を形成してメサ状の素子能動領域を設けたのち、素子能動領域にリフトオフ法を用いてＴｉ膜４７／Ｐｔ膜４８／Ａｕ膜４９からなる一対のソース・ドレイン電極５０を選択的に形成する。
次いで、一対のソース・ドレイン電極５０の間のｎ⁺型ＩｎＧａＡｓキャップ層４５を選択的に除去してゲートリセス領域５１を形成したのち、再び、リフトオフ法を用いることによってＴｉ膜５２／Ｐｔ膜５３／Ａｕ膜５４からなるＴ字状のゲート電極５５を形成する。
【０００５】
図７（ｂ）参照
次いで、プラズマＣＶＤ法を用いて、層間絶縁膜となるＳｉＮ膜５６を、厚さ、１００ｎｍ程度堆積させる。
なお、このプラズマＣＶＤ法によって堆積させたＳｉＮ膜５６は、パッシベーション膜として理想的な緻密な膜となる。
【０００６】
図７（ｃ）参照
次いで、レジスト（図示せず）に電極引き出し部をパターニングによって開口したのち、Ｆ系ガス、例えば、ＳＦ₆を用いたドライエッチングを施すことによってＳｉＮ膜５６に引き出し開口を形成し、次いで、スパッタリング法によって、Ａｕ膜を順次堆積させたのち、Ａｒイオンを用いたイオンミリングを施してＡｕ配線５７とすることによってＨＥＭＴが完成する。
【０００７】
【発明が解決しようとする課題】
しかし、従来においては、ＳｉＮ膜５６の成膜工程においてはプラズマＣＶＤ法を用いており、特に、緻密な膜を得るためにある程度ＲＦパワーを大きくしてＳｉＮ膜５６の堆積を行っているので、堆積工程中で基板が受けるプラズマダメージは避けられないという問題がある。
【０００８】
即ち、堆積初期にソース・ドレイン電極５０及びゲート電極５５の最上層を構成するＡｕ膜４９，５４は大きなプラズマダメージを受けるため、Ａｕ膜４９，５４の表面に高抵抗な表面変質層が形成され、配線との間のコンタクト不良が発生するという問題がある。
【０００９】
これは、プラズマＣＶＤ工程において、ＳｉＮの原料となるシラン（ＳｉＨ₄）系のガスによるプラズマを発生させているが、プラズマ中のＳｉイオンがソース・ドレイン電極５０及びゲート電極５５の表面に照射され、最上層を構成するＡｕ膜４９，５４の表面に高抵抗なＳｉとＡｕの混成層が形成されるためと考えられる。
【００１０】
なお、ＳｉＮ膜等の膜をプロセスダメージが発生しない減圧化学気相成長法（ＬＰＣＶＤ法）等で成長させることは可能であるが、そうするとパッシベーション膜として必要な緻密性が得られなくなるという問題がある。
【００１１】
したがって、本発明は、耐プロセスダメージ性に優れた電極構造を提供することを目的とする。
【００１２】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上述の課題を解決するために、本発明においては、半導体装置の電極１，２、または、電極１，２と半導体表面の双方のいずれかを、電極１，２の最上層３，４を構成する金と異なった金属、即ち、Ｔｉ，Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，Ｚｒのいずれか一つの金属を構成元素とする金属酸化膜５，６によって被覆したことを特徴とする。
【００１３】
このように、少なくとも電極１，２、特に、ショットキーバリアゲート電極やソース・ドレイン電極の表面を、電極１，２の最上層３，４を構成する金と異なった金属を構成元素とする金属酸化膜５，６、例えば、酸化Ｔｉ膜で被覆することによって、電極１，２の最上層３，４、特に、Ａｕ膜の表面に高抵抗な変質層が形成されるのが防止され、配線８との間のコンタクト不良を防止することが可能になる。
なお、電極１，２の最上層とは、電極１，２の形成を目的として堆積させた導電層の内の最上層３，４を意味するものであり、金属酸化物を形成するための金属が未反応のまま残存しても、本発明で言うところの「電極の最上層」ではない。
【００１４】
また、半導体表面もこのような金属酸化膜５，６で被覆することによって、半導体層、例えば、キャリア供給層にプロセスダメージが導入されることが防止され、素子特性が劣化することがない。
【００１５】
特に、金属酸化膜５，６を構成する金属としては、Ｔｉ，Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，Ｚｒの酸化物の生成エネルギーの大きな金属を用いており、中でも、酸化Ｔｉ膜を用いた場合には、パッシベーション膜を構成するＳｉＮ膜と同じＦ系ガスを用いたドライエッチング或いはウェットエッチングによって同時にエッチング除去が可能になり、配線工程のプロセスが簡素化される。
【００１６】
さらに、本発明は、電極１，２表面及び半導体表面が、プロセスダメージの発生を伴う保護膜７、即ち、プロセスダメージの発生を伴う成膜方法により形成されたＳｉＮ膜、ＳｉＯＮ膜、または、ＳｉＯ _２膜で被覆されていることを特徴とする。
【００１７】
このように、電極１，２表面及び半導体表面を金属酸化膜５，６で被覆しているので、緻密でパッシベーション膜として最適ではあるが、プロセスダメージの発生を伴う保護膜７、典型的にはプラズマＣＶＤ膜で被覆することが可能になる。
【００１８】
また、本発明は、さらに、一部の電極２と半導体層との間にトンネル電流が流れる程度の厚さの金属酸化膜を介在させたことを特徴とする。
【００１９】
金属酸化膜５，６の厚さがトンネル電流が流れる厚さであれば、一部の電極２と半導体層との間、典型的には、ゲート電極とキャリア供給層との間に、金属酸化膜を介在させても良く、それによって、熱的に安定なゲート電極を実現することができる。
【００２０】
【発明の実施の形態】
ここで、図２及び図３を参照して本発明の第１の実施の形態の製造工程を説明する。
図２（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓバッファ層１２、厚さが、例えば、２５ｎｍのｉ型ＩｎＧａＡｓチャネル層１３、厚さが、例えば、２５ｎｍで、ｎ型不純物濃度が、例えば、２×１０¹⁸ｃｍ^-3のｎ型ＩｎＡｌＡｓキャリア供給層１４、及び、厚さが、例えば、５０ｎｍで、ｎ型不純物濃度が、例えば、１×１０¹⁹ｃｍ^-3のｎ⁺型ＩｎＧａＡｓキャップ層１５を順次成長させる。
なお、この場合のｉ型ＩｎＧａＡｓチャネル層１３及びｎ⁺型ＩｎＧａＡｓキャップ層１５の混晶比はＩｎ_0.53Ｇａ_0.47Ａｓであり、また、ｉ型ＩｎＡｌＡｓバッファ層１２及びｎ型ＩｎＡｌＡｓキャリア供給層１４の混晶比はＩｎ_0.52Ａｌ_0.48Ａｓである。
【００２１】
次いで、レジストパターン１６をマスクとして、Ｈ₃ＰＯ₄＋Ｈ₂Ｏ₂＋Ｈ₂Ｏからなるリン酸系のエッチャントを用いて、ｉ型ＩｎＡｌＡｓバッファ層１２が露出するまでエッチングして、素子分離溝１７を形成する。
【００２２】
図２（ｂ）参照
次いで、レジストパターン１６を除去したのち、新たにソース・ドレイン電極に対応する開口を有するレジストパターン（図示せず）を形成し、次いで、全面に、例えば、１０ｎｍのＴｉ膜１８、３０ｎｍのＰｔ膜１９、２００ｎｍのＡｕ膜２０、及び、２〜５０ｎｍ、例えば、４ｎｍのＴｉ膜を蒸着法によって順次堆積させ、次いで、レジストパターンとともに不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜をリフトオフすることによってノンアロイオーミック接触によりオーミック電極を形成する。
【００２３】
次いで、酸素プラズマ雰囲気に晒すことによって、最上層のＴｉ膜を酸化して酸化Ｔｉ膜２１に変換して、Ｔｉ膜１８／Ｐｔ膜１９／Ａｕ膜２０からなるとともに、表面が酸化Ｔｉ膜２１で被覆されたソース・ドレイン電極２２とする。
【００２４】
この酸化工程において、Ｔｉ膜は堆積工程においてはＴｉ膜１８／Ｐｔ膜１９／Ａｕ膜２０構造の側面にも若干堆積するので、ソース・ドレイン電極２２の側面も酸化Ｔｉ膜２１で覆われることになる。
なお、下層のＴｉ膜１８については、側面からの酸化はあまり進行しないので問題はない。
【００２５】
図２（ｃ）参照
次いで、レジストパターンを除去したのち、新たにゲートリセス領域に対応する開口を有するレジストパターン２３を設け、このレジストパターン２３をマスクとして、クエン酸＋Ｈ₂Ｏ₂＋Ｈ₂Ｏからなるクエン酸系エッチャントを用いてｎ⁺型ＩｎＧａＡｓキャップ層１５を選択的に除去することによってゲートリセス領域２４を形成する。
【００２６】
図３（ｄ）参照
次いで、レジストパターン２３を除去したのち、ゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン（図示せず）を設けたのち、全面に、例えば、１０ｎｍのＴｉ膜２５、１０ｎｍのＰｔ膜２６、２００ｎｍのＡｕ膜２７、及び、２〜５０ｎｍ、例えば、４ｎｍのＴｉ膜を蒸着法によって順次堆積させたのち、レジストパターンとともにリフトオフすることによって、不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜を除去してショットキーバリア電極を形成する。
【００２７】
次いで、再び、酸素プラズマ雰囲気に晒すことによって、最上層のＴｉ膜を酸化して酸化Ｔｉ膜２８に変換して、Ｔｉ膜２５／Ｐｔ膜２６／Ａｕ膜２７からなるとともに、表面が酸化Ｔｉ膜２８で被覆されたゲート電極２９とする。
なお、Ｔｉ膜は堆積工程においてＡｕ膜２７の側面にも堆積するので、この酸化工程において、Ａｕ膜の側面も酸化Ｔｉ膜２８で覆われることになる。
【００２８】
図３（ｅ）参照
次いで、プラズマＣＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉＮ膜３０を全面に堆積させてパッシベーション膜とする。
【００２９】
図３（ｆ）参照
次いで、ソース・ドレイン電極２２及びゲート電極２９に対応する開口部を有するレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＳＦ₆を用いたドライエッチングを施すことによって、ＳｉＮ膜３０及び酸化Ｔｉ膜２１，２８とを順次除去したのち、１μｍのＡｕ膜を順次堆積させたのち、Ａｒイオンを用いたイオンミリングを施してＡｕ配線３１を形成することによってＨＥＭＴが完成する。
【００３０】
以上、説明したように、本発明の第１の実施の形態においては、プラズマＣＶＤ法でＳｉＮ膜３０を堆積する工程の前に、ゲート電極２９及びソース・ドレイン電極２２の表面を予め酸化Ｔｉ膜２１，２８で被覆・保護しているので、ゲート電極２９及びソース・ドレイン電極２２の最上層のＡｕ膜２０，２７にプラズマ工程に伴うプラズマダメージが導入されることがなく、したがって、Ａｕ膜２０，２７の表面に高抵抗の変質層が形成されることがない。
【００３１】
次に、図４及び図５を参照して、本発明の第２の実施の形態の製造工程を説明するが、酸化Ｔｉ膜の製造工程が異なる以外は、上記の第１の実施の形態と基本的に同一であるので、同じ工程に関しては説明は簡単にする。
図４（ａ）参照
まず、上記の第１の実施の形態と全く同様に、半絶縁性ＩｎＰ基板１１上に、ｉ型ＩｎＡｌＡｓバッファ層１２、ｉ型ＩｎＧａＡｓチャネル層１３、ｎ型ＩｎＡｌＡｓキャリア供給層１４、及び、ｎ⁺型ＩｎＧａＡｓキャップ層１５を順次成長させ、次いで、レジストパターン１６をマスクとして、ｉ型ＩｎＡｌＡｓバッファ層１２が露出するまでエッチングして、素子分離溝１７を形成する。
【００３２】
図４（ｂ）参照
次いで、レジストパターン１６を除去したのち、新たにソース・ドレイン電極に対応する開口を有するレジストパターン（図示せず）を形成し、次いで、全面に、例えば、１０ｎｍのＴｉ膜１８、３０ｎｍのＰｔ膜１９、及び、２００ｎｍのＡｕ膜２０を蒸着法によって順次堆積させたのち、レジストパターンとともに不要なＴｉ／Ｐｔ／Ａｕ膜をリフトオフすることによってノンアロイオーミック接触によりソース・ドレイン電極２２を形成する。
【００３３】
次いで、レジストパターンを除去したのち、新たにゲートリセス領域に対応するレジストパターン２３を設け、このレジストパターン２３をマスクとして、クエン酸系エッチャントを用いてｎ⁺型ＩｎＧａＡｓキャップ層１５を選択的に除去することによってゲートリセス領域２４を形成する。
【００３４】
図４（ｃ）参照
次いで、レジストパターン２３を除去したのち、全面に、厚さが、２〜１０ｎｍ、例えば、４ｎｍのＴｉ膜を堆積させ、次いで、酸素プラズマ雰囲気に晒すことによって、Ｔｉ膜を酸化して酸化Ｔｉ膜３２に変換して、ソース・ドレイン電極２２及び半導体層の露出表面を酸化Ｔｉ膜３２で被覆する。
【００３５】
図５（ｄ）参照
次いで、ゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン（図示せず）を設けたのち、まず、ＳＦ₆ガスを用いたドライエッチングを施すことによって、ゲート形成予定部の酸化Ｔｉ膜３２を選択的に除去する。
【００３６】
次いで、全面に、例えば、１０ｎｍのＴｉ膜２５、１０ｎｍのＰｔ膜２６、２００ｎｍのＡｕ膜２７、及び、２〜５０ｎｍ、例えば、４ｎｍのＴｉ膜を蒸着法によって順次堆積させたのち、レジストパターンとともにリフトオフすることによって、不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜を除去してショットキーバリア電極を形成する。
【００３７】
次いで、再び、酸素プラズマ雰囲気に晒すことによって、最上層のＴｉ膜を酸化して酸化Ｔｉ膜２８に変換して、Ｔｉ膜２５／Ｐｔ膜２６／Ａｕ膜２７からなるとともに、表面が酸化Ｔｉ膜２８で被覆されたゲート電極２９とする。
【００３８】
図５（ｅ）参照
以降は、上記の第１の実施の形態と同様に、プラズマＣＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉＮ膜３０を全面に堆積させてパッシベーション膜とする。
【００３９】
図５（ｆ）参照
次いで、ソース・ドレイン電極２２及びゲート電極２９に接続するＡｕ配線３１を形成することによってＨＥＭＴが完成する。
【００４０】
この様に、本発明の第２の実施の形態においては、ソース・ドレイン電極２２及びゲート電極２９以外に、ｎ型ＩｎＡｌＡｓキャリア供給層１４等の半導体層の露出表面を酸化Ｔｉ膜２８，３２で予め覆っているので、ｎ型ＩｎＡｌＡｓキャリア供給層１４等の半導体層にプラズマダメージが導入されることがなく、したがって、素子特性が劣化することがない。
【００４１】
次に、図６を参照して、本発明の第３の実施の形態のＨＥＭＴを説明するが、ゲート電極の形成の前にゲート形成予定領域の酸化Ｔｉ膜を除去しない以外は上記の第２の実施の形態と基本的に同一であるので、説明は簡単にする。
図６参照
まず、上記の第２の実施の形態と全く同様に、図４（ａ）乃至図４（ｃ）の工程を行うことによって、ソース・ドレイン電極２２及び半導体の露出表面を酸化Ｔｉ膜３２で被覆する。
【００４２】
次いで、ゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン（図示せず）を設けたのち、ゲート形成予定部の酸化Ｔｉ膜３２を除去することなく、全面に、Ｔｉ膜２５、Ｐｔ膜２６、Ａｕ膜２７、及び、Ｔｉ膜を蒸着法によって順次堆積させ、次いで、レジストパターンとともにリフトオフすることによって、不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜を除去してショットキーバリア電極を形成する。
【００４３】
以降は、再び、上記の第２の実施の形態と全く同様に、酸素プラズマ雰囲気に晒すことによって、Ｔｉ膜２５／Ｐｔ膜２６／Ａｕ膜２７からなるとともに、表面が酸化Ｔｉ膜２８で被覆されたゲート電極２９とする。
【００４４】
次いで、プラズマＣＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉＮ膜３０を全面に堆積させてパッシベーション膜としたのち、ソース・ドレイン電極２２及びゲート電極２９に接続するＡｕ配線３１を形成することによってＨＥＭＴが完成する。
【００４５】
この様に、本発明の第３の実施の形態においては、ゲート電極２９とｎ型ＩｎＡｌＡｓキャリア供給層１４との間に酸化Ｔｉ膜３２を介在させているので、熱的に特性の変動しない安定なゲート電極２９を実現することができ、また、酸化Ｔｉ膜を除去する必要がないので、工程数を減らすことができる。
【００４６】
なお、この場合の酸化Ｔｉ膜３２の厚さは、２〜１０ｎｍのＴｉ膜を酸化して形成したものであるので、トンネル電流が流れる程度の膜厚であり、したがって、ショットキーバリアゲート特性を保ったままとなる。
【００４７】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、パッシベーション膜として、プラズマＣＶＤ法によって成膜したＳｉＮ膜を用いているが、ＳｉＮ膜に限られるものではなく、プラズマＣＶＤ法によって成膜したＳｉＯＮ膜或いはＳｉＯ₂膜を用いても良いものである。
【００４８】
また、上記の実施の形態においては、プラズマダメージの発生を伴うプラズマＣＶＤ法を例に説明しているが、プラズマＣＶＤ法に限られるものではなく、例えば、窒素雰囲気或いは酸素雰囲気中でＳｉターゲットをスパッタリングする成膜方法等の他のプロセスダメージの発生を伴う成膜方法によりパッシベーション膜を形成する場合にも適用されるものである。
【００４９】
また、上記の各実施の形態においては、Ｔｉ膜の酸化を酸素プラズマ中に晒すことによって行っているが、高温工程を伴わない酸化方法であれば良く、Ｔｉ膜自体は薄いので、極端な場合には、自然酸化を利用しても良いものである。
【００５０】
また、上記の各実施の形態においては、プラズマダメージからＡｕ層を保護する保護膜として、ＳｉＮ膜と同時にＦ系ガスによってドライエッチングが可能な酸化Ｔｉ膜を用いているが、酸化Ｔｉ膜に限られるものではなく、Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，Ｚｒ等の酸化物の生成エネルギーの大きな金属の酸化膜を用いても良いものである。
【００５１】
また、上記の各実施の形態の説明においては、ＩｎＰ系ＨＥＭＴとして説明しているが、ＩｎＰ系ＨＥＭＴに限られるものではなく、ＧａＡｓ系ＨＥＭＴやＭＥＳＦＥＴ等の他の電界効果型化合物半導体装置にも適用されるものである。
【００５２】
さらには、ダイオード、光半導体素子等の他の化合物半導体装置にも適用されるものであり、要するに、電極として最上層がＡｕ膜で構成される電極を設けるとともに、パッシベーション膜としてプロセスダメージの発生を伴う保護膜を設けている半導体装置に適用されるものである。
【００５３】
【発明の効果】
本発明によれば、プロセスダメージの発生を伴うが緻密性の高い優れたパッシベーション膜を設ける前に、少なくとも電極の最上層を最上層を構成する金属と異なった金属の金属酸化膜で被覆・保護しているので、電極の表面に高抵抗な変質層が形成されることなく、配線との間のコンタクト不良が発生することがなく、ひいては、電界効果型化合物半導体装置の高性能化、信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図５】本発明の第２の実施の形態の図４以降の製造工程の説明図である。
【図６】本発明の第３の実施の形態のＨＥＭＴの説明図である。
【図７】従来のＨＥＭＴの製造工程の説明図である。
【符号の説明】
１電極
２電極
３最上層
４最上層
５金属酸化膜
６金属酸化膜
７プロセスダメージの発生を伴う保護膜
８配線
１１半絶縁性ＩｎＰ基板
１２ｉ型ＩｎＡｌＡｓバッファ層
１３ｉ型ＩｎＧａＡｓチャネル層
１４ｎ型ＩｎＡｌＡｓキャリア供給層
１５ｎ⁺型ＩｎＧａＡｓキャップ層
１６レジストパターン
１７素子分離溝
１８Ｔｉ膜
１９Ｐｔ膜
２０Ａｕ膜
２１酸化Ｔｉ膜
２２ソース・ドレイン電極
２３レジストパターン
２４ゲートリセス領域
２５Ｔｉ膜
２６Ｐｔ膜
２７Ａｕ膜
２８酸化Ｔｉ膜
２９ゲート電極
３０ＳｉＮ膜
３１Ａｕ配線
３２酸化Ｔｉ膜
４１半絶縁性ＩｎＰ基板
４２ｉ型ＩｎＡｌＡｓバッファ層
４３ｉ型ＩｎＧａＡｓチャネル層
４４ｎ型ＩｎＡｌＡｓキャリア供給層
４５ｎ⁺型ＩｎＧａＡｓキャップ層
４６素子分離溝
４７Ｔｉ膜
４８Ｐｔ膜
４９Ａｕ膜
５０ソース・ドレイン電極
５１ゲートリセス領域
５２Ｔｉ膜
５３Ｐｔ膜
５４Ａｕ膜
５５ゲート電極
５６ＳｉＮ膜
５７Ａｕ配線

Claims

電極、または、電極と半導体表面の双方のいずれかを、前記電極の最上層を構成する金と異なった金属を構成元素とする金属酸化膜によって被覆し、上記金属酸化膜表面と半導体表面とがプロセスダメージの発生を伴う成膜方法により形成されたＳｉＮ膜、ＳｉＯＮ膜、または、ＳｉＯ _２膜で被覆され、上記金属酸化物を構成する金属が、Ｔｉ、Ｃｏ、Ｔａ、Ｎｉ、Ｐｄ、Ｐｒ、Ｈｆ、または、Ｚｒのいずれか一つであることを特徴とする半導体装置。
上記電極と配線との接続部において、上記金属酸化膜が欠如していることを特徴とする請求項１に記載の半導体装置。
上記一部の電極と半導体表面との間に、トンネル電流が流れる膜厚の上記金属酸化膜を介在させたことを特徴とする請求項１または請求項２に記載の半導体装置。