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JP4595270B2 - 記憶装置およびそれを用いた画像処理装置 - Google Patents

記憶装置およびそれを用いた画像処理装置 Download PDF

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JP4595270B2
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Description

【０００１】
【発明の属する技術分野】
本発明は、たとえば領域成長法というアルゴリズムを用いた画像信号処理に適用可能な記憶装置およびそれを用いた画像処理装置に関するものである。
【０００２】
【従来の技術】
画像信号処理手法の一つとして、領域成長法というアルゴリズムが従来から知られている。
この領域成長法は、注目している小領域とそれに隣接する小領域が、濃淡値や色など互いに同じ特徴をもっている場合に、それらを一つの領域に統合する処理を順次実行することにより、特徴が等しい領域を少しずつ成長させ、最終的に画像全体の領域分割を行う手法である。
この領域成長法のアルゴリズムは、画像認識や画像処理の分野で一般的に使われる技術で、主にオブジェクト抽出やエッジ検出などに使われる。
【０００３】
図２６および図２７は、従来のコンピュータを使った領域成長のアルゴリズム例を説明するための図であって、図２６はそのフローチャート、図２７は画素配列を示す図である。
【０００４】
この従来のアルゴリズムでは、まず、フラグを０に設定する初期化を行い（ＳＴ１）、隣接画素の相関フラグ演算を全画面に対して行う（ＳＴ２）。
たとえば図２７に示すように、黒印のポイントを中心に相関の高い画素を抽出する。
次に、指定したポイントに「１」のフラグを立てる（ＳＴ３）。
隣り合ったセル同士のフラグが「１」と「０」で隣接画素の相関演算結果が「１」ならば「０」を「１」の変更する（ＳＴ４）。
次に、フラグ「１」の数をカウントする。
そして、前回のカウント数と今回のカウント数が等しいか否かを判別する（ＳＴ５）。
ステップＳＴ５において、前回のカウント数と今回のカウント数が等しくないと判別すると、ステップ４の処理に戻り、等しくなったという判別結果が得られるまで、ステップＳＴ４〜ＳＴ６の処理を繰り返す。
【０００５】
また、図２７の白い四角は相関スイッチがオンを示し、黒い四角は相関スイッチがオフを示している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の信号処理方法では、ループ演算を何度も繰り返し行う必要があったため、ＣＰＵの処理能力に大きな負担となっていた。
すなわち、従来のコンピュータ使った領域成長では、アルゴリズムのＣＰＵに対する負荷は非常に重く、リアルタイムに処理を行うことが困難であった。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、領域成長のアルゴリズムを非常に簡単なハードウエアによって高速に実現することが可能な記憶装置およびそれを用いた画像処理装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点によれば、所定データを記憶する記憶装置であって、隣接データ間の相関データが書き込まれる少なくとも一つのメモリセルと、フラグノードを有し、セット信号を受けてまたは転送された相関があること示すフラグデータを受けて上記フラグノードに当該フラグデータを保持可能なフラグセルと、上記メモリセルに隣接データ間で、所定の相関関係があることを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を形成する少なくとも一つのデータ転送手段とを含むメモリユニットを有する。
【０００９】
また、本発明の第１の観点では、上記フラグセルのフラグノードを所定のタイミングでリセットする手段を有する。
【００１０】
また、本発明の第１の観点では、上記データ転送手段は、上記メモリセルに隣接データ間で、所定の相関関係がないことを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を遮断状態に保持する。
【００１１】
また、本発明の第１の観点では、上記データ転送手段は、制御端子にメモリセルの記憶データを受けて、当該記憶データレベルに応じて導通状態が制御されるトランスファーゲートを含む。
【００１２】
また、本発明の第１の観点では、上記データ転送手段は、第１端子が上記フラグデータレベルに相当する電源電位側に接続され、第２端子が転送先ノード側に接続され、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御されるトランジスタを含む。
【００１３】
また、本発明の第１の観点では、上記フラグセルは、上記フラグノードのデータレベルを反転するインバータを含み、上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１および第２のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と転送先ノード間に直列に接続され、上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第２のトランジスタは、上記インバータの出力データを受けて、当該データのレベルに応じて上記第１端子と第２端子間の導通状態が制御される。
【００１４】
また、本発明の第１の観点では、上記データ転送手段は、第１端子が上記フラグデータレベルに相当する電源電位に接続され、第２端子が上記フラグセルのフラグノードに接続され、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御されるトランジスタを含む。
【００１５】
また、本発明の第１の観点では、上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１および第２のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と上記フラグセルのフラグノード間に直列に接続され、上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第２のトランジスタは、上記転送されるフラグデータの反転レベルのデータを受けた場合に上記第１端子と第２端子間が導通状態に制御される。
【００１６】
また、本発明の第１の観点では、上記フラグセルは、上記フラグノードのデータレベルを反転するインバータを含み、上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１、第２、第３、および第４のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と転送先ノード間に直列に接続され、上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第２のトランジスタは、上記インバータの出力データを受けて、当該データのレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第３および第４のトランジスタは上記フラグデータレベルに相当する電源電位と上記フラグセルのフラグノード間に直列に接続され、上記第３のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第４のトランジスタは、上記転送されるフラグデータの反転レベルのデータを受けた場合に上記第１端子と第２端子間が導通状態に制御される。
【００１７】
本発明の第２の観点によれば、画像データを記憶する記憶装置であって、隣接画素の相関データが書き込まれる少なくとも一つのメモリセルと、フラグノードを有し、セット信号を受けてまたは転送された相関があること示すフラグデータを受けて上記フラグノードに当該フラグデータを保持可能で、かつ、上記フラグデータを外部の処理回路に出力可能なフラグセルと、上記メモリセルに隣接画素間で、所定の相関関係があることを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を形成する少なくとも一つのデータ転送手段とを含むメモリユニットを有する。
【００１８】
また、本発明の第２の観点では、上記フラグセルのフラグノードを所定のタイミングでリセットする手段を有する。
【００１９】
また、本発明の第２の観点では、上記相関データは、画像の空間方向の相関データを含む。
【００２０】
また、本発明の第２の観点では、上記相関データは、画像の時間方向の相関データを含み、画像の時間方向の相関データを記憶するメモリセルと、当該メモリセルの記憶データに応じてフラグデータの転送経路の形成処理を行うデータ転送手段とを含む。
【００２１】
また、本発明の第２の観点では、上記相関データは、画像データの階層構造に対応する相関データを含む。
【００２２】
また、本発明の第２の観点では、上記データ転送手段は、上記メモリセルに隣接データ間で、所定の相関関係がないことを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を遮断状態に保持する。
【００２３】
また、本発明の第２の観点では、上記データ転送手段は、制御端子にメモリセルの記憶データを受けて、当該記憶データレベルに応じて導通状態が制御されるトランスファーゲートを含む。
【００２４】
また、本発明の第２の観点では、上記データ転送手段は、第１端子が上記フラグデータレベルに相当する電源電位側に接続され、第２端子が転送先ノード側に接続され、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御されるトランジスタを含む。
【００２５】
また、本発明の第２の観点では、上記フラグセルは、上記フラグノードのデータレベルを反転させるインバータを含み、上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１および第２のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と転送先ノード間に直列に接続され、上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第２のトランジスタは、上記インバータの出力データを受けて、当該データのレベルに応じて上記第１端子と第２端子間の導通状態が制御される。
【００２６】
また、本発明の第２の観点では、上記データ転送手段は、第１端子が上記フラグデータレベルに相当する電源電位に接続され、第２端子が上記フラグセルのフラグノードに接続され、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御されるトランジスタを含む。
【００２７】
また、本発明の第２の観点では、上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１および第２のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と上記フラグセルのフラグノード間に直列に接続され、上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第２のトランジスタは、上記転送されるフラグデータの反転レベルのデータを受けた場合に上記第１端子と第２端子間が導通状態に制御される。
【００２８】
また、本発明の第２の観点では、上記フラグセルは、上記フラグノードのデータレベルを反転するインバータを含み、上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１、第２、第３、および第４のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と転送先ノード間に直列に接続され、上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第２のトランジスタは、上記インバータの出力データを受けて、当該データのレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第３および第４のトランジスタは上記フラグデータレベルに相当する電源電位と上記フラグセルのフラグノード間に直列に接続され、上記第３のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第４のトランジスタは、上記転送されるフラグデータの反転レベルのデータを受けた場合に上記第１端子と第２端子間が導通状態に制御される。
【００２９】
本発明の第３の観点によれば、画像データを記憶する記憶装置であって、隣接画素の相関データが書き込まれる少なくとも一つのメモリセルと、フラグノードを有し、セット信号を受けてまたは転送された相関があること示すフラグデータを受けて上記フラグノードに当該フラグデータを保持可能で、かつ、上記フラグデータを外部の処理回路に出力可能なフラグセルと、上記メモリセルに隣接画素間で、所定の相関関係があることを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を形成する少なくとも一つのデータ転送手段とを含む複数のメモリユニットがマトリクス状に配置され、一のメモリユニットの上記データ転送手段は、当該一のメモリユニットのフラグセルにおけるフラグノードと隣接するメモリセルユニットのフラグセルにおけるフラグノード間に配置されている。
【００３０】
また、本発明の第３の観点では、上記フラグセルのフラグノードを所定のタイミングでリセットする制御手段を有する。
【００３１】
また、本発明の第３の観点では、上記制御手段は、上記各メモリユニットの各メモリセルに相関データを書き込み、上記各メモリユニットのフラグセルにおけるフラグノードをリセットした後、注目するメモリユニットのフラグセルにセット信号を供給する。
【００３２】
また、本発明の第３の観点では、上記メモリユニットは、当該メモリユニットのフラグセルにおけるフラグノードとマトリクスの行方向に隣接するメモリユニットのフラグセルにおけるフラグノード間に配置された第１のデータ転送手段と、当該メモリユニットのフラグセルにおけるフラグノードとマトリクスの列方向に隣接するメモリユニットのフラグセルにおけるフラグノード間に配置された第２のデータ転送手段とを含む。
【００３３】
また、本発明の第３の観点では、上記相関データは、画像の空間方向の相関データを含む。
【００３４】
また、本発明の第３の観点では、上記メモリユニットの少なくとも一つは、当該メモリユニットのフラグセルにおけるフラグノードとマトリクスの行方向に隣接するメモリユニットのフラグセルにおけるフラグノード間に配置された第１のデータ転送手段と、当該メモリユニットのフラグセルにおけるフラグノードとマトリクスの列方向に隣接するメモリユニットのフラグセルにおけるフラグノード間に配置された第２のデータ転送手段と、当該メモリユニットのフラグセルにおけるフラグノードとマトリクスの斜め向に隣接するメモリユニットのフラグセルにおけるフラグノード間に配置された第３のデータ転送手段とを含む。
【００３５】
また、本発明の第３の観点では、上記相関データは、画像の時間方向の相関データを含み、画像の時間方向の相関データを記憶するメモリセルと、当該メモリセルの記憶データに応じてフラグデータの転送経路の形成処理を行うデータ転送手段とを含む。
【００３６】
また、本発明の第３の観点では、上記相関データは、画像データの階層構造に対応する相関データを含む。
【００３７】
また、本発明の第３の観点では、上記データ転送手段は、上記メモリセルに隣接データ間で、所定の相関関係がないことを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を遮断状態に保持する。
【００３８】
また、本発明の第３の観点では、上記データ転送手段は、制御端子にメモリセルの記憶データを受けて、当該記憶データレベルに応じて導通状態が制御されるトランスファーゲートを含む。
【００３９】
また、本発明の第３の観点では、上記データ転送手段は、第１端子が上記フラグデータレベルに相当する電源電位側に接続され、第２端子が隣接するメモリユニットのフラグセルにおけるフラグノード側に接続され、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御されるトランジスタを含む。
【００４０】
また、本発明の第３の観点では、上記各メモリユニットのフラグセルは、上記フラグノードのデータレベルを反転させるインバータを含み、上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１および第２のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と隣接するメモリユニットのフラグセルにおけるフラグノード間に直列に接続され、上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第２のトランジスタは、上記インバータの出力データを受けて、当該データのレベルに応じて上記第１端子と第２端子間の導通状態が制御される。
【００４１】
また、本発明の第３の観点では、上記データ転送手段は、第１端子が上記フラグデータレベルに相当する電源電位に接続され、第２端子が上記フラグセルのフラグノードに接続され、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御されるトランジスタを含む。
【００４２】
また、本発明の第３の観点では、上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１および第２のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と上記フラグセルのフラグノード間に直列に接続され、上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第２のトランジスタは、上記転送されるフラグデータの反転レベルのデータを受けた場合に上記第１端子と第２端子間が導通状態に制御される。
【００４３】
また、本発明の第３の観点では、上記各メモリユニットのフラグセルは、上記フラグノードのデータレベルを反転するインバータを含み、上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１、第２、第３、および第４のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と隣接するメモリユニットのフラグセルにおけるフラグノード間に直列に接続され、上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第２のトランジスタは、自段のフラグセルの上記インバータの出力データを受けて、当該データのレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第３および第４のトランジスタは上記フラグデータレベルに相当する電源電位と上記フラグセルのフラグノード間に直列に接続され、上記第３のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、上記第４のトランジスタは、上記隣接するメモリユニットのフラグセルのインバータの出力データを受けて、当該データのレベルに応じて上記第１端子と第２端子間の導通状態が制御される。
【００４４】
本発明の第４の観点によれば、注目している小領域とそれに隣接する小領域が、互いに同じ特徴をもっている場合に、それらを一つの領域に統合する処理を順次実行することにより、特徴が等しい領域を少しずつ成長させ、最終的に画像全体の領域分割を行う画像処理装置であって、隣接画素間の相関演算を行い、隣接画素間に相関関係があるか否かを示す相関データを出力する相関演算手段と、上記相関演算手段により出力された隣接画素の相関データが書き込まれる少なくとも一つのメモリセルと、フラグノードを有し、セット信号を受けてまたは転送された相関があること示すフラグデータを受けて上記フラグノードに当該フラグデータを保持可能で、かつ、上記フラグデータを外部の処理回路に出力可能なフラグセルと、上記メモリセルに隣接画素間で、所定の相関関係があることを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を形成する少なくとも一つのデータ転送手段とを含むメモリユニットを有する記憶装置とを含む。
【００４５】
本発明の第５の観点によれば、注目している小領域とそれに隣接する小領域が、互いに同じ特徴をもっている場合に、それらを一つの領域に統合する処理を順次実行することにより、特徴が等しい領域を少しずつ成長させ、最終的に画像全体の領域分割を行う画像処理装置であって、隣接画素間の相関演算を行い、隣接画素間に相関関係があるか否かを示す相関データを出力する相関演算手段と、上記相関演算手段により出力された隣接画素の相関データが書き込まれる少なくとも一つのメモリセルと、フラグノードを有し、セット信号を受けてまたは転送された相関があること示すフラグデータを受けて上記フラグノードに当該フラグデータを保持可能で、かつ、上記フラグデータを外部の処理回路に出力可能なフラグセルと、上記メモリセルに隣接画素間で、所定の相関関係があることを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を形成する少なくとも一つのデータ転送手段とを含む複数のメモリユニットがマトリクス状に配置された記憶装置とを有し、上記記憶装置の一のメモリユニットの上記データ転送手段は、当該一のメモリユニットのフラグセルにおけるフラグノードと隣接するメモリセルユニットのフラグセルにおけるフラグノード間に配置されている。
【００４６】
本発明によれば、まず、各メモリユニットのメモリセルに全画素分の相関値のデータを書き込む。
次に、メモリセルに全画素分の相関値のデータが書き込まれたならば、全メモリユニットのフラグセルのフラグノードをリセットする。
これにより、全メモリユニットのフラグセルのフラグノードのデータがたとえば論理「０」にリセットされ、これに伴い、全てのフラグ出力が「０」にリセットされる。
このリセット動作によって、領域成長処理の準備動作が完了する。
その後、たとえばポインティング装置から指定された位置（アドレス）の注目メモリユニットのフラグセルにセット信号を供給し、フラグノードにたとえば論理「１」のフラグデータをセットする。
そして、注目メモリユニットを中心として、メモリセルに接続されたトランスファーゲート等のデータ転送手段を介して次々と注目メモリユニットの「１」レベルが伝わっていくこととなる。「１」レベルが伝達された各メモリユニットのフラグセルがらは、データ「１」がフラグ出力として処理回路にに出力される。
ここで、このメモリセルに接続されたトランスファーゲート等のデータ転送手段がオフの状態であれば、この領域成長の処理はそこで止まり処理は終了する。
【００４７】
【発明の実施の形態】
図１は、本発明に係る記憶装置を適用した画像処理装置の一実施形態を示すブロック図である。
本画像処理装置は、動画像を表示して、ポインティング装置で入力されたポイントのオブジェクトを領域成長のアルゴリズムを用いて抽出し、抽出したオブジェクトの色を変える装置である。
【００４８】
本画像処理装置１は、図１に示すように、ラインメモリ２、相関演算器３、フレームメモリ４、領域成長回路５、ポインティング装置６、画像合成器７、および表示装置８を有している。
【００４９】
ラインメモリ２は、次段の相関演算器３において相関演算を行うために、入力動画像信号ＳＭＩから隣接画像データを取り出すために相関演算器３の入力段に配置されている。
たとえば、ラスタスキャン順に入力された画像データから画像の上下のデータを取り出すためには、少なくとも２ライン分のラインメモリを必要とする。
【００５０】
相関演算器３は、ラインメモリ２に保持された隣接画像データの画素間の相関演算を行い、その結果を信号Ｓ３として領域成長回路５に出力する。
画像の相関演算としては、隣接画素差分があるしきい値以下という判定、または、色の三原色であるＲ（赤）、Ｇ（緑）、Ｂ（青）のデータを使って差分を求めた値をしきい値処理しても、また、単純な隣接画素の一致判定による等の態様が可能である。
【００５１】
ここで、相関演算器３の画像相関演算の具体的な処理の例について、図２に関連付けて説明する。
【００５２】
図２は、相関演算を説明するための図であって、画像データの位置関係を示す図である。
ここでは、図２における画素Ａと画素Ｂの相関演算について述べる。
【００５３】
相関演算の簡単な例としては、画素Ａと画素Ｂの差分絶対値を求め、求めた差分絶対値が所定のしきい値Ｘ以上であれば論理「１」、しきい値Ｘ以下であれば倫理「０」の演算結果とするというものである。
これを式で表すと次のようになる。
【００５４】
【数１】
｜Ａ−Ｂ｜＞Ｘ
【００５５】
また、さらに簡単な例としては、画素Ａと画素Ｂの一致をみる方法、すなわち単純に隣接画素の一致判定を行う方法もある。
この場合は、隣接画素が一致する場合は論理「１」、不一致の場合は論理「０」の演算結果を得る。
これをハードウェアで実現する場合には、排他的論理和（ＥＯＲ）回路によって、簡単に実現できる。
【００５６】
また、高度なアルゴリズムとしては、正規化した後に差分絶対値を求める方法やｓｏｂｅｌの方法などが適用可能である。
【００５７】
ここまでは、注目画素Ａと右に隣接する画素Ｂとの相関演算の方法について述べたが、左の画素Ｃおよび上下の画素Ｄ，Ｅについて同様の相関演算を行う必要がある。
この上下の相関演算を行うためにラインメモリ２が必要となる。上述したように、たとえば、ラスタスキャン順に入力された画像データから画像の上下のデータを取り出すためには、少なくとも２ライン分のラインメモリを必要とする。
【００５８】
フレームメモリ４は、実際に領域成長回路５において領域成長の処理が行えるのは、１フレーム部の相関演算が終了した後となることから、表示装置８の時間調整のために１フレーム分、入力された動画像信号ＳＭＩを遅延させて、時間調整を行って画像合成器７に入力させる。
【００５９】
領域成長回路５は、所定容量のメモリを有し、相関演算器３による隣接画素の相関演算の結果である“１”または“０”データを、メモリの所定のアドレスに書き込み、たとえば１フレーム分の相関データを書き込んだ後、ポインティング装置６により入力された位置（アドレス）から領域成長の処理を開始してオブジェクトの抽出を行って、画像合成器７に出力する。
抽出されたオブジェクトは、画像合成器７で、１フレーム分遅延された画像データと合成され、表示装置８に出力されて表示される。
【００６０】
以下に、領域成長回路５の具体的な構成例について、図面に関連付けて詳細に説明する。
【００６１】
図３は、本発明に係る基本的な領域成長回路であって、左右上下方向に領域成長が可能な領域成長回路を示すブロック構成図である。
【００６２】
領域成長回路５Ａは、図３に示すように、メモリアレイ部５１、メモリ制御回路５２、Ｘデコーダ５３、およびＹデコーダ５４を有している。
【００６３】
メモリアレイ部５１は、たとえばＳＲＡＭにより構成されたメモリセルＭがｍ×ｎ（図３の例では、８×１６）のマトリクス状に配置され、同一列の互いに隣接する２つのメモリセルＭを含むメモリユニットＭＵがｍ×ｍ（図３の例では、８×８）のマトリクス状に配置されている。Ｍ個×Ｎ個の配置数は、入力される画像データの大きさ分とすることが望ましい。
同一行に配置された１６個のメモリセルＭはＸデコーダ５３により駆動される同一のワード線ＷＬ０〜ＷＬ７にそれぞれ接続されている。同様に、同一列に配置された８個のメモリセルＭはＹデコーダ５４により駆動されるビット線対ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５にそれぞれ接続されている。
【００６４】
具体的には、ワード線ＷＬ０には、第１行に配置されたメモリセルＭ１１１，Ｍ１１２、Ｍ１２１，Ｍ１２２、Ｍ１３１，Ｍ１３２、Ｍ１４１，Ｍ１４２、Ｍ１５１，Ｍ１５２、Ｍ１６１，Ｍ１６２、Ｍ１７１，Ｍ１７２、Ｍ１８１，Ｍ１８２が接続されている。
ワード線ＷＬ１には、第２行に配置されたメモリセルＭ２１１，Ｍ２１２、Ｍ２２１，Ｍ２２２、Ｍ２３１，Ｍ２３２、Ｍ２４１，Ｍ２４２、Ｍ２５１，Ｍ２５２、Ｍ２６１，Ｍ２６２、Ｍ２７１，Ｍ２７２、Ｍ２８１，Ｍ２８２が接続されている。
ワード線ＷＬ２には、第３行に配置されたメモリセルＭ３１１，Ｍ３１２、Ｍ３２１，Ｍ３２２、Ｍ３３１，Ｍ３３２、Ｍ３４１，Ｍ３４２、Ｍ３５１，Ｍ３５２、Ｍ３６１，Ｍ３６２、Ｍ３７１，Ｍ３７２、Ｍ３８１，Ｍ３８２が接続されている。
ワード線ＷＬ３には、第４行に配置されたメモリセルＭ４１１，Ｍ４１２、Ｍ４２１，Ｍ４２２、Ｍ４３１，Ｍ４３２、Ｍ４４１，Ｍ４４２、Ｍ４５１，Ｍ４５２、Ｍ４６１，Ｍ４６２、Ｍ４７１，Ｍ４７２、Ｍ４８１，Ｍ４８２が接続されている。
ワード線ＷＬ４には、第５行に配置されたメモリセルＭ５１１，Ｍ５１２、Ｍ５２１，Ｍ５２２、Ｍ５３１，Ｍ５３２、Ｍ５４１，Ｍ５４２、Ｍ５５１，Ｍ５５２、Ｍ５６１，Ｍ５６２、Ｍ５７１，Ｍ５７２、Ｍ５８１，Ｍ５８２が接続されている。
ワード線ＷＬ５には、第６行に配置されたメモリセルＭ６１１，Ｍ６１２、Ｍ６２１，Ｍ６２２、Ｍ６３１，Ｍ６３２、Ｍ６４１，Ｍ６４２、Ｍ６５１，Ｍ６５２、Ｍ６６１，Ｍ６６２、Ｍ６７１，Ｍ６７２、Ｍ６８１，Ｍ６８２が接続されている。
ワード線ＷＬ６には、第７行に配置されたメモリセルＭ７１１，Ｍ７１２、Ｍ７２１，Ｍ７２２、Ｍ７３１，Ｍ７３２、Ｍ７４１，Ｍ７４２、Ｍ７５１，Ｍ７５２、Ｍ７６１，Ｍ７６２、Ｍ７７１，Ｍ７７２、Ｍ７８１，Ｍ７８２が接続されている。
ワード線ＷＬ７には、第８行に配置されたメモリセルＭ８１１，Ｍ８１２、Ｍ８２１，Ｍ８２２、Ｍ８３１，Ｍ８３２、Ｍ８４１，Ｍ８４２、Ｍ８５１，Ｍ８５２、Ｍ８６１，Ｍ８６２、Ｍ８７１，Ｍ８７２、Ｍ８８１，Ｍ８８２が接続されている。
【００６５】
また、ビット線対ＢＬ０，／ＢＬ０には、第１列に配置されたメモリセルＭ１１１、Ｍ２１１、Ｍ３１１、Ｍ４１１、Ｍ５１１、Ｍ６１１、Ｍ７１１、Ｍ８１１が接続されている。
ビット線対ＢＬ１，／ＢＬ１には、第２列に配置されたメモリセルＭ１１２、Ｍ２１２、Ｍ３１２、Ｍ４１２、Ｍ５１２、Ｍ６１２、Ｍ７１２、Ｍ８１２が接続されている。
ビット線対ＢＬ２，／ＢＬ２には、第３列に配置されたメモリセルＭ１２１、Ｍ２２１、Ｍ３２１、Ｍ４２１、Ｍ５２１、Ｍ６２１、Ｍ７２１、Ｍ８２１が接続されている。
ビット線対ＢＬ３，／ＢＬ３には、第４列に配置されたメモリセルＭ１２２、Ｍ２２２、Ｍ３２２、Ｍ４２２、Ｍ５２２、Ｍ６２２、Ｍ７２２、Ｍ８２２が接続されている。
ビット線対ＢＬ４，／ＢＬ４には、第５列に配置されたメモリセルＭ１３１、Ｍ２３１、Ｍ３３１、Ｍ４３１、Ｍ５３１、Ｍ６３１、Ｍ７３１、Ｍ８３１が接続されている。
ビット線対ＢＬ５，／ＢＬ５には、第６列に配置されたメモリセルＭ１３２、Ｍ２３２、Ｍ３３２、Ｍ４３２、Ｍ５３２、Ｍ６３２、Ｍ７３２、Ｍ８３２が接続されている。
ビット線対ＢＬ６，／ＢＬ６には、第７列に配置されたメモリセルＭ１４１、Ｍ２４１、Ｍ３４１、Ｍ４４１、Ｍ５４１、Ｍ６４１、Ｍ７４１、Ｍ８４１が接続されている。
ビット線対ＢＬ７，／ＢＬ７には、第８列に配置されたメモリセルＭ１４２、Ｍ２４２、Ｍ３４２、Ｍ４４２、Ｍ５４２、Ｍ６４２、Ｍ７４２、Ｍ８４２が接続されている。
ビット線対ＢＬ８，／ＢＬ８には、第９列に配置されたメモリセルＭ１５１、Ｍ２５１、Ｍ３５１、Ｍ４５１、Ｍ５５１、Ｍ６５１、Ｍ７５１、Ｍ８５１が接続されている。
ビット線対ＢＬ９，／ＢＬ９には、第１０列に配置されたメモリセルＭ１５２、Ｍ２５２、Ｍ３５２、Ｍ４５２、Ｍ５５２、Ｍ６５２、Ｍ７５２、Ｍ８５２が接続されている。
ビット線対ＢＬ１０，／ＢＬ１０には、第１１列に配置されたメモリセルＭ１６１、Ｍ２６１、Ｍ３６１、Ｍ４６１、Ｍ５６１、Ｍ６６１、Ｍ７６１、Ｍ８６１が接続されている。
ビット線対ＢＬ１１，／ＢＬ１１には、第１２列に配置されたメモリセルＭ１６２、Ｍ２６２、Ｍ３６２、Ｍ４６２、Ｍ５６２、Ｍ６６２、Ｍ７６２、Ｍ８６２が接続されている。
ビット線対ＢＬ１２，／ＢＬ１２には、第１３列に配置されたメモリセルＭ１７１、Ｍ２７１、Ｍ３７１、Ｍ４７１、Ｍ５７１、Ｍ６７１、Ｍ７７１、Ｍ８７１が接続されている。
ビット線対ＢＬ１３，／ＢＬ１３には、第１４列に配置されたメモリセルＭ１７２、Ｍ２７２、Ｍ３７２、Ｍ４７２、Ｍ５７２、Ｍ６７２、Ｍ７７２、Ｍ８７２が接続されている。
ビット線対ＢＬ１４，／ＢＬ１４には、第１５列に配置されたメモリセルＭ１８１、Ｍ２８１、Ｍ３８１、Ｍ４８１、Ｍ５８１、Ｍ６８１、Ｍ７８１、Ｍ８８１が接続されている。
ビット線対ＢＬ１５，／ＢＬ１５には、第１６列に配置されたメモリセルＭ１８２、Ｍ２８２、Ｍ３８２、Ｍ４８２、Ｍ５８２、Ｍ６８２、Ｍ７８２、Ｍ８８２が接続されている。
【００６６】
そして、各メモリユニットＭＵは、同一列の互いに隣接する２つのメモリセルＭと、１つのフラグセルＦＣＬと、各々のメモリセルＭの記憶データに応じてフラグセルＦＣＬのフラグデータを行方向、列方向に隣接するメモリユニットＭＵのフラグセルＦＣＬに伝達するデータ転送手段としての２つのトランスファーゲートＴＧにより構成されている。
【００６７】
具体的には、第１行に配置されたメモリユニットＭＵ１１は、メモリセルＭ１１１，Ｍ１１２、フラグセルＦＣＬ１１、およびトランスファーゲートＴＧ１１１，ＴＧ１１２により構成されている。
メモリユニットＭＵ１２は、メモリセルＭ１２１，Ｍ１２２、フラグセルＦＣＬ１２、およびトランスファーゲートＴＧ１２１，ＴＧ１２２により構成されている。
メモリユニットＭＵ１３は、メモリセルＭ１３１，Ｍ１３２、フラグセルＦＣＬ１３、およびトランスファーゲートＴＧ１３１，ＴＧ１３２により構成されている。
メモリユニットＭＵ１４は、メモリセルＭ１４１，Ｍ１４２、フラグセルＦＣＬ１４、およびトランスファーゲートＴＧ１４１，ＴＧ１４２により構成されている。
メモリユニットＭＵ１５は、メモリセルＭ１５１，Ｍ１５２、フラグセルＦＣＬ１５、およびトランスファーゲートＴＧ１５１，ＴＧ１５２により構成されている。
メモリユニットＭＵ１６は、メモリセルＭ１６１，Ｍ１６２、フラグセルＦＣＬ１６、およびトランスファーゲートＴＧ１６１，ＴＧ１６２により構成されている。
メモリユニットＭＵ１７は、メモリセルＭ１７１，Ｍ１７２、フラグセルＦＣＬ１７、およびトランスファーゲートＴＧ１７１，ＴＧ１７２により構成されている。
メモリユニットＭＵ１８は、メモリセルＭ１８１，Ｍ１８２、フラグセルＦＣＬ１８、およびトランスファーゲートＴＧ１８１，ＴＧ１８２により構成されている。
【００６８】
第２行に配置されたメモリユニットＭＵ２１は、メモリセルＭ２１１，Ｍ２１２、フラグセルＦＣＬ２１、およびトランスファーゲートＴＧ２１１，ＴＧ２１２により構成されている。
メモリユニットＭＵ２２は、メモリセルＭ２２１，Ｍ２２２、フラグセルＦＣＬ２２、およびトランスファーゲートＴＧ２２１，ＴＧ２２２により構成されている。
メモリユニットＭＵ２３は、メモリセルＭ２３１，Ｍ２３２、フラグセルＦＣＬ２３、およびトランスファーゲートＴＧ２３１，ＴＧ２３２により構成されている。
メモリユニットＭＵ２４は、メモリセルＭ２４１，Ｍ２４２、フラグセルＦＣＬ２４、およびトランスファーゲートＴＧ２４１，ＴＧ２４２により構成されている。
メモリユニットＭＵ２５は、メモリセルＭ２５１，Ｍ２５２、フラグセルＦＣＬ２５、およびトランスファーゲートＴＧ２５１，ＴＧ２５２により構成されている。
メモリユニットＭＵ２６は、メモリセルＭ２６１，Ｍ２６２、フラグセルＦＣＬ２６、およびトランスファーゲートＴＧ２６１，ＴＧ２６２により構成されている。
メモリユニットＭＵ２７は、メモリセルＭ２７１，Ｍ２７２、フラグセルＦＣＬ２７、およびトランスファーゲートＴＧ２７１，ＴＧ２７２により構成されている。
メモリユニットＭＵ２８は、メモリセルＭ２８１，Ｍ２８２、フラグセルＦＣＬ２８、およびトランスファーゲートＴＧ２８１，ＴＧ２８２により構成されている。
【００６９】
以下同様にして、第８行に配置されたメモリユニットＭＵ８１は、メモリセルＭ８１１，Ｍ８１２、フラグセルＦＣＬ８１、およびトランスファーゲートＴＧ８１１，ＴＧ８１２により構成されている。
メモリユニットＭＵ８２は、メモリセルＭ８２１，Ｍ８２２、フラグセルＦＣＬ８２、およびトランスファーゲートＴＧ８２１，ＴＧ８２２により構成されている。
メモリユニットＭＵ８３は、メモリセルＭ８３１，Ｍ８３２、フラグセルＦＣＬ８３、およびトランスファーゲートＴＧ８３１，ＴＧ８３２により構成されている。
メモリユニットＭＵ８４は、メモリセルＭ８４１，Ｍ８４２、フラグセルＦＣＬ８４、およびトランスファーゲートＴＧ８４１，ＴＧ８４２により構成されている。
メモリユニットＭＵ８５は、メモリセルＭ８５１，Ｍ８５２、フラグセルＦＣＬ８５、およびトランスファーゲートＴＧ８５１，ＴＧ８５２により構成されている。
メモリユニットＭＵ８６は、メモリセルＭ８６１，Ｍ８６２、フラグセルＦＣＬ８６、およびトランスファーゲートＴＧ８６１，ＴＧ８６２により構成されている。
メモリユニットＭＵ８７は、メモリセルＭ８７１，Ｍ８７２、フラグセルＦＣＬ８７、およびトランスファーゲートＴＧ８７１，ＴＧ８７２により構成されている。
メモリユニットＭＵ８８は、メモリセルＭ８８１，Ｍ８８２、フラグセルＦＣＬ８８、およびトランスファーゲートＴＧ８８１，ＴＧ８８２により構成されている。
【００７０】
図４は、本発明に係る領域成長回路におけるメモリアレイ部のメモリユニットの具体的な構成例を示す回路図である。
なお、図４の例では、図３のメモリマトリクス構成のうち、簡単化のため２×２のメモリユニットＭＵ１１，ＭＵ１２，ＭＵ２１，ＭＵ２２のみを示している。以下では、これらメモリユニットＭＵ１１，ＭＵ１２，ＭＵ２１，ＭＵ２２の具体的な回路構成についてのみ説明する。その他のメモリユニットも同様に構成される。
【００７１】
メモリユニットＭＵ１１は、ＳＲＡＭからなるメモリセルＭ１１１，Ｍ１１２、フラグセルＦＣＬ１１、およびトランスファーゲートＴＧ１１１，ＴＧ１１２により構成されている。
【００７２】
メモリセルＭ１１１は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１１ａ，ＰＴ１１２ａ、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１１ａ〜１１４ａを有している。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１１１ａとＮＭＯＳトランジスタＮＴ１１１ａが直列に接続されている。同様に、電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１１２ａとＮＭＯＳトランジスタＮＴ１１２ａが直列に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１１ａとＮＭＯＳトランジスタＮＴ１１１ａのドレイン同士の接続点により第１の記憶ノードＮＤ１ａが構成され、第１の記憶ノードＮＤ１ａは、ＰＭＯＳトランジスタＰＴ１１２ａのゲート、ＮＭＯＳトランジスタＮＴ１１２ａのゲート、トランスファーゲートＴＧ１１１、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ１１３ａを介してビット線ＢＬ０に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ１１３ａのゲートはワード線ＷＬ０に接続されている。
ＰＭＯＳトランジスタＰＴ１１２ａとＮＭＯＳトランジスタＮＴ１１２ａのドレイン同士の接続点により第２の記憶ノードＮＤ２ａが構成され、第２の記憶ノードＮＤ２ａは、ＰＭＯＳトランジスタＰＴ１１１ａのゲート、ＮＭＯＳトランジスタＮＴ１１１ａのゲート、トランスファーゲートＴＧ１１１、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ１１４ａを介して反転ビット線／ＢＬ０に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ１１４ａのゲートはワード線ＷＬ０に接続されている。
【００７３】
メモリセルＭ１１２は、ＰＭＯＳトランジスタＰＴ１１１ｂ，ＰＴ１１２ｂ、およびＮＭＯＳトランジスタＮＴ１１１ｂ〜１１４ｂを有している。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１１１ｂとＮＭＯＳトランジスタＮＴ１１１ｂが直列に接続されている。同様に、電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１１２ｂとＮＭＯＳトランジスタＮＴ１１２ｂが直列に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１１ｂとＮＭＯＳトランジスタＮＴ１１１ｂのドレイン同士の接続点により第１の記憶ノードＮＤ１ｂが構成され、第１の記憶ノードＮＤ１ｂは、ＰＭＯＳトランジスタＰＴ１１２ｂのゲート、ＮＭＯＳトランジスタＮＴ１１２ｂのゲート、トランスファーゲートＴＧ１１２、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ１１３ｂを介してビット線ＢＬ１に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ１１３ｂのゲートはワード線ＷＬ０に接続されている。
ＰＭＯＳトランジスタＰＴ１１２ｂとＮＭＯＳトランジスタＮＴ１１２ｂのドレイン同士の接続点により第２の記憶ノードＮＤ２ｂが構成され、第２の記憶ノードＮＤ２ｂは、ＰＭＯＳトランジスタＰＴ１１１ｂのゲート、ＮＭＯＳトランジスタＮＴ１１１ｂのゲート、トランスファーゲートＴＧ１１２、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ１１４ｂを介して反転ビット線／ＢＬ１に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ１１４ｂのゲートはワード線ＷＬ０に接続されている。
【００７４】
メモリユニットＭＵ１１のフラグセルＦＣＬ１１は、ＰＭＯＳトランジスタＰＴ１１３，ＮＭＯＳトランジスタＮＴ１１５、およびバッファＢＦ１１１により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５が直列に接続されている。ＰＭＯＳトランジスタＰＴ１１３のゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１５のゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５のドレイン同士の接続点によりフラグノードＮＤ１１が構成され、フラグノードＮＤ１１がトランスファーゲートＴＧ１１１，ＴＧ１１２に接続されている。また、フラグノードＮＤ１１に設定される信号は、バッファＢＦ１１１を介して出力ＯＵＴとして画像合成器７に出力される。
【００７５】
トランスファーゲートＴＧ１１１は、ＰＭＯＳトランジスタＰＴ１１４ａとＮＭＯＳトランジスタＮＴ１１６ａのソース・ドレイン同士を接続して構成され、一方の入出力端子がフラグセルＦＣＬ１１のフラグノードＮＤ１１に接続され、他方の入出力端子が次行の隣接するメモリユニットＭＵ２１のフラグセルに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１４ａのゲートがメモリセルＭ１１１の第２の記憶ノードＮＤ２ａに接続され、ＮＭＯＳトランジスタ１１６ａのゲートがメモリセルＭ１１１の第１の記憶ノードＮＤ１ａに接続されている。
すなわち、トランスファーゲートＴＧ１１１は、メモリセルＭ１１１に論理「１」の相関結果データが記憶された場合にフラグセルＦＣＬ１１のフラグノードＮＤ１１のフラグデータを次行のメモリユニットＭＵ２１のフラグセルに転送し、あるいは、次行のメモリユニットＭＵ２１のフラグセルのフラグノードのフラグデータをフラグセルＦＣＬ１１のフラグノードＮＤ１１に転送する。
【００７６】
トランスファーゲートＴＧ１１２は、ＰＭＯＳトランジスタＰＴ１１４ｂとＮＭＯＳトランジスタＮＴ１１６ｂのソース・ドレイン同士を接続して構成され、一方の入出力端子がフラグセルＦＣＬ１１のフラグノードＮＤ１１に接続され、他方の入出力端子が次列の隣接するメモリユニットＭＵ１２のフラグセルに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１４ｂのゲートがメモリセルＭ１１２の第２の記憶ノードＮＤ２ｂに接続され、ＮＭＯＳトランジスタ１１６ｂのゲートがメモリセルＭ１１２の第１の記憶ノードＮＤ１ｂに接続されている。
すなわち、トランスファーゲートＴＧ１１２は、メモリセルＭ１１２に論理「１」の相関結果データが記憶された場合にフラグセルＦＣＬ１１のフラグノードＮＤ１１のフラグデータを次列のメモリユニットＭＵ１２のフラグセルに転送し、あるいは、次列のメモリユニットＭＵ１２のフラグセルのフラグノードのフラグデータをフラグセルＦＣＬ１１のフラグノードＮＤ１１に転送する。
【００７７】
メモリユニットＭＵ１２は、ＳＲＡＭからなるメモリセルＭ１２１，Ｍ１２２、フラグセルＦＣＬ２１、およびトランスファーゲートＴＧ１２１，ＴＧ１２２により構成されている。
【００７８】
メモリセルＭ１２１は、ＰＭＯＳトランジスタＰＴ１２１ａ，ＰＴ１２２ａ、およびＮＭＯＳトランジスタＮＴ１２１ａ〜１２４ａを有している。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１２１ａとＮＭＯＳトランジスタＮＴ１２１ａが直列に接続されている。同様に、電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１２２ａとＮＭＯＳトランジスタＮＴ１２２ａが直列に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１２１ａとＮＭＯＳトランジスタＮＴ１２１ａのドレイン同士の接続点により第１の記憶ノードＮＤ１ｃが構成され、第１の記憶ノードＮＤ１ｃは、ＰＭＯＳトランジスタＰＴ１２２ａのゲート、ＮＭＯＳトランジスタＮＴ１２２ａのゲート、トランスファーゲートＴＧ１２１、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ１２３ａを介してビット線ＢＬ２に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ１２３ａのゲートはワード線ＷＬ０に接続されている。
ＰＭＯＳトランジスタＰＴ１２２ａとＮＭＯＳトランジスタＮＴ１２２ａのドレイン同士の接続点により第２の記憶ノードＮＤ２ｃが構成され、第２の記憶ノードＮＤ２ｃは、ＰＭＯＳトランジスタＰＴ１２１ａのゲート、ＮＭＯＳトランジスタＮＴ１２１ａのゲート、トランスファーゲートＴＧ１２１、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ１２４ａを介して反転ビット線／ＢＬ２に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ１２４ａのゲートはワード線ＷＬ０に接続されている。
【００７９】
メモリセルＭ１２２は、ＰＭＯＳトランジスタＰＴ１２１ｂ，ＰＴ１２２ｂ、およびＮＭＯＳトランジスタＮＴ１２１ｂ〜１２４ｂを有している。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１２１ｂとＮＭＯＳトランジスタＮＴ１２１ｂが直列に接続されている。同様に、電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１２２ｂとＮＭＯＳトランジスタＮＴ１２２ｂが直列に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１２１ｂとＮＭＯＳトランジスタＮＴ１２１ｂのドレイン同士の接続点により第１の記憶ノードＮＤ１ｄが構成され、第１の記憶ノードＮＤ１ｄは、ＰＭＯＳトランジスタＰＴ１２２ｂのゲート、ＮＭＯＳトランジスタＮＴ１２２ｂのゲート、トランスファーゲートＴＧ１２２、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ１２３ｂを介してビット線ＢＬ３に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ１２３ｂのゲートはワード線ＷＬ０に接続されている。
ＰＭＯＳトランジスタＰＴ１２２ｂとＮＭＯＳトランジスタＮＴ１２２ｂのドレイン同士の接続点により第２の記憶ノードＮＤ２ｄが構成され、第２の記憶ノードＮＤ２ｄは、ＰＭＯＳトランジスタＰＴ１２１ｂのゲート、ＮＭＯＳトランジスタＮＴ１２１ｂのゲート、トランスファーゲートＴＧ１２２、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ１２４ｂを介して反転ビット線／ＢＬ３に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ１２４ｂのゲートはワード線ＷＬ０に接続されている。
【００８０】
メモリユニットＭＵ１２のフラグセルＦＣＬ１２は、ＰＭＯＳトランジスタＰＴ１２３，ＮＭＯＳトランジスタＮＴ１２５、およびバッファＢＦ１２１により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５が直列に接続されている。ＰＭＯＳトランジスタＰＴ１２３のゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１２５のゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５のドレイン同士の接続点によりフラグノードＮＤ１２が構成され、フラグノードＮＤ１２がトランスファーゲートＴＧ１２１，ＴＧ１２２に接続されている。また、フラグノードＮＤ１２に設定される信号は、バッファＢＦ１２１を介して出力ＯＵＴとして画像合成器７に出力される。
【００８１】
トランスファーゲートＴＧ１２１は、ＰＭＯＳトランジスタＰＴ１２４ａとＮＭＯＳトランジスタＮＴ１２６ａのソース・ドレイン同士を接続して構成され、一方の入出力端子がフラグセルＦＣＬ１２のフラグノードＮＤ１２に接続され、他方の入出力端子が次行の隣接するメモリユニットＭＵ２２のフラグセルに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１２４ａのゲートがメモリセルＭ１２１の第２の記憶ノードＮＤ２ｃに接続され、ＮＭＯＳトランジスタ１２６ａのゲートがメモリセルＭ１２１の第１の記憶ノードＮＤ１ｃに接続されている。
すなわち、トランスファーゲートＴＧ１２１は、メモリセルＭ１２１に論理「１」の相関結果データが記憶された場合にフラグセルＦＣＬ１２のフラグノードＮＤ１２のフラグデータを次行のメモリユニットＭＵ２２のフラグセルに転送し、あるいは、次行のメモリユニットＭＵ２２のフラグセルのフラグノードのフラグデータをフラグセルＦＣＬ１２のフラグノードＮＤ１２に転送する。
【００８２】
トランスファーゲートＴＧ１２２は、ＰＭＯＳトランジスタＰＴ１２４ｂとＮＭＯＳトランジスタＮＴ１２６ｂのソース・ドレイン同士を接続して構成され、一方の入出力端子がフラグセルＦＣＬ１２のフラグノードＮＤ１２に接続され、他方の入出力端子が次列の隣接するメモリユニットＭＵ１３のフラグセルに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１２４ｂのゲートがメモリセルＭ１２２の第２の記憶ノードＮＤ２ｄに接続され、ＮＭＯＳトランジスタ１２６ｂのゲートがメモリセルＭ１２２の第１の記憶ノードＮＤ１ｄに接続されている。
すなわち、トランスファーゲートＴＧ１２２は、メモリセルＭ１２１に論理「１」の相関結果データが記憶された場合にフラグセルＦＣＬ１２のフラグノードＮＤ１２のフラグデータを次列のメモリユニットＭＵ１３のフラグセルに転送し、あるいは、次列のメモリユニットＭＵ１３のフラグセルのフラグノードのフラグデータをフラグセルＦＣＬ１２のフラグノードＮＤ１２に転送する。
【００８３】
メモリユニットＭＵ２１は、ＳＲＡＭからなるメモリセルＭ２１１，Ｍ２１２、フラグセルＦＣＬ２１、およびトランスファーゲートＴＧ２１１，ＴＧ２１２により構成されている。
【００８４】
メモリセルＭ２１１は、ＰＭＯＳトランジスタＰＴ２１１ａ，ＰＴ２１２ａ、およびＮＭＯＳトランジスタＮＴ２１１ａ〜２１４ａを有している。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２１１ａとＮＭＯＳトランジスタＮＴ２１１ａが直列に接続されている。同様に、電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２１２ａとＮＭＯＳトランジスタＮＴ２１２ａが直列に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１１ａとＮＭＯＳトランジスタＮＴ２１１ａのドレイン同士の接続点により第１の記憶ノードＮＤ１ｅが構成され、第１の記憶ノードＮＤ１ｅは、ＰＭＯＳトランジスタＰＴ２１２ａのゲート、ＮＭＯＳトランジスタＮＴ２１２ａのゲート、トランスファーゲートＴＧ２１１、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ２１３ａを介してビット線ＢＬ０に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ２１３ａのゲートはワード線ＷＬ１に接続されている。
ＰＭＯＳトランジスタＰＴ２１２ａとＮＭＯＳトランジスタＮＴ２１２ａのドレイン同士の接続点により第２の記憶ノードＮＤ２ｅが構成され、第２の記憶ノードＮＤ２ｅは、ＰＭＯＳトランジスタＰＴ２１１ａのゲート、ＮＭＯＳトランジスタＮＴ２１１ａのゲート、トランスファーゲートＴＧ２１１、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ２１４ａを介して反転ビット線／ＢＬ０に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ２１４ａのゲートはワード線ＷＬ１に接続されている。
【００８５】
メモリセルＭ２１２は、ＰＭＯＳトランジスタＰＴ２１１ｂ，ＰＴ２１２ｂ、およびＮＭＯＳトランジスタＮＴ２１１ｂ〜２１４ｂを有している。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１１１ｂとＮＭＯＳトランジスタＮＴ１１１ｂが直列に接続されている。同様に、電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２１２ｂとＮＭＯＳトランジスタＮＴ２１２ｂが直列に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１１ｂとＮＭＯＳトランジスタＮＴ２１１ｂのドレイン同士の接続点により第１の記憶ノードＮＤ１ｆが構成され、第１の記憶ノードＮＤ１ｆは、ＰＭＯＳトランジスタＰＴ２１２ｂのゲート、ＮＭＯＳトランジスタＮＴ２１２ｂのゲート、トランスファーゲートＴＧ２１２、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ２１３ｂを介してビット線ＢＬ１に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ２１３ｂのゲートはワード線ＷＬ１に接続されている。
ＰＭＯＳトランジスタＰＴ２１２ｂとＮＭＯＳトランジスタＮＴ２１２ｂのドレイン同士の接続点により第２の記憶ノードＮＤ２ｆが構成され、第２の記憶ノードＮＤ２ｆは、ＰＭＯＳトランジスタＰＴ２１１ｂのゲート、ＮＭＯＳトランジスタＮＴ２１１ｂのゲート、トランスファーゲートＴＧ２１２、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ２１４ｂを介して反転ビット線／ＢＬ１に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ２１４ｂのゲートはワード線ＷＬ１に接続されている。
【００８６】
メモリユニットＭＵ２１のフラグセルＦＣＬ２１は、ＰＭＯＳトランジスタＰＴ２１３，ＮＭＯＳトランジスタＮＴ２１５、およびバッファＢＦ２１１により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５が直列に接続されている。ＰＭＯＳトランジスタＰＴ２１３のゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２１５のゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５のドレイン同士の接続点によりフラグノードＮＤ２１が構成され、ノードＮＤ２１がトランスファーゲートＴＧ２１１，ＴＧ２１２に接続されている。また、ノードＮＤ２１に設定される信号は、バッファＢＦ２１１を介して出力ＯＵＴとして画像合成器７に出力される。
【００８７】
トランスファーゲートＴＧ２１１は、ＰＭＯＳトランジスタＰＴ２１４ａとＮＭＯＳトランジスタＮＴ２１６ａのソース・ドレイン同士を接続して構成され、一方の入出力端子がフラグセルＦＣＬ２１のフラグノードＮＤ２１に接続され、他方の入出力端子が次行の隣接するメモリユニットＭＵ３１のフラグセルに接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１４ａのゲートがメモリセルＭ２１１の第２の記憶ノードＮＤ２ｅに接続され、ＮＭＯＳトランジスタ２１６ａのゲートがメモリセルＭ２１１の第１の記憶ノードＮＤ１ｆに接続されている。
すなわち、トランスファーゲートＴＧ２１１は、メモリセルＭ２１１に論理「１」の相関結果データが記憶された場合にフラグセルＦＣＬ２１のフラグノードＮＤ２１のデータを次行のメモリユニットＭＵ３１のフラグセルに転送し、あるいは、次行のメモリユニットＭＵ３１のフラグセルのフラグノードのデータをフラグセルＦＣＬ２１のフラグノードＮＤ２１に転送する。
【００８８】
トランスファーゲートＴＧ２１２は、ＰＭＯＳトランジスタＰＴ２１４ｂとＮＭＯＳトランジスタＮＴ２１６ｂのソース・ドレイン同士を接続して構成され、一方の入出力端子がフラグセルＦＣＬ２１のフラグノードＮＤ２１に接続され、他方の入出力端子が次列の隣接するメモリユニットＭＵ２２のフラグセルに接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１４ｂのゲートがメモリセルＭ２１２の第２の記憶ノードＮＤ２ｆに接続され、ＮＭＯＳトランジスタ２１６ｂのゲートがメモリセルＭ２１２の第１の記憶ノードＮＤ１ｆに接続されている。
すなわち、トランスファーゲートＴＧ２１２は、メモリセルＭ２１２に論理「１」の相関結果データが記憶された場合にフラグセルＦＣＬ２１のフラグノードＮＤ２１のデータを次列のメモリユニットＭＵ２２のフラグセルに転送し、あるいは、次列のメモリユニットＭＵ２２のフラグセルのフラグノードのデータをフラグセルＦＣＬ２１のフラグノードＮＤ２１に転送する。
【００８９】
メモリユニットＭＵ２２は、ＳＲＡＭからなるメモリセルＭ２２１，Ｍ２２２、フラグセルＦＣＬ２２、およびトランスファーゲートＴＧ２２１，ＴＧ２２２により構成されている。
【００９０】
メモリセルＭ２２１は、ＰＭＯＳトランジスタＰＴ２２１ａ，ＰＴ２２２ａ、およびＮＭＯＳトランジスタＮＴ２２１ａ〜２２４ａを有している。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２２１ａとＮＭＯＳトランジスタＮＴ２２１ａが直列に接続されている。同様に、電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２２２ａとＮＭＯＳトランジスタＮＴ２２２ａが直列に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２２１ａとＮＭＯＳトランジスタＮＴ２２１ａのドレイン同士の接続点により第１の記憶ノードＮＤ１ｇが構成され、第１の記憶ノードＮＤ１ｇは、ＰＭＯＳトランジスタＰＴ２２２ａのゲート、ＮＭＯＳトランジスタＮＴ２２２ａのゲート、トランスファーゲートＴＧ２２１、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ２２３ａを介してビット線ＢＬ２に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ２２３ａのゲートはワード線ＷＬ１に接続されている。
ＰＭＯＳトランジスタＰＴ２２２ａとＮＭＯＳトランジスタＮＴ２２２ａのドレイン同士の接続点により第２の記憶ノードＮＤ２ｇが構成され、第２の記憶ノードＮＤ２ｇは、ＰＭＯＳトランジスタＰＴ２２１ａのゲート、ＮＭＯＳトランジスタＮＴ２２１ａのゲート、トランスファーゲートＴＧ２２１、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ２２４ａを介して反転ビット線／ＢＬ２に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ２２４ａのゲートはワード線ＷＬ１に接続されている。
【００９１】
メモリセルＭ２２２は、ＰＭＯＳトランジスタＰＴ２２１ｂ，ＰＴ２２２ｂ、およびＮＭＯＳトランジスタＮＴ２２１ｂ〜２２４ｂを有している。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２２１ｂとＮＭＯＳトランジスタＮＴ２２１ｂが直列に接続されている。同様に、電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２２２ｂとＮＭＯＳトランジスタＮＴ２２２ｂが直列に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２２１ｂとＮＭＯＳトランジスタＮＴ２２１ｂのドレイン同士の接続点により第１の記憶ノードＮＤ１ｈが構成され、第１の記憶ノードＮＤ１ｈは、ＰＭＯＳトランジスタＰＴ２２２ｂのゲート、ＮＭＯＳトランジスタＮＴ２２２ｂのゲート、トランスファーゲートＴＧ２２２、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ２２３ｂを介してビット線ＢＬ３に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ２２３ｂのゲートはワード線ＷＬ１に接続されている。
ＰＭＯＳトランジスタＰＴ２２２ｂとＮＭＯＳトランジスタＮＴ２２２ｂのドレイン同士の接続点により第２の記憶ノードＮＤ２ｈが構成され、第２の記憶ノードＮＤ２ｈは、ＰＭＯＳトランジスタＰＴ２２１ｂのゲート、ＮＭＯＳトランジスタＮＴ２２１ｂのゲート、トランスファーゲートＴＧ２２２、およびアクセストランジスタとしてＮＭＯＳトランジスタＮＴ２２４ｂを介して反転ビット線／ＢＬ３に接続されている。なお、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ２２４ｂのゲートはワード線ＷＬ１に接続されている。
【００９２】
メモリユニットＭＵ２２のフラグセルＦＣＬ２２は、ＰＭＯＳトランジスタＰＴ２２３，ＮＭＯＳトランジスタＮＴ２２５、およびバッファＢＦ２２１により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５が直列に接続されている。ＰＭＯＳトランジスタＰＴ２２３のゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２２５のゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５のドレイン同士の接続点によりフラグノードＮＤ２２が構成され、フラグノードＮＤ２２がトランスファーゲートＴＧ２２１，ＴＧ２２２に接続されている。また、フラグノードＮＤ２２に設定される信号は、バッファＢＦ２２１を介して出力ＯＵＴとして画像合成器７に出力される。
【００９３】
トランスファーゲートＴＧ２２１は、ＰＭＯＳトランジスタＰＴ２２４ａとＮＭＯＳトランジスタＮＴ２２６ａのソース・ドレイン同士を接続して構成され、一方の入出力端子がフラグセルＦＣＬ２２のフラグノードＮＤ２２に接続され、他方の入出力端子が次行の隣接するメモリユニットＭＵ３２のフラグセルに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１２４ａのゲートがメモリセルＭ１２１の第２の記憶ノードＮＤ２ｇに接続され、ＮＭＯＳトランジスタ２２６ａのゲートがメモリセルＭ２２１の第１の記憶ノードＮＤ１ｇに接続されている。
すなわち、トランスファーゲートＴＧ２２１は、メモリセルＭ２２１に論理「１」の相関結果データが記憶された場合にフラグセルＦＣＬ２２のフラグノードＮＤ２２のデータを次行のメモリユニットＭＵ３２のフラグセルに転送し、あるいは、次行のメモリユニットＭＵ３２のフラグセルのフラグノードのデータをフラグセルＦＣＬ２２のフラグノードＮＤ１２に転送する。
【００９４】
トランスファーゲートＴＧ２２２は、ＰＭＯＳトランジスタＰＴ２２４ｂとＮＭＯＳトランジスタＮＴ２２６ｂのソース・ドレイン同士を接続して構成され、一方の入出力端子がフラグセルＦＣＬ２２のフラグノードＮＤ２２に接続され、他方の入出力端子が次列の隣接するメモリユニットＭＵ２３のフラグセルに接続されている。
そして、ＰＭＯＳトランジスタＰＴ２２４ｂのゲートがメモリセルＭ２２２の第２の記憶ノードＮＤ２ｈに接続され、ＮＭＯＳトランジスタ２２６ｂのゲートがメモリセルＭ２２２の第１の記憶ノードＮＤ１ｈに接続されている。
すなわち、トランスファーゲートＴＧ２２２は、メモリセルＭ２２１に論理「１」の相関結果データが記憶された場合にフラグセルＦＣＬ２２のフラグノードＮＤ２２のフラグデータを次列のメモリユニットＭＵ２３のフラグセルに転送し、あるいは、次列のメモリユニットＭＵ２３のフラグセルのフラグノードのフラグデータをフラグセルＦＣＬ２２のフラグノードＮＤ２２に転送する。
【００９５】
次に、領域成長の動作を、図５のフローチャートに関連付けて説明する。
【００９６】
まず最初に、Ｍ×Ｎ個のメモリセルＭに、相関演算器３において得られた、隣接画素の相関演算の結果である、論理「１」または「０」の演算結果を書き込む（ＳＴ１１）。
このとき相関演算結果は、信号Ｓ３としてメモリ制御回路５２に供給される。
メモリセルへのデータは、通常のＳＲＡＭと同様に、メモリ制御回路５２とＸデコーダ５３とＹデコーダ５４を用いてメモリセルのアドレスが選択され、選択されたメモリセルＭに書き込まれる。
【００９７】
たとえばメモリユニットＭＵ１１のメモリセルＭ１１１にデータ「１」を書き込む場合には、Ｘデコーダ５３によりワード線ＷＬ０の電圧が一定時間０Ｖから電源電圧ＶDD＋α（αはアクセストランジスタとしてのＮＭＯＳトランジスタのしきい値電圧以上）に設定される。
これにより、メモリユニットＭＵ１１のメモリセルＭ１１１のアクセストランジスタとしてのＮＭＯＳトランジスタＮＴ１１３ａおよびＮＴ１１４ａが導通状態となる。第１の記憶ノードＮＤ１ａがビット線ＢＬ０と接続され、第２のノードＮＤ２ａが反転ビット線／ＢＬ０と接続される。なお、実際には、メモリユニットＭＵ１１と同一行に配置され、同一のワード線ＷＬ０に接続されている他のメモリユニットのアクセストランジスタも導通状態となる。
また、Ｙデコーダ５４により、たとえば所定電位へのプリチャージ後、ビット線ＢＬ０が電源電圧ＶDDレベルに設定され、反転ビット線／ＢＬ０が接地レベル０Ｖに設定される。
その結果、ビット線ＢＬ０の電荷が第１の記憶ノードＮＤ１ａに供給され、第２の記憶ノードＮＤ２ａの電荷が放電される。
したがって、第１の記憶ノードＤＮ１ａの電位が電源電圧ＶDDレベルに上昇し、第２の記憶ノードＮＤ２ａのレベルは接地レベルとなる。第１の記憶ノードＮＤ１ａの電位が電源電圧ＶDDレベルに上昇することに伴い、ＰＭＯＳトランジスタＰＴ１１２ａがカットオフし、ＮＭＯＳトランジスタＮＴ１１２ａが導通状態となり、第２の記憶ノードＮＤ２ａの電位が接地レベルに安定に保持される。
また、第２の記憶ノードＮＤ２ａの電位が接地レベルとなることに伴い、ＰＭＯＳトランジスタＰＴ１１１ａが導通状態となり、ＮＭＯＳトランジスタＮＴ１１１ａがカットオフし、第１の記憶ノードＮＤ１ａの電位が電源電圧ＶDDレベルの安定に保持される。
これにより、ワード線ＷＬ０の電圧が０Ｖに設定され、ＮＭＯＳトランジスタＮＴ１１３ａ，ＮＴ１１４ａがカットオフした後も、第１の記憶ノードＮＤ１ａにデータ「１」がラッチされたことになる。
第１の記憶ノードＮＤ１ａに電源電圧ＶDDレベルのデータ「１」がラッチされ、第２の記憶ノードＮＤ２ａが接地レベルに保持されることから、メモリユニットＭＵ１１のトランスファーゲートＴＧ１１１のＰＭＯＳトランジスタＰＴ１１４ａとＮＭＯＳトランジスタＮＴ１１６ａが導通状態となり、トランスファーゲートＴＧ１１１は、フラグセルＦＣＬ１１のフラグノードＮＤ１１のデータを次行のメモリユニットＭＵ２１のフラグセルに転送し、あるいは、次行のメモリユニットＭＵ２１のフラグセルのフラグノードのデータをフラグセルＦＣＬ１１のフラグノードＮＤ１１に転送する可能な状態となる。
【００９８】
またたとえば、メモリユニットＭＵ２２のメモリセルＭ２２２にデータ「０」を書き込む場合には、Ｘデコーダ５３によりワード線ＷＬ１の電圧が一定時間０Ｖから電源電圧ＶDD＋α（αはアクセストランジスタとしてのＮＭＯＳトランジスタのしきい値電圧以上）に設定される。
これにより、メモリユニットＭＵ２２のメモリセルＭ２２２のアクセストランジスタとしてのＮＭＯＳトランジスタＮＴ２２３ｂおよびＮＴ２２４ｂが導通状態となる。第１の記憶ノードＮＤ１ｈがビット線ＢＬ３と接続され、第２のノードＮＤ２ｈが反転ビット線／ＢＬ３と接続される。なお、実際には、メモリユニットＭＵ２２と同一行に配置され、同一のワード線ＷＬ１に接続されている他のメモリユニットのアクセストランジスタも導通状態となる。
また、Ｙデコーダ５３により、たとえば所定電位へのプリチャージ後、ビット線ＢＬ３が接地レベル０Ｖに設定され、反転ビット線／ＢＬ３が電源電圧ＶDDレベルに設定される。
その結果、第１の記憶ノードＮＤ１ｈの電荷が放電され、反転ビット線／ＢＬ３の電荷が第２の記憶ノードＮＤ２ｈに供給される。
したがって、第１の記憶ノードＤＮ１ｈのレベルは接地レベルとなり、第２の記憶ノードＮＤ２ｈの電位は電源電圧ＶDDレベルに上昇する。
第１の記憶ノードＮＤ１ｈの電位が接地レベルとなることに伴い、ＰＭＯＳトランジスタＰＴ２２２ｂが導通状態となり、ＮＭＯＳトランジスタＮＴ２２２ｂがカットオフし、第２の記憶ノードＮＤ２ｈの電位が電源電圧ＶDDレベルの安定に保持される。
また、第２の記憶ノードＮＤ１ｈの電位が電源電圧ＶDDレベルに上昇することに伴い、ＰＭＯＳトランジスタＰＴ２２１ｂがカットオフし、ＮＭＯＳトランジスタＮＴ２２１ｂが導通状態となり、第１の記憶ノードＮＤ１ｈの電位が接地レベルに安定に保持される。
これにより、ワード線ＷＬ１の電圧が０Ｖに設定され、ＮＭＯＳトランジスタＮＴ２２３ｂ，ＮＴ２２４ｂがカットオフした後も、第１の記憶ノードＮＤ１ｈにデータ「０」がラッチされたことになる。
第１の記憶ノードＮＤ１ｈに接地レベルのデータ「０」がラッチされ、第２の記憶ノードＮＤ２ａが電源電圧ＶDDレベルに保持されることから、メモリユニットＭＵ２２のトランスファーゲートＴＧ２２２のＰＭＯＳトランジスタＰＴ２２４ｂとＮＭＯＳトランジスタＮＴ２２６ｂがカットオフし、トランスファーゲートＴＧ２２２は、フラグセルＦＣＬ２２のフラグノードＮＤ２２のデータを次列のメモリユニットＭＵ２３のフラグセルに転送し、あるいは、次列のメモリユニットＭＵ２３のフラグセルのフラグノードのデータをフラグセルＦＣＬ２２のフラグノードＮＤ２２に転送することができない状態に保持される。
【００９９】
次に、メモリセルに全画素分の相関値のデータが書き込まれたならば、図６（Ａ）に示すように、全メモリユニットＭＵ１１〜ＭＵ８８のフラグセルＦＣＬ１１〜ＦＣＬ８８を構成するＮＭＯＳトランジスタのゲートに、ハイレベルでアクティブのリセット信号Ｒを供給する。
これにより、全メモリユニットＭＵ１１〜ＭＵ８８のフラグセルＦＣＬ１１〜ＦＣＬ８８のフラグノードＮＤ１１〜ＮＤ８８のデータが「０」にリセットされ、これに伴い、図６（Ｃ）に示すように、全てのフラグ出力ＯＵＴが「０」にリセットされる（ＳＴ１２）。
このリセット動作によって、領域成長処理の準備動作が完了する。
【０１００】
その後、ポインティング装置６から指定された位置（アドレス）の注目メモリユニットＭＵのフラグセルＦＣＬを構成するＰＭＯＳトランジスタＰＴのゲートに、図６（Ｂ）に示すように、ローレベルでアクティブのセット信号／Ｓが供給される。
これにより、注目メモリユニットセルのフラグセルのフラグノードの電位のみが電源電圧ＶDDレベルと上昇し、データ「１」を出力可能となる（ＳＴ１３）。
そして、注目メモリユニットを中心として、メモリセルに接続されたトランスファーゲートＴＧを介して次々と注目メモリユニットの「１」レベルが伝わっていくこととなる。「１」レベルが伝達された各メモリユニットのフラグセルがらは、データ「１」がフラグ出力ＯＵＴとして画像合成器７に出力される（ＳＴ１４，ＳＴ１５）。
ここで、このメモリセルに接続されたトランスファーゲートがオフの状態であれば、この領域成長の処理はそこで止まり処理は終了する。
【０１０１】
リセット後の動作を図４の回路に関連付けて具体的に説明する。
ここでは、簡単化のため、注目メモリユニットをＭＵ１１とし、メモリユニットＭＵ１１のメモリセルＭ１１１，Ｍ１１２、メモリユニットＭＵ１２のメモリセル１２１、およびメモリユニットＭＵ２１のメモリセルＭ２１２にデータ「１」が書き込まれ、メモリユニットＭＵ１２のメモリセル１２２、メモリユニットＭＵ２１のメモリセルＭ２１１、およびメモリユニットＭＵ２２のメモリセルＭ２２１，Ｍ２２２にデータ「０」が書き込まれているものとする。
【０１０２】
ポインティング装置６で注目メモリユニットとしてＭＵ１１が指定されると、ローレベルでアクティブのセット信号／Ｓが、メモリユニットＭＵ１１のフラグセルＦＣＬ１１を構成するＰＭＯＳトランジスタＰＴ１１３のゲートに供給される。これにより、ＰＭＯＳトランジスタＰＴ１１３が導通状態に保持され、フラグセルＦＣＬ１１のフラグノードＮＤ１１の電位が電源電圧ＶDDレベルに上昇し、フラグノードＤＮ１１におけるデータは、電源電圧ＶDDレベルの「１」に設定される。フラグノードＮＤ１１のフラグデータ「１」は、バッファＢＦ１１１を介しフラグ出力ＯＵＴとして画像合成器７に出力される。
そして、メモリユニットＭＵ１１のメモリセルＭ１１１およびＭ１１２には、電源電圧ＶDDレベルのデータ「１」がラッチされていることから、トランスファーゲートＴＧ１１１およびＴＧ１１２は導通状態に保持されている。
【０１０３】
したがって、フラグセルＦＣＬ１１のフラグノードＮＤ１１のフラグデータ「１」は、トランスファーゲートＴＧ１１１を通して次行のメモリユニットＭＵ２１のフラグセルＦＣＬ２１のフラグノードＮＤ２１に転送される。これにより、メモリユニットＭＵ２１のフラグセルＦＣＬ２１のフラグノードＮＤ２１のフラグデータ「１」は、バッファＢＦ２１１を介しフラグ出力ＯＵＴとして画像合成器７に出力される。
同様に、フラグセルＦＣＬ１１のフラグノードＮＤ１１のフラグデータ「１」は、トランスファーゲートＴＧ１１２を通して次列のメモリユニットＭＵ１２のフラグセルＦＣＬ１２のフラグノードＮＤ１２に転送される。これにより、メモリユニットＭＵ１２のフラグセルＦＣＬ１２のフラグノードＮＤ１２のフラグデータ「１」は、バッファＢＦ１２１を介しフラグ出力ＯＵＴとして画像合成器７に出力される。
【０１０４】
ここで、メモリユニットＭＵ１２のメモリセルＭ１２１にはデータ「１」がラッチされ、メモリセルＭ１２２にはデータ「０」がラッチされていることから、トランスファーゲートＴＧ１２１は導通状態に保持され、トランスファーゲートＴＧ１２２はカットオフの状態に保持される。
したがって、フラグセルＦＣＬ１２のフラグノードＮＤ１２のフラグデータ「１」は、トランスファーゲートＴＧ１２１を通して次行のメモリユニットＭＵ２２のフラグセルＦＣＬ２２のフラグノードＮＤ２２に転送される。
これに対して、トランスファーゲートＴＧ１２２はカットオフの状態に保持されいることから、次列のメモリユニットＭＵ１３にはフラグデータ「１」は転送されない。
【０１０５】
また、メモリユニットＭＵ２１のメモリセルＭ２１１にはデータ「０」がラッチされ、メモリセルＭ２１２にはデータ「１」がラッチされていることから、トランスファーゲートＴＧ２１１はカットオフの状態に保持され、トランスファーゲートＴＧ２１２は導通状態に保持される。
したがって、フラグセルＦＣＬ２１のフラグノードＮＤ２１のフラグデータ「１」は、トランスファーゲートＴＧ２１１を通して次行のメモリユニットＭＵ３１には転送されない。
これに対して、フラグセルＦＣＬ２１のフラグノードＮＤ２１のデータ「１」は、トランスファーゲートＴＧ２１２を通して次列のメモリユニットＭＵ２２のフラグセルＦＣＬ２２のフラグノードＮＤ２２に転送される。
これにより、メモリユニットＭＵ２２のフラグセルＦＣＬ２２のフラグノードＮＤ２２のデータ「１」は、バッファＢＦ２２１を介しフラグ出力ＯＵＴとして画像合成器７に出力される。
【０１０６】
また、メモリユニットＭＵ２２のメモリセルＭ２２１にはデータ「０」がラッチされ、メモリセルＭ２２２にもデータ「０」がラッチされていることから、トランスファーゲートＴＧ２２１，ＴＧ２２２はカットオフの状態に保持される。
したがって、フラグセルＦＣＬ２２のフラグノードＮＤ２２のデータ「１」は、トランスファーゲートＴＧ２２１を通して次行のメモリユニットＭＵ３２には転送されない。
同様に、フラグセルＦＣＬ２２のフラグノードＮＤ２２のフラグデータ「１」は、トランスファーゲートＴＧ２２２を通して次列のメモリユニットＭＵ２３には転送されない。
つまり、領域成長の処理はそこで止まり処理は終了する。
【０１０７】
以上は２×２のメモリユニットにおける領域成長の具体的な動作であるが、実際には、図７に示すように、さらに広い領域に対して領域成長処理が行われる。
図７において付した数字は、処理のステップ数を表している。
図７の例は、数字１を付したメモリユニットがポインティング装置６で指定されて、この注目メモリユニットを中心に上下左右に領域成長が行われる。次に、数字２を付したメモリユニットを中心に上下左右に領域成長が行われ、次に、数字３を付したメモリユニットを中心に上下左右に領域成長が行われる、という具合に、いわゆる放射状に領域成長が行われていく。
【０１０８】
以上説明したように、本実施形態によれば、同一列の互いに隣接する２つのメモリセルＭと、１つのフラグセルＦＣＬと、各々のメモリセルＭの記憶データに応じてフラグセルＦＣＬのフラグデータを行方向、列方向に隣接するメモリユニットＭＵのフラグセルＦＣＬに伝達するデータ転送手段としての２つのトランスファーゲートＴＧを有し、フラグセルＦＣＬ１１〜ＦＣＬ８８は、データのフラグノードＮＤ１１〜ＮＤ８８のレベルをポインティング装置６により指定されると、所定レベルのデータ、たとえば電源電圧ＶDDレベルのデータ「１」を設定し、フラグ出力ＯＵＴとして画像合成器７に出力する、メモリユニットＭＵ１１〜ＭＵ８８がマトリクス状に配置されたメモリアレイ部５１を有し、相関演算器３による隣接画素の相関演算の結果である“１”または“０”データを、メモリの所定のアドレスに書き込み、たとえば１フレーム分の相関データを書き込んだ後、ポインティング装置６により入力された位置（アドレス）から領域成長の処理を開始してオブジェクトの抽出を行って、画像合成器７に出力する領域成長回路５を設けたので、従来処理時間のかかると言われていた領域成長のアルゴリズムの飛躍的な高速化を図れ、リアルタイム動作をも可能となるという利点がある。
また、本回路構成は非同期回路で構成されているためクロックを必要とせず、低消費電力化を図ることもできる。
【０１０９】
なお、領域成長回路５の具体的な構成は、図４の構成に限定されるものではなく、種々の態様が可能であることはいうまでもない。また、上述した実施形態では、左右上下方向に領域成長が可能な回路として説明したが、本発明は、斜め方向にも領域成長が可能な回路構成、時間方向にも領域成長が可能な回路構成、および階層方向にも領域成長が可能な回路構成を採用できることは勿論である。
以下に、領域成長回路の他の構成例、並びに、斜め方向にも領域成長が可能な回路例、時間方向にも領域成長が可能な回路例、および階層方向にも領域成長が可能な回路例についての構成および主要部の機能を、図面に関連付けて順を追って説明する。
【０１１０】
図８は、本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第２の構成例を示す回路図である。
【０１１１】
図８の回路５１Ａが図４の回路５１と異なる点は、各メモリユニットのデータ転送手段としてトランスファーゲートの代わり、メモリセルの第２の記憶ノードのラッチデータをゲートに受けて、電源電圧ＶDDレベルの信号を次行または次列のメモリユニットのフラグセルに供給するデータ転送回路ＤＴＣにより構成し、このデータ転送回路ＤＴＣの制御のために、各フラグセルＦＣＬのバッファを直列接続された２つのインバータＩＮＶにより構成したことにある。
なお、図８において、図４と同一構成部分は同一符号を付している。
【０１１２】
メモリユニットＭＵ１１Ａは、メモリセルＭ１１１，Ｍ１１２、データ転送回路ＤＴＣ１１１，ＤＴＣ１１２、およびフラグセルＦＣＬ１１Ａにより構成されている。
これらの構成要素のうち、メモリセルＭ１１１，Ｍ１１２の構成は、図４の回路と同様であることから、ここでの説明は省略する。
【０１１３】
メモリユニットＭＵ１１ＡのフラグセルＦＣＬ１１Ａは、ＰＭＯＳトランジスタＰＴ１１３，ＮＭＯＳトランジスタＮＴ１１５、および直列に接続された２つのインバータＩＮＶ１１１，ＩＮＶ１１２により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５が直列に接続されている。ＰＭＯＳトランジスタＰＴ１１３のゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１５のゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５のドレイン同士の接続点によりフラグノードＮＤ１１が構成され、フラグノードＮＤ１１がインバータＩＮＶ１１１の入力端子、およびデータ転送回路ＤＴＣ１１１，ＤＴＣ１１２に接続されている。また、インバータＩＮＶ１１１の出力端子とインバータＩＮＶ１１２との接続点により反転ノードＮＤ１１Ａが構成され、この反転ノードＮＤ１１Ａがデータ転送回路ＤＴＣ１１１，ＤＴＣ１１２に接続されている。
そして、ノードＮＤ１１に設定される信号は、インバータＩＮＶ１１１およびＩＮＶ１１２を介して出力ＯＵＴとして画像合成器７に出力される。
【０１１４】
データ転送回路ＤＴＣ１１１は、ＰＭＯＳトランジスタＰＴ１１５ａ〜ＰＴ１１８ａにより構成されている。
ＰＭＯＳトランジスタＰＴ１１５ａとＰＴ１１６ａとが、電源電圧ＶDDの供給ライン（フラグデータのレベルに相当する電源電位）と次行のメモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続されている。
また、ＰＭＯＳトランジスタＰＴ１１７ａとＰＴ１１８ａとが、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１１ＡのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１との間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１１６ａとＰＴ１１８ａのゲートがメモリセルＭ１１１の第２の記憶ノードＮＤ２ａに接続され、ＰＭＯＳトランジスタＰＴ１１５ａのゲートがフラグセルＦＣＬ１１Ａの反転ノードＮＤ１１Ａに接続され、ＰＭＯＳトランジスタＰＴ１１７ａのゲートが次行のメモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１Ａの反転ノードＮＤ２１Ａに接続されている。
【０１１５】
このような構成を有するデータ転送回路ＤＴＣ１１１は、メモリセルＭ１１１に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ａにデータ「０」がラッチされている場合であって、メモリユニットＭＵ１１Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１１には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ１１Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ１１５ａおよびＰＴ１１６ａが導通状態となり、次行のメモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１に電荷を供給する。すなわち、メモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１にフラグデータ「１」を転送する。
一方、データ転送回路ＤＴＣ１１１は、メモリセルＭ１１１に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ａにデータ「０」がラッチされている場合であって、次行のメモリユニットＭＵ２１Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２１には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ２１Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ１１７ａおよびＰＴ１１８ａが導通状態となり、自身のメモリユニットＭＵ１１ＡのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１に電荷を供給する。すなわち、メモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１のフラグデータ「１」をフラグノードＮＤ１１に転送する。
このように、データ転送回路ＤＴＣ１１１は、図８の左右方向で両方向にデータを転送する機能を有している。
【０１１６】
データ転送回路ＤＴＣ１１２は、ＰＭＯＳトランジスタＰＴ１１５ｂ〜ＰＴ１１８ｂにより構成されている。
ＰＭＯＳトランジスタＰＴ１１５ｂとＰＴ１１６ｂとが、電源電圧ＶDDの供給ラインと次列のメモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続されている。
また、ＰＭＯＳトランジスタＰＴ１１７ｂとＰＴ１１８ｂとが、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１１ＡのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１との間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１１６ｂとＰＴ１１８ｂのゲートがメモリセルＭ１１２の第２の記憶ノードＮＤ２ｂに接続され、ＰＭＯＳトランジスタＰＴ１１５ｂのゲートがフラグセルＦＣＬ１１Ａの反転ノードＮＤ１１Ａに接続され、ＰＭＯＳトランジスタＰＴ１１７ｂのゲートが次列のメモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２Ａの反転ノードＮＤ１２Ａに接続されている。
【０１１７】
このような構成を有するデータ転送回路ＤＴＣ１１２は、メモリセルＭ１１２に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｂにデータ「０」がラッチされている場合であって、メモリユニットＭＵ１１Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１１には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ１１Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ１１５ｂおよびＰＴ１１６ｂが導通状態となり、次列のメモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２に電荷を供給する。すなわち、メモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２にフラグデータ「１」を転送する。
一方、データ転送回路ＤＴＣ１１２は、メモリセルＭ１１２に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｂにデータ「０」がラッチされている場合であって、次列のメモリユニットＭＵ１２Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１２には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ１２Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ１１７ｂおよびＰＴ１１８ｂが導通状態となり、自身のメモリユニットＭＵ１１ＡのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１に電荷を供給する。すなわち、メモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２のフラグデータ「１」をフラグノードＮＤ１１に転送する。
このように、データ転送回路ＤＴＣ１１２は、図８の上下方向で両方向にデータを転送する機能を有している。
【０１１８】
メモリユニットＭＵ１２Ａは、メモリセルＭ１２１，Ｍ１２２、データ転送回路ＤＴＣ１２１，ＤＴＣ１２２、およびフラグセルＦＣＬ１２Ａにより構成されている。
これらの構成要素のうち、メモリセルＭ２１１，Ｍ２１２の構成は、図４の回路と同様であることから、ここでの説明は省略する。
【０１１９】
メモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２Ａは、ＰＭＯＳトランジスタＰＴ１２３，ＮＭＯＳトランジスタＮＴ１２５、および直列に接続された２つのインバータＩＮＶ１２１，ＩＮＶ１２２により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５が直列に接続されている。ＰＭＯＳトランジスタＰＴ１２３のゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１２５のゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５のドレイン同士の接続点によりフラグノードＮＤ１２が構成され、ノードＮＤ１２がインバータＩＮＶ１２１の入力端子、およびデータ転送回路ＤＴＣ１２１，ＤＴＣ１２２に接続されている。また、インバータＩＮＶ１２１の出力端子とインバータＩＮＶ１２２との接続点により反転ノードＮＤ１２Ａが構成され、この反転ノードＮＤ１２Ａがデータ転送回路ＤＴＣ１２１，ＤＴＣ１２２に接続されている。
そして、ノードＮＤ１２に設定される信号は、インバータＩＮＶ１２１およびＩＮＶ１２２を介して出力ＯＵＴとして画像合成器７に出力される。
【０１２０】
データ転送回路ＤＴＣ１２１は、ＰＭＯＳトランジスタＰＴ１２５ａ〜ＰＴ１２８ａにより構成されている。
ＰＭＯＳトランジスタＰＴ１２５ａとＰＴ１２６ａとが、電源電圧ＶDDの供給ラインと次行のメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されている。
また、ＰＭＯＳトランジスタＰＴ１２７ａとＰＴ１２８ａとが、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１２６ａとＰＴ１２８ａのゲートがメモリセルＭ１２１の第２の記憶ノードＮＤ２ｃに接続され、ＰＭＯＳトランジスタＰＴ１２５ａのゲートがフラグセルＦＣＬ１２Ａの反転ノードＮＤ１２Ａに接続され、ＰＭＯＳトランジスタＰＴ１２７ａのゲートが次行のメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２Ａの反転ノードＮＤ２２Ａに接続されている。
【０１２１】
このような構成を有するデータ転送回路ＤＴＣ１２１は、メモリセルＭ１２１に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｃにデータ「０」がラッチされている場合であって、メモリユニットＭＵ１２Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１２には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ１２Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ１２５ａおよびＰＴ１２６ａが導通状態となり、次行のメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２に電荷を供給する。すなわち、メモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２にフラグデータ「１」を転送する。
一方、データ転送回路ＤＴＣ１２１は、メモリセルＭ１２１に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｃにデータ「０」がラッチされている場合であって、次行のメモリユニットＭＵ２２Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２２には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ２２Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ１２７ａおよびＰＴ１２８ａが導通状態となり、自身のメモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２に電荷を供給する。すなわち、メモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２のフラグデータ「１」をフラグノードＮＤ１２に転送する。
このように、データ転送回路ＤＴＣ１２１は、図８の左右方向で両方向にデータを転送する機能を有している。
【０１２２】
データ転送回路ＤＴＣ１２２は、ＰＭＯＳトランジスタＰＴ１２５ｂ〜ＰＴ１２８ｂにより構成されている。
ＰＭＯＳトランジスタＰＴ１２５ｂとＰＴ１２６ｂとが、電源電圧ＶDDの供給ラインと図示しない次列のメモリユニットＭＵ１３ＡのフラグセルＦＣＬ１３ＡのフラグノードＮＤ１３との間に直列に接続されている。
また、ＰＭＯＳトランジスタＰＴ１２７ｂとＰＴ１２８ｂとが、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１２６ｂとＰＴ１２８ｂのゲートがメモリセルＭ１２２の第２の記憶ノードＮＤ２ｄに接続され、ＰＭＯＳトランジスタＰＴ１２５ｂのゲートがフラグセルＦＣＬ１２Ａの反転ノードＮＤ１２Ａに接続され、ＰＭＯＳトランジスタＰＴ１２７ｂのゲートが図示しない次列のメモリユニットＭＵ１３ＡのフラグセルＦＣＬ１３Ａの反転ノードＮＤ１３Ａに接続されている。
【０１２３】
このような構成を有するデータ転送回路ＤＴＣ１２２は、メモリセルＭ１２２に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｄにデータ「０」がラッチされている場合であって、メモリユニットＭＵ１２Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１２には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ１２Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ１２５ｂおよびＰＴ１２６ｂが導通状態となり、図示しない次列のメモリユニットＭＵ１３ＡのフラグセルＦＣＬ１３ＡのフラグノードＮＤ１３に電荷を供給する。
すなわち、メモリユニットＭＵ１３ＡのフラグセルＦＣＬ１３ＡのフラグノードＮＤ１３にフラグデータ「１」を転送する。
一方、データ転送回路ＤＴＣ１２２は、メモリセルＭ１２２に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｄにデータ「０」がラッチされている場合であって、図示しない次列のメモリユニットＭＵ１３Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１３には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ１３Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ１２７ｂおよびＰＴ１２８ｂが導通状態となり、自身のメモリユニットＭＵ１２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２に電荷を供給する。すなわち、メモリユニットＭＵ１３ＡのフラグセルＦＣＬ１３ＡのフラグノードＮＤ１３のフラグデータ「１」をフラグノードＮＤ１２に転送する。
このように、データ転送回路ＤＴＣ１２２は、図８の上下方向で両方向にデータを転送する機能を有している。
【０１２４】
メモリユニットＭＵ２１Ａは、メモリセルＭ２１１，Ｍ２１２、データ転送回路ＤＴＣ２１１，ＤＴＣ２１２、およびフラグセルＦＣＬ２１Ａにより構成されている。
これらの構成要素のうち、メモリセルＭ２１１，Ｍ２１２の構成は、図４の回路と同様であることから、ここでの説明は省略する。
【０１２５】
メモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１Ａは、ＰＭＯＳトランジスタＰＴ２１３，ＮＭＯＳトランジスタＮＴ２１５、および直列に接続された２つのインバータＩＮＶ２１１，ＩＮＶ２１２により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５が直列に接続されている。ＰＭＯＳトランジスタＰＴ２１３のゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２１５のゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５のドレイン同士の接続点によりフラグノードＮＤ２１が構成され、ノードＮＤ２１がインバータＩＮＶ２１１の入力端子、およびデータ転送回路ＤＴＣ２１１，ＤＴＣ２１２に接続されている。また、インバータＩＮＶ２１１の出力端子とインバータＩＮＶ２１２との接続点により反転ノードＮＤ２１Ａが構成され、この反転ノードＮＤ２１Ａがデータ転送回路ＤＴＣ２１１，ＤＴＣ２１２に接続されている。
そして、ノードＮＤ２１に設定される信号は、インバータＩＮＶ２１１およびＩＮＶ２１２を介して出力ＯＵＴとして画像合成器７に出力される。
【０１２６】
データ転送回路ＤＴＣ２１１は、ＰＭＯＳトランジスタＰＴ２１５ａ〜ＰＴ２１８ａにより構成されている。
ＰＭＯＳトランジスタＰＴ２１５ａとＰＴ２１６ａとが、電源電圧ＶDDの供給ラインと図示しない次行のメモリユニットＭＵ３１ＡのフラグセルＦＣＬ３１ＡのフラグノードＮＤ３１との間に直列に接続されている。
また、ＰＭＯＳトランジスタＰＴ２１７ａとＰＴ２１８ａとが、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ２１６ａとＰＴ２１８ａのゲートがメモリセルＭ２１１の第２の記憶ノードＮＤ２ｅに接続され、ＰＭＯＳトランジスタＰＴ２１５ａのゲートがフラグセルＦＣＬ２１Ａの反転ノードＮＤ２１Ａに接続され、ＰＭＯＳトランジスタＰＴ２１７ａのゲートが図示しない次行のメモリユニットＭＵ３１ＡのフラグセルＦＣＬ３１Ａの反転ノードＮＤ３１Ａに接続されている。
【０１２７】
このような構成を有するデータ転送回路ＤＴＣ２１１は、メモリセルＭ２１１に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｅにデータ「０」がラッチされている場合であって、メモリユニットＭＵ２１Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２１には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ２１Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ２１５ａおよびＰＴ２１６ａが導通状態となり、図示しない次行のメモリユニットＭＵ３１ＡのフラグセルＦＣＬ３１ＡのフラグノードＮＤ３１に電荷を供給する。
すなわち、メモリユニットＭＵ３１ＡのフラグセルＦＣＬ３１ＡのフラグノードＮＤ３１にデータ「１」を転送する。
一方、データ転送回路ＤＴＣ２１１は、メモリセルＭ２１１に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｅにデータ「０」がラッチされている場合であって、図しない次行のメモリユニットＭＵ３１Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ３１には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ３１Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ２１７ａおよびＰＴ２１８ａが導通状態となり、自身のメモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１に電荷を供給する。すなわち、メモリユニットＭＵ３１ＡのフラグセルＦＣＬ３１ＡのフラグノードＮＤ３１のフラグデータ「１」をフラグノードＮＤ２１に転送する。
このように、データ転送回路ＤＴＣ２１１は、図８の左右方向で両方向にデータを転送する機能を有している。
【０１２８】
データ転送回路ＤＴＣ２１２は、ＰＭＯＳトランジスタＰＴ２１５ｂ〜ＰＴ２１８ｂにより構成されている。
ＰＭＯＳトランジスタＰＴ２１５ｂとＰＴ２１６ｂとが、電源電圧ＶDDの供給ラインと次列のメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されている。
また、ＰＭＯＳトランジスタＰＴ２１７ｂとＰＴ２１８ｂとが、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ２１６ｂとＰＴ２１８ｂのゲートがメモリセルＭ２１２の第２の記憶ノードＮＤ２ｆに接続され、ＰＭＯＳトランジスタＰＴ２１５ｂのゲートがフラグセルＦＣＬ２１Ａの反転ノードＮＤ２１Ａに接続され、ＰＭＯＳトランジスタＰＴ２１７ｂのゲートが次列のメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２Ａの反転ノードＮＤ２２Ａに接続されている。
【０１２９】
このような構成を有するデータ転送回路ＤＴＣ２１２は、メモリセルＭ２１２に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｆにデータ「０」がラッチされている場合であって、メモリユニットＭＵ２１Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２１には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ２１Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ２１５ｂおよびＰＴ２１６ｂが導通状態となり、次列のメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２に電荷を供給する。すなわち、メモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２にデータ「１」を転送する。
一方、データ転送回路ＤＴＣ２１２は、メモリセルＭ２１２に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｆにデータ「０」がラッチされている場合であって、次列のメモリユニットＭＵ２２Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２２には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ２２Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ２１７ｂおよびＰＴ２１８ｂが導通状態となり、自身のメモリユニットＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１に電荷を供給する。すなわち、メモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２のフラグデータ「１」をフラグノードＮＤ２１に転送する。
このように、データ転送回路ＤＴＣ２１２は、図８の上下方向で両方向にデータを転送する機能を有している。
【０１３０】
メモリユニットＭＵ２２Ａは、メモリセルＭ２２１，Ｍ２２２、データ転送回路ＤＴＣ２２１，ＤＴＣ２２２、およびフラグセルＦＣＬ２２Ａにより構成されている。
これらの構成要素のうち、メモリセルＭ２２１，Ｍ２２２の構成は、図４の回路と同様であることから、ここでの説明は省略する。
【０１３１】
メモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２Ａは、ＰＭＯＳトランジスタＰＴ２２３，ＮＭＯＳトランジスタＮＴ２２５、および直列に接続された２つのインバータＩＮＶ２２１，ＩＮＶ２２２により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５が直列に接続されている。ＰＭＯＳトランジスタＰＴ２２３のゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２２５のゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５のドレイン同士の接続点によりフラグノードＮＤ２２が構成され、ノードＮＤ２２がインバータＩＮＶ２２１の入力端子、およびデータ転送回路ＤＴＣ２２１，ＤＴＣ２２２に接続されている。また、インバータＩＮＶ２２１の出力端子とインバータＩＮＶ２２２との接続点により反転ノードＮＤ２２Ａが構成され、この反転ノードＮＤ２２Ａがデータ転送回路ＤＴＣ２２１，ＤＴＣ２２２に接続されている。
そして、ノードＮＤ２２に設定される信号は、インバータＩＮＶ２２１およびＩＮＶ２２２を介して出力ＯＵＴとして画像合成器７に出力される。
【０１３２】
データ転送回路ＤＴＣ２２１は、ＰＭＯＳトランジスタＰＴ２２５ａ〜ＰＴ２２８ａにより構成されている。
ＰＭＯＳトランジスタＰＴ２２５ａとＰＴ２２６ａとが、電源電圧ＶDDの供給ラインと図示しない次行のメモリユニットＭＵ３２ＡのフラグセルＦＣＬ３２ＡのフラグノードＮＤ３２との間に直列に接続されている。
また、ＰＭＯＳトランジスタＰＴ２２７ａとＰＴ２２８ａとが、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ２２６ａとＰＴ２２８ａのゲートがメモリセルＭ２２１の第２の記憶ノードＮＤ２ｇに接続され、ＰＭＯＳトランジスタＰＴ２２５ａのゲートがフラグセルＦＣＬ２２Ａの反転ノードＮＤ２２Ａに接続され、ＰＭＯＳトランジスタＰＴ２２７ａのゲートが図示しないメモリユニットＭＵ３２ＡのフラグセルＦＣＬ３２Ａの反転ノードＮＤ３２Ａに接続されている。
【０１３３】
このような構成を有するデータ転送回路ＤＴＣ２２１は、メモリセルＭ２２１に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｇにデータ「０」がラッチされている場合であって、メモリユニットＭＵ２２Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２２には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ２２Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ２２５ａおよびＰＴ２２６ａが導通状態となり、図示しない次行のメモリユニットＭＵ３２ＡのフラグセルＦＣＬ３２ＡのフラグノードＮＤ３２に電荷を供給する。
すなわち、メモリユニットＭＵ３２ＡのフラグセルＦＣＬ３２ＡのフラグノードＮＤ３２にデータ「１」を転送する。
一方、データ転送回路ＤＴＣ２２１は、メモリセルＭ２２１に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｇにデータ「０」がラッチされている場合であって、図示しない次行のメモリユニットＭＵ３２Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ３２には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ３２Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ２２７ａおよびＰＴ２２８ａが導通状態となり、自身のメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２に電荷を供給する。すなわち、メモリユニットＭＵ３２ＡのフラグセルＦＣＬ３２ＡのフラグノードＮＤ３２のフラグデータ「１」をフラグノードＮＤ２２に転送する。
このように、データ転送回路ＤＴＣ２２１は、図８の左右方向で両方向にデータを転送する機能を有している。
【０１３４】
データ転送回路ＤＴＣ２２２は、ＰＭＯＳトランジスタＰＴ２２５ｂ〜ＰＴ２２８ｂにより構成されている。
ＰＭＯＳトランジスタＰＴ２２５ｂとＰＴ２２６ｂとが、電源電圧ＶDDの供給ラインと図示しない次列のメモリユニットＭＵ２３ＡのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３との間に直列に接続されている。
また、ＰＭＯＳトランジスタＰＴ２２７ｂとＰＴ２２８ｂとが、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ２２６ｂとＰＴ２２８ｂのゲートがメモリセルＭ２２２の第２の記憶ノードＮＤ２ｈに接続され、ＰＭＯＳトランジスタＰＴ２２５ｂのゲートがフラグセルＦＣＬ２２Ａの反転ノードＮＤ２２Ａに接続され、ＰＭＯＳトランジスタＰＴ２２７ｂのゲートが図示しない次列のメモリユニットＭＵ２３ＡのフラグセルＦＣＬ２３Ａの反転ノードＮＤ２３Ａに接続されている。
【０１３５】
このような構成を有するデータ転送回路ＤＴＣ２２２は、メモリセルＭ２２２に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｈにデータ「０」がラッチされている場合であって、メモリユニットＭＵ２２Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２２には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ２２Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ２２５ｂおよびＰＴ２２６ｂが導通状態となり、図示しない次列のメモリユニットＭＵ２３ＡのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３に電荷を供給する。
すなわち、メモリユニットＭＵ２３ＡのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３にデータ「１」を転送する。
一方、データ転送回路ＤＴＣ２２２は、メモリセルＭ２２２に論理「１」の相関結果データが記憶され、第２の記憶ノードＮＤ２ｈにデータ「０」がラッチされている場合であって、図示しない次列のメモリユニットＭＵ２３Ａが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２３には電源電圧ＶDDレベルのフラグデータ「１」が設定されることから、反転ノードＮＤ２３Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ２２７ｂおよびＰＴ２２８ｂが導通状態となり、自身のメモリユニットＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２に電荷を供給する。すなわち、メモリユニットＭＵ２３ＡのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３のフラグデータ「１」をフラグノードＮＤ２２に転送する。
このように、データ転送回路ＤＴＣ２２２は、図８の上下方向で両方向にデータを転送する機能を有している。
【０１３６】
以上のように、図８の領域成長回路のメモリアレイ部５１Ａは、各メモリユニットのデータ転送手段としてトランスファーゲートの代わり、メモリセルの第２の記憶ノードのラッチデータをゲートに受けて、電源電圧ＶDDレベルの信号を次行または次列のメモリユニットに転送し、あるいは、次行または次列のメモリユニットにおける電源電圧ＶDDレベルの信号を自身のフラグセルのフラグノードに転送することから、トランスファーゲートを用いた場合に比べて信号線の容量の影響を受けにくくなることから、さらに高速の領域成長を実現できる利点がある。
【０１３７】
図９は、本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第３の構成例を示す回路図である。
【０１３８】
図９の回路５１Ｂが図８の回路５１Ａと異なる点は、データ転送回路のデータ転送方向を双方向ではなく、一方向、図９の回路５１Ｂでは、図９中左から右方向、および上から下方向にのみ転送可能なように構成し、片方向の領域成長のアルゴリズムを可能にしたことにある。
なお、図９において、図８と同一構成部分は同一符号を付している。
【０１３９】
具体的には、メモリユニットＭＵ１１Ｂのデータ転送回路ＤＴＣ１１１Ｂは、電源電圧ＶDDの供給ラインと次行のメモリユニットＭＵ２１ＢのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続されたＰＭＯＳトランジスタＰＴ１１５ａおよびＰＴ１１６ａのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１１ＢのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１との間に直列に接続されるＰＭＯＳトランジスタＰＴ１１７ａとＰＴ１１８ａを有していない。
すなわち、メモリユニットＭＵ１１Ｂのデータ転送回路ＤＴＣ１１１Ｂは、次行のメモリユニットＭＵ２１ＢのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１に電荷を供給し、データ「１」を転送する機能のみを有する。
メモリユニットＭＵ１１Ｂのデータ転送回路ＤＴＣ１１２Ｂは、電源電圧ＶDDの供給ラインと次列のメモリユニットＭＵ１２ＢのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続されたＰＭＯＳトランジスタＰＴ１１５ｂおよびＰＴ１１６ｂのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１１ＢのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１との間に直列に接続されるＰＭＯＳトランジスタＰＴ１１７ｂとＰＴ１１８ｂを有していない。
すなわち、メモリユニットＭＵ１１Ｂのデータ転送回路ＤＴＣ１１２Ｂは、次列のメモリユニットＭＵ１２ＢのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２に電荷を供給し、データ「１」を転送する機能のみを有する。
【０１４０】
同様に、メモリユニットＭＵ１２Ｂのデータ転送回路ＤＴＣ１２１Ｂは、電源電圧ＶDDの供給ラインと次行のメモリユニットＭＵ２２ＢのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されたＰＭＯＳトランジスタＰＴ１２５ａおよびＰＴ１２６ａのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１２ＢのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続されるＰＭＯＳトランジスタＰＴ１２７ａとＰＴ１２８ａを有していない。
すなわち、メモリユニットＭＵ１２Ｂのデータ転送回路ＤＴＣ１２１Ｂは、次行のメモリユニットＭＵ２２ＢのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２に電荷を供給し、データ「１」を転送する機能のみを有する。
メモリユニットＭＵ１２Ｂのデータ転送回路ＤＴＣ１２２Ｂは、電源電圧ＶDDの供給ラインと図示しない次列のメモリユニットＭＵ１３ＢのフラグセルＦＣＬ１３ＡのフラグノードＮＤ１３との間に直列に接続されたＰＭＯＳトランジスタＰＴ１２５ｂおよびＰＴ１２６ｂのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１２ＢのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続されるＰＭＯＳトランジスタＰＴ１２７ｂとＰＴ１２８ｂを有していない。
すなわち、メモリユニットＭＵ１２Ｂのデータ転送回路ＤＴＣ１１２Ｂは、図示しない次列のメモリユニットＭＵ１３ＢのフラグセルＦＣＬ１３ＡのフラグノードＮＤ１３に電荷を供給し、データ「１」を転送する機能のみを有する。
【０１４１】
メモリユニットＭＵ２１Ｂのデータ転送回路ＤＴＣ２１１Ｂは、電源電圧ＶDDの供給ラインと図示しない次行のメモリユニットＭＵ３１ＢのフラグセルＦＣＬ３１ＡのフラグノードＮＤ３１との間に直列に接続されたＰＭＯＳトランジスタＰＴ２１５ａおよびＰＴ２１６ａのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２１ＢのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続されるＰＭＯＳトランジスタＰＴ２１７ａとＰＴ２１８ａを有していない。
すなわち、メモリユニットＭＵ２１Ｂのデータ転送回路ＤＴＣ２１１Ｂは、図示しない次行のメモリユニットＭＵ３１ＢのフラグセルＦＣＬ３１ＡのフラグノードＮＤ３１に電荷を供給し、データ「１」を転送する機能のみを有する。
メモリユニットＭＵ２１Ｂのデータ転送回路ＤＴＣ２１２Ｂは、電源電圧ＶDDの供給ラインと次列のメモリユニットＭＵ２２ＢのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されたＰＭＯＳトランジスタＰＴ２１５ｂおよびＰＴ２１６ｂのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２１ＢのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続されるＰＭＯＳトランジスタＰＴ２１７ｂとＰＴ２１８ｂを有していない。
すなわち、メモリユニットＭＵ２１Ｂのデータ転送回路ＤＴＣ２１２Ｂは、次列のメモリユニットＭＵ２２ＢのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２に電荷を供給し、データ「１」を転送する機能のみを有する。
【０１４２】
メモリユニットＭＵ２２Ｂのデータ転送回路ＤＴＣ２２１Ｂは、電源電圧ＶDDの供給ラインと図示しない次行のメモリユニットＭＵ３２ＢのフラグセルＦＣＬ３２ＡのフラグノードＮＤ３２との間に直列に接続されたＰＭＯＳトランジスタＰＴ２２５ａおよびＰＴ２２６ａのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２２ＢのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されるＰＭＯＳトランジスタＰＴ２２７ａとＰＴ２２８ａを有していない。
すなわち、メモリユニットＭＵ２２Ｂのデータ転送回路ＤＴＣ２２１Ｂは、図示しない次行のメモリユニットＭＵ３２ＢのフラグセルＦＣＬ３２ＡのフラグノードＮＤ３２に電荷を供給し、データ「１」を転送する機能のみを有する。
メモリユニットＭＵ２２Ｂのデータ転送回路ＤＴＣ２２２Ｂは、電源電圧ＶDDの供給ラインと図示しない次列のメモリユニットＭＵ２３ＢのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３との間に直列に接続されたＰＭＯＳトランジスタＰＴ２２５ｂおよびＰＴ２２６ｂのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２２ＢのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されるＰＭＯＳトランジスタＰＴ２２７ｂとＰＴ２２８ｂを有していない。
すなわち、メモリユニットＭＵ２２Ｂのデータ転送回路ＤＴＣ２２２Ｂは、図示しない次列のメモリユニットＭＵ２３ＢのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３に電荷を供給し、データ「１」を転送する機能のみを有する。
【０１４３】
以上のように、図９の回路５１Ｂは、データ転送回路のデータ転送方向を双方向ではなく、一方向、図９中左から右方向、および上から下方向にのみ転送可能なように構成したので、アプリケーションに対応して片方向の領域成長のアルゴリズムを可能することができ、またこの場合、素子数の削減を図ることができる。
【０１４４】
図１０は、本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第３の構成例を示す回路図である。
【０１４５】
図１０の回路５１Ｃが図８の回路５１Ａと異なる点は、データ転送回路のデータ転送方向を双方向ではなく、一方向、図１０の回路５１Ｃでは、図１０中右から左方向、および下から上方向にのみ転送可能なように構成し、片方向の領域成長のアルゴリズムを可能にしたことにある。
なお、図１０において、図８と同一構成部分は同一符号を付している。
【０１４６】
具体的には、メモリユニットＭＵ１１Ｃのデータ転送回路ＤＴＣ１１１Ｃは、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１１ＣのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１との間に直列に接続されるＰＭＯＳトランジスタＰＴ１１７ａとＰＴ１１８ａのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインと次行のメモリユニットＭＵ２１ＣのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続されたＰＭＯＳトランジスタＰＴ１１５ａおよびＰＴ１１６ａを有していない。
すなわち、メモリユニットＭＵ１１Ｃのデータ転送回路ＤＴＣ１１１Ｃは、自身のメモリユニットＭＵ１１ＣのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１に、次行のメモリユニットＭＵ２１ＣのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１のデータ「１」を転送する機能のみを有する。
メモリユニットＭＵ１１Ｃのデータ転送回路ＤＴＣ１１２Ｃは、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１１ＣのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１との間に直列に接続されるＰＭＯＳトランジスタＰＴ１１７ｂとＰＴ１１８ｂを有し、図８の回路のように、電源電圧ＶDDの供給ラインと次列のメモリユニットＭＵ１２ＣのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続されたＰＭＯＳトランジスタＰＴ１１５ｂおよびＰＴ１１６ｂを有していない。
すなわち、メモリユニットＭＵ１１Ｃのデータ転送回路ＤＴＣ１１２Ｃは、自身のメモリユニットＭＵ１１ＣのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１に、次列のメモリユニットＭＵ１２ＣのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２のデータ「１」を転送する機能のみを有する。
【０１４７】
同様に、メモリユニットＭＵ１２Ｃのデータ転送回路ＤＴＣ１２１Ｃは、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１２ＣのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続されるＰＭＯＳトランジスタＰＴ１２７ａとＰＴ１２８ａのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインと次行のメモリユニットＭＵ２２ＣのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されたＰＭＯＳトランジスタＰＴ１２５ａおよびＰＴ１２６ａを有していない。
すなわち、メモリユニットＭＵ１２Ｃのデータ転送回路ＤＴＣ１２１Ｃは、自身のメモリユニットＭＵ１２ＣのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２に、次行のメモリユニットＭＵ２２ＣのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２のデータ「１」を転送する機能のみを有する。
メモリユニットＭＵ１２Ｃのデータ転送回路ＤＴＣ１１２Ｃは、電源電圧ＶDDの供給ラインとメモリユニットＭＵ１２ＣのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続されるＰＭＯＳトランジスタＰＴ１１７ｂとＰＴ１１８ｂを有し、図８の回路のように、電源電圧ＶDDの供給ラインと図示しない次列のメモリユニットＭＵ１３ＣのフラグセルＦＣＬ１３ＡのフラグノードＮＤ１３との間に直列に接続されたＰＭＯＳトランジスタＰＴ１２５ｂおよびＰＴ１２６ｂを有していない。
すなわち、メモリユニットＭＵ１２Ｃのデータ転送回路ＤＴＣ１２２Ｃは、自身のメモリユニットＭＵ１２ＣのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２に、次列のメモリユニットＭＵ１３ＣのフラグセルＦＣＬ１３ＡのフラグノードＮＤ１３のデータ「１」を転送する機能のみを有する。
【０１４８】
メモリユニットＭＵ２１Ｃのデータ転送回路ＤＴＣ２１１Ｃは、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２１ＣのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続されるＰＭＯＳトランジスタＰＴ２１７ａとＰＴ２１８ａのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインと図示しない次行のメモリユニットＭＵ３１ＣのフラグセルＦＣＬ３１ＡのフラグノードＮＤ３１との間に直列に接続されたＰＭＯＳトランジスタＰＴ２１５ａおよびＰＴ２１６ａを有していない。
すなわち、メモリユニットＭＵ２１Ｃのデータ転送回路ＤＴＣ２１１Ｃは、自身のメモリユニットＭＵ２１ＣのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１に、次行のメモリユニットＭＵ３１ＣのフラグセルＦＣＬ３１ＡのフラグノードＮＤ３１のデータ「１」を転送する機能のみを有する。
メモリユニットＭＵ２１Ｃのデータ転送回路ＤＴＣ２１２Ｃは、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２１ＣのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続されるＰＭＯＳトランジスタＰＴ２１７ｂとＰＴ２１８ｂを有し、図８の回路のように、電源電圧ＶDDの供給ラインと次列のメモリユニットＭＵ２２ＣのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されたＰＭＯＳトランジスタＰＴ２１５ｂおよびＰＴ２１６ｂを有していない。
すなわち、メモリユニットＭＵ２１Ｃのデータ転送回路ＤＴＣ２１２Ｃは、自身のメモリユニットＭＵ２１ＣのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１に、次列のメモリユニットＭＵ２２ＣのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２のデータ「１」を転送する機能のみを有する。
【０１４９】
メモリユニットＭＵ２２Ｃのデータ転送回路ＤＴＣ２２１Ｃは、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２２ＣのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されるＰＭＯＳトランジスタＰＴ２２７ａとＰＴ２２８ａのみを有し、図８の回路のように、電源電圧ＶDDの供給ラインと図示しない次行のメモリユニットＭＵ３２ＣのフラグセルＦＣＬ３２ＡのフラグノードＮＤ３２との間に直列に接続されたＰＭＯＳトランジスタＰＴ２２５ａおよびＰＴ２２６ａを有していない。
すなわち、メモリユニットＭＵ２２Ｃのデータ転送回路ＤＴＣ２２１Ｃは、自身のメモリユニットＭＵ２２ＣのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２に、次行のメモリユニットＭＵ３２ＣのフラグセルＦＣＬ３２ＡのフラグノードＮＤ３２のデータ「１」を転送する機能のみを有する。
メモリユニットＭＵ２２Ｃのデータ転送回路ＤＴＣ２２２Ｃは、電源電圧ＶDDの供給ラインとメモリユニットＭＵ２２ＣのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接続されるＰＭＯＳトランジスタＰＴ２２７ｂとＰＴ２２８ｂを有し、図８の回路のように、電源電圧ＶDDの供給ラインと図示しない次列のメモリユニットＭＵ２３ＣのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３との間に直列に接続されたＰＭＯＳトランジスタＰＴ２２５ｂおよびＰＴ２２６ｂを有していない。
すなわち、メモリユニットＭＵ２２Ｃのデータ転送回路ＤＴＣ２２２Ｃは、自身のメモリユニットＭＵ２２ＣのフラグセルＦＣＬ２２ＡのフラグノードＮＤ２２に、次列のメモリユニットＭＵ２３ＣのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３のデータ「１」を転送する機能のみを有する。
【０１５０】
以上のように、図１０の回路５１Ｃは、データ転送回路のデータ転送方向を双方向ではなく、一方向、図１０中右から左右方向、および下から上方向にのみ転送可能なように構成したので、アプリケーションに対応して片方向の領域成長のアルゴリズムを可能することができ、またこの場合、素子数の削減を図ることができる。
【０１５１】
図１１は、本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第５の構成例を示す回路図である。
【０１５２】
図１１の回路５１Ｄが図８の回路５１Ａと異なる点は、ポインティング装置６で指定されたメモリユニットのフラグセルのフラグノードに設定し、領域成長のために隣接メモリユニットに転送していくデータを、正論理である電源電圧ＶDDレベルのデータ「１」の代わりに、負論理である負の電源電圧レベルＶSS、たとえば接地レベル０Ｖのデータ「０」にしたことにある。
その結果、各メモリユニットＭＵ１１Ｄ，ＭＵ１２Ｄ，ＭＵ２１Ｄ，ＭＵ２２Ｄのフラグセルとデータ転送回路の構成が図８と異なる。
なお、図１１において、図８と同一構成部分は同一符号を付している。
【０１５３】
メモリユニットＭＵ１１Ｄは、メモリセルＭ１１１，Ｍ１１２、データ転送回路ＤＴＣ１１１Ｄ，ＤＴＣ１１２Ｄ、およびフラグセルＦＣＬ１１Ｄにより構成されている。
これらの構成要素のうち、メモリセルＭ１１１，Ｍ１１２の構成は、図４および図８の回路と同様であることから、ここでの説明は省略する。
【０１５４】
メモリユニットＭＵ１１ＤのフラグセルＦＣＬ１１Ｄは、ＰＭＯＳトランジスタＰＴ１１３，ＮＭＯＳトランジスタＮＴ１１５、およびインバータＩＮＶ１１１により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５が直列に接続されている。ＰＭＯＳトランジスタＰＴ１１３のゲートはリセット信号／Ｒの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１５のゲートはセット信号Ｓの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５のドレイン同士の接続点によりフラグノードＮＤ１１が構成され、ノードＮＤ１１がインバータＩＮＶ１１１の入力端子、およびデータ転送回路ＤＴＣ１１１Ｄ，ＣＲＤ１１２Ｄに接続されている。また、インバータＩＮＶ１１１の出力端子により反転ノードＮＤ１１Ｄが構成され、この反転ノードＮＤ１１Ｄがデータ転送回路ＤＴＣ１１１Ｄ，ＤＴＣ１１２Ｄに接続されている。
そして、ノードＮＤ１１に設定される信号は、インバータＩＮＶ１１１を介してデータ「１」に相当する電源電圧ＶDDレベルの出力ＯＵＴとして画像合成器７に出力される。
【０１５５】
データ転送回路ＤＴＣ１１１Ｄは、ＮＭＯＳトランジスタＮＴ１１７ａ〜ＮＴ１２０ａにより構成されている。
ＮＭＯＳトランジスタＮＴ１１７ａとＮＴ１１８ａとが、電源電圧ＶSSの供給ラインと次行のメモリユニットＭＵ２１ＤのフラグセルＦＣＬ２１ＤのフラグノードＮＤ２１との間に直列に接続されている。
また、ＮＭＯＳトランジスタＮＴ１１９ａとＮＴ１２０ａとが、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１１ＤのフラグセルＦＣＬ１１ＤのフラグノードＮＤ１１との間に直列に接続されている。
ＮＭＯＳトランジスタＮＴ１１７ａとＰＴ１１９ａのゲートがメモリセルＭ１１１の第１の記憶ノードＮＤ１ａに接続され、ＮＭＯＳトランジスタＮＴ１１８ａのゲートがフラグセルＦＣＬ１１Ｄの反転ノードＮＤ１１Ｄに接続され、ＮＭＯＳトランジスタＮＴ１２０ａのゲートが次行のメモリユニットＭＵ２１ＤのフラグセルＦＣＬ２ＤＡの反転ノードＮＤ２１Ｄに接続されている。
【０１５６】
このような構成を有するデータ転送回路ＤＴＣ１１１Ｄは、メモリセルＭ１１１に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ａにデータ「１」がラッチされている場合であって、メモリユニットＭＵ１１Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１１には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ１１Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ１１７ａおよびＰＴ１１８ａが導通状態となり、次行のメモリユニットＭＵ２１ＤのフラグセルＦＣＬ２１ＤのフラグノードＮＤ２Ｄの電荷を放電させる。すなわち、メモリユニットＭＵ２１ＤのフラグセルＦＣＬ２１ＤのフラグノードＮＤ２１にデータ「０」を転送する。
一方、データ転送回路ＤＴＣ１１１Ｄは、メモリセルＭ１１１に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ａにデータ「１」がラッチされている場合であって、次行のメモリユニットＭＵ２１Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２１には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ２１Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ１１９ａおよびＮＴ１２０ａが導通状態となり、自身のメモリユニットＭＵ１１ＤのフラグセルＦＣＬ１１ＤのフラグノードＮＤ１１の電荷を放電させる。すなわち、メモリユニットＭＵ２１ＤのフラグセルＦＣＬ２１ＤのフラグノードＮＤ２１のフラグデータ「０」をフラグノードＮＤ１１に転送する。
このように、データ転送回路ＤＴＣ１１１Ｄは、図１１の左右方向で両方向にデータを転送する機能を有している。
【０１５７】
データ転送回路ＤＴＣ１１２Ｄは、ＮＭＯＳトランジスタＮＴ１１７ｂ〜ＮＴ１２０ｂにより構成されている。
ＮＭＯＳトランジスタＮＴ１１７ｂとＮＴ１１８ｂとが、電源電圧ＶSSの供給ラインと次列のメモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２ＤのフラグノードＮＤ１２との間に直列に接続されている。
また、ＮＭＯＳトランジスタＮＴ１１９ｂとＮＴ１２０ｂとが、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１１ＤのフラグセルＦＣＬ１１ＤのフラグノードＮＤ１１との間に直列に接続されている。
ＮＭＯＳトランジスタＮＴ１１７ｂとＮＴ１１９ｂのゲートがメモリセルＭ１１２の第１の記憶ノードＮＤ１ｂに接続され、ＮＭＯＳトランジスタＮＴ１１８ｂのゲートがフラグセルＦＣＬ１１Ｄの反転ノードＮＤ１１Ｄに接続され、ＮＭＯＳトランジスタＰＴ１２０ｂのゲートが次列のメモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２Ｄの反転ノードＮＤ１２Ｄに接続されている。
【０１５８】
このような構成を有するデータ転送回路ＤＴＣ１１２Ｄは、メモリセルＭ１１２に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｂにデータ「１」がラッチされている場合であって、メモリユニットＭＵ１１Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１１には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ１１Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ１１７ｂおよびＮＴ１１８ｂが導通状態となり、次列のメモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２ＤのフラグノードＮＤ１２の電荷を放電させる。すなわち、メモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２ＤのフラグノードＮＤ１２にフラグデータ「０」を転送する。
一方、データ転送回路ＤＴＣ１１２Ｄは、メモリセルＭ１１２に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｂにデータ「１」がラッチされている場合であって、次列のメモリユニットＭＵ１２Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１２には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ１２Ａは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ１１９ｂおよびＮＴ１２０ｂが導通状態となり、自身のメモリユニットＭＵ１１ＤのフラグセルＦＣＬ１１ＤのフラグノードＮＤ１１の電荷を放電させる。すなわち、メモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２ＤのフラグノードＮＤ１２のフラグデータ「０」をフラグノードＮＤ１１に転送する。
このように、データ転送回路ＤＴＣ１１２Ｄは、図１１の上下方向で両方向にデータを転送する機能を有している。
【０１５９】
メモリユニットＭＵ１２Ｄは、メモリセルＭ１２１，Ｍ１２２、データ転送回路ＤＴＣ１２１Ｄ，ＤＴＣ１２２Ｄ、およびフラグセルＦＣＬ１２Ｄにより構成されている。
これらの構成要素のうち、メモリセルＭ２１１，Ｍ２１２の構成は、図４および図８の回路と同様であることから、ここでの説明は省略する。
【０１６０】
メモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２Ｄは、ＰＭＯＳトランジスタＰＴ１２３，ＮＭＯＳトランジスタＮＴ１２５、およびインバータＩＮＶ１２１により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５が直列に接続されている。ＰＭＯＳトランジスタＰＴ１２３のゲートはリセット信号／Ｒの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１２５のゲートはセット信号Ｓの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５のドレイン同士の接続点によりフラグノードＮＤ１２が構成され、ノードＮＤ１２がインバータＩＮＶ１２１の入力端子、およびデータ転送回路ＤＴＣ１２１Ｄ，ＤＴＣ１２２Ｄに接続されている。また、インバータＩＮＶ１２１の出力端子により反転ノードＮＤ１２Ｄが構成され、この反転ノードＮＤ１２Ｄがデータ転送回路ＤＴＣ１２１Ｄ，ＤＴＣ１２２Ｄに接続されている。
そして、ノードＮＤ１２に設定される信号は、インバータＩＮＶ１２１を介してデータ「１」に相当する電源電圧ＶDDレベルの出力ＯＵＴとして画像合成器７に出力される。
【０１６１】
データ転送回路ＤＴＣ１２１Ｄは、ＮＭＯＳトランジスタＮＴ１２７ａ〜ＮＴ１３０ａにより構成されている。
ＮＭＯＳトランジスタＮＴ１２７ａとＮＴ１２８ａとが、電源電圧ＶSSの供給ラインと次行のメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２との間に直列に接続されている。
また、ＮＭＯＳトランジスタＮＴ１２９ａとＰＴ１３０ａとが、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２ＤのフラグノードＮＤ１２との間に直列に接続されている。
ＮＭＯＳトランジスタＮＴ１２７ａとＮＴ１２９ａのゲートがメモリセルＭ１２１の第１の記憶ノードＮＤ１ｃに接続され、ＮＭＯＳトランジスタＮＴ１２８ａのゲートがフラグセルＦＣＬ１２Ｄの反転ノードＮＤ１２Ｄに接続され、ＮＭＯＳトランジスタＮＴ１３０ａのゲートが次行のメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄの反転ノードＮＤ２２Ｄに接続されている。
【０１６２】
このような構成を有するデータ転送回路ＤＴＣ１２１Ｄは、メモリセルＭ１２１に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｃにデータ「１」がラッチされている場合であって、メモリユニットＭＵ１２Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１２には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ１２Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ１２７ａおよびＮＴ１２８ａが導通状態となり、次行のメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２の電荷を放電させる。すなわち、メモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２にフラグデータ「０」を転送する。
一方、データ転送回路ＤＴＣ１２１Ｄは、メモリセルＭ１２１に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｃにデータ「１」がラッチされている場合であって、次行のメモリユニットＭＵ２２Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２２には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ２２Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ１２９ａおよびＮＴ１３０ａが導通状態となり、自身のメモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２ＤのフラグノードＮＤ１２の電荷を放電させる。すなわち、メモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２のフラグデータ「０」をフラグノードＮＤ１２に転送する。
このように、データ転送回路ＤＴＣ１２１Ｄは、図１１の左右方向で両方向にデータを転送する機能を有している。
【０１６３】
データ転送回路ＤＴＣ１２２Ｄは、ＮＭＯＳトランジスタＮＴ１２７ｂ〜ＮＴ１３０ｂにより構成されている。
ＮＭＯＳトランジスタＮＴ１２７ｂとＮＴ１２８ｂとが、電源電圧ＶSSの供給ラインと図示しない次列のメモリユニットＭＵ１３ＤのフラグセルＦＣＬ１３ＤのフラグノードＮＤ１３との間に直列に接続されている。
また、ＮＭＯＳトランジスタＮＴ１２９ｂとＮＴ１３０ｂとが、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２ＤのフラグノードＮＤ１２との間に直列に接続されている。
ＮＭＯＳトランジスタＮＴ１２７ｂとＮＴ１２９ｂのゲートがメモリセルＭ１２２の第１の記憶ノードＮＤ１ｄに接続され、ＮＭＯＳトランジスタＮＴ１２８ｂのゲートがフラグセルＦＣＬ１２Ｄの反転ノードＮＤ１２Ｄに接続され、ＮＭＯＳトランジスタＮＴ１３０ｂのゲートが図示しない次列のメモリユニットＭＵ１３ＤのフラグセルＦＣＬ１３Ｄの反転ノードＮＤ１３Ｄに接続されている。
【０１６４】
このような構成を有するデータ転送回路ＤＴＣ１２２Ｄは、メモリセルＭ１２２に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｄにデータ「１」がラッチされている場合であって、メモリユニットＭＵ１２Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１２には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ１２Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ１２７ｂおよびＰＴ１２８ｂが導通状態となり、図示しない次列のメモリユニットＭＵ１３ＢのフラグセルＦＣＬ１３ＢのフラグノードＮＤ１３の電荷を放電させる。すなわち、メモリユニットＭＵ１３ＤのフラグセルＦＣＬ１３ＤのフラグノードＮＤ１３にフラグデータ「０」を転送する。
一方、データ転送回路ＤＴＣ１２２Ｄは、メモリセルＭ１２２に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｄにデータ「１」がラッチされている場合であって、図示しない次列のメモリユニットＭＵ１３Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ１３には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ１３Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ１２９ｂおよびＰＴ１３０ｂが導通状態となり、自身のメモリユニットＭＵ１２ＤのフラグセルＦＣＬ１２ＤのフラグノードＮＤ１２の電荷を放電させる。すなわち、メモリユニットＭＵ１３ＤのフラグセルＦＣＬ１３ＤのフラグノードＮＤ１３のフラグデータ「０」をフラグノードＮＤ１２に転送する。
このように、データ転送回路ＤＴＣ１２２Ｄは、図１１の上下方向で両方向にデータを転送する機能を有している。
【０１６５】
メモリユニットＭＵ２１Ｄは、メモリセルＭ２１１，Ｍ２１２、データ転送回路ＤＴＣ２１１Ｄ，ＤＴＣ２１２Ｄ、およびフラグセルＦＣＬ２１Ｄにより構成されている。
これらの構成要素のうち、メモリセルＭ２１１，Ｍ２１２の構成は、図４および図８の回路と同様であることから、ここでの説明は省略する。
【０１６６】
メモリユニットＭＵ２１ＤのフラグセルＦＣＬ２１Ｄは、ＰＭＯＳトランジスタＰＴ２１３，ＮＭＯＳトランジスタＮＴ２１５、およびインバータＩＮＶ２１１により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５が直列に接続されている。ＰＭＯＳトランジスタＰＴ２１３のゲートはりセット信号／Ｒの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２１５のゲートはセット信号Ｓの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５のドレイン同士の接続点によりフラグノードＮＤ２１が構成され、ノードＮＤ２１がインバータＩＮＶ２１１の入力端子、およびデータ転送回路ＤＴＣ２１１Ｄ，ＤＴＣ２１２Ｄに接続されている。また、インバータＩＮＶ２１１の出力端子により反転ノードＮＤ２１Ｄが構成され、この反転ノードＮＤ２１Ｄがデータ転送回路ＤＴＣ２１１Ｄ，ＤＴＣ２１２Ｄに接続されている。
そして、ノードＮＤ２１に設定される信号は、インバータＩＮＶ２１１を介してデータ「１」に相当する電源電圧ＶDDレベルの出力ＯＵＴとして画像合成器７に出力される。
【０１６７】
データ転送回路ＤＴＣ２１１Ｄは、ＮＭＯＳトランジスタＮＴ２１７ａ〜ＮＴ２２０ａにより構成されている。
ＮＭＯＳトランジスタＮＴ２１７ａとＮＴ２１８ａとが、電源電圧ＶSSの供給ラインと図示しない次行のメモリユニットＭＵ３１ＤのフラグセルＦＣＬ３１ＤのフラグノードＮＤ３１との間に直列に接続されている。
また、ＮＭＯＳトランジスタＮＴ２１９ａとＮＴ２２０ａとが、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２１ＤのフラグセルＦＣＬ２１ＤのフラグノードＮＤ２１との間に直列に接続されている。
ＮＭＯＳトランジスタＮＴ２１７ａとＮＴ２１９ａのゲートがメモリセルＭ２１１の第１の記憶ノードＮＤ１ｅに接続され、ＮＭＯＳトランジスタＮＴ２１８ａのゲートがフラグセルＦＣＬ２１Ｄの反転ノードＮＤ２１Ｄに接続され、ＮＭＯＳトランジスタＮＴ２２０ａのゲートが図示しない次行のメモリユニットＭＵ３１ＤのフラグセルＦＣＬ３１Ｄの反転ノードＮＤ３１Ｄに接続されている。
【０１６８】
このような構成を有するデータ転送回路ＤＴＣ２１１Ｄは、メモリセルＭ２１１に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｅにデータ「１」がラッチされている場合であって、メモリユニットＭＵ２１Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２１には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ２１Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ２１７ａおよびＮＴ２１８ａが導通状態となり、図示しない次行のメモリユニットＭＵ３１ＤのフラグセルＦＣＬ３１ＤのフラグノードＮＤ３１の電荷を放電させる。すなわち、メモリユニットＭＵ３１ＤのフラグセルＦＣＬ３１ＤのフラグノードＮＤ３１にフラグデータ「０」を転送する。
一方、データ転送回路ＤＴＣ２１１Ｄは、メモリセルＭ２１１に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｅにデータ「１」がラッチされている場合であって、図しない次行のメモリユニットＭＵ３１Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ３１には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ３１Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ２１９ａおよびＮＴ２２０ａが導通状態となり、自身のメモリユニットＭＵ２１ＤのフラグセルＦＣＬ２１ＤのフラグノードＮＤ２１の電荷を放電させる。すなわち、メモリユニットＭＵ３１ＤのフラグセルＦＣＬ３１ＤのフラグノードＮＤ３１のフラグデータ「０」をフラグノードＮＤ２１に転送する。
このように、データ転送回路ＤＴＣ２１１Ｄは、図１１の左右方向で両方向にデータを転送する機能を有している。
【０１６９】
データ転送回路ＤＴＣ２１２Ｄは、ＮＭＯＳトランジスタＮＴ２１８ｂ〜ＮＴ２２０ｂにより構成されている。
ＮＭＯＳトランジスタＮＴ２１７ｂとＮＴ２１８ｂとが、電源電圧ＶSSの供給ラインと次列のメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２との間に直列に接続されている。
また、ＮＭＯＳトランジスタＮＴ２１９ｂとＮＴ２２０ｂとが、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２１ＤのフラグセルＦＣＬ２１ＤのフラグノードＮＤ２１との間に直列に接続されている。
ＮＭＯＳトランジスタＮＴ２１７ｂとＮＴ２１９ｂのゲートがメモリセルＭ２１２の第１の記憶ノードＮＤ１ｆに接続され、ＮＭＯＳトランジスタＮＴ２１８ｂのゲートがフラグセルＦＣＬ２１Ｄの反転ノードＮＤ２１Ｄに接続され、ＮＭＯＳトランジスタＮＴ２２０ｂのゲートが次列のメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄの反転ノードＮＤ２２Ｄに接続されている。
【０１７０】
このような構成を有するデータ転送回路ＤＴＣ２１２Ｄは、メモリセルＭ２１２に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｆにデータ「１」がラッチされている場合であって、メモリユニットＭＵ２１Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２１には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ２１Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ２１７ｂおよびＮＴ２１８ｂが導通状態となり、次列のメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２の電荷を放電させる。すなわち、メモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２にフラグデータ「０」を転送する。
一方、データ転送回路ＤＴＣ２１２Ｄは、メモリセルＭ２１２に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｆにデータ「０」がラッチされている場合であって、次列のメモリユニットＭＵ２２Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２２には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ２２Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ２１９ｂおよびＮＴ２２０ｂが導通状態となり、自身のメモリユニットＭＵ２１ＤのフラグセルＦＣＬ２１ＤのフラグノードＮＤ２１の電荷を放電させる。すなわち、メモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２のフラグデータ「０」をフラグノードＮＤ２１に転送する。
このように、データ転送回路ＤＴＣ２１２Ｄは、図１１の上下方向で両方向にデータを転送する機能を有している。
【０１７１】
メモリユニットＭＵ２２Ｄは、メモリセルＭ２２１，Ｍ２２２、データ転送回路ＤＴＣ２２１Ｄ，ＤＴＣ２２２Ｄ、およびフラグセルＦＣＬ２２Ｄにより構成されている。
これらの構成要素のうち、メモリセルＭ２２１，Ｍ２２２の構成は、図４および図８の回路と同様であることから、ここでの説明は省略する。
【０１７２】
メモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄは、ＰＭＯＳトランジスタＰＴ２２３，ＮＭＯＳトランジスタＮＴ２２５、およびインバータＩＮＶ２２１により構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５が直列に接続されている。ＰＭＯＳトランジスタＰＴ２２３のゲートはリセット信号／Ｒの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２２５のゲートはセット信号Ｓの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５のドレイン同士の接続点によりフラグノードＮＤ２２が構成され、ノードＮＤ２２がインバータＩＮＶ２２１の入力端子、およびデータ転送回路ＤＴＣ２２１Ｄ，ＤＴＣ２２Ｄに接続されている。また、インバータＩＮＶ２２１の出力端子により反転ノードＮＤ２２Ｄが構成され、この反転ノードＮＤ２２Ｄがデータ転送回路ＤＴＣ２２１Ｄ，ＤＴＣ２２２Ｄに接続されている。
そして、ノードＮＤ２２に設定される信号は、インバータＩＮＶ２２１を介してデータ「１」に相当する電源電圧ＶDDレベルの出力ＯＵＴとして画像合成器７に出力される。
【０１７３】
データ転送回路ＤＴＣ２２１Ｄは、ＮＭＯＳトランジスタＮＴ２２７ａ〜ＮＴ２３０ａにより構成されている。
ＮＭＯＳトランジスタＮＴ２２７ａとＮＴ２２８ａとが、電源電圧ＶSSの供給ラインと図示しない次行のメモリユニットＭＵ３２ＤのフラグセルＦＣＬ３２ＤのフラグノードＮＤ３２との間に直列に接続されている。
また、ＮＭＯＳトランジスタＮＴ２２９ａとＮＴ２３０ａとが、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２との間に直列に接続されている。
ＮＭＯＳトランジスタＮＴ２２７ａとＮＴ２２９ａのゲートがメモリセルＭ２２１の第１の記憶ノードＮＤ１ｇに接続され、ＮＭＯＳトランジスタＮＴ２２８ａのゲートがフラグセルＦＣＬ２２Ｄの反転ノードＮＤ２２Ｄに接続され、ＮＭＯＳトランジスタＮＴ２３０ａのゲートが図示しないメモリユニットＭＵ３２ＤのフラグセルＦＣＬ３２Ｄの反転ノードＮＤ３２Ｄに接続されている。
【０１７４】
このような構成を有するデータ転送回路ＤＴＣ２２１Ｄは、メモリセルＭ２２１に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｇにデータ「１」がラッチされている場合であって、メモリユニットＭＵ２２Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２２には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ２２Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ２２７ａおよびＮＴ２２８ａが導通状態となり、図示しない次行のメモリユニットＭＵ３２ＤのフラグセルＦＣＬ３２ＤのフラグノードＮＤ３２の電荷を放電させる。すなわち、メモリユニットＭＵ３２ＤのフラグセルＦＣＬ３２ＤのフラグノードＮＤ３２にフラグデータ「０」を転送する。
一方、データ転送回路ＤＴＣ２２１Ｄは、メモリセルＭ２２１に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｇにデータ「１」がラッチされている場合であって、図示しない次行のメモリユニットＭＵ３２Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ３２には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ３２Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ２２９ａおよびＮＴ２３０ａが導通状態となり、自身のメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２の電荷を放電させる。すなわち、メモリユニットＭＵ３２ＤのフラグセルＦＣＬ３２ＤのフラグノードＮＤ３２のフラグデータ「０」をフラグノードＮＤ２２に転送する。
このように、データ転送回路ＤＴＣ２２１Ｄは、図１１の左右方向で両方向にデータを転送する機能を有している。
【０１７５】
データ転送回路ＤＴＣ２２２Ｄは、ＮＭＯＳトランジスタＮＴ２２７ｂ〜ＮＴ２３０ｂにより構成されている。
ＮＭＯＳトランジスタＮＴ２２７ｂとＮＴ２２８ｂとが、電源電圧ＶSSの供給ラインと図示しない次列のメモリユニットＭＵ２３ＤのフラグセルＦＣＬ２３ＤのフラグノードＮＤ２３との間に直列に接続されている。
また、ＮＭＯＳトランジスタＮＴ２２９ｂとＮＴ２３０ｂとが、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２との間に直列に接続されている。
ＮＭＯＳトランジスタＮＴ２２７ｂとＮＴ２２９ｂのゲートがメモリセルＭ２２２の第１の記憶ノードＮＤ１ｈに接続され、ＮＭＯＳトランジスタＮＴ２２８ｂのゲートがフラグセルＦＣＬ２２Ｄの反転ノードＮＤ２２Ｄに接続され、ＮＭＯＳトランジスタＮＴ２３０ｂのゲートが図示しない次列のメモリユニットＭＵ２３ＤのフラグセルＦＣＬ２３Ｄの反転ノードＮＤ２３Ｄに接続されている。
【０１７６】
このような構成を有するデータ転送回路ＤＴＣ２２２Ｄは、メモリセルＭ２２２に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｈにデータ「１」がラッチされている場合であって、メモリユニットＭＵ２２Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２２には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ２２Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ２２７ｂおよびＰＴ２２８ｂが導通状態となり、図示しない次列のメモリユニットＭＵ２３ＤのフラグセルＦＣＬ２３ＤのフラグノードＮＤ２３の電荷を放電させる。すなわち、メモリユニットＭＵ２３ＤのフラグセルＦＣＬ２３ＤのフラグノードＮＤ２３にフラグデータ「０」を転送する。
一方、データ転送回路ＤＴＣ２２２Ｄは、メモリセルＭ２２２に論理「１」の相関結果データが記憶され、第１の記憶ノードＮＤ１ｈにデータ「１」がラッチされている場合であって、図示しない次列のメモリユニットＭＵ２３Ｄが領域成長の注目メモリユニットとして指定された場合には、フラグノードＮＤ２３には電源電圧ＶSSレベルのフラグデータ「０」が設定されることから、反転ノードＮＤ２３Ｄは、電源電圧ＶDDレベルとなる。その結果、ＮＭＯＳトランジスタＮＴ２２９ｂおよびＮＴ２３０ｂが導通状態となり、自身のメモリユニットＭＵ２２ＤのフラグセルＦＣＬ２２ＤのフラグノードＮＤ２２の電荷を放電させる。すなわち、メモリユニットＭＵ２３ＤのフラグセルＦＣＬ２３ＤのフラグノードＮＤ２３のフラグデータ「０」をフラグノードＮＤ２２に転送する。
このように、データ転送回路ＤＴＣ２２２Ｄは、図１１の上下方向で両方向にデータを転送する機能を有している。
【０１７７】
このような構成を有するメモリアレイ部５１Ｄのメモリセルに全画素分の相関値のデータが書き込まれたならば、図１２（Ａ）に示すように、全メモリユニットＭＵ１１Ｄ〜ＭＵ２２Ｄ（実際には、図３のように、多数のメモリユニットが配列される）のフラグセルＦＣＬ１１Ｄ〜ＦＣＬ２２Ｄを構成するＰＭＯＳトランジスタのゲートに、ローレベルでアクティブのリセット信号／Ｒを供給する。
これにより、全メモリユニットＭＵ１１Ｄ〜ＭＵ２２ＤのフラグセルＦＣＬ１１〜ＦＣＬ８８のフラグノードＮＤ１１〜ＮＤ２２のデータが「０」にリセットされ、これに伴い、図１２（Ｃ）に示すように、全てのフラグ出力ＯＵＴが「０」にリセットされる。
このリセット動作によって、領域成長処理の準備動作が完了する。
【０１７８】
その後、ポインティング装置６から指定された位置（アドレス）の注目メモリユニットＭＵのフラグセルＦＣＬを構成するＮＭＯＳトランジスタＮＴのゲートに、図１２（Ｂ）に示すように、ハイレベルでアクティブのセット信号Ｓが供給される。
これにより、注目メモリユニットセルのフラグセルのフラグノードの電位のみが電源電圧ＶSSレベルに下降し、データ「０」を出力可能となる。
そして、注目メモリユニットを中心として、メモリセルに接続されたデータ転送回路を介して次々と注目メモリユニットの「０」レベルが伝わっていくこととなる。「０」レベルが伝達された各メモリユニットのフラグセルがらは、インバータを介してデータ「１」がフラグ出力ＯＵＴとして画像合成器７に出力される。
ここで、メモリセルの第１の記憶ノードに接続されたデータ転送回路のＮＭＯＳトランジスタトランスファーゲートがオフの状態であれば、この領域成長の処理はそこで止まり処理は終了する。
【０１７９】
以上のように、図１１の領域成長回路のメモリアレイ部５１Ｄは、各メモリユニットのデータ転送手段としてトランスファーゲートの代わり、メモリセルの第１の記憶ノードのラッチデータをゲートに受けて、電源電圧ＶSSレベルの信号を次行または次列のメモリユニットに転送し、あるいは、次行または次列のメモリユニットにおける電源電圧ＶSSレベルの信号を自身のフラグセルのフラグノードに転送することから、トランスファーゲートを用いた場合に比べて信号線の容量の影響を受けにくくなることから、さらに高速の領域成長を実現できる利点がある。
さらに、回路動作としては負論理の動作となるように構成したことから、フラグセルのインバータを図８の回路に比べて１ヶ減らすことができるなど回路の小規模化を図れ、また、データ転送回路ＤＴＣをＰＭＯＳトランジスタの代わりに、ＮＭＯＳトランジスタにより構成したことから回路の高速化も図れる利点がある。
【０１８０】
図１３は、本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第６の構成例を示す回路図である。
【０１８１】
図１３の回路５１Ｅが図１１の回路５１Ｄと異なる点は、データ転送回路のデータ転送方向を双方向ではなく、一方向、図１３の回路５１Ｅでは、図１３中左から右方向、および上から下方向にのみ転送可能なように構成し、片方向の領域成長のアルゴリズムを可能にしたことにある。
なお、図１３において、図１１と同一構成部分は同一符号を付している。
【０１８２】
具体的には、メモリユニットＭＵ１１Ｅのデータ転送回路ＤＴＣ１１１Ｅは、電源電圧ＶSSの供給ラインと次行のメモリユニットＭＵ２１ＥのフラグセルＦＣＬ２１ＥのフラグノードＮＤ２１との間に直列に接続されたＮＭＯＳトランジスタＮＴ１１７ａおよびＮＴ１１８ａのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１１ＥのフラグセルＦＣＬ１１ＥのフラグノードＮＤ１１との間に直列に接続されるＮＭＯＳトランジスタＮＴ１１９ａとＮＴ１２０ａを有していない。
すなわち、メモリユニットＭＵ１１Ｅのデータ転送回路ＤＴＣ１１１Ｅは、次行のメモリユニットＭＵ２１ＥのフラグセルＦＣＬ２１ＥのフラグノードＮＤ２１の電荷を放電させ、データ「０」を転送する機能のみを有する。
メモリユニットＭＵ１１Ｅのデータ転送回路ＤＴＣ１１２Ｅは、電源電圧ＶSSの供給ラインと次列のメモリユニットＭＵ１２ＥのフラグセルＦＣＬ１２ＥのフラグノードＮＤ１２との間に直列に接続されたＰＭＯＳトランジスタＮＴ１１７ｂおよびＮＴ１１８ｂのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１１ＥのフラグセルＦＣＬ１１ＥのフラグノードＮＤ１１との間に直列に接続されるＮＭＯＳトランジスタＮＴ１１９ｂとＮＴ１２０ｂを有していない。
すなわち、メモリユニットＭＵ１１Ｅのデータ転送回路ＤＴＣ１１２Ｅは、次列のメモリユニットＭＵ１２ＥのフラグセルＦＣＬ１２ＥのフラグノードＮＤ１２の電荷を放電させ、データ「０」を転送する機能のみを有する。
【０１８３】
同様に、メモリユニットＭＵ１２Ｅのデータ転送回路ＤＴＣ１２１Ｅは、電源電圧ＶSSの供給ラインと次行のメモリユニットＭＵ２２ＥのフラグセルＦＣＬ２２ＥのフラグノードＮＤ２２との間に直列に接続されたＮＭＯＳトランジスタＮＴ１２７ａおよびＮＴ１２８ａのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１２ＥのフラグセルＦＣＬ１２ＥのフラグノードＮＤ１２との間に直列に接続されるＮＭＯＳトランジスタＮＴ１２９ａとＮＴ１３０ａを有していない。
すなわち、メモリユニットＭＵ１２Ｅのデータ転送回路ＤＴＣ１２１Ｅは、次行のメモリユニットＭＵ２２ＥのフラグセルＦＣＬ２２ＥのフラグノードＮＤ２２の電荷を放電させ、データ「０」を転送する機能のみを有する。
メモリユニットＭＵ１２Ｅのデータ転送回路ＤＴＣ１２２Ｅは、電源電圧ＶSSの供給ラインと図示しない次列のメモリユニットＭＵ１３ＥのフラグセルＦＣＬ１３ＥのフラグノードＮＤ１３との間に直列に接続されたＮＭＯＳトランジスタＮＴ１２７ｂおよびＮＴ１２８ｂのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１２ＥのフラグセルＦＣＬ１２ＥのフラグノードＮＤ１２との間に直列に接続されるＮＭＯＳトランジスタＮＴ１２９ｂとＮＴ１３０ｂを有していない。
すなわち、メモリユニットＭＵ１２Ｅのデータ転送回路ＤＴＣ１２２Ｅは、図示しない次列のメモリユニットＭＵ１３ＥのフラグセルＦＣＬ１３ＥのフラグノードＮＤ１３の電荷を放電させ、データ「０」を転送する機能のみを有する。
【０１８４】
メモリユニットＭＵ２１Ｅのデータ転送回路ＤＴＣ２１１Ｅは、電源電圧ＶSSの供給ラインと図示しない次行のメモリユニットＭＵ３１ＥのフラグセルＦＣＬ３１ＥのフラグノードＮＤ３１との間に直列に接続されたＮＭＯＳトランジスタＮＴ２１７ａおよびＮＴ２１８ａのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２１ＥのフラグセルＦＣＬ２１ＥのフラグノードＮＤ２１との間に直列に接続されるＮＭＯＳトランジスタＮＴ２１９ａとＮＴ２２０ａを有していない。
すなわち、メモリユニットＭＵ２１Ｅのデータ転送回路ＤＴＣ２１１Ｅは、図示しない次行のメモリユニットＭＵ３１ＥのフラグセルＦＣＬ３１ＥのフラグノードＮＤ３１の電荷を放電させ、データ「０」を転送する機能のみを有する。
メモリユニットＭＵ２１Ｅのデータ転送回路ＤＴＣ２１２Ｅは、電源電圧ＶSSの供給ラインと次列のメモリユニットＭＵ２２ＥのフラグセルＦＣＬ２２ＥのフラグノードＮＤ２２との間に直列に接続されたＮＭＯＳトランジスタＮＴ２１７ｂおよびＮＴ２１８ｂのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２１ＥのフラグセルＦＣＬ２１ＥのフラグノードＮＤ２１との間に直列に接続されるＮＭＯＳトランジスタＮＴ２１９ｂとＮＴ２２０ｂを有していない。
すなわち、メモリユニットＭＵ２１Ｅのデータ転送回路ＤＴＣ２１２Ｅは、次列のメモリユニットＭＵ２２ＥのフラグセルＦＣＬ２２ＥのフラグノードＮＤ２２の電荷を放電させ、データ「０」を転送する機能のみを有する。
【０１８５】
メモリユニットＭＵ２２Ｅのデータ転送回路ＤＴＣ２２１Ｅは、電源電圧ＶSSの供給ラインと図示しない次行のメモリユニットＭＵ３２ＥのフラグセルＦＣＬ３２ＥのフラグノードＮＤ３２との間に直列に接続されたＮＭＯＳトランジスタＮＴ２２７ａおよびＮＴ２２８ａのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２２ＥのフラグセルＦＣＬ２２ＥのフラグノードＮＤ２２との間に直列に接続されるＮＭＯＳトランジスタＮＴ２２９ａとＮＴ２３０ａを有していない。
すなわち、メモリユニットＭＵ２２Ｅのデータ転送回路ＤＴＣ２２１Ｅは、図示しない次行のメモリユニットＭＵ３２ＥのフラグセルＦＣＬ３２ＥのフラグノードＮＤ３２の電荷を放電させ、データ「０」を転送する機能のみを有する。
メモリユニットＭＵ２２Ｅのデータ転送回路ＤＴＣ２２２Ｅは、電源電圧ＶSSの供給ラインと図示しない次列のメモリユニットＭＵ２３ＥのフラグセルＦＣＬ２３ＥのフラグノードＮＤ２３との間に直列に接続されたＮＭＯＳトランジスタＮＴ２２７ｂおよびＮＴ２２８ｂのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２２ＥのフラグセルＦＣＬ２２ＥのフラグノードＮＤ２２との間に直列に接続されるＮＭＯＳトランジスタＮＴ２２９ｂとＮＴ２３０ｂを有していない。
すなわち、メモリユニットＭＵ２２Ｅのデータ転送回路ＤＴＣ２２２Ｅは、図示しない次列のメモリユニットＭＵ２３ＥのフラグセルＦＣＬ２３ＥのフラグノードＮＤ２３の電荷を放電させ、データ「０」を転送する機能のみを有する。
【０１８６】
以上のように、図１３の回路５１Ｅは、データ転送回路のデータ転送方向を双方向ではなく、一方向、図１３中左から右方向、および上から下方向にのみ転送可能なように構成したので、アプリケーションに対応して片方向の領域成長のアルゴリズムを可能することができ、またこの場合、素子数の削減を図ることができる。
さらに、回路動作としては負論理の動作となるように構成したことから、フラグセルのインバータを図９の回路に比べて１ヶ減らすことができるなど回路の小規模化を図れ、また、データ転送回路ＤＴＣをＰＭＯＳトランジスタの代わりに、ＮＭＯＳトランジスタにより構成したことから回路の高速化も図れる利点がある。
【０１８７】
図１４は、本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第７の構成例を示す回路図である。
【０１８８】
図１４の回路５１Ｆが図１１の回路５１Ｄと異なる点は、データ転送回路のデータ転送方向を双方向ではなく、一方向、図１４の回路５１Ｆでは、図１４中右から左方向、および下から上方向にのみ転送可能なように構成し、片方向の領域成長のアルゴリズムを可能にしたことにある。
なお、図１４において、図１１と同一構成部分は同一符号を付している。
【０１８９】
具体的には、メモリユニットＭＵ１１Ｆのデータ転送回路ＤＴＣ１１１Ｆは、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１１ＦのフラグセルＦＣＬ１１ＦのフラグノードＮＤ１１との間に直列に接続されるＮＭＯＳトランジスタＮＴ１１９ａとＰＴ１２０ａのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインと次行のメモリユニットＭＵ２１ＦのフラグセルＦＣＬ２１ＦのフラグノードＮＤ２１との間に直列に接続されたＮＭＯＳトランジスタＮＴ１１７ａおよびＮＴ１１８ａを有していない。
すなわち、メモリユニットＭＵ１１Ｆのデータ転送回路ＤＴＣ１１１Ｆは、自身のメモリユニットＭＵ１１ＦのフラグセルＦＣＬ１１ＦのフラグノードＮＤ１１に、次行のメモリユニットＭＵ２１ＦのフラグセルＦＣＬ２１ＦのフラグノードＮＤ２１のデータ「０」を転送する機能のみを有する。
メモリユニットＭＵ１１Ｆのデータ転送回路ＤＴＣ１１２Ｆは、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１１ＦのフラグセルＦＣＬ１１ＦのフラグノードＮＤ１１との間に直列に接続されるＮＭＯＳトランジスタＮＴ１１９ｂとＮＴ１２０ｂを有し、図１１の回路のように、電源電圧ＶSSの供給ラインと次列のメモリユニットＭＵ１２ＦのフラグセルＦＣＬ１２ＦのフラグノードＮＤ１２との間に直列に接続されたＮＭＯＳトランジスタＮＴ１１７ｂおよびＮＴ１１８ｂを有していない。
すなわち、メモリユニットＭＵ１１Ｆのデータ転送回路ＤＴＣ１１２Ｆは、自身のメモリユニットＭＵ１１ＦのフラグセルＦＣＬ１１ＦのフラグノードＮＤ１１に、次列のメモリユニットＭＵ１２ＦのフラグセルＦＣＬ１２ＦのフラグノードＮＤ１２のデータ「０」を転送する機能のみを有する。
【０１９０】
同様に、メモリユニットＭＵ１２Ｆのデータ転送回路ＤＴＣ１２１Ｆは、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１２ＦのフラグセルＦＣＬ１２ＦのフラグノードＮＤ１２との間に直列に接続されるＮＭＯＳトランジスタＮＴ１２９ａとＮＴ１３０ａのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインと次行のメモリユニットＭＵ２２ＦのフラグセルＦＣＬ２２ＦのフラグノードＮＤ２２との間に直列に接続されたＮＭＯＳトランジスタＮＴ１２７ａおよびＮＴ１２８ａを有していない。
すなわち、メモリユニットＭＵ１２Ｆのデータ転送回路ＤＴＣ１２１Ｆは、自身のメモリユニットＭＵ１２ＦのフラグセルＦＣＬ１２ＦのフラグノードＮＤ１２に、次行のメモリユニットＭＵ２２ＦのフラグセルＦＣＬ２２ＦのフラグノードＮＤ２２のデータ「０」を転送する機能のみを有する。
メモリユニットＭＵ１２Ｆのデータ転送回路ＤＴＣ１１２Ｆは、電源電圧ＶSSの供給ラインとメモリユニットＭＵ１２ＦのフラグセルＦＣＬ１２ＦのフラグノードＮＤ１２との間に直列に接続されるＮＭＯＳトランジスタＮＴ１１９ｂとＮＴ１２０ｂを有し、図１１の回路のように、電源電圧ＶSSの供給ラインと図示しない次列のメモリユニットＭＵ１３ＦのフラグセルＦＣＬ１３ＦのフラグノードＮＤ１３との間に直列に接続されたＮＭＯＳトランジスタＮＴ１２７ｂおよびＮＴ１２８ｂを有していない。
すなわち、メモリユニットＭＵ１２Ｆのデータ転送回路ＤＴＣ１２２Ｆは、自身のメモリユニットＭＵ１２ＦのフラグセルＦＣＬ１２ＦのフラグノードＮＤ１２に、次列のメモリユニットＭＵ１３ＦのフラグセルＦＣＬ１３ＦのフラグノードＮＤ１３のデータ「０」を転送する機能のみを有する。
【０１９１】
メモリユニットＭＵ２１Ｆのデータ転送回路ＤＴＣ２１１Ｆは、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２１ＦのフラグセルＦＣＬ２１ＦのフラグノードＮＤ２１との間に直列に接続されるＮＭＯＳトランジスタＮＴ２１９ａとＮＴ２２０ａのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインと図示しない次行のメモリユニットＭＵ３１ＦのフラグセルＦＣＬ３１ＦのフラグノードＮＤ３１との間に直列に接続されたＮＭＯＳトランジスタＮＴ２１７ａおよびＮＴ２１８ａを有していない。
すなわち、メモリユニットＭＵ２１Ｆのデータ転送回路ＤＴＣ２１１Ｆは、自身のメモリユニットＭＵ２１ＦのフラグセルＦＣＬ２１ＦのフラグノードＮＤ２１に、次行のメモリユニットＭＵ３１ＦのフラグセルＦＣＬ３１ＦのフラグノードＮＤ３１のデータ「０」を転送する機能のみを有する。
メモリユニットＭＵ２１Ｆのデータ転送回路ＤＴＣ２１２Ｆは、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２１ＦのフラグセルＦＣＬ２１ＦのフラグノードＮＤ２１との間に直列に接続されるＮＭＯＳトランジスタＮＴ２１９ｂとＮＴ２２０ｂを有し、図１１の回路のように、電源電圧ＶSSの供給ラインと次列のメモリユニットＭＵ２２ＦのフラグセルＦＣＬ２２ＦのフラグノードＮＤ２２との間に直列に接続されたＮＭＯＳトランジスタＮＴ２１７ｂおよびＮＴ２１８ｂを有していない。
すなわち、メモリユニットＭＵ２１Ｆのデータ転送回路ＤＴＣ２１２Ｆは、自身のメモリユニットＭＵ２１ＦのフラグセルＦＣＬ２１ＦのフラグノードＮＤ２１に、次列のメモリユニットＭＵ２２ＦのフラグセルＦＣＬ２２ＦのフラグノードＮＤ２２のデータ「０」を転送する機能のみを有する。
【０１９２】
メモリユニットＭＵ２２Ｆのデータ転送回路ＤＴＣ２２１Ｆは、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２２ＦのフラグセルＦＣＬ２２ＦのフラグノードＮＤ２２との間に直列に接続されるＮＭＯＳトランジスタＮＴ２２９ａとＮＴ２３０ａのみを有し、図１１の回路のように、電源電圧ＶSSの供給ラインと図示しない次行のメモリユニットＭＵ３２ＦのフラグセルＦＣＬ３２ＦのフラグノードＮＤ３２との間に直列に接続されたＮＭＯＳトランジスタＮＴ２２７ａおよびＮＴ２２８ａを有していない。
すなわち、メモリユニットＭＵ２２Ｆのデータ転送回路ＤＴＣ２２１Ｆは、自身のメモリユニットＭＵ２２ＦのフラグセルＦＣＬ２２ＦのフラグノードＮＤ２２に、次行のメモリユニットＭＵ３２ＦのフラグセルＦＣＬ３２ＦのフラグノードＮＤ３２のデータ「０」を転送する機能のみを有する。
メモリユニットＭＵ２２Ｆのデータ転送回路ＤＴＣ２２２Ｆは、電源電圧ＶSSの供給ラインとメモリユニットＭＵ２２ＦのフラグセルＦＣＬ２２ＦのフラグノードＮＤ２２との間に直列に接続されるＮＭＯＳトランジスタＮＴ２２９ｂとＮＴ２３０ｂを有し、図１１の回路のように、電源電圧ＶSSの供給ラインと図示しない次列のメモリユニットＭＵ２３ＦのフラグセルＦＣＬ２３ＦのフラグノードＮＤ２３との間に直列に接続されたＮＭＯＳトランジスタＮＴ２２７ｂおよびＮＴ２２８ｂを有していない。
すなわち、メモリユニットＭＵ２２Ｆのデータ転送回路ＤＴＣ２２２Ｆは、自身のメモリユニットＭＵ２２ＦのフラグセルＦＣＬ２２ＦのフラグノードＮＤ２２に、次列のメモリユニットＭＵ２３ＦのフラグセルＦＣＬ２３ＦのフラグノードＮＤ２３のデータ「０」を転送する機能のみを有する。
【０１９３】
以上のように、図１４の回路５１Ｆは、データ転送回路のデータ転送方向を双方向ではなく、一方向、図１４中右から左右方向、および下から上方向にのみ転送可能なように構成したので、アプリケーションに対応して片方向の領域成長のアルゴリズムを可能することができ、またこの場合、素子数の削減を図ることができる。
さらに、回路動作としては負論理の動作となるように構成したことから、フラグセルのインバータを図９の回路に比べて１ヶ減らすことができるなど回路の小規模化を図れ、また、データ転送回路ＤＴＣをＰＭＯＳトランジスタの代わりに、ＮＭＯＳトランジスタにより構成したことから回路の高速化も図れる利点がある。
【０１９４】
これまで説明した領域成長回路におけるメモリアレイ部を、左右上下方向に領域成長が可能な回路として説明したが、たとえば図１５に示すように、斜め方向にも領域成長が可能な回路構成も可能である。
これにより、斜め線なども領域成長のアルゴリズムで抽出できるようになる。
なお、図１５のメモリアレイ部５１Ｇにおいては、図４のメモリセルとトランスファーゲートを一つの単位とした組合わせ回路を符号ＭＴを用いて転送制御回路として示している。
この場合、基本的には、各メモリユニットＭＵは、図４と同様に、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢに加えて、右斜め上方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＵＲと、右斜め下方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＢＲとを有する。
したがって、各メモリユニットは、基本的には、４つのメモリセルと、これらに対応して配置される４つのトランスファーゲート（またはデータ転送回路）と、１つのフラグセルを有する。
また、実際には、図１５において第１列（図１５において最上列）の右斜め上方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＵＲは配置されない。
【０１９５】
図１６は、図１５に示す斜め方向にも領域成長が可能な回路構成のメモリアレイ部を有する領域成長回路の構成例を示すブロック図である。
【０１９６】
図１６に示すように、斜め方向にも領域成長が可能な回路構成のメモリアレイ部５１Ｇでは、図３および図４等に示した上下左右方向に領域成長可能な回路構成のメモリアレイ部と異なり、一つのメモリユニットにおいては、最上列を除いて２組ではなく３組のビット線対を用い、ワード線に関しては全てのメモリユニットにおいて１本ではなく、隣接する２本のワード線を用いている。
【０１９７】
具体的には、メモリユニットＭＵ１２Ｇに着目すると、ビット線に関しては、右斜め上方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＵＲがビット線ＢＬ１および反転ビット線／ＢＬ１に接続され、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと右斜め下方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＢＲとがビット線ＢＬ２および反転ビット線／ＢＬ２に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ３および反転ビット線／ＢＬ３に接続されている。
ワード線に関しては、右斜め上方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＵＲと左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲとがワード線ＷＬ１に接続され、斜め下方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＢＲと上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢとがワード線ＷＬ０に接続されている。
【０１９８】
同様に、メモリユニットＭＵ３３Ｇに着目すると、ビット線に関しては、右斜め上方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＵＲがビット線ＢＬ３および反転ビット線／ＢＬ３に接続され、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと右斜め下方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＢＲとがビット線ＢＬ４および反転ビット線／ＢＬ４に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ５および反転ビット線／ＢＬ５に接続されている。
ワード線に関しては、右斜め上方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＵＲと左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲとがワード線ＷＬ５に接続され、斜め下方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＢＲと上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢとがワード線ＷＬ４に接続されている。
【０１９９】
また、最上列のメモリユニットＭＵ１１Ｇに着目すると、ビット線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと右斜め下方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＢＲとがビット線ＢＬ０および反転ビット線／ＢＬ０に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ１および反転ビット線／ＢＬ１に接続されている。
ワード線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲとがワード線ＷＬ１に接続され、斜め下方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＢＲと上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢとがワード線ＷＬ０に接続されている。
【０２００】
同様に、最上列のメモリユニットＭＵ３１Ｇに着目すると、ビット線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと右斜め下方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＢＲとがビット線ＢＬ０および反転ビット線／ＢＬ０に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ１および反転ビット線／ＢＬ１に接続されている。
ワード線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲとがワード線ＷＬ５に接続され、斜め下方向の隣接メモリユニットとデータ転送制御を行う転送制御回路ＭＴＢＲと上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢとがワード線ＷＬ４に接続されている。
【０２０１】
また、斜め方向にも領域成長が可能な回路構成のメモリアレイ部５１Ｇに採用されるフラグセルＦＣＬは、フラグノードに接続された８個の入出力端子を有している。
【０２０２】
図１７は、斜め方向にも領域成長が可能な回路構成のメモリアレイ部５１Ｇに採用されるフラグセルＦＣＬおよび転送制御回路ＭＴＵＲ，ＭＴＬＲ，ＭＴＢＲ，ＭＴＵＢの具体的な構成例を示す回路図である。
なお、図１７の場合は、メモリユニットＭＵ３３ＧのフラグセルＦＣＬ３３Ｇおよび転送制御回路ＭＴＬＲを例に示しているが、たのメモリユニットのフラグセルＦＣＬおよび転送制御回路ＭＴＵＲ，ＭＴＬＲ，ＭＴＢＲ，ＭＴＵＢも同様の構成を有することから、ここでは、これらの説明は省略する。
【０２０３】
フラグセルＦＣＬ３３Ｇは、ＰＭＯＳトランジスタＰＴ３３３Ｇ，ＮＭＯＳトランジスタＮＴ３３５Ｇ、および直列に接続された２つのインバータＩＮＶ３３１Ｇ，ＩＮＶ３３２Ｇにより構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ３３３ＧとＮＭＯＳトランジスタＮＴ３３５Ｇが直列に接続されている。ＰＭＯＳトランジスタＰＴ３３３Ｇのゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３３５Ｇのゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ３３３ＧとＮＭＯＳトランジスタＮＴ３３５Ｇのドレイン同士の接続点によりフラグノードＮＤ３３が構成されている。
そして、入力ノードＮＤ３３が、左右方向の転送制御を行う転送制御回路ＭＴＬＲと接続するための入出力端子ＴＲ、斜め右上方向の転送制御を行う転送制御回路ＭＴＵＲと接続するための入出力端子ＴＵＲ、斜め右下方向の転送制御を行う転送制御回路ＭＴＢＲと接続するための入出力端子ＴＢＲ、上下方向の転送制御を行う転送制御回路ＭＴＵＢと接続するための入出力端子ＴＢ、一つ上列のメモリユニットＭＵ３２Ｇの上下方向の転送制御を行う転送制御回路ＭＴＵＢと接続するための入出力端子ＴＵ、斜め左上方向のメモリユニットＭＵ２２Ｇの斜め右下方向の転送制御を行う転送制御回路ＭＴＢＲと接続するための入出力端子ＴＵＬ、左隣りのメモリユニットＭＵ２３Ｇの左右方向の転送制御を行う転送制御回路ＭＴＬＲと接続するための入出力端子ＴＬ、および斜め左下方向のメモリユニットＭＵ２４Ｇの斜め右上方向の転送制御を行う転送制御回路ＭＴＵＲと接続するための入出力端子ＴＢＬの８個の入出力端子を有している。
そして、ノードＮＤ３３に設定される信号は、インバータＩＮＶ３３１ＧおよびＩＮＶ３３２Ｇを介して出力ＯＵＴとして画像合成器７に出力される。
【０２０４】
また、転送制御回路ＭＴＬＲ（ＭＴＵＲ，ＭＴＢＲ，ＭＴＵＢ）の構成は、図４のメモリセルとトランスファーゲートを合成した回路であり、ＰＭＯＳトランジスタＰＴ３３１Ｇ，ＰＴ３３２Ｇ、およびＮＭＯＳトランジスタＮＴ３３１Ｇ〜ＮＴ３３４Ｇにより構成されるメモリセルＭ３３１Ｇ（ＳＲＡＭ）と、ＰＭＯＳトランジスタＰＴ３３４ＧとＮＭＯＳトランジスタＮＴ３３６Ｇのソース・ドレイン同士を接続されたトランスファーゲートＴＧ３３１Ｇにより構成されている。
また、転送制御回路ＭＴＬＲ（ＭＴＵＲ，ＭＴＢＲ，ＭＴＵＢ）は、自身のフラグセルＦＣＬ３３Ｇの入出力端子と接続するための端子ＴＱＡ、隣接のメモリユニットのフラグセルの入出力端子と接続するための端子ＴＱＢ、ワード線ＷＬ５（ＷＬ４）と接続するための端子ＴＷＬ、およびビット線対ＢＬ４，／ＢＬ４（ＢＬ３，／ＢＬ３、ＢＬ５，／ＢＬ５）と接続するための端子ＴＢＬ１とＴＢＬ２の５個の端子を有している。
【０２０５】
具体的な領域拡張動作は、基本的には、図３および図４の回路と同様であることからここでの説明は省略する。
【０２０６】
また、データ転送手段として、トランスファーゲートを用いているが、これを図８〜図１１、図１３および図１４の構成のゲートでメモリセルの記憶ノードのラッチデータをゲートに受けるデータ転送回路を適用できることはいうまでもない。この場合、トランスファーゲートを用いた場合に比べて信号線の容量の影響を受けにくくなることから、さらに高速の領域成長を実現できる利点がある。
【０２０７】
以上のように、図１６の領域成長回路によれば、斜め線なども領域成長のアルゴリズムで抽出できるようになる。
【０２０８】
また、これまでは、領域成長回路におけるメモリアレイ部を、左右上下方向に領域成長が可能な回路、および斜め方向にも領域成長が可能な回路構成について、すなわち、これまでは、画像の空間方向の相関データに用いて領域成長の処理を行う例を説明してきた。
しかし、図１８に示すように、現在画像と過去画像との相関関係を求め、すなわち、画像の時間方向に対しても相関値を求め、領域成長法によって相関の高い画像を時間方向に求めることができる領域成長回路を構成することも可能である。
【０２０９】
図１９および図２０は、画像の時間方向に対しても相関値を求め、領域成長法によって相関の高い画像を時間方向に求めることができる領域成長回路の構成例を示すブロック図で、図１９は、現在画像用領域成長回路５Ｈを示し、図２０は、過去画像用領域成長回路５Ｉを示す。
なお、これらの図は、説明をわかりやすくするために、現在、過去で分離しているが、実際のレイアウトを表すものではなく、また、デコーダやメモリ制御回路の共有も可能である。
【０２１０】
なお、図１９および図２０のメモリアレイ部５１Ｈ，５１Ｉにおいては、図１５および図１６の場合と同様に、図４のメモリセルとトランスファーゲートを一つの単位とした組合わせ回路を符号ＭＴを用いて転送制御回路として示している。
この場合、基本的には、各メモリユニットＭＵは、図４と同様に、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢに加えて、時間方向のデータ転送制御を行う転送制御回路ＭＴＴを有する。
したがって、各メモリユニットは、基本的には、３つのメモリセルと、これらに対応して配置される３つのトランスファーゲート（またはデータ転送回路）と、１つのフラグセルを有する。
【０２１１】
図１９に示すように、時間方向にも領域成長が可能な回路構成のメモリアレイ部５１Ｈでは、図３および図４等に示した上下左右方向に領域成長可能な回路構成のメモリアレイ部と同様に、一つのメモリユニットにおいては、２組のビット線対を用い、ワード線に関しては全てのメモリユニットにおいて２本のワード線を用いている。
【０２１２】
具体的には、メモリユニットＭＵ１２Ｈに着目すると、ビット線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと時間方向のデータ転送制御を行う転送制御回路ＭＴとがビット線ＢＬ２および反転ビット線／ＢＬ２に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ３および反転ビット線／ＢＬ３に接続されている。
ワード線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲがワード線ＷＬ１に接続され、時間方向のデータ転送制御を行う転送制御回路ＭＴ、および上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢが共通のワード線ＷＬ０に接続されている。
【０２１３】
同様に、メモリユニットＭＵ３３Ｈに着目すると、ビット線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと時間方向のデータ転送制御を行う転送制御回路ＭＴとがビット線ＢＬ４および反転ビット線／ＢＬ４に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ５および反転ビット線／ＢＬ５に接続されている。
ワード線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲがワード線ＷＬ５に接続され、時間方向のデータ転送制御を行う転送制御回路ＭＴ、および上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢが共通のワード線ＷＬ４に接続されている。
【０２１４】
また、時間方向にも領域成長が可能な回路構成のメモリアレイ部５１Ｈ，５１Ｉに採用されるフラグセルＦＣＬは、フラグノードに接続された５個の入出力端子を有している。
【０２１５】
図２１は、時間方向にも領域成長が可能な回路構成のメモリアレイ部５１Ｈ，５１Ｉに採用されるフラグセルＦＣＬおよび転送制御回路ＭＴＬＲ，ＭＴＵＢ，ＭＴＴの具体的な構成例を示す回路図である。
なお、図２１の場合は、メモリユニットＭＵ３３ＨのフラグセルＦＣＬ３３Ｈおよび転送制御回路ＭＴＬＲを例に示しているが、たのメモリユニットのフラグセルＦＣＬおよび転送制御回路ＭＴＵＢ，ＭＴＴも同様の構成を有することから、ここでは、これらの説明は省略する。
【０２１６】
フラグセルＦＣＬ３３Ｈは、ＰＭＯＳトランジスタＰＴ３３３Ｈ，ＮＭＯＳトランジスタＮＴ３３５Ｈ、および直列に接続された２つのインバータＩＮＶ３３１Ｈ，ＩＮＶ３３２Ｈにより構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ３３３ＨとＮＭＯＳトランジスタＮＴ３３５Ｈが直列に接続されている。ＰＭＯＳトランジスタＰＴ３３３Ｈのゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３３５Ｈのゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ３３３ＨとＮＭＯＳトランジスタＮＴ３３５Ｈのドレイン同士の接続点によりフラグノードＮＤ３３が構成されている。
そして、入力ノードＮＤ３３が、左右方向の転送制御を行う転送制御回路ＭＴＬＲと接続するための入出力端子ＴＲ、時間方向の転送制御を行う転送制御回路ＭＴＴと接続するための入出力端子ＴＴ、上下方向の転送制御を行う転送制御回路ＭＴＵＢと接続するための入出力端子ＴＢ、一つ上列のメモリユニットＭＵ３２Ｈの上下方向の転送制御を行う転送制御回路ＭＴＵＢと接続するための入出力端子ＴＵ、左隣りのメモリユニットＭＵ２３Ｈの左右方向の転送制御を行う転送制御回路ＭＴＬＲと接続するための入出力端子ＴＬの５個の入出力端子を有している。
そして、ノードＮＤ３３に設定される信号は、インバータＩＮＶ３３１ＨおよびＩＮＶ３３２ＧＨを介して出力ＯＵＴとして画像合成器７に出力される。
【０２１７】
また、転送制御回路ＭＴＬＲ（ＭＴＵＢ，ＭＴＴ）の構成は、図４のメモリセルとトランスファーゲートを合成した回路であり、ＰＭＯＳトランジスタＰＴ３３１Ｈ，ＰＴ３３２Ｈ、およびＮＭＯＳトランジスタＮＴ３３１Ｈ〜ＮＴ３３４Ｈにより構成されるメモリセルＭ３３１Ｈ（ＳＲＡＭ）と、ＰＭＯＳトランジスタＰＴ３３４ＨとＮＭＯＳトランジスタＮＴ３３６Ｈのソース・ドレイン同士を接続されたトランスファーゲートＴＧ３３１Ｈにより構成されている。
また、転送制御回路ＭＴＬＲ（ＭＴＵＢ，ＭＴＴ）は、自身のフラグセルＦＣＬ３３Ｈの入出力端子と接続するための端子ＴＱＡ、隣接のメモリユニットのフラグセルの入出力端子と接続するための端子ＴＱＢ、ワード線ＷＬ４（ＷＬ５）と接続するための端子ＴＷＬ、およびビット線対ＢＬ４，／ＢＬ４（ＢＬ５，／ＢＬ５）と接続するための端子ＴＢＬ１とＴＢＬ２の５個の端子を有している。
【０２１８】
具体的な領域拡張動作は、基本的には、図３および図４の回路と同様であることからここでの説明は省略する。
【０２１９】
また、データ転送手段として、トランスファーゲートを用いているが、これを図８〜図１１、図１３および図１４の構成のゲートでメモリセルの記憶ノードのラッチデータをゲートに受けるデータ転送回路を適用できることはいうまでもない。この場合、トランスファーゲートを用いた場合に比べて信号線の容量の影響を受けにくくなることから、さらに高速の領域成長を実現できる利点がある。
【０２２０】
以上のように、図１９および図２０の領域成長回路によれば、現在画像と過去画像との相関関係を求め、すなわち、画像の時間方向に対しても相関値を求め、領域成長法によって相関の高い画像を時間方向に求めることができる利点がある。
【０２２１】
さらに、これまでは、領域成長回路におけるメモリアレイ部を、左右上下方向に領域成長が可能な回路、および斜め方向にも領域成長が可能な回路構成、時間方向に領域成長が可能な回路構成について説明してきた。
しかし、図２２に示すように、階層方向にも領域成長可能な領域成長回路を構成することも可能である。
【０２２２】
画像の一つの特性として、空間方向の解像度というパラメータがあるが、この解像度の異なる画像を複数枚用意する画像データの構造を階層構造またはピラミッド構造と呼ばれている。
ここでは、この階層構造と領域成長の処理を組み合わせた例について述べることにする。
階層構造は、図２２に示すように、複数の異なった解像度の画像を用意する構造で、第１階層のデータのデータから次式のように、４画素ｘ１〜ｘ４の平均処理を行って第２の階層データｙ１を生成する。
【０２２３】
この第２階層の４画素ｙ１〜ｙ４の平均の処理を再度繰り返して第２の階層データｚ１を生成する構造で、縮小画像の生成や動きベクトル検出（ＭＥ）などの処理に用いられる。
【０２２４】
【数２】
ｙ１＝（ｘ１＋ｘ２＋ｘ３＋ｘ４）／４
【０２２５】
【数３】
ｚ１＝（ｙ１＋ｙ２＋ｙ３＋ｙ４）／４
【０２２６】
図２３および図２４は、階層方向に領域成長可能な領域成長回路の構成例を示すブロック図で、図２３は、第１階層用領域成長回路５Ｊを示し、図２４は、第２階層用領域成長回路５Ｋを示す。
なお、これらの図は、説明をわかりやすくするために、現在、過去で分離しているが、実際のレイアウトを表すものではなく、また、デコーダやメモリ制御回路の共有も可能である。
また、階層の数は２階層や３階層に限定するものでないことは勿論である。
【０２２７】
なお、図２３および図２４のメモリアレイ部５１Ｊ，５１Ｋにおいては、図１５および図１６の場合と同様に、図４のメモリセルとトランスファーゲートを一つの単位とした組合わせ回路を符号ＭＴを用いて転送制御回路として示している。
この場合、基本的には、各メモリユニットＭＵは、図４と同様に、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢを有する。
したがって、各メモリユニットは、基本的には、２つのメモリセルと、これらに対応して配置される２つのトランスファーゲート（またはデータ転送回路）と、１つのフラグセルを有する。
【０２２８】
図２３および図２４に示すように、階層方向にも領域成長が可能な回路構成のメモリアレイ部５１Ｊ，５１Ｋでは、図３および図４等に示した上下左右方向に領域成長可能な回路構成のメモリアレイ部と同様に、一つのメモリユニットにおいては、２組のビット線対を用い、ワード線に関しては全てのメモリユニットにおいて２本のワード線を用いている。
【０２２９】
具体的には、メモリユニットＭＵ１２Ｊに着目すると、ビット線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲがビット線ＢＬ２および反転ビット線／ＢＬ２に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ３および反転ビット線／ＢＬ３に接続されている。
ワード線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲがワード線ＷＬ１に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢが共通のワード線ＷＬ０に接続されている。
【０２３０】
同様に、メモリユニットＭＵ３３Ｊに着目すると、ビット線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲがビット線ＢＬ４および反転ビット線／ＢＬ４に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ５および反転ビット線／ＢＬ５に接続されている。
ワード線に関しては、左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲがワード線ＷＬ５に接続され、上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢが共通のワード線ＷＬ４に接続されている。
【０２３１】
また、階層方向にも領域成長が可能な回路構成のメモリアレイ部５１Ｊ，５１Ｋに採用されるフラグセルＦＣＬは、フラグノードに接続された８個または９個の入出力端子を有している。
【０２３２】
図２５は、階層方向にも領域成長が可能な回路構成のメモリアレイ部５１Ｊ，５１Ｋに採用されるフラグセルＦＣＬおよび転送制御回路ＭＴＬＲ，ＭＴＵＢ，の具体的な構成例を示す回路図である。
なお、図２５の場合は、メモリユニットＭＵ３３ＪのフラグセルＦＣＬ３３Ｊおよび転送制御回路ＭＴＬＲを例に示しているが、たのメモリユニットのフラグセルＦＣＬおよび転送制御回路ＭＴＵＢも同様の構成を有することから、ここでは、これらの説明は省略する。
【０２３３】
フラグセルＦＣＬ３３Ｊは、ＰＭＯＳトランジスタＰＴ３３３Ｊ，ＮＭＯＳトランジスタＮＴ３３５Ｊ、および直列に接続された２つのインバータＩＮＶ３３１Ｊ，ＩＮＶ３３２Ｊにより構成されている。
電源電圧ＶDDの供給ラインと基準電圧（０Ｖ）ＶSSの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ３３３ＪとＮＭＯＳトランジスタＮＴ３３５Ｊが直列に接続されている。ＰＭＯＳトランジスタＰＴ３３３Ｊのゲートはセット信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３３５Ｊのゲートはリセット信号Ｒの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ３３３ＪとＮＭＯＳトランジスタＮＴ３３５Ｊのドレイン同士の接続点によりフラグノードＮＤ３３が構成されている。
そして、入力ノードＮＤ３３が、左右方向の転送制御を行う転送制御回路ＭＴＬＲと接続するための入出力端子ＴＲ、上下方向の転送制御を行う転送制御回路ＭＴＵＢと接続するための入出力端子ＴＢ、一つ上列のメモリユニットＭＵ３２Ｊの上下方向の転送制御を行う転送制御回路ＭＴＵＢと接続するための入出力端子ＴＵ、左隣りのメモリユニットＭＵ２３Ｊの左右方向の転送制御を行う転送制御回路ＭＴＬＲと接続するための入出力端子ＴＬ、第１の階層データｘ１〜ｘ４用の入出力端子ＴＸ１〜ＴＸ４の８個の入出力端子を第１階層用フラグセルは有している。
そてて、たとえば第２階層用フラグセルは、さらに第２の階層データｙ１用の入出力端子ＴＹ１を持ち、計９個の入出力端子を有している。
そして、ノードＮＤ３３に設定される信号は、インバータＩＮＶ３３１ＪおよびＩＮＶ３３２Ｊを介して出力ＯＵＴとして画像合成器７に出力される。
【０２３４】
また、転送制御回路ＭＴＬＲ（ＭＴＵＢ）の構成は、図４のメモリセルとトランスファーゲートを合成した回路であり、ＰＭＯＳトランジスタＰＴ３３１Ｊ，ＰＴ３３２Ｊ、およびＮＭＯＳトランジスタＮＴ３３１Ｊ〜ＮＴ３３４Ｊにより構成されるメモリセルＭ３３１Ｊ（ＳＲＡＭ）と、ＰＭＯＳトランジスタＰＴ３３４ＪとＮＭＯＳトランジスタＮＴ３３６Ｊのソース・ドレイン同士を接続されたトランスファーゲートＴＧ３３１Ｊにより構成されている。
また、転送制御回路ＭＴＬＲ（ＭＴＵＢ）は、自身のフラグセルＦＣＬ３３Ｊの入出力端子と接続するめの端子ＴＱＡ、隣接のメモリユニットのフラグセルの入出力端子と接続するめの端子ＴＱＢ、ワード線ＷＬ４（ＷＬ５）と接続するための端子ＴＷＬ、およびビット線対ＢＬ４，／ＢＬ４（ＢＬ５，／ＢＬ５）と接続するための端子ＴＢＬ１とＴＢＬ２の５個の端子を有している。
【０２３５】
具体的な領域拡張動作は、基本的には、図３および図４の回路と同様であることからここでの説明は省略する。
【０２３６】
また、データ転送手段として、トランスファーゲートを用いているが、これを図８〜図１１、図１３および図１４の構成のゲートでメモリセルの記憶ノードのラッチデータをゲートに受けるデータ転送回路を適用できることはいうまでもない。この場合、トランスファーゲートを用いた場合に比べて信号線の容量の影響を受けにくくなることから、さらに高速の領域成長を実現できる利点がある。
【０２３７】
以上のように、図２３および図２４の領域成長回路によれば、階層構造に適応可能で、縮小画像の生成や動きベクトル検出（ＭＥ）などの処理を実現できる利点がある。
【０２３８】
【発明の効果】
以上説明したように、本発明によれば、従来処理時間のかかると言われていた領域成長のアルゴリズムの飛躍的な高速化を図れ、リアルタイム動作をも可能にするという利点がある。
また、本回路構成は非同期回路で構成されているためクロックを必要とせず、消費電力の面でも優れているという利点がある。
【図面の簡単な説明】
【図１】本発明に係る記憶装置を適用した画像処理装置の一実施形態を示すブロック図である。
【図２】相関演算を説明するための図であって、画像データの位置関係を示す図である。
【図３】本発明に係る基本的な領域成長回路であって、左右上下方向に領域成長が可能な領域成長回路を示すブロック構成図である。
【図４】本発明に係る領域成長回路におけるメモリアレイ部のメモリユニットの具体的な構成例を示す回路図である。
【図５】本発明に係る領域成長回路の動作を説明するためのフローチャートである。
【図６】本発明に係る領域成長回路の動作を説明するためのタイミングチャートである。
【図７】本発明に係る領域成長動作を説明するための図である。
【図８】本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第２の構成例を示す回路図である。
【図９】本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第３の構成例を示す回路図である。
【図１０】本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第４の構成例を示す回路図である。
【図１１】本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第５の構成例を示す回路図である。
【図１２】図１１の回路の動作を説明するためのタイミングチャートである。
【図１３】本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第６の構成例を示す回路図である。
【図１４】本発明に係る左右上下方向に領域成長が可能な領域成長回路におけるメモリアレイ部のメモリユニットの第７の構成例を示す回路図である。
【図１５】本発明に係る斜め方向にも領域成長が可能な回路構成のメモリアレイ部の構成例を示すブロック図である。
【図１６】本発明に係る図１５に示す斜め方向にも領域成長が可能な回路構成のメモリアレイ部を有する領域成長回路の構成例を示すブロック図である。
【図１７】斜め方向にも領域成長が可能な回路構成のメモリアレイ部に採用されるフラグセルおよび転送制御回路の具体的な構成例を示す回路図である。
【図１８】画像の時間方向に対しても相関値を求め、領域成長法によって相関の高い画像を時間方向に求めることができる領域成長回路についての説明図である。
【図１９】画像の時間方向に対しても相関値を求め、領域成長法によって相関の高い画像を時間方向に求めることができる領域成長回路の構成例を示す図であって、現在画像用領域成長回路の構成例を示すブロック図である。
【図２０】画像の時間方向に対しても相関値を求め、領域成長法によって相関の高い画像を時間方向に求めることができる領域成長回路の構成例を示す図であって、過去画像用領域成長回路の構成例を示すブロック図である。
【図２１】時間方向にも領域成長が可能な回路構成のメモリアレイ部に採用されるフラグセルおよび転送制御回路の具体的な構成例を示す回路図である。
【図２２】画像データの階層構造についての説明図である。
【図２３】階層方向に領域成長可能な領域成長回路の構成例を示す図であって、第１階層用領域成長回路の構成例を示すブロック図である。
【図２４】階層方向に領域成長可能な領域成長回路の構成例を示す図であって、第２階層用領域成長回路の構成例を示すブロック図である。
【図２５】階層方向にも領域成長が可能な回路構成のメモリアレイ部に採用されるフラグセルおよび転送制御回路の具体的な構成例を示す回路図である。
【図２６】従来のコンピュータを使った領域成長のアルゴリズム例を説明するためのフローチャートである。
【図２７】従来のコンピュータを使った領域成長のアルゴリズム例を説明するための画素配列を示す図である。
【符号の説明】
１…画像処理装置、２…ラインメモリ、３…相関演算器、４…フレームメモリ、５，５Ｇ〜５Ｋ…領域成長回路、６…ポインティング装置、７…画像合成器、８…表示装置５１，５１Ａ〜５１Ｋ…メモリアレイ部、５２…メモリ制御回路、５３…Ｘデコーダ、５４…Ｙデコーダ、ＭＵ１１〜ＭＵ８８，ＭＵ１１Ａ〜ＭＵ２２Ａ，ＭＵ１１Ｂ〜ＭＵ２２Ｂ，ＭＵ１１Ｃ〜ＭＵ２２Ｃ，ＭＵ１１Ｄ〜ＭＵ２２Ｄ，ＭＵ１１Ｅ〜ＭＵ２２Ｅ，ＭＵ１１Ｆ〜ＭＵ２２Ｆ…メモリユニット、ＦＣＬ１１〜ＦＣＬ８８，ＦＣＬ１１Ａ〜ＦＣＬ２２Ａ，ＦＣＬ１１Ｃ〜ＦＣＬ２２Ｃ，ＦＣＬ１１Ｅ〜ＦＣＬ２２Ｅ，ＦＣＬ１１Ｆ〜ＦＣＬ２２Ｆ…フラグセル、ＴＧ１１１〜ＴＧ２２２…トランスファーゲート、ＤＴＣ１１１〜ＤＴＣ２２２，ＤＴＣ１１１Ｃ〜ＧＴＣ２２２Ｃ，ＤＴＣ１１１Ｄ〜ＧＴＣ２２２Ｄ，ＤＴＣ１１１Ｅ〜ＧＴＣ２２２Ｅ，ＤＴＣ１１１Ｆ〜ＧＴＣ２２２Ｆ…データ転送回路。

Claims (12)

  1. 注目している小領域とそれに隣接する小領域が、互いに同じ特徴をもっている場合に、それらを一つの領域に統合する処理を順次実行することにより、特徴が等しい領域を少しずつ成長させ、最終的に画像全体の領域分割を行う画像処理装置であって、
    隣接画素間の相関演算を行い、隣接画素間に相関関係があるか否かを示す相関データを出力する相関演算手段と、
    上記相関演算手段により出力された隣接画素の相関データが書き込まれる少なくとも一つのメモリセルと、
    フラグノードを有し、セット信号を受けてまたは転送された相関があることを示すフラグデータを受けて上記フラグノードに当該フラグデータを保持可能で、かつ、上記フラグデータを外部の処理回路に出力可能なフラグセルと、
    上記メモリセルに隣接画素間で、所定の相関関係があることを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を形成する少なくとも一つのデータ転送手段と
    を含むメモリユニットを有する記憶装置と
    を含む画像処理装置。
  2. 上記フラグセルのフラグノードを所定のタイミングでリセットする手段
    を有する請求項１記載の画像処理装置。
  3. 上記相関データは、画像の空間方向の相関データを含む
    請求項１記載の画像処理装置。
  4. 上記相関データは、画像の時間方向の相関データを含み、
    画像の時間方向の相関データを記憶するメモリセルと、当該メモリセルの記憶データに応じてフラグデータの転送経路の形成処理を行うデータ転送手段とを含む
    請求項１記載の画像処理装置。
  5. 上記相関データは、画像データの階層構造に対応する相関データを含む
    請求項１記載の画像処理装置。
  6. 上記データ転送手段は、上記メモリセルに隣接データ間で、所定の相関関係がないことを示す相関データが記憶されている場合に、上記フラグセルのフラグノードに対するフラグデータの転送経路を遮断状態に保持する
    請求項１記載の画像処理装置。
  7. 上記データ転送手段は、制御端子にメモリセルの記憶データを受けて、当該記憶データレベルに応じて導通状態が制御されるトランスファーゲートを含む
    請求項１記載の画像処理装置。
  8. 上記データ転送手段は、第１端子が上記フラグデータレベルに相当する電源電位側に接続され、第２端子が転送先ノード側に接続され、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御されるトランジスタを含む
    請求項１記載の画像処理装置。
  9. 上記フラグセルは、上記フラグノードのデータレベルを反転させるインバータを含み、
    上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１および第２のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と転送先ノード間に直列に接続され、
    上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、
    上記第２のトランジスタは、上記インバータの出力データを受けて、当該データのレベルに応じて上記第１端子と第２端子間の導通状態が制御される
    請求項１記載の画像処理装置。
  10. 上記データ転送手段は、第１端子が上記フラグデータレベルに相当する電源電位に接続され、第２端子が上記フラグセルのフラグノードに接続され、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御されるトランジスタを含む
    請求項１記載の画像処理装置。
  11. 上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１および第２のトランジスタを含み、上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と上記フラグセルのフラグノード間に直列に接続され、
    上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、
    上記第２のトランジスタは、上記転送されるフラグデータの反転レベルのデータを受けた場合に上記第１端子と第２端子間が導通状態に制御される
    請求項１記載の画像処理装置。
  12. 上記フラグセルは、上記フラグノードのデータレベルを反転するインバータを含み、
    上記データ転送手段は、制御端子への入力データレベルに応じて第１端子と第２端子間の導通状態が制御される第１、第２、第３、および第４のトランジスタを含み、
    上記第１および第２のトランジスタは上記フラグデータレベルに相当する電源電位と転送先ノード間に直列に接続され、
    上記第１のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、
    上記第２のトランジスタは、上記インバータの出力データを受けて、当該データのレベルに応じて上記第１端子と第２端子間の導通状態が制御され、
    上記第３および第４のトランジスタは上記フラグデータレベルに相当する電源電位と上記フラグセルのフラグノード間に直列に接続され、
    上記第３のトランジスタは、制御端子にメモリセルの記憶データを受けて当該記憶データレベルに応じて上記第１端子と第２端子間の導通状態が制御され、
    上記第４のトランジスタは、上記転送されるフラグデータの反転レベルのデータを受けた場合に上記第１端子と第２端子間が導通状態に制御される
    請求項１記載の画像処理装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1509475B (zh) * 2002-01-11 2010-05-26 索尼公司 存储设备、运动矢量检测器、和运动补偿预测编码器
KR100782329B1 (ko) 2006-10-02 2007-12-06 삼성전자주식회사 메모리 셀 어레이에 분산 배열된 플래그 셀 어레이를구비하는 비휘발성 메모리 장치 및 상기 메모리 장치의구동 방법
US8068673B2 (en) * 2006-12-01 2011-11-29 Beihang University Rapid and high precision centroiding method and system for spots image
US8579985B2 (en) 2006-12-07 2013-11-12 Ihip Surgical, Llc Method and apparatus for hip replacement
US8974540B2 (en) 2006-12-07 2015-03-10 Ihip Surgical, Llc Method and apparatus for attachment in a modular hip replacement or fracture fixation device
WO2008069800A1 (en) 2006-12-07 2008-06-12 Anatol Podolsky Method and apparatus for total hip replacement
CN105488753B (zh) * 2015-11-27 2018-12-28 武汉精测电子集团股份有限公司 一种对图像进行二维傅立叶变换或反变换的方法及装置
WO2022093118A1 (en) * 2020-10-28 2022-05-05 Nanyang Technological University Network, method and memory cell array for region proposal
KR102382520B1 (ko) * 2020-11-12 2022-04-01 연세대학교 산학협력단 스캔 체인 형성 방법 및 스캔 체인 형성 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000242771A (ja) * 1998-12-25 2000-09-08 Nippon Telegr & Teleph Corp <Ntt> 指紋認識集積回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2775549B2 (ja) * 1992-05-08 1998-07-16 三菱電機株式会社 連想メモリセルおよび連想メモリ回路
KR0143150B1 (ko) * 1995-02-06 1998-08-17 이민화 최단걷기변환을 이용한 영상분할방법
WO2000014683A1 (fr) * 1998-09-07 2000-03-16 Mitsubishi Denki Kabushiki Kaisha Circuit integre a semi-conducteurs
KR20010067778A (ko) * 2001-03-23 2001-07-13 원치선 영상/비디오 처리 방법 및 영상/비디오 객체 분할 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000242771A (ja) * 1998-12-25 2000-09-08 Nippon Telegr & Teleph Corp <Ntt> 指紋認識集積回路

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