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JP4587625B2 - 配線基板とその実装構造 - Google Patents

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JP4587625B2
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    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)
  • Combinations Of Printed Boards (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、ミリ波領域で、同軸端子をもつ配線ボードに表面実装可能な配線基板と、その実装構造に関する。
【0002】
【従来技術】
近年、高度情報化時代を迎え、情報伝達に用いられる電波は1〜30GHzのマイクロ波領域から、更に30〜300GHzのミリ波領域の周波数まで活用することが検討されており、例えば、60GHzを用いた無線LANや76GHzを用いた車間レーダーのような応用システムも提案されるようになっている。
【0003】
このような高周波用のシステムにおいては、インピーダンス不整合や信号間の干渉による信号波形の劣化が起こりやすく、それらを抑制するために配線基板と配線ボードの接続を、同軸線路形態で行うことが特開2000307211号等で提案されている。
【0004】
図7は、その従来例を示す概略断面図である。図7によれば、一方の配線基板60に、信号線61、グランド層62からなるマイクロストリップ線路63が形成されており、信号線61先端は基板内部を貫通するスルーホール導体64と接続されている。
【0005】
他方の配線基板65も同様に、信号線66、グランド層67からなるマイクロストリップ線路68が形成されており、信号線66先端は配線基板65を貫通するスルーホール導体69に接続されている。この例においては、配線基板60を配線基板65に実装するにあたり、貫通穴70が形成された導電性モジュールケース71を用い、配線基板60のグランド層62と配線基板65のグランド層67をモジュールケース71に接合して、モジュールケース71の貫通穴70内壁を同軸線路の外導体とし、一方、配線基板60の信号線61と配線基板65の信号線66は、スルーホール導体64、69を貫通して取り付けられた信号用接続部材72によって電気的に接続し、これが同軸線路の内導体を形成するものである。
【0006】
また、他の従来例として、配線基板の裏面に接続用半田バンプを形成したBGA(Ball Grid Array)パッケージが特開平8−236655号にて提案されている。これを図8に概略断面図を示した。このパッケージ73においては、絶縁基板74の裏面に、形成された信号端子75の周囲に導体リング76を形成し、その信号端子75および導体リング76の表面に半田バンプ77を形成したものである。
【0007】
【発明が解決しようとする課題】
しかしながら、図7に示した構造では、配線基板60と配線基板65との接続組み立て方法が非常に特殊で、安価に大量に生産する上で問題があった。また配線基板60のスルーホール導体64には貫通穴70が存在するために、モジュール内部を気密封止するのが難しいという問題もあった。
【0008】
これに対して、図8のBGAパッケージは、上記図8の課題は解決されるが、配線基板の表面側に形成されたマイクロストリップ線路などの信号線路と、同軸端子とを接続する場合に、変換効率が低下したり、信号波形が劣化するなどの問題があった。
【0009】
しかも、図8のBGAパッケージにおいては、半田バンプ77が小さいと、半田バンプ77の配置、接合が難しくなるため、通常、0.5mmφ〜0.7mmφの半田バンプ77が一般的に用いられる。バンプ77同士の間隔は、ショートが発生しないようにバンプ直径以上にするため、これらの半田バンプ77の配列で同軸線路形態の接続部を構成すると、導体リング76の内径は少なくとも1.5mm以上は必要となる。その結果、同軸線路においては導体リング76内周長が信号波長より長くなってしまい、高次モードが発生し本来の伝送モードが減衰してしまう。即ち、導体リング内径が1.5mmの場合、空気中であれば約64GHzで高次モードが発生し、それ以上の周波数では使用できないことになる。
【0010】
従って、本発明は、高周波用のシステムにおいて、インピーダンス不整合や信号間の干渉による信号波形の劣化を抑制するための、安価な配線基板と、それを用いた量産に適した実装構造を提供することを目的とするものである。
【0011】
【課題を解決するための手段】
本発明者は、前記課題に鑑み検討を重ねた結果、円形の貫通孔が形成されているとともに最も裏面側に位置する第1の誘電体層およびそれに隣接する第2の誘電体層を含む複数の誘電体層が積層された誘電体基板を備え、前記誘電体基板の表面に、高周波部品が搭載される搭載部と、前記高周波部品接続される伝送線路と、前記高周波部品用の電源線路とを備え、前記貫通孔を介した前記第2の誘電体層露出面に、信号パッドおよび該信号パッドを中心とするリング状のグランド導体からなる同軸端子を備え前記誘電体基板の裏面に、前記貫通孔の周囲に配置されたグランドパッドと、電源パッドとを備え前記貫通孔の側面の全体に、前記グランド導体および前記グランドパッドを接続する側壁導体を備え、前記誘電体基板内部に、前記伝送線路および前記信号パッドを接続する第1のビアホール導体と、前記電源線路および前記電源パッドを接続する第2のビアホール導体とを備えるとともに、前記同軸端子における前記グランド導体内周長が、前記伝送線路を伝送する高周波信号の空気中における波長より短ことによって、前記同軸端子をロウ材を介して他の同軸端子と直接接続することができるとともに、誘電体基板の表面に形成された伝送線路と、同軸端子間の接続における信号波形の劣化も抑制でき、さらには、高次モードの発生を抑制できることを見出し本発明に至った。
【0013】
また、前記誘電体基板内部にグランド層を備え、前記伝送線路が前記グランド層とともにマイクロストリップ線路またはグランド付きコプレーナ線路構成してようにしてもよい。また、前記グランド導体と前記グランド層と隣接するもの同士の隙間が前記誘電体基板内の前記高周波信号波長の1/4未満となるように配列された複数のビアホール導体によって電気的に接続されているようにすることによって、伝送線路から同軸端子までの経路における信号の劣化を防止することができる。
【0014】
また、本発明の配線基板の実装構造は、信号パッドおよび該信号パッド周囲に配置されたグランド導体からなる同軸端子ならびに電源端子が誘電体基板の表面に被着形成された配線ボードの表面に前記高周波部品搭載された上記配線基板載置され、前記配線基板側および前記配線ボード側における信号パッド同士グランド導体同士および電源パッド同士それぞれロウ材によって電気的に接続されていることを特徴とするものである。
【0015】
かかる実装構造においては、前記配線基板側の前記同軸端子と、前記配線ボード側の前記同軸端子とが、実質的に同一形状であることが接続信頼性を高めるために望ましい。
【0016】
前記配線基板における前記誘電体基板がセラミック絶縁材料からなり、前記配線ボードにおける前記誘電体基板が有機樹脂を含有する絶縁材料からなるようにしてもよく、その場合の前記配線基板における前記誘電体基板と、前記配線ボードにおける前記誘電体基板との室温〜300℃における熱膨張係数差が、20×10-6/℃以下であるようにすることによって実装信頼性を高めることができる。
【0017】
また、本発明によれば、かかる実装構造においては、配線基板の同軸端子を信号パッドと、グランド導体によって形成し、ロウ材によって他の同軸端子と接続することができるために安価で配線基板の組み立てや実装が容易な配線基板を得ることができる。しかも、配線基板における信号線路と同軸端子との接続部でのインピーダンス不整合や信号間の干渉による信号波形の劣化を防止することができ、高周波用のシステムを実現することができる。
【0018】
【発明の実施の形態】
以下、図1乃至図5をもとに詳述する。
【0019】
図1は、配線基板の一例を説明するもので、(a)は概略断面図、(b)は基板表面の平面図、(c)は基板内部のグランド層のパターン図、(d)は基板裏面の平面図である。
【0020】
図1によれば、配線基板Aは、誘電体層1a、1b、1cの積層構造からなる誘電体基板1を有し、この誘電体基板1の表面に、蓋体2を接合することによって気密に封止されたキャビティ3を形成している。また、誘電体基板1の表面には、高周波部品Bを搭載する搭載部が形成されている。また誘電体基板1表面には、搭載される高周波部品Bの高周波信号を伝送するための信号線路4が形成されている。また、誘電体基板1の内部には、グランド層5が形成されている。図1の配線基板Aにおいては、信号線路4は、グランド層5とともにマイクロストリップ線路を形成している。
【0021】
また、誘電体基板1の表面には、搭載される高周波部品Bに電力や制御系信号を供給するための電源線路6が被着形成されている。
【0022】
一方、誘電体基板1の裏面には、信号パッド7と、この信号パッド7周囲にグランド導体8を具備する同軸端子9が形成されている。この配線基板Aにおいては、図1(d)に示すように、同軸端子9のグランド導体8は、信号パッド7を中心とする導体リングによって形成されている。また、配線基板Aにおいては、入力用および出力用として2つの同軸端子9が形成されている。
【0023】
また、配線基板Aによれば、同軸端子9と配線基板Aの表面に形成されたマイクロストリップ線路の信号線路4とを結合するための変換部を具備する。図1(a)によれば、グランド層5におけるマイクロストリップ線路の信号線路4の先端直下に導体非形成領域5aを設け、この導体非形成領域5aを貫通するビアホール導体10によって、信号線路4の先端と信号パッド7とを接続した構造になっている。
【0024】
そして、この導体リング8には、誘電体基板1の内部に形成されたグランド層5と、隙間が信号波長の1/4未満となるように配列された複数のビアホール導体11によって電気的に接続されている。このビアホール導体11によって、導体リング8はグランド層5と接続され、ビアホール導体10とともに疑似的な同軸線路を形成して高周波信号を伝送するが、このビアホール導体11間の隙間tが信号波長の1/4以上では、マイクロストリップ線路から同軸端子9に変換される過程で、信号のもれによる劣化が生じ易いことから、この隙間tを1/4未満とすることによってマイクロストリップ線路の信号線路4から同軸端子9までの過程での信号の劣化を防止できる。
【0025】
さらに、導体リング8の内周長Lが空気中の信号波長より短くなるように設定されていることが望ましい。これは、同軸端子のグランド導体内周長Lが信号波長よりも長いと、高次モードが発生し、信号の劣化が発生しやすいためであり、この内周長Lを信号波長よりも短くすることにより、同軸端子9による接続部において高周波信号の高次モードの発生を防止するためである。
【0026】
なお、誘電体基板1の裏面には、上記同軸端子9とともに、電源パッド12が形成されており、誘電体基板1表面側に形成された電源線路6とビアホール導体13によって接続されている。これにより、同軸端子9と、電源パッド12の他の回路との接続を一括して行うことができる。
【0027】
また、誘電体基板の裏面に、同軸端子9以外に、電源パッド12を有し、さらに必要に応じてダミー端子を設けることによってロウ材による接続の際に、セルフアライメント効果を発揮させることができ、他の回路に対して精度よく接続することができる。
【0028】
次に、図2には、配線基板Aを配線ボードCに実装した時の(a)概略断面図、(b)配線ボードC表面の平面図を示した。この図2によれば、配線ボードCは、誘電体基板15の表面に、図2(b)に示すように、配線基板Aと同様に、信号パッド16とグランド導体17からなる同軸端子18と、電源回路(図示せず)と接続された電源パッド19が形成されている。
【0029】
そして、この配線ボードCの表面に、図1の配線基板Aを載置し、配線基板A側および配線ボードC側の同軸端子9,18における信号パッド7,16同士、およびグランド導体8,17同士をそれぞれロウ材20によって電気的に接続することによって、配線基板Aを配線ボードCの表面に実装することができる。また、同時に、配線基板Aの電源パッドと配線ボードCの配線パッド19も同時にロウ材20によって電気的に接続される。
【0030】
記の配線基板Aの配線ボードCへの表面実装にあたって、ロウ材20によりにじみが発生したり、あるいは配線基板Aと配線ボードCとの実装時の高さが変動すると、配線基板Aの配線ボードCへの実装部分で信号の劣化が生じやすくなる。そこで、図1(a)に示すように、信号パッド7、グランド導体8、電源パッド12などのロウ付けされる部分以外の領域に、ロウ材20との濡れ性の低い絶縁材料からなる被覆層21を形成することが望ましい。この被覆層21によってロウ材20による実装の際に、ロウ材のにじみを防止することができる。またこの被覆層21の厚みを調整することによって、配線基板Aと配線ボードCとの実装時の高さを一定に保つことができるために、高さの変動による信号の劣化や伝送特性の変動の発生を防止することができる。
【0031】
この被覆層21は、有機系、無機系のいずれでもよく、絶縁性の有機樹脂や、有機樹脂と無機フィラーとの混合物を配線基板Aの表面に塗布し硬化させたり、または、ガラスペーストを塗布し焼き付けすることもできる。
【0032】
次に、他の同軸端子構造について配線基板Dをもとに説明する。図3は、配線基板Dの(a)基板裏面の平面図と、(b)同軸端子の拡大図である。なお、同一構造の部分は図1の符号を適用した。
【0033】
図3の配線基板Dによれば、同軸端子9は、信号パッド7の周囲に、複数のグランドパッド14が隙間Mをもって形成されている。この場合、隙間Mはロウ材による接続部からの信号洩れを抑制するために信号波長の1/4未満に設定される。
【0034】
また、このグランドパッド14は、誘電体基板1内部に形成されたグランド層5とビアホール導体11によって電気的に接続されている。この場合も、ビアホール導体11の隙間Mは、誘電体基板内の信号波長の1/4未満に設定される。さらに、グランドパッド14は、信号パッド7を中心とする円形状に配列されるが、その配列における内周長さも空気中における波長よりも短くなるように設定される。
【0035】
かかる構造の同軸端子9においては、配線ボードC側にも同様な同軸端子を設け、信号パッド同士、各グランドパッド14同士をロウ材によって接続することによって配線基板Dを配線ボードCに表面実装することができる。
【0036】
次に、本発明の配線基板の例として、図4に配線基板Eの(a)概略断面図、(b)裏面の平面図、(c)配線ボードCに実装した時の概略断面図を示した。
【0037】
この配線基板Eは、前述の配線基板A裏面のロウ材に濡れない被覆層21をなくし、代わりに誘電体層1dを積層、焼成して一体的に作製したものである。配線基板Aと同じ部位には同じ記号を付した。誘電体層1dの同軸端子9部分には貫通穴22を設け、同軸端子9を配線基板E裏面に露出させている。また、貫通穴22の側壁には側壁導体23が形成されており、誘電体層1d下面のグランドパッド24と同軸端子9のグランド導体8とを接続している。
【0038】
以上のように誘電体層1dを追加することにより、ロウ材に濡れない被覆層21を被覆する工程が不要になり、配線基板を安価に提供することができる。また誘電体基板1の厚みが厚くできるために強度が増して実装工程における取扱いを容易にできる。
【0039】
次に、図5に配線基板Eよりもさらに基板厚さを厚くした配線基板Fの概略断面図を示した。この配線基板Fは、前述の配線基板Aの誘電体層1cを複数の誘電体層1c1、1c2で構成したものである。なお、配線基板Aと同じ部位には同じ記号を付した。
【0040】
かかる配線基板Fにおいては、誘電体層1c1、1c2との界面において、接続用グランド導体8aを設けることが望ましい。これにより、ビアホール導体10のグランド層5よりも下部の部分がビアホール導体10を中心とし、その回りにビアホール導体11と接続用グランド導体8aからなる格子状の導体壁が形成されることから、信号のもれの発生を防止することができる。
【0041】
以上のように誘電体層1cを複数の誘電体層で構成し、接続用信号パッド7a、接続用グランド導体8aを介して、配線基板裏面に導出することにより、さらに配線基板の厚さを厚くして誘電体基板強度を増すことができる。
【0042】
さらに、これまでの配線基板では、マイクロストリップ線路構造の信号線路から同軸端子に直接的に接続されるものであったが、これは、同軸端子を信号線路の直下に形成できる場合には有効であるが、配線基板の設計によっては、信号線路の端部の直下に同軸端子を形成できない場合がある。そのような場合に好適な配線基板Gの概略断面図を図6に示した。なお、前記配線基板と同じ部分には同じ符号を付けた。
【0043】
この配線基板Gにおける誘電体基板1は、誘電体層1a〜1eの5層から構成され、そのうち誘電体層1c、1dには、上グランド層31、下グランド層32およびストリップ線路33からなるトリプレート線路が形成されている。なお、上グランド層31と下グランド層32とはビアホール導体34によって電気的に接続されている。
【0044】
配線基板G表面には信号線路4と上グランド層31と共有されたグランド層5からなるマイクロストリップ線路が形成されており、搭載される高周波部品Bと接続されている。そして、マイクロストリップ線路の信号線路4の他端は、上グランド層31と非接触で貫通するビアホール導体35によってトリプレート線路のストリップ導体33に接続されている。そして、トリプレート線路におけるストリップ導体33先端は、ビアホール導体36で下グランド層32と同一面に形成された接続用信号パッド37に接続され、接続用信号パッド37を内導体、下グランド層32を外導体とする同軸線路形態に変換されている。配線基板G内部の接続用信号パッド37と下グランド層32は、それぞれビアホール導体38、39によって配線基板裏面の信号パッド7、グランド導体8に接続される。かかる構造によっても、配線基板Gは高周波の信号の劣化を抑制しつつ配線ボードCと同軸モードによって表面実装することができる。
【0045】
本発明において、配線基板における誘電体基板1や配線ボードにおける誘電体基板15を形成する誘電体材料としては、Al23、AlN、Si34、ムライトなどを主成分とするセラミック材料、ガラス、あるいはガラスとセラミックフィラーとの混合物を焼成して形成されたガラスセラミック材料、エポキシ樹脂、ポリイミド樹脂、テフロンなどのフッ素系樹脂などを含む樹脂系材料、有機樹脂−セラミック(ガラス含む)複合系材料などが用いられる。
【0046】
特に、高周波部品を搭載する配線基板の誘電体基板1としては、誘電正接が小さいとともに、気密封止が可能であることが好適である。特に望ましい誘電体材料としては、Al23、AlN、ガラスセラミック材料の群から選ばれる少なくとも1種の無機材料が挙げられる。このような硬質系材料で構成すれば、搭載した高周波部品を気密に封止することができ信頼性を高めるために好ましい。
【0047】
また、誘電体ボードにおける誘電体基板としては、誘電率5以下の低誘電率材料からなることが望ましく、特に有機樹脂を含む絶縁材料からなることが望ましい。また、配線基板の実装信頼性を高める上で、配線基板における誘電体基板1と配線ボードにおける誘電体基板15との室温〜300℃における熱膨張係数差は20×10-6/℃以下、特に10×10-6/℃以下であることが望ましい。
【0048】
【実施例】
下の実験を行なった。まず、配線基板Aとして、焼成後、10GHzにおける誘電正接が6×10-4、室温〜300℃における熱膨張係数が8×10-6/℃のアルミナセラミックスのグリーンシートと、タングステンメタライズインクを用いて、通常の積層、同時焼成技術によって図1に示した配線基板に類似の評価基板を作製した。評価基板は、図1の配線基板のキャビティをなくし、高周波部品を搭載せずに、入出力用の2つのマイクロストリップ線路の信号線路を接続したものである。焼成後、誘電体基板の表面および裏面のメタライズ表面にニッケルおよび金によるめっき加工を施した。
【0049】
なお、同軸端子として、0.3mmφの信号パッドと、内周長が2.2mm、3.8mm、4.7mmの導体リングを形成し、また、導体リングは、隙間が0.2mmで配列された複数のビアホール導体によって誘電体基板内部のグランド層に接続した。
【0050】
配線ボードCとして図2に示した配線ボードをフッ素系プリント板(10GHz誘電正接0.001、室温〜300℃の熱膨張係数21×10-6/℃)で作製した。即ち、プリント板の表面に、銅箔からなる評価用配線基板の同軸端子と全く同じ大きさの同軸端子を形成した。またプリント基板の裏面には、測定用コプレーナを取り付けた。
【0051】
そして、上記のプリント板のパッドに印刷法でAg−Sn−Cu系の半田ペーストを印刷し、上記評価用配線基板を搭載してリフローで半田実装して配線基板を配線ボードに表面実装した。
【0052】
評価用サンプルの配線ボード裏面に測定用プローブを接触させ、76GHzにおける挿入損失を測定して配線基板内のマイクロストリップ線路から配線ボードの裏面までの接続損失を見積った。
【0053】
その結果、グランド導体の内周長が4.7mm(空気中の信号波長よりも長い)の場合では、損失は4dBと大きいものであったが、内周長が3.8mm,2.2mmの場合(空気中の信号波長よりも短い)は、それぞれ1.1dB、1.0dBと小さく、良好な表面実装が可能であった。
【0054】
【発明の効果】
以上詳述した通り、本発明によれば、同軸端子を有し、表面実装が可能であり、また、高次モードが発生することがなく、良好な伝送特性を有する配線基板を提供することができる。
【図面の簡単な説明】
【図1】 線基板Aの(a)概略断面図、(b)基板表面の平面図、(c)基板内部のグランド層のパターン図、(d)基板裏面の平面図である。
【図2】 配線基板Aを配線ボードCに実装した時の(a)概略断面図、(b)配線ボードC表面の平面図である。
【図3】 線基板Dの(a)基板裏面の平面図と、(b)同軸端子の拡大図である。
【図4】 本発明の例である配線基板Eの(a)概略断面図、(b)裏面の平面図、(c)配線ボードCに実装した時の概略断面図である。
【図5】 線基板Fの概略断面図である。
【図6】 線基板Gの概略断面図である。
【図7】 従来の配線基板の実装構造を説明するための概略断面図である。
【図8】 他の従来の同軸端子の接続構造を説明するための概略断面図である。
【符号の説明】
A,D〜H 配線基板
B 高周波部品
C 配線ボード
1 誘電体基板
4 信号線路
5 グランド層
6 電源線路
7 信号パッド
8 グランド導
9 同軸端子
12 電源パッド
10、11、13 ビアホール導体

Claims (8)

  1. 円形の貫通孔が形成されているとともに最も裏面側に位置する第1の誘電体層およびそれに隣接する第2の誘電体層を含む複数の誘電体層が積層された誘電体基板を備え、前記誘電体基板の表面に、高周波部品が搭載される搭載部と、前記高周波部品に接続される伝送線路と、前記高周波部品用の電源線路とを備え、前記貫通孔を介した前記第2の誘電体層の露出面に、信号パッドおよび該信号パッドを中心とするリング状のグランド導体からなる同軸端子を備え、前記誘電体基板の裏面に、前記貫通孔の周囲に配置されたグランドパッドと、電源パッドとを備え、前記貫通孔の側面の全体に、前記グランド導体および前記グランドパッドを接続する側壁導体を備え、前記誘電体基板の内部に、前記伝送線路および前記信号パッドを接続する第1のビアホール導体と、前記電源線路および前記電源パッドを接続する第2のビアホール導体とを備えるとともに、前記同軸端子における前記グランド導体の内周長が、前記伝送線路を伝送する高周波信号の空気中における波長より短いことを特徴とする配線基板。
  2. 前記誘電体基板の内部にグランド層を備え、前記伝送線路が前記グランド層とともにマイクロストリップ線路またはグランド付きコプレーナ線路を構成していることを特徴する請求項1記載の配線基板。
  3. 前記グランド導体と前記グランド層とが、隣接するもの同士の隙間が前記誘電体基板内の前記高周波信号の波長の1/4未満になるように配列された複数のビアホール導体によって電気的に接続されていることを特徴とする請求項2記載の配線基板。
  4. 前記信号パッドおよび前記グランド導体が、外部回路に対してロウ付けされることを特徴とする請求項1乃至請求項3のいずれか記載の配線基板。
  5. 信号パッドおよび該信号パッドの周囲に配置されたグランド導体からなる同軸端子ならびに電源端子が誘電体基板の表面に被着形成された配線ボードの表面に、前記高周波部品が搭載された請求項1乃至請求項4のいずれか記載の配線基板が載置され、前記配線基板側および前記配線ボード側における信号パッド同士,グランド導体同士および電源パッド同士がそれぞれロウ材によって電気的に接続されていることを特徴とする配線基板の実装構造。
  6. 前記配線基板側の前記同軸端子と、前記配線ボード側の前記同軸端子とが、実質的に同一形状であることを特徴とする請求項5記載の配線基板の実装構造。
  7. 前記配線基板における前記誘電体基板がセラミック絶縁材料からなり、前記配線ボードにおける前記誘電体基板が有機樹脂を含有する絶縁材料からなることを特徴とする請求項5または請求項6記載の配線基板の実装構造。
  8. 前記配線基板における前記誘電体基板と、前記配線ボードにおける前記誘電体基板との室温〜300℃における熱膨張係数差が20×10-6/℃以下であることを特徴とする請求項5乃至請求項7のいずれか記載の配線基板の実装構造。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183669A (ja) * 2003-12-19 2005-07-07 Tdk Corp 実装基板およびそれを用いた電子部品
US8035992B2 (en) 2005-10-18 2011-10-11 Nec Corporation Vertical transitions, printed circuit boards therewith and semiconductor packages with the printed circuit boards and semiconductor chip
JP2016009844A (ja) * 2014-06-26 2016-01-18 ソニー株式会社 半導体装置および半導体装置の製造方法
JP6917415B2 (ja) * 2019-07-25 2021-08-11 株式会社フジクラ 多層基板
JP7129499B2 (ja) 2020-01-16 2022-09-01 株式会社フジクラ 基板及びアンテナモジュール
CN112086371B (zh) * 2020-08-19 2023-03-14 中国电子科技集团公司第二十九研究所 宽带射频板级互连集成方法、结构及装置
CN112563237A (zh) * 2020-12-07 2021-03-26 中国电子科技集团公司第四十三研究所 射频SiP陶瓷封装外壳及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236655A (ja) * 1995-02-27 1996-09-13 Shinko Electric Ind Co Ltd Bgaパッケージと該パッケージの実装構造
JPH11308018A (ja) * 1998-04-24 1999-11-05 Hitachi Ltd 伝送路変換構造
JP2000164755A (ja) * 1998-11-25 2000-06-16 Kyocera Corp 高周波回路用パッケージ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236655A (ja) * 1995-02-27 1996-09-13 Shinko Electric Ind Co Ltd Bgaパッケージと該パッケージの実装構造
JPH11308018A (ja) * 1998-04-24 1999-11-05 Hitachi Ltd 伝送路変換構造
JP2000164755A (ja) * 1998-11-25 2000-06-16 Kyocera Corp 高周波回路用パッケージ

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