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JP4542978B2 - Power supply voltage control device - Google Patents

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JP4542978B2 JP2005312811A JP2005312811A JP4542978B2 JP 4542978 B2 JP4542978 B2 JP 4542978B2 JP 2005312811 A JP2005312811 A JP 2005312811A JP 2005312811 A JP2005312811 A JP 2005312811A JP 4542978 B2 JP4542978 B2 JP 4542978B2
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Description

本発明は、ＬＳＩ（Large Scale Integration）などの半導体集積回路装置の電源電圧制御装置に関する。   The present invention relates to a power supply voltage control device for a semiconductor integrated circuit device such as an LSI (Large Scale Integration).

近年、半導体集積回路の低消費電力化の有力な方法として、クロック周波数に応じて電源電圧を変更する方法が知られている。しかし、電源電圧設定の精度が粗い場合や、電源電圧設定回路が温度依存性を持っている場合は、電源電圧を下げ過ぎることにより、タイミング不具合に起因する回路誤動作が発生することがある。また、温度変動によるＭＯＳトランジスタの駆動能力低下に起因して、タイミング不具合が発生し、回路誤動作に至る場合もあり得る。   In recent years, a method of changing a power supply voltage according to a clock frequency is known as an effective method for reducing power consumption of a semiconductor integrated circuit. However, when the power supply voltage setting accuracy is rough, or when the power supply voltage setting circuit has temperature dependence, a circuit malfunction due to a timing failure may occur by reducing the power supply voltage too much. In addition, a timing failure may occur due to a decrease in driving capability of the MOS transistor due to temperature fluctuations, leading to circuit malfunction.

この問題に対し、従来、所定のクロック周波数において、必要最小限の動作電源電圧を発生できる電圧発生回路技術が開示されている。例えば、特許文献１には、図１０に示すように、第１の電源電圧によって動作する論理回路と、第２の電源電圧に応じた周波数のクロック信号を発生する電圧制御発振部と、前記クロック信号と基準クロック信号との位相比較を行う位相比較部と、入力信号を積分回路によって平滑化するローパスフィルタ部と、前記位相比較の結果により前記ローパスフィルタ部の充放電を行うチャージポンプ部と、前記ローパスフィルタ部の出力に応じたレベルの前記第１の電源電圧を発生する内部電源電圧発生部と、を備え、前記論理回路と前記クロック発生部とを動作させる前記第１及び第２の電源電圧を共通にしてこれを前記電源電圧発生部から供給する半導体装置が開示されている。   In order to solve this problem, a voltage generation circuit technique that can generate a minimum necessary operating power supply voltage at a predetermined clock frequency has been disclosed. For example, in Patent Document 1, as shown in FIG. 10, a logic circuit that operates with a first power supply voltage, a voltage-controlled oscillator that generates a clock signal having a frequency corresponding to a second power supply voltage, and the clock A phase comparison unit that performs phase comparison between a signal and a reference clock signal, a low-pass filter unit that smoothes an input signal by an integration circuit, and a charge pump unit that performs charge and discharge of the low-pass filter unit according to a result of the phase comparison; An internal power supply voltage generating section that generates the first power supply voltage at a level corresponding to the output of the low-pass filter section, and operating the logic circuit and the clock generating section. A semiconductor device is disclosed in which a common voltage is supplied from the power supply voltage generator.

また、特許文献２には、特許文献１の電圧制御発振部の代わりに、図１１に示すように、クロック信号を電圧制御遅延回路によってゲート遅延させたクロック信号と元のクロック信号の位相比較を行い、積分器とバッファにより電圧信号を生成し、動作電源電圧として電圧制御遅延回路に帰還し、さらにバッファ及びＰｃｈＭＯＳトランジスタにより、内部電源電圧を発生する電圧発生回路が記載されている。   Further, in Patent Document 2, instead of the voltage control oscillation unit of Patent Document 1, as shown in FIG. 11, the phase comparison between the clock signal obtained by gate delaying the clock signal by the voltage control delay circuit and the original clock signal is performed. A voltage generation circuit is described in which a voltage signal is generated by an integrator and a buffer, fed back to a voltage control delay circuit as an operating power supply voltage, and further an internal power supply voltage is generated by a buffer and a PchMOS transistor.

さらに、特許文献３には、図１２に示すように、特許文献２における種々の遅延値を有する電圧制御遅延回路に対して汎用性を持たせる目的で、クロック信号から遅延検出回路に入力する基準信号及び電圧制御遅延回路に入力する入力信号を発生させる際に、両信号の位相差を制御信号に応じて変更できるようにした入力信号生成回路を搭載した電源電圧制御装置が記載されている。
特開平９−２８５１０９号公報 特開平１０−４９２４２号公報 特開２００２−１００９６７号公報 Further, in Patent Document 3, as shown in FIG. 12, for the purpose of providing versatility to the voltage-controlled delay circuit having various delay values in Patent Document 2, a reference to be input from the clock signal to the delay detection circuit. There is described a power supply voltage control device equipped with an input signal generation circuit that can change the phase difference between both signals according to a control signal when generating an input signal to be input to the signal and voltage control delay circuit.
JP 9-285109 A Japanese Patent Laid-Open No. 10-49242 JP 2002-1000096 A

しかしながら、このような従来の電源電圧制御装置にあっては、以下に示すような課題が存在している。   However, such a conventional power supply voltage control apparatus has the following problems.

特許文献１記載の装置では、位相比較器に入力される基準クロック信号の周期は、例えばシステムクロック信号の１周期分などのように設定される。さらに電圧制御発振回路は固定段数のインバータ回路等で構成されているため、電圧制御発振回路から出力されるクロック信号の周期は、基準クロック信号の周波数に関わらず、基準クロック信号の周期と等しくなる。   In the apparatus described in Patent Document 1, the period of the reference clock signal input to the phase comparator is set, for example, as one period of the system clock signal. Furthermore, since the voltage controlled oscillation circuit is composed of an inverter circuit having a fixed number of stages, the cycle of the clock signal output from the voltage controlled oscillation circuit is equal to the cycle of the reference clock signal regardless of the frequency of the reference clock signal. .

また同様に、特許文献２記載の装置では、位相比較器に入力される基準クロック信号の周期は、特許文献１と同様、例えばシステムクロック信号の１周期分などのように設定される。さらに電圧制御遅延回路は固定段数のインバータ回路等で構成されているため、電圧制御遅延回路により発生する遅延値は、基準クロック信号の周波数に関わらず、基準クロック信号の１周期と等しくなる。   Similarly, in the apparatus described in Patent Document 2, the period of the reference clock signal input to the phase comparator is set, for example, as one period of the system clock signal, as in Patent Document 1. Furthermore, since the voltage control delay circuit is composed of an inverter circuit having a fixed number of stages, the delay value generated by the voltage control delay circuit is equal to one period of the reference clock signal regardless of the frequency of the reference clock signal.

しかし、電源電圧制御回路は、電源電圧が印加され、電圧制御発振回路のクロック出力信号と基準クロック信号との位相又は周波数のズレが検出されてから、実際に制御が働き補正された電源電圧が印加されるまでにある程度の時間がかかるため、電源電圧の変動が発生する。そして、電源電圧の変動値は電源電圧の大小によらずほぼ一定であるため、電源電圧の小さい時の電源電圧の変動値に対する内部回路における正常動作可能な最大システムクロック周波数及び電圧制御発振回路のクロック周波数の変動値は、電源電圧の大きい時の電源電圧の変動値に対する前記それぞれのクロック周波数の変動値より大きくなる。   However, the power supply voltage control circuit applies the power supply voltage, detects the phase or frequency shift between the clock output signal of the voltage controlled oscillation circuit and the reference clock signal, and then the control power is actually corrected and corrected. Since it takes a certain amount of time to be applied, the power supply voltage fluctuates. Since the fluctuation value of the power supply voltage is almost constant regardless of the magnitude of the power supply voltage, the maximum system clock frequency and the voltage controlled oscillation circuit that can operate normally in the internal circuit with respect to the fluctuation value of the power supply voltage when the power supply voltage is small. The variation value of the clock frequency is larger than the variation value of the respective clock frequency with respect to the variation value of the power supply voltage when the power supply voltage is large.

その理由は、前記それぞれのクロック周波数はＭＯＳトランジスタの駆動能力すなわちドレイン電流でほぼ決まり、以下の式で表されるようにゲート電圧から閾値電圧を引いた値の二乗に比例するためである。   The reason is that each clock frequency is substantially determined by the driving capability of the MOS transistor, that is, the drain current, and is proportional to the square of the value obtained by subtracting the threshold voltage from the gate voltage as represented by the following equation.

Figure 0004542978
例えば、ＭＯＳトランジスタの閾値電圧を０．５Ｖとし、電源電圧の変動値を０．０５Ｖとすると、電源電圧が２．０Ｖと２．０５Ｖでは、ドレイン電流の比は１．０７倍であるが、電源電圧が１．０Ｖと１．０５Ｖでは、ドレイン電流の比は１．２１倍となる。
Figure 0004542978
 For example, if the threshold voltage of the MOS transistor is 0.5 V and the fluctuation value of the power supply voltage is 0.05 V, the drain current ratio is 1.07 times when the power supply voltage is 2.0 V and 2.05 V. When the power supply voltage is 1.0 V and 1.05 V, the drain current ratio is 1.21 times.

したがって、第１の課題は、システムクロック周波数に応じた最小電源電圧に対して、電圧制御発振回路から出力されるクロック信号の周期又は電圧制御遅延回路により発生する遅延値と、基準クロック信号の周期と、の設定マージンを変える必要があるが、特許文献１及び特許文献２では、設定マージンが固定されているため対応できないことである。   Therefore, the first problem is that the minimum power supply voltage corresponding to the system clock frequency is the period of the clock signal output from the voltage controlled oscillation circuit or the delay value generated by the voltage controlled delay circuit and the period of the reference clock signal. However, in Patent Documents 1 and 2, the setting margin is fixed and cannot be handled.

また、特許文献３記載の装置では、入力したクロック信号から基準信号及び入力信号を発生させる際に、両信号の位相差を制御信号に応じて変更できる入力信号生成回路が組み込まれているが、半導体回路の機種に対応した種々の遅延値を有するモニタ回路に共通に用いるようにするものであり、上記に説明したシステムクロック周波数に応じてクロック周期設定マージンを変更するためには機能しない。さらに、前記入力信号生成回路はＰＬＬ（Phase-locked loop）とセレクタにより構成されるため、回路規模が大幅に増大するという問題も発生する。   Further, in the apparatus described in Patent Document 3, when generating a reference signal and an input signal from an input clock signal, an input signal generation circuit capable of changing the phase difference between both signals according to a control signal is incorporated. This circuit is used in common for monitor circuits having various delay values corresponding to the types of semiconductor circuits, and does not function to change the clock cycle setting margin according to the system clock frequency described above. Further, since the input signal generation circuit is composed of a PLL (Phase-locked loop) and a selector, there arises a problem that the circuit scale greatly increases.

第２の課題は、システムクロック周波数を高い周波数から低い周波数に変更する時は、まずシステムクロック周波数が変化し、その周波数に応じて電源電圧が小さく調整されるが、周波数変化が大きいと電源電圧の変化も大きくなり、電源電圧が正常に動作する最小電源電圧に収束するのに非常に時間が掛かる。さらに、システムクロック周波数を低い周波数から高い周波数に変更する場合は、電源電圧を大きくする前に、システムクロック周波数を高くすると、内部回路の誤動作を招くという問題が発生する。   The second problem is that when the system clock frequency is changed from a high frequency to a low frequency, the system clock frequency is changed first, and the power supply voltage is adjusted to be small according to the frequency. The change in the power supply voltage increases, and it takes a very long time for the power supply voltage to converge to the minimum power supply voltage at which it operates normally. Further, when the system clock frequency is changed from a low frequency to a high frequency, if the system clock frequency is increased before the power supply voltage is increased, there is a problem that an internal circuit malfunctions.

本発明は、かかる点に鑑みてなされたものであり、システムクロック周波数に応じて自由にクロック周期設定マージンを設定でき、システムクロック周波数の変化に対し、内部回路を誤動作させずに短時間で電源電圧を正常に動作する最小電源電圧に収束させる電源電圧制御装置を提供することを目的とする。   The present invention has been made in view of this point, and can freely set a clock cycle setting margin according to the system clock frequency, and can supply power in a short time without causing malfunction of an internal circuit in response to a change in the system clock frequency. It is an object of the present invention to provide a power supply voltage control device that converges a voltage to a minimum power supply voltage that operates normally.

本発明の電源電圧制御装置は、クロック信号を生成する電圧制御発振手段と、システムクロック信号を分周する第１分周手段と、前記発振手段出力を分周する第２分周手段と、前記第１分周手段の出力信号と前記第２分周手段の出力信号とを位相比較又は周波数比較する比較手段と、前記比較手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生する電源電圧発生手段と、前記システムクロック信号と前記電圧制御発振手段により生成されたクロック信号のクロック周期設定マージンをシステムクロック周波数に応じて変更できるように、前記第１及び第２分周手段の分周比を設定する制御手段とを備える構成を採る。   The power supply voltage control apparatus according to the present invention includes a voltage controlled oscillation unit that generates a clock signal, a first frequency dividing unit that divides a system clock signal, a second frequency dividing unit that divides the output of the oscillation unit, Comparing means for phase comparison or frequency comparison of the output signal of the first frequency dividing means and the output signal of the second frequency dividing means, and the voltage controlled oscillation means and one or more internal circuits based on the output of the comparing means A power supply voltage generating means for generating a power supply voltage to be supplied to the first clock signal, and a clock cycle setting margin of the clock signal generated by the system clock signal and the voltage controlled oscillating means can be changed according to a system clock frequency. And a control means for setting a frequency dividing ratio of the second frequency dividing means.

本発明の電源電圧制御装置は、１又は複数のシステムクロック周波数に対応して、前記第１分周手段と前記第２分周手段の分周比を設定する第１プリセット値を格納する第１プリセット値格納手段を備え、前記制御手段は、前記システムクロック周波数に対応して、前記第１プリセット値格納手段に格納されている第１プリセット値を読み出し、該第１プリセット値を基に前記第１分周手段と前記第２分周手段にそれぞれ分周比信号を出力し、前記第１分周手段と前記第２分周手段は、前記制御手段から出力された前記分周比信号に従って分周を行う構成を採る。   The power supply voltage control apparatus according to the present invention stores a first preset value for setting a frequency division ratio between the first frequency divider and the second frequency divider in correspondence with one or a plurality of system clock frequencies. Preset value storage means, and the control means reads out a first preset value stored in the first preset value storage means corresponding to the system clock frequency, and based on the first preset value, the first preset value is read out. A frequency division ratio signal is output to each of the first frequency dividing means and the second frequency dividing means, and the first frequency dividing means and the second frequency dividing means are divided according to the frequency division ratio signal output from the control means. The structure which performs a lap is taken.

本発明の電源電圧制御装置は、１又は複数のシステムクロック周波数に対応する最小動作電源電圧より所定だけ高く設定された第２プリセット値を格納する第２プリセット値格納手段を備え、前記制御手段は、前記システムクロック周波数の切り替え時、前記プリセット値格納手段に格納されている第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力し、前記電源電圧発生手段は、前記制御手段の出力に基づいて内部回路及び電圧制御発振手段に供給する電源電圧を発生する構成を採る。   The power supply voltage control apparatus according to the present invention comprises second preset value storage means for storing a second preset value that is set higher than a minimum operating power supply voltage corresponding to one or a plurality of system clock frequencies, the control means comprising: When the system clock frequency is switched, the second preset value stored in the preset value storage means is read, and the second preset value is output as a power supply voltage preset value. The power supply voltage generating means is the control means The power supply voltage supplied to the internal circuit and the voltage controlled oscillation means is generated based on the output of the power supply.

本発明の電源電圧制御装置は、クロック信号を生成する電圧制御発振手段と、基準クロック信号と前記電圧制御発振手段のクロック出力信号とを位相比較する位相比較又は周波数比較する比較手段と、前記比較手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生する電源電圧発生手段と、１又は複数のシステムクロック周波数に対応する最小動作電源電圧より所定だけ高く設定された第２プリセット値を格納する第２プリセット値格納手段と、前記システムクロック周波数の切り替え時、前記第２プリセット値格納手段に格納されている第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力する制御手段と、前記制御手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生するＤＡ変換器とを備える構成を採る。   The power supply voltage control apparatus according to the present invention includes a voltage control oscillation unit that generates a clock signal, a phase comparison that compares a phase of a reference clock signal and a clock output signal of the voltage control oscillation unit, or a frequency comparison, and the comparison A power supply voltage generating means for generating a power supply voltage to be supplied to the voltage controlled oscillating means and one or more internal circuits based on the output of the means, and a predetermined operating voltage higher than a minimum operating power supply voltage corresponding to one or more system clock frequencies A second preset value storage means for storing the set second preset value; and a second preset value stored in the second preset value storage means when the system clock frequency is switched; As a power supply voltage preset value, and the voltage controlled oscillation means based on the output of the control means Generating a power supply voltage supplied beauty to one or more of the internal circuit employs a configuration and a DA converter.

本発明の電源電圧制御装置は、内部回路に供給する電源電圧を発生する電源電圧発生手段と、複数のシステムクロック周波数に対応する所定の動作電源電圧を電源電圧設定値として記憶させたプリセット値格納手段と、システムクロック周波数が高い周波数から低い周波数に切り替わった後に、プリセット値格納手段に記憶されている前記低い周波数に対応する電源電圧設定値を読み出し、該電源電圧設定値を動作電源電圧値として出力し、システムクロック周波数が低い周波数から高い周波数に切り替わる前に、プリセット値格納手段に記憶されている前記高い周波数に対応する電源電圧設定値を読み出し、該電源電圧設定値を動作電源電圧値として出力する制御を行う制御手段とを備える構成を採る。   A power supply voltage control apparatus according to the present invention includes a power supply voltage generating means for generating a power supply voltage to be supplied to an internal circuit, and a preset value storage in which predetermined operation power supply voltages corresponding to a plurality of system clock frequencies are stored as power supply voltage setting values. And a power supply voltage setting value corresponding to the low frequency stored in the preset value storage means is read after the system clock frequency is switched from a high frequency to a low frequency, and the power supply voltage setting value is used as an operating power supply voltage value. Before the system clock frequency is switched from a low frequency to a high frequency, the power supply voltage setting value corresponding to the high frequency stored in the preset value storage means is read, and the power supply voltage setting value is used as the operation power supply voltage value. And a control means for performing output control.

本発明によれば、システムクロック周波数に対応した動作モード信号に応じて、クロック出力信号ｆＯＳＣとシステムクロック信号ｆＳＣＫのクロック周期設定マージンを自由に設定することができる。 According to the present invention, the clock cycle setting margin of the clock output signal f OSC and the system clock signal f SCK can be freely set according to the operation mode signal corresponding to the system clock frequency.

また、上記システムクロック周波数変更と電源電圧変更の手順最適化により、内部回路の誤動作防止及び動作可能な最小電源電圧への収束時間短縮を実現でき、低消費電力化と安定動作の両方を同時に実現することができる。   In addition, by optimizing the procedure for changing the system clock frequency and power supply voltage, it is possible to prevent malfunction of internal circuits and shorten the convergence time to the minimum power supply voltage that can be operated, realizing both low power consumption and stable operation at the same time. can do.

以下、本発明の実施の形態について、図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
図１は、本発明の実施の形態１に係る電源電圧制御装置の構成を示す回路図である。本実施の形態は、複数のＭＯＳトランジスタを有する内部回路に所定の電源電圧を供給する電源電圧制御装置に適用した例である。 (Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of a power supply voltage control apparatus according to Embodiment 1 of the present invention. The present embodiment is an example applied to a power supply voltage control apparatus that supplies a predetermined power supply voltage to an internal circuit having a plurality of MOS transistors.

図１おいて、１００は電源電圧制御装置、２００は電源電圧制御装置１００から電源電圧ＶＤ，ＶＳの供給を受けて動作する内部回路である。 In FIG. 1, reference numeral 100 denotes a power supply voltage control device, and reference numeral 200 denotes an internal circuit that operates by receiving supply of power supply voltages V D and V S from the power supply voltage control device 100.

電源電圧制御装置１００は、クロック信号を生成する電圧制御発振回路１１０と、システムクロック信号ｆＳＣＫを分周する分周回路１２１（分周回路<１>）と、電圧制御発振回路１１０のクロック出力信号ｆＯＳＣを分周する分周回路１２２（分周回路<２>）と、分周回路１２１の出力（基準クロック信号ｆｒｅｆ）と分周回路１２２の出力（発振クロック信号ｆＶ）を位相比較又は周波数比較する位相比較器／周波数比較器１３０と、内部回路に供給する電源電圧を発生する電源電圧発生回路１４０とを備えて構成される。 The power supply voltage control apparatus 100 includes a voltage controlled oscillation circuit 110 that generates a clock signal, a frequency dividing circuit 121 (frequency dividing circuit <1>) that divides the system clock signal f SCK , and a clock output of the voltage controlled oscillation circuit 110. The frequency dividing circuit 122 (frequency dividing circuit <2>) that divides the signal f OSC , the output of the frequency dividing circuit 121 (reference clock signal f ref ), and the output of the frequency dividing circuit 122 (oscillation clock signal f V ) are phased. A phase comparator / frequency comparator 130 for comparing or frequency comparison and a power supply voltage generation circuit 140 for generating a power supply voltage to be supplied to the internal circuit are configured.

電源電圧発生回路１４０は、制御回路１４１、１又は複数の第１プリセット値と１又は複数の第２プリセット値を記憶するメモリ１４２、アップダウンカウンタ１４３、レジスタ１４４からなるコントローラ１４５と、コントローラ１４５から出力するデジタル値をＤＡ変換して電源電圧を発生するＤＡ変換器１４６と、ＤＣ−ＤＣコンバータ１４７とを備えて構成される。   The power supply voltage generation circuit 140 includes a control circuit 141, a controller 145 including a memory 142 that stores one or more first preset values and one or more second preset values, an up / down counter 143, a register 144, and a controller 145. A DA converter 146 that generates a power supply voltage by DA-converting the output digital value and a DC-DC converter 147 are provided.

メモリ１４２には、１又は複数のシステムクロック周波数に対する分周回路１２１と分周回路１２２の分周比をそれぞれ第１プリセット値として記憶させ、１又は複数のシステムクロック周波数に対する電源電圧プリセット値をそれぞれ第２プリセット値として記憶させておく。   The memory 142 stores the frequency division ratios of the frequency dividing circuit 121 and the frequency dividing circuit 122 for one or a plurality of system clock frequencies as first preset values, respectively, and the power supply voltage preset value for one or a plurality of system clock frequencies is stored. It is stored as the second preset value.

コントローラ１４５の制御回路１４１は、外部からの動作モード信号を受け、メモリ１４２内の第１プリセット値を基に分周回路１２１に分周比信号１と制御信号、分周回路１２２に分周比信号２と制御信号を出力し、電圧制御発振回路１１０と位相比較器／周波数比較器１３０にそれぞれ制御信号を出力して各部を制御することにより各クロック信号の位相又は周波数を比較する。また、制御回路１４１は、メモリ１４２内の第２プリセット値を用いてアップダウンカウンタ１４３のカウント値及びレジスタ１４４を設定することで内部回路２００に供給する電源電圧ＶＤ，ＶＳ及び電圧制御発振回路１１０に供給する電源電圧ＶＤＭ，ＶＳＭを初期設定する。本実施の形態では、電源電圧発生回路１４０から２系列の電源電圧（ＶＤ，ＶＳ及びＶＤＭ，ＶＳＭ）を供給しているが、ＶＤとＶＤＭ又はＶＳとＶＳＭの一方のみ供給し、他方を固定電源とすることも可能である。 The control circuit 141 of the controller 145 receives the operation mode signal from the outside, and based on the first preset value in the memory 142, the frequency dividing circuit 121 and the frequency dividing ratio signal 1 and the control signal, and the frequency dividing circuit 122 the frequency dividing ratio The signal 2 and the control signal are output, and the control signal is output to the voltage controlled oscillation circuit 110 and the phase comparator / frequency comparator 130 to control each part, thereby comparing the phases or frequencies of the clock signals. In addition, the control circuit 141 sets the count value of the up / down counter 143 and the register 144 using the second preset value in the memory 142 to supply the power supply voltages V D and V S supplied to the internal circuit 200 and the voltage controlled oscillation. The power supply voltages V DM and V SM supplied to the circuit 110 are initialized. In the present embodiment, two series of power supply voltages (V D , V S and V DM , V SM ) are supplied from the power supply voltage generation circuit 140, but one of V D and V DM or V S and V SM is used. It is also possible to supply only the other power source and use the other as a fixed power source.

内部回路２００は、電源電圧制御装置１００によって内部のＭＯＳトランジスタなどの電源電圧が制御される回路であればどのような回路でもよい。   The internal circuit 200 may be any circuit as long as the power supply voltage is controlled by the power supply voltage control device 100, such as an internal MOS transistor.

このように、電源電圧制御装置１００は、システムクロックを分周比１で分周する分周回路１２１と、電圧制御発振回路１１０の出力を分周比２で分周する分周回路１２２と、分周回路１２１と分周回路１２２のそれぞれの出力信号を位相比較又は周波数比較を行う位相比較器／周波数比較器１３０と、アップダウンカウンタ１４３とレジスタ１４４とメモリ１４２と制御回路１４１から構成されたコントローラ１４５と、ＤＡ変換器１４６と、ＤＣ−ＤＣコンバータ１４７と、内部回路２００により構成されている。また、コントローラ１４５とＤＡ変換器１４６とＤＣ−ＤＣコンバータ１４７によって電源電圧発生回路１４０が構成されている。   As described above, the power supply voltage control apparatus 100 includes a frequency dividing circuit 121 that divides the system clock by a frequency dividing ratio of 1, a frequency dividing circuit 122 that divides the output of the voltage controlled oscillation circuit 110 by a frequency dividing ratio of 2, A phase comparator / frequency comparator 130 that performs phase comparison or frequency comparison of the output signals of the frequency divider 121 and the frequency divider 122, an up / down counter 143, a register 144, a memory 142, and a control circuit 141 are included. The controller 145, DA converter 146, DC-DC converter 147, and internal circuit 200 are included. Further, the controller 145, the DA converter 146, and the DC-DC converter 147 constitute a power supply voltage generation circuit 140.

図２は、上記電圧制御発振回路１１０の回路構成の一例を示す図である。   FIG. 2 is a diagram showing an example of the circuit configuration of the voltage controlled oscillation circuit 110. As shown in FIG.

図２において、電圧制御発振回路１１０は、制御信号を一方の入力端子に入力した１個のＮＡＮＤゲート回路１１２と偶数個のインバータ１１１を鎖状に繋いでリングオシレータを構成する。電源電圧発生回路１４０から高電位側電源電圧ＶＤＭと低電位側電源電圧ＶＳＭを印加することにより自励発振する。そして、ＶＤＭとＶＳＭの電圧差を変えることにより電圧制御発振回路１１０のクロック出力信号ｆＯＳＣの発振周波数が変化する。また、制御信号がＬ（ローレベル）の時は、電圧制御発振回路１１０は発振を停止する。 In FIG. 2, a voltage-controlled oscillation circuit 110 forms a ring oscillator by connecting one NAND gate circuit 112 having a control signal input to one input terminal and an even number of inverters 111 in a chain. To self-oscillation by applying a power supply voltage generating circuit 140 from the high potential side power supply voltage V DM and the low potential side power supply voltage V SM. The oscillation frequency of the clock output signal f OSC of the voltage controlled oscillation circuit 110 is changed by changing the voltage difference between V DM and V SM . When the control signal is L (low level), the voltage controlled oscillation circuit 110 stops oscillating.

図３は、上記分周回路１２１及び分周回路１２２の回路構成の一例を示す図である。分周回路１２１と分周回路１２２とは、同一構成を採るため、分周回路１２１を代表して示す。   FIG. 3 is a diagram showing an example of the circuit configuration of the frequency dividing circuit 121 and the frequency dividing circuit 122. Since the frequency divider circuit 121 and the frequency divider circuit 122 have the same configuration, the frequency divider circuit 121 is shown as a representative.

図３において、分周回路１２１は、複数のフリップフロップ（ＦＦ）１２３、組み合わせ論理回路１２４、及びレジスタ１２５により構成される。コントローラ１４５内の制御回路１４１から動作モード信号に対応した分周比信号と制御信号を受け取り、例えば、分周比信号を制御信号の立ち上がりタイミングでレジスタ１２５に取り込み、そのレジスタ値が組み合わせ論理回路１２４に与えられ、分周回路１２１の分周比が決定される。   In FIG. 3, the frequency dividing circuit 121 includes a plurality of flip-flops (FF) 123, a combinational logic circuit 124, and a register 125. The frequency division ratio signal and the control signal corresponding to the operation mode signal are received from the control circuit 141 in the controller 145. For example, the frequency division ratio signal is taken into the register 125 at the rising timing of the control signal, and the register value is the combinational logic circuit 124. The frequency dividing ratio of the frequency dividing circuit 121 is determined.

図４は、上記位相比較器／周波数比較器１３０のうち位相比較器１３０Ａの回路構成の一例を示す図である。   FIG. 4 is a diagram illustrating an example of a circuit configuration of the phase comparator 130A in the phase comparator / frequency comparator 130.

図４において、位相比較器１３０Ａは、フリップフロップ（ＦＦ）１３１〜１３４、ＮＡＮＤ回路１３５，１３６、及びＡＮＤ回路１３７，１３８の論理回路から構成される。この論理回路は、発振クロック信号ｆＶの位相が基準クロック信号ｆｒｅｆの位相より進んでいる時は、ダウン信号ＤＮがＨ（ハイレベル）になり、発振クロック信号ｆＶの位相が基準クロック信号ｆｒｅｆの位相より遅れている時は、アップ信号ＵＰがＨ（ハイレベル）になる。また、制御信号がＬ（ローレベル）の時は位相比較器１３０Ａは回路動作を停止する。 In FIG. 4, the phase comparator 130 </ b> A includes flip-flops (FF) 131 to 134, NAND circuits 135 and 136, and AND circuits 137 and 138. The logic circuit, when the phase of the oscillation clock signal f V leads the phase of the reference clock signal f ref is the down signal DN becomes H (high level), the oscillation clock signal f V phase the reference clock signal When the phase of f ref is delayed, the up signal UP becomes H (high level). When the control signal is L (low level), the phase comparator 130A stops the circuit operation.

図５は、上記位相比較器／周波数比較器１３０のうち周波数比較器１３０Ｂの回路構成の一例を示す図である。   FIG. 5 is a diagram showing an example of the circuit configuration of the frequency comparator 130B in the phase comparator / frequency comparator 130. As shown in FIG.

図５において、周波数比較器１３０Ｂは、発振クロック信号ｆＶをカウントするカウンタ１５１、基準クロック信号ｆｒｅｆをカウントするカウンタ１５２、及びカウンタ１５１のカウント値とカウンタ１５２のカウント値を比較するカウント値比較回路１５３から構成される。 5, the frequency comparator 130B count value comparison that compares the count value of the oscillation clock signal f counter 151 which counts the V, the reference clock signal f counter 152 ref counts the, and the count value and the counter 152 of counter 151 The circuit 153 is configured.

発振クロック信号ｆＶと基準クロック信号ｆｒｅｆのそれぞれが一定期間カウントアップし、それぞれのカウント値を比較する。そして、発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より高い時は、ダウン信号ＤＮがＨ（ハイレベル）になり、発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より低い時は、アップ信号ＵＰがＨ（ハイレベル）になる。また、制御信号がＬ（ローレベル）の時は周波数比較器１３０Ｂは回路動作を停止する。 Each of the oscillation clock signal f V and the reference clock signal f ref is a fixed period counting, comparing the respective count values. Then, when the frequency of the oscillation clock signal f V is higher than the frequency of the reference clock signal f ref is the down signal DN becomes H (high level), than the frequency of the oscillation clock signal f V of frequency reference clock signal f ref When it is low, the up signal UP becomes H (high level). When the control signal is L (low level), the frequency comparator 130B stops the circuit operation.

図６は、上記ＤＣ−ＤＣコンバータ１４７の回路構成の一例を示す図である。   FIG. 6 is a diagram illustrating an example of a circuit configuration of the DC-DC converter 147.

図６において、ＤＣ−ＤＣコンバータ１４７は、２出力回路分を内蔵しており、高電位側電源電圧出力回路１４７Ａは、２個のオペアンプ１６１，１６２と１個のＰｃｈＭＯＳトランジスタ１６３により構成されている。また、低電位側電源電圧出力回路１４７Ｂは、２個のオペアンプ１７１，１７２と１個のＮｃｈＭＯＳトランジスタ１７３により構成されており、ＮｃｈＭＯＳトランジスタ１７３のソース端子に低電位側電源電圧ＶＳＳが供給されていることを除き、高電位側電源電圧出力回路１４７Ａと同様の回路構成となっている。 In FIG. 6, the DC-DC converter 147 includes two output circuits, and the high-potential side power supply voltage output circuit 147A includes two operational amplifiers 161 and 162 and one PchMOS transistor 163. . The low-potential-side power supply voltage output circuit 147B comprises two operational amplifiers 171 and 172 and is constituted by one of the NchMOS transistors 173, the low-potential side power supply voltage V SS is supplied to the source terminal of the NchMOS transistor 173 Except for this, the circuit configuration is the same as that of the high-potential-side power supply voltage output circuit 147A.

高電位側電源電圧出力回路１４７Ａの回路を代表して説明すると、第１のオペアンプ１６１の出力は電圧制御発振回路１１０に印加され、ＰｃｈＭＯＳトランジスタ１６３のドレイン出力は内部回路２００に印加される。第１のオペアンプ１６１の＋入力端子はＤＡ変換器１４６の出力に接続され、第１のオペアンプ１６１の出力端子はオペアンプ自身の−入力端子と第２のオペアンプ１６２の−入力端子に接続され、第２のオペアンプ１６２の出力端子はＰｃｈＭＯＳトランジスタ１６３のゲート端子に接続され、ＰｃｈＭＯＳトランジスタ１６３のソース端子に高電位側電源電圧ＶＤＤが供給され、ドレイン端子は第２のオペアンプ１６２の＋入力端子に接続される。この回路構成により、電圧制御発振回路の電源電圧に内部回路の電源電圧の変動の影響を与えないようにすることができる。 The high-potential-side power supply voltage output circuit 147A will be described as a representative. The output of the first operational amplifier 161 is applied to the voltage-controlled oscillation circuit 110, and the drain output of the PchMOS transistor 163 is applied to the internal circuit 200. The positive input terminal of the first operational amplifier 161 is connected to the output of the DA converter 146, the output terminal of the first operational amplifier 161 is connected to the negative input terminal of the operational amplifier itself, and the negative input terminal of the second operational amplifier 162. The output terminal of the second operational amplifier 162 is connected to the gate terminal of the PchMOS transistor 163, the high potential side power supply voltage V DD is supplied to the source terminal of the PchMOS transistor 163, and the drain terminal is connected to the + input terminal of the second operational amplifier 162. Is done. With this circuit configuration, it is possible to prevent the power supply voltage of the voltage controlled oscillation circuit from being affected by fluctuations in the power supply voltage of the internal circuit.

以下、上述のように構成された電源電圧制御装置１００の電源電圧制御動作について説明する。本実施の形態は、前記第１及び第２の課題を解決するため、以下の手法１及び２を採る。   Hereinafter, the power supply voltage control operation of the power supply voltage control apparatus 100 configured as described above will be described. The present embodiment employs the following methods 1 and 2 in order to solve the first and second problems.

〔手法１〕
システムクロック信号ｆＳＣＫ及び電圧制御発振回路１１０と位相比較器／周波数比較器１３０の間にそれぞれ分周回路１２１，１２２を挿入し、システムクロック周波数に対応した動作モード信号に応じて、第１プリセット値を基に制御回路１４１によりそれぞれの分周回路１２１，１２２の分周比を設定することにより、システムクロック周波数に応じた最適なクロック周期設定マージンを設定できるようにする。 [Method 1]
Frequency dividing circuits 121 and 122 are inserted between the system clock signal f SCK and the voltage controlled oscillation circuit 110 and the phase comparator / frequency comparator 130, respectively, and the first preset is set according to the operation mode signal corresponding to the system clock frequency. Based on the value, the control circuit 141 sets the frequency dividing ratios of the frequency dividing circuits 121 and 122 so that an optimum clock period setting margin can be set according to the system clock frequency.

具体的には、システムクロック信号ｆＳＣＫを分周回路１２１で分周することにより基準クロック信号ｆｒｅｆを生成し、電圧制御発振回路１１０のクロック出力信号ｆＯＳＣを分周回路１２２で分周することにより発振クロック信号ｆＶを生成し、次にそれぞれのクロック信号を位相比較又は周波数比較を行う。ここで、分周回路１２１の分周比信号１及び分周回路１２２の分周比信号２は、システムクロック周波数に対応した動作モード信号に応じて第１プリセット値を基に制御回路１４１から出力される。位相比較又は周波数比較の結果は、電源電圧発生回路１４０のコントローラ１４５内のアップダウンカウンタ１４３に入力される。アップダウンカウンタ１４３とレジスタ１４４は、コントローラ１４５内の第２プリセット値を用いて制御回路１４１によって初期設定され、レジスタ１４４のレジスタ値がＤＡ変換器１４６に入力される。ＤＡ変換器１４６の出力はＤＣ−ＤＣコンバータ１４７を介して、電圧制御発振回路１１０と内部回路２００にそれぞれ電源電圧として印加される。 Specifically, the reference clock signal f ref is generated by dividing the system clock signal f SCK by the divider circuit 121, and the clock output signal f OSC of the voltage controlled oscillation circuit 110 is divided by the divider circuit 122. It generates an oscillation clock signal f V by the next respective clock signals performing phase comparison or a frequency comparison. Here, the frequency division ratio signal 1 of the frequency division circuit 121 and the frequency division ratio signal 2 of the frequency division circuit 122 are output from the control circuit 141 based on the first preset value according to the operation mode signal corresponding to the system clock frequency. Is done. The result of the phase comparison or frequency comparison is input to the up / down counter 143 in the controller 145 of the power supply voltage generation circuit 140. The up / down counter 143 and the register 144 are initialized by the control circuit 141 using the second preset value in the controller 145, and the register value of the register 144 is input to the DA converter 146. The output of the DA converter 146 is applied as a power supply voltage to the voltage controlled oscillation circuit 110 and the internal circuit 200 via the DC-DC converter 147, respectively.

発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より低い場合はアップダウンカウンタ１４３がアップカウントし、発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より高い場合はダウンカウントする。カウント値はレジスタ１４４に格納され、電圧制御発振回路１１０と内部回路２００に印加される電源電圧が変更される。 Up-down counter 143 when the frequency of the oscillation clock signal f V is lower than the frequency of the reference clock signal f ref is the up counting and down counting is higher than the frequency of the oscillation clock signal f V of frequency reference clock signal f ref . The count value is stored in the register 144, and the power supply voltage applied to the voltage controlled oscillation circuit 110 and the internal circuit 200 is changed.

クロック出力信号ｆＯＳＣとシステムクロック信号ｆＳＣＫのクロック周期設定マージンは、分周比１と分周比２によって決定されるため、システムクロック周波数に対応した動作モード信号に応じて、自由に設定することが可能である。これにより、前記第１の課題が解決される。 Since the clock cycle setting margin of the clock output signal f OSC and the system clock signal f SCK is determined by the frequency division ratio 1 and the frequency division ratio 2, it can be freely set according to the operation mode signal corresponding to the system clock frequency. It is possible. Thereby, the first problem is solved.

〔手法２〕
システムクロック周波数が変化する時に、コントローラ１４５内の第２プリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ１４４の設定を行うこと、及びシステムクロック周波数変更と電源電圧変更の手順最適化により、内部回路の誤動作防止及び動作可能な最小電源電圧への収束時間短縮を実現できる。これにより、低消費電力化と安定動作の両方を同時に実現することができる。 [Method 2]
When the system clock frequency changes, the initial setting of the up / down counter 143 and the setting of the register 144 are performed using the second preset value in the controller 145, and the procedure optimization of the system clock frequency change and the power supply voltage change is performed. It is possible to prevent malfunction of the internal circuit and shorten the convergence time to the minimum operable power supply voltage. Thereby, both low power consumption and stable operation can be realized simultaneously.

具体的には、システムクロック周波数が高い周波数から低い周波数に切り替わった後、又は低い周波数から高い周波数に切り替わる前に、それに対応した動作モード信号が制御回路に入力され、制御回路１４１は動作モード信号に対応する第２プリセット値を電源電圧プリセット値として読み出し、アップダウンカウンタ１４３を初期設定し、レジスタ１４４のレジスタ値を変更する。レジスタ値に対応する電源電圧が内部回路２００と電圧制御発振回路１１０に印加され、同時に第１プリセット値を基に分周比信号１と分周比信号２の値を変更する。システムクロック周波数が低い周波数から高い周波数に切り替わる場合は、この時点でシステムクロック周波数が高い周波数に設定され、電源電圧制御動作を開始する。これにより、前記第２の課題が解決される。   Specifically, after the system clock frequency is switched from a high frequency to a low frequency, or before the system clock frequency is switched from a low frequency to a high frequency, a corresponding operation mode signal is input to the control circuit, and the control circuit 141 receives the operation mode signal. The second preset value corresponding to is read as the power supply voltage preset value, the up / down counter 143 is initialized, and the register value of the register 144 is changed. A power supply voltage corresponding to the register value is applied to the internal circuit 200 and the voltage controlled oscillation circuit 110, and at the same time, the values of the division ratio signal 1 and the division ratio signal 2 are changed based on the first preset value. When the system clock frequency is switched from a low frequency to a high frequency, the system clock frequency is set to a high frequency at this time, and the power supply voltage control operation is started. Thereby, the second problem is solved.

上述した２つの手法により、システムクロック周波数が切り替わる時に、分周回路１２１に入力されるシステムクロック信号ｆＳＣＫと分周回路１２２に入力されるクロック出力信号ｆＯＳＣのクロック周期設定マージンを、システムクロック周波数に応じて、自由に設定することができ、また内部回路２００の誤動作を引き起こすことなく、短時間に電源電圧を正常動作可能な最低電源電圧に収束させることができる。 When the system clock frequency is switched by the above-described two methods, the clock cycle setting margin between the system clock signal f SCK input to the frequency dividing circuit 121 and the clock output signal f OSC input to the frequency dividing circuit 122 is set as the system clock. The power supply voltage can be freely set according to the frequency, and the power supply voltage can be converged to the lowest power supply voltage capable of normal operation in a short time without causing malfunction of the internal circuit 200.

上記、電源電圧制御装置１００の電源電圧制御動作について具体的に説明する。   The power supply voltage control operation of the power supply voltage control apparatus 100 will be specifically described.

まず、電源電圧発生回路１００の制御回路１４１がシステムクロック周波数に対応する動作モード信号を受け取り、メモリ１４２内の第２プリセット値を電源電圧プリセット値として読み出し、アップダウンカウンタ１４３とレジスタ１４４を初期設定する。第２プリセット値に基づいて、ＤＡ変換器１４６でＤＡ変換された出力は、ＤＣ−ＤＣコンバータ１４７を介して電圧制御発振回路１１０に電源電圧ＶＤＭとＶＳＭを印加するとともに、内部回路２００に電源電圧ＶＤとＶＳを印加する。電源電圧ＶＤＭとＶＤ及び電源電圧ＶＳＭとＶＳは、同じ電圧である。 First, the control circuit 141 of the power supply voltage generation circuit 100 receives the operation mode signal corresponding to the system clock frequency, reads the second preset value in the memory 142 as the power supply voltage preset value, and initializes the up / down counter 143 and the register 144. To do. Based on the second preset value, the output DA-converted by the DA converter 146 applies the power supply voltages V DM and V SM to the voltage-controlled oscillation circuit 110 via the DC-DC converter 147, and also to the internal circuit 200. Apply power supply voltages V D and V S. The power supply voltages V DM and V D and the power supply voltages V SM and V S are the same voltage.

次に、メモリ１４２内の第１プリセット値を基に、制御回路１４１によって分周回路１２１と分周回路１２２に分周比が設定される。   Next, based on the first preset value in the memory 142, the control circuit 141 sets the frequency dividing ratio in the frequency dividing circuit 121 and the frequency dividing circuit 122.

電圧制御発振回路１１０のクロック出力信号ｆＯＳＣを分周回路１２２で分周することにより発振クロック信号ｆＶを生成し、システムクロック信号ｆＳＣＫを分周回路１２１で分周することにより基準クロック信号ｆｒｅｆを生成する。 Generates an oscillation clock signal f V by dividing the clock output signal f OSC of the voltage control oscillation circuit 110 in the divider circuit 122, the reference clock signal by dividing a system clock signal f SCK divider circuits 121 f ref is generated.

次に、それぞれのクロック信号の位相比較又は周波数比較を行う。位相比較又は周波数比較の結果は、電源電圧発生回路１４０のアップダウンカウンタ１４３に入力される。 発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より低い場合は、位相比較器／周波数比較器１３０からアップ信号ＵＰが出力され、アップダウンカウンタ１４３はアップカウントする。逆に、発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より高い場合は、位相比較器／周波数比較器１３０からダウン信号ＤＮが出力され、アップダウンカウンタ１４３はダウンカウントする。カウント値は、レジスタ１４４に格納され、そのレジスタ値がＤＡ変換器１４６に入力され、ＤＡ変換器１４６とＤＣ−ＤＣコンバータ１４７を介して電圧制御発振回路の電源電圧を変化させる。 Next, the phase comparison or frequency comparison of each clock signal is performed. The result of the phase comparison or frequency comparison is input to the up / down counter 143 of the power supply voltage generation circuit 140. If the frequency of the oscillation clock signal f V is lower than the frequency of the reference clock signal f ref is the up signal UP is output from the phase comparator / frequency comparator 130, the up-down counter 143 counts up. Conversely, when the frequency of the oscillation clock signal f V is higher than the frequency for the reference clock signal f ref is the down signal DN is outputted from the phase comparator / frequency comparator 130, the up-down counter 143 counts down. The count value is stored in the register 144, the register value is input to the DA converter 146, and the power supply voltage of the voltage controlled oscillation circuit is changed via the DA converter 146 and the DC-DC converter 147.

すなわち、電圧制御発振回路１１０から出力され、分周回路１２２を通った発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より低い場合は、電源電圧発生回路１４０から出力されるＶＤＭとＶＳＭの電圧差が大きくなり、電圧制御発振回路１１０の発振周波数が高くなる。逆に、電圧制御発振回路１１０から出力され、分周回路１２２を通った発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より高い場合は、電源電圧発生回路１４０から出力されるＶＤＭとＶＳＭの電圧差が小さくなり、電圧制御発振回路１１０の発振周波数が低くなる。そして最終的に、発振クロック信号ｆＶの周波数と基準クロック信号ｆｒｅｆの周波数が同じになるように電源電圧ＶＤＭとＶＳＭ及びＶＤとＶＳが設定される。 That is outputted from the voltage controlled oscillator 110, when the frequency of the oscillation clock signal f V that passes through the divider circuit 122 is lower than the frequency of the reference clock signal f ref is a V DM output from the supply voltage generation circuit 140 voltage difference V SM is increased, the oscillation frequency of the voltage controlled oscillator circuit 110 becomes higher. Conversely, the output from the voltage controlled oscillator 110, when the frequency of the oscillation clock signal f V that passes through the divider circuit 122 is higher than the frequency of the reference clock signal f ref is, V DM output from the supply voltage generation circuit 140 a voltage difference of V SM is reduced, the oscillation frequency of the voltage controlled oscillator circuit 110 becomes low. Finally, the power supply voltages V DM and V SM and V D and V S are set so that the frequency of the oscillation clock signal f V and the frequency of the reference clock signal f ref are the same.

また、本実施の形態の回路構成では、クロック出力信号ｆＯＳＣとシステムクロック信号ｆＳＣＫのクロック周期設定マージンは分周比信号１と分周比信号２の値によって決定されるため、システムクロック周波数に対応した動作モード信号に応じて、自由に設定することが可能である。 Further, in the circuit configuration of the present embodiment, the clock cycle setting margin of the clock output signal f OSC and the system clock signal f SCK is determined by the values of the division ratio signal 1 and the division ratio signal 2, so that the system clock frequency Can be set freely according to the operation mode signal corresponding to

次に、システムクロック周波数が切り替わる時のシステムクロック周波数に対する電源電圧プリセット値の設定方法について説明する。   Next, a method for setting the power supply voltage preset value for the system clock frequency when the system clock frequency is switched will be described.

図７は、システムクロック周波数と電源電圧及び電源電圧プリセット値の関係を示す図である。   FIG. 7 is a diagram illustrating the relationship between the system clock frequency, the power supply voltage, and the power supply voltage preset value.

図７により、前記第２の課題を確認すると、システムクロック周波数を高い周波数から低い周波数に変更する時（図７黒丸実線矢印のｆＣＰ１からｆＣＰ２参照）は、まずシステムクロック周波数が変化し、その周波数に応じて電源電圧が小さく調整されるが、周波数変化が大きいと電源電圧の変化も大きくなり、電源電圧が正常に動作する最小電源電圧に収束するのに非常に時間が掛かる。さらに、システムクロック周波数を低い周波数から高い周波数に変更する場合（図７黒丸実線矢印のｆＣＰ２からｆＣＰ１参照）は、電源電圧を大きくする前に、システムクロック周波数を高くすると、図７の誤動作領域に入り内部回路の誤動作を招くという問題が発生する。そこで、本実施の形態は、システムクロック周波数を下げる場合は、システムクロック周波数を下げた後、メモリ１４２内の第２プリセット値を電源電圧プリセット値２として読み出してレジスタ１４４にセットし、システムクロック周波数を上げる場合は、システムクロック周波数を上げる前に、メモリ１４２内の第２プリセット値を電源電圧プリセット値１として読み出してレジスタ１４４にセットすることで、図７白丸鎖線矢印に示すように目標となる動作電源電圧１，２より少し高めの電源電圧プリセット値に電源電圧を設定する。このように、システムクロック周波数を上げる時は、まず目標の動作電源電圧より少し高めの電源電圧に設定後、システムクロック周波数を変更することで誤動作防止を図る。また、電源電圧収束値をメモリ１４２内のシステムクロック周波数に対応する第２プリセット値と置き換えることにより、次回からは前回の電源電圧収束値を利用することもできる。 The Figure 7 confirms the second problem, (see f CP 2 from f CP 1 of FIG. 7 closed circles solid arrow) when changing the frequency from high to low frequency system clock frequency, first changes the system clock frequency However, the power supply voltage is adjusted to be small according to the frequency, but if the frequency change is large, the change in the power supply voltage also increases, and it takes a very long time for the power supply voltage to converge to the minimum power supply voltage that operates normally. Furthermore, when changing the system clock frequency to the frequency from low to high frequencies (see f CP 1 from f CP 2 in FIG. 7 closed circles solid arrows), before increasing the supply voltage, the higher the system clock frequency, FIG. 7 This causes a problem that the malfunction occurs in the internal circuit and causes malfunction of the internal circuit. Therefore, in this embodiment, when the system clock frequency is lowered, after the system clock frequency is lowered, the second preset value in the memory 142 is read as the power supply voltage preset value 2 and set in the register 144, and the system clock frequency is set. In the case of increasing the system clock frequency, the second preset value in the memory 142 is read as the power supply voltage preset value 1 and set in the register 144 before the system clock frequency is increased. The power supply voltage is set to a power supply voltage preset value slightly higher than the operating power supply voltages 1 and 2. Thus, when raising the system clock frequency, first, after setting the power supply voltage slightly higher than the target operating power supply voltage, the system clock frequency is changed to prevent malfunction. Further, by replacing the power supply voltage convergence value with the second preset value corresponding to the system clock frequency in the memory 142, the previous power supply voltage convergence value can be used from the next time.

図１において、最初に、システムクロック周波数が高い周波数ｆＣＰ１から低い周波数ｆＣＰ２に切り替わる時を考えると、まず、図７に示す動作電源電圧１のままシステムクロック周波数が高い周波数ｆＣＰ１から低い周波数ｆＣＰ２に切り替わり、次に、低い周波数ｆＣＰ２に対応した動作モード信号が制御回路１４１に入力され、制御回路１４１はメモリ１４２内の第２プリセット値を動作モード信号に対応する電源電圧プリセット値２として読み出し、アップダウンカウンタ１４３とレジスタ１４４に電源電圧プリセット値２を設定する。そして、電源電圧プリセット値２に対応する電源電圧が内部回路２００と電圧制御発振回路１１０に印加される。同時に、分周回路１２１の分周比信号１と分周回路１２２の分周比信号２の値をメモリ１４２内の第１プリセット値を基に変更する。その後、電源電圧制御動作が開始され、電源電圧は動作電源電圧２に収束する。 In Figure 1, first, considering when the system clock frequency is switched to a low frequency f CP2 from a high frequency f CP1, first, lower frequency from left the system clock frequency is high frequency f CP1 operating supply voltage 1 shown in FIG. 7 switches to f CP2, then lower the operation mode signal corresponding to the frequency f CP2 is inputted to the control circuit 141, control circuit 141 supply voltage preset value corresponding to the operating mode signal and the second preset value in the memory 142 2 And the power supply voltage preset value 2 is set in the up / down counter 143 and the register 144. Then, a power supply voltage corresponding to the power supply voltage preset value 2 is applied to the internal circuit 200 and the voltage controlled oscillation circuit 110. At the same time, the values of the frequency division ratio signal 1 of the frequency division circuit 121 and the frequency division ratio signal 2 of the frequency division circuit 122 are changed based on the first preset value in the memory 142. Thereafter, the power supply voltage control operation is started, and the power supply voltage converges to the operation power supply voltage 2.

次に、システムクロック周波数が低い周波数ｆＣＰ２から高い周波数ｆＣＰ１に切り替わる時を考えると、低い周波数ｆＣＰ２から高い周波数ｆＣＰ１に切り替わる前に、高い周波数ｆＣＰ１に対応した動作モード信号が制御回路１４１に入力され、制御回路１４１はメモリ１４２内の第２プリセット値を動作モード信号に対応する電源電圧プリセット値１として読み出し、アップダウンカウンタ１４３とレジスタ１４４に電源電圧プリセット値１を設定する。電源電圧プリセット値１に対応する電源電圧が内部回路２００と電圧制御発振回路１１０に印加される。同時に、分周回路１２１の分周比信号１と分周回路１２２の分周比信号２の値をメモリ１４２内の第１プリセット値を基に変更する。その後、システムクロック周波数が高い周波数に設定され、電源電圧制御動作が開始され、電源電圧は動作電源電圧１に収束する。 Next, when the time when the system clock frequency is switched from the low frequency f CP2 to the high frequency f CP1 is considered, the operation mode signal corresponding to the high frequency f CP1 is switched to the control circuit before the low frequency f CP2 is switched to the high frequency f CP1. 141, the control circuit 141 reads the second preset value in the memory 142 as the power supply voltage preset value 1 corresponding to the operation mode signal, and sets the power supply voltage preset value 1 in the up / down counter 143 and the register 144. A power supply voltage corresponding to the power supply voltage preset value 1 is applied to the internal circuit 200 and the voltage controlled oscillation circuit 110. At the same time, the values of the frequency division ratio signal 1 of the frequency division circuit 121 and the frequency division ratio signal 2 of the frequency division circuit 122 are changed based on the first preset value in the memory 142. Thereafter, the system clock frequency is set to a high frequency, the power supply voltage control operation is started, and the power supply voltage converges to the operation power supply voltage 1.

電源電圧が安定し、ｆＶとｆｒｅｆが一定期間同じ周波数になれば、カウンタ値を格納したレジスタ１４４の値をメモリ１４２内の元の第２プリセット値と置き換える。そして、次回に、前記システムクロック周波数と同じ周波数で電源電圧制御動作を行う時に、前記格納したプリセット値を用いるようにすると、正常に動作可能な最小電源電圧への収束時間を短縮することができる。 When the power supply voltage is stabilized and f V and f ref have the same frequency for a certain period, the value of the register 144 storing the counter value is replaced with the original second preset value in the memory 142. Then, when the power supply voltage control operation is performed at the same frequency as the system clock frequency next time, if the stored preset value is used, the convergence time to the minimum power supply voltage that can operate normally can be shortened. .

また、正常に動作可能な最小電源電圧に収束した後、収束時のカウンタ値を格納したレジスタ１４４の値を用いて電源電圧を印加し、電源電圧制御回路１００の不要な回路を停止することにより、さらに低消費電力化することができる。例えば、実施の形態１において、制御信号をＬ（ローレベル）に設定することにより、電圧制御発振回路１１０、位相比較器／周波数比較器１３０の回路動作を止めることができる。   Further, after convergence to the minimum power supply voltage that can be normally operated, the power supply voltage is applied using the value of the register 144 storing the counter value at the time of convergence, and unnecessary circuits of the power supply voltage control circuit 100 are stopped. Further, power consumption can be reduced. For example, in the first embodiment, the circuit operation of the voltage controlled oscillation circuit 110 and the phase comparator / frequency comparator 130 can be stopped by setting the control signal to L (low level).

以上詳細に説明したように、本実施の形態によれば、電源電圧制御装置１００は、システムクロックを分周比１で分周する分周回路１２１、電圧制御発振回路１１０の出力を分周比２で分周する分周回路１２２、分周回路１２１と分周回路１２２のそれぞれの出力信号を位相比較／周波数比較する位相比較器／周波数比較器１３０、及びコントローラ１４５内にメモリ１４２を備え、システムクロック周波数に対応した動作モード信号に応じて、制御回路１４１によりメモリ１４２内の第１プリセット値を基にそれぞれの分周回路１２１、１２２の分周比を設定することで、最適なクロック周期設定マージンを設定することができる。   As described above in detail, according to the present embodiment, power supply voltage control apparatus 100 divides the output of voltage control oscillation circuit 110 by dividing circuit 121 that divides the system clock by dividing ratio 1. A frequency dividing circuit 122 that divides the frequency by 2, a phase comparator / frequency comparator 130 that performs phase comparison / frequency comparison of the output signals of the frequency dividing circuit 121 and the frequency dividing circuit 122, and a memory 142 in the controller 145, In accordance with the operation mode signal corresponding to the system clock frequency, the control circuit 141 sets the division ratio of each of the frequency dividing circuits 121 and 122 based on the first preset value in the memory 142, so that the optimum clock cycle is set. A setting margin can be set.

また、システムクロック周波数が変化する時に、コントローラ１４５内のメモリ１４２内の第２プリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ設定を行うこと、及びシステムクロック周波数変更と電源電圧変更の手順最適化により、内部回路の誤動作防止及び動作可能な最小電源電圧への収束時間短縮を実現できる。これにより、低消費電力化と安定動作の両方を同時に実現することができる。   Further, when the system clock frequency changes, the initial presetting and register setting of the up / down counter 143 are performed using the second preset value in the memory 142 in the controller 145, and the system clock frequency change and the power supply voltage change procedure are performed. The optimization can prevent the malfunction of the internal circuit and shorten the convergence time to the minimum operable power supply voltage. Thereby, both low power consumption and stable operation can be realized simultaneously.

（実施の形態２）
図８は、本発明の実施の形態２に係る電源電圧制御装置の構成を示す回路図である。本実施の形態は、内部回路ブロックが複数存在し、各内部回路ブロック毎に電源電圧制御を行う場合の一例である。 (Embodiment 2)
FIG. 8 is a circuit diagram showing a configuration of a power supply voltage control apparatus according to Embodiment 2 of the present invention. This embodiment is an example in which a plurality of internal circuit blocks exist and power supply voltage control is performed for each internal circuit block.

図８において、内部回路ブロック１と内部回路ブロック２がそれぞれの電源電圧制御回路１及び電源電圧制御回路２により独立に制御され、各電源電圧制御回路１及び２を動作モードコントローラが動作モード信号によってそれぞれ制御する構成になっている。   In FIG. 8, the internal circuit block 1 and the internal circuit block 2 are independently controlled by the power supply voltage control circuit 1 and the power supply voltage control circuit 2, respectively, and the power supply voltage control circuits 1 and 2 are controlled by the operation mode controller. Each is configured to control.

各電源電圧制御回路の回路構成および回路動作は上記の説明と全く同じであるので省略する。   Since the circuit configuration and circuit operation of each power supply voltage control circuit are exactly the same as described above, a description thereof will be omitted.

（実施の形態３）
図９は、本発明の実施の形態３に係る電源電圧制御装置の構成を示す回路図である。本実施の形態は、内部回路ブロックが複数存在し、１個の電源電圧制御回路で複数の内部回路ブロック（本実施の形態では２個）の電源電圧を制御する回路構成の一例である。図１と同一構成要素には同一番号を付して重複部分の記載を省略する。 (Embodiment 3)
FIG. 9 is a circuit diagram showing a configuration of a power supply voltage control apparatus according to Embodiment 3 of the present invention. The present embodiment is an example of a circuit configuration in which a plurality of internal circuit blocks exist and a single power supply voltage control circuit controls the power supply voltages of a plurality of internal circuit blocks (two in this embodiment). The same components as those in FIG. 1 are denoted by the same reference numerals, and description of overlapping portions is omitted.

図９において、３００は電源電圧制御装置、４００は電源電圧制御装置３００から電源電圧ＶＤ１，ＶＳ１の供給を受けて動作する内部回路ブロック<１>，電源電圧ＶＤ２，ＶＳ２の供給を受けて動作する内部回路ブロック<２>である。 In FIG. 9, reference numeral 300 denotes a power supply voltage control device, 400 denotes an internal circuit block <1> that operates by receiving power supply voltages V D1 and V S1 from the power supply voltage control device 300, and supplies power supply voltages V D2 and V S2 . It is an internal circuit block <2> that operates in response.

電源電圧制御装置３００は、クロック信号を生成する電圧制御発振回路１１０と、システムクロック信号ｆＳＣＫを分周する分周回路１２１（分周回路<１>）と、電圧制御発振回路１１０のクロック出力信号ｆＯＳＣを分周する分周回路１２２（分周回路<２>）と、分周回路１２１の出力（基準クロック信号ｆｒｅｆ）と分周回路１２２の出力（発振クロック信号ｆＶ）を位相比較又は周波数比較する位相比較器／周波数比較器１３０と、内部回路ブロック<１>，<２>に供給する電源電圧を発生する電源電圧発生回路３４０とを備えて構成される。 The power supply voltage control apparatus 300 includes a voltage controlled oscillation circuit 110 that generates a clock signal, a frequency dividing circuit 121 (frequency dividing circuit <1>) that divides the system clock signal f SCK , and a clock output of the voltage controlled oscillation circuit 110. The frequency dividing circuit 122 (frequency dividing circuit <2>) that divides the signal f OSC , the output of the frequency dividing circuit 121 (reference clock signal f ref ), and the output of the frequency dividing circuit 122 (oscillation clock signal f V ) are phased. A phase comparator / frequency comparator 130 for comparing or frequency comparison and a power supply voltage generating circuit 340 for generating a power supply voltage to be supplied to the internal circuit blocks <1> and <2> are configured.

電源電圧発生回路３４０は、内部回路ブロック<１>に電源電圧ＶＤ１，ＶＳ１を供給し、同時に内部回路ブロック<２>に電源電圧ＶＤ２，ＶＳ２を供給するもので、制御回路３４１、１又は複数の第１プリセット値と１又は複数の第２プリセット値を記憶させるメモリ１４２、アップダウンカウンタ１４３、レジスタ３４２（レジスタ<１>）、レジスタ３４３（レジスタ<２>）からなるコントローラ３４５と、コントローラ３４５内のレジスタ３４２及びレジスタ３４３から出力するそれぞれのデジタル値をＤＡ変換して電源電圧を発生するＤＡ変換器３４６（ＤＡ変換器<１>）とＤＡ変換器３４７（ＤＡ変換器<２>）と、ＤＣ−ＤＣコンバータ３４８（ＤＣ−ＤＣコンバータ<１>）とＤＣ−ＤＣコンバータ３４９（ＤＣ−ＤＣコンバータ<２>）とを備えて構成される。 The power supply voltage generation circuit 340 supplies the power supply voltages V D1 and V S1 to the internal circuit block <1> and simultaneously supplies the power supply voltages V D2 and V S2 to the internal circuit block <2>. A controller 345 including a memory 142 for storing one or more first preset values and one or more second preset values, an up / down counter 143, a register 342 (register <1>), and a register 343 (register <2>); A DA converter 346 (DA converter <1>) and a DA converter 347 (DA converter <2) for generating a power supply voltage by DA converting the respective digital values output from the register 342 and the register 343 in the controller 345. >), A DC-DC converter 348 (DC-DC converter <1>) and a DC-DC converter 349 (DC-DC converter <2>). ).

メモリ１４２には、１又は複数のシステムクロック周波数に対する分周回路<１>と分周回路<２>の分周比をそれぞれ第１プリセット値として記憶させ、１又は複数のシステムクロック周波数に対する電源電圧プリセット値をそれぞれ第２プリセット値として記憶させておく。   The memory 142 stores the frequency dividing ratios of the frequency dividing circuit <1> and the frequency dividing circuit <2> for one or a plurality of system clock frequencies as first preset values, respectively, and the power supply voltage for one or a plurality of system clock frequencies Each preset value is stored as a second preset value.

コントローラ３４５内の制御回路３４１は、外部からの測定モード切替信号によって電源電圧測定モードに切り替わり、システムクロック周波数に対応した動作モード信号を受け、メモリ１４２内の第１プリセット値を基に分周回路<１>に分周比信号１と制御信号、分周回路<２>に分周比信号２と制御信号を出力し、電圧制御発振回路１１０と位相比較器／周波数比較器１３０にそれぞれ制御信号を出力して各部を制御し各クロック信号の位相又は周波数を比較する。また、制御回路３４１は、メモリ１４２内の第２プリセット値を用いアップダウンカウンタ１４３のカウント値及びレジスタ３４２を設定することで電圧制御発振回路１１０に供給する電源電圧ＶＤＭ，ＶＳＭを印加する制御を行う。 A control circuit 341 in the controller 345 is switched to a power supply voltage measurement mode by an external measurement mode switching signal, receives an operation mode signal corresponding to the system clock frequency, and a frequency dividing circuit based on a first preset value in the memory 142 The division ratio signal 1 and the control signal are output to <1>, the division ratio signal 2 and the control signal are output to the division circuit <2>, and the control signal is supplied to the voltage controlled oscillation circuit 110 and the phase comparator / frequency comparator 130, respectively. Is output to control each unit to compare the phase or frequency of each clock signal. The control circuit 341 applies the power supply voltages V DM and V SM to be supplied to the voltage controlled oscillation circuit 110 by setting the count value of the up / down counter 143 and the register 342 using the second preset value in the memory 142. Take control.

電源電圧発生回路３４０内の制御回路３４１を、測定モード切替信号を介して電源電圧測定モードにして、実施の形態１と同じ電源電圧制御動作を行い、全てのシステムクロック周波数に対する電源電圧収束値を求め、メモリ１４２内の第２プリセット値を前記電源電圧収束値に置き換える。すなわち、電源電圧設定値（電源電圧収束値）が第２プリセット値としてメモリ１４２内に格納されることになる。   The control circuit 341 in the power supply voltage generation circuit 340 is set to the power supply voltage measurement mode via the measurement mode switching signal, and the same power supply voltage control operation as in the first embodiment is performed, and the power supply voltage convergence values for all system clock frequencies are obtained. Then, the second preset value in the memory 142 is replaced with the power supply voltage convergence value. That is, the power supply voltage setting value (power supply voltage convergence value) is stored in the memory 142 as the second preset value.

次に、電源電圧制御回路を測定モード切替信号を介して通常動作モードにして、電圧制御発振回路１１０、位相比較器／周波数比較器１３０、アップダウンカウンタ１４３を停止し、内部回路ブロック<１>と内部回路ブロック<２>それぞれのシステムクロック周波数に応じた電源電圧設定値をメモリ１４２からレジスタ３４２とレジスタ３４３に読み出す。レジスタ３４２の電源電圧設定値を基に、ＤＡ変換器３４６でＤＡ変換し、ＤＣ−ＤＣコンバータ３４８を介して内部回路ブロック<１>にＶＤ１とＶＳ１が供給される。また、レジスタ３４３の電源電圧プリセット値を基に、ＤＡ変換器３４７でＤＡ変換し、ＤＣ−ＤＣコンバータ３４９を介して内部回路ブロック<２>にＶＤ２とＶＳ２が供給される。 Next, the power supply voltage control circuit is set to the normal operation mode via the measurement mode switching signal, and the voltage control oscillation circuit 110, the phase comparator / frequency comparator 130, and the up / down counter 143 are stopped, and the internal circuit block <1> Then, the power supply voltage setting values corresponding to the respective system clock frequencies of the internal circuit block <2> are read from the memory 142 to the register 342 and the register 343. Based on the power supply voltage setting value of the register 342, DA conversion is performed by the DA converter 346, and V D1 and V S1 are supplied to the internal circuit block <1> via the DC-DC converter 348. Further, the D / A converter 347 performs DA conversion based on the power supply voltage preset value of the register 343, and V D2 and V S2 are supplied to the internal circuit block <2> via the DC-DC converter 349.

各内部回路ブロックにおいて、システムクロック周波数が高い周波数から低い周波数に切り替わった後、又は低い周波数から高い周波数に切り替わる前に、それに対応した動作モード信号が動作モードコントローラから制御回路に入力され、制御回路３４１は動作モード信号に対応したメモリ１４２内の第２のプリセット値を電源電圧設定値として読み出し、レジスタ３４２、又は３４３のレジスタ値を変更する。レジスタ値に対応する電源電圧が各内部回路ブロックに印加される。システムクロック周波数が低い周波数から高い周波数に切り替わる場合は、この時点でシステムクロック周波数が高い周波数に設定される。   In each internal circuit block, after the system clock frequency is switched from a high frequency to a low frequency or before switching from a low frequency to a high frequency, a corresponding operation mode signal is input from the operation mode controller to the control circuit, and the control circuit Reference numeral 341 reads the second preset value in the memory 142 corresponding to the operation mode signal as the power supply voltage setting value, and changes the register value of the register 342 or 343. A power supply voltage corresponding to the register value is applied to each internal circuit block. When the system clock frequency is switched from a low frequency to a high frequency, the system clock frequency is set to a high frequency at this time.

このように、本実施の形態によれば、電源電圧制御装置３００の電源電圧発生回路３４０が、複数のレジスタ３４２，３４３とＤＡ変換器３４６，３４７、ＤＣ−ＤＣコンバータ３４８，３４９を持ち、電源電圧測定モード時に、全システムクロック周波数に対する電源電圧収束値を求め、メモリ１４２内に電源電圧設定値として格納し、通常動作モード時に内部回路ブロック<１>，<２>毎にシステムクロック周波数に応じてメモリ１４２内の電源電圧設定値を読み出すこと、及びシステムクロック周波数変更と電源電圧変更の手順最適化により、最適な電源電圧を電源電圧発生回路３４０から供給することができる。   As described above, according to the present embodiment, the power supply voltage generation circuit 340 of the power supply voltage control apparatus 300 includes the plurality of registers 342 and 343, the DA converters 346 and 347, and the DC-DC converters 348 and 349, In the voltage measurement mode, the power supply voltage convergence value for the total system clock frequency is obtained and stored as the power supply voltage setting value in the memory 142. In the normal operation mode, the internal circuit blocks <1> and <2> are set according to the system clock frequency. Thus, the optimum power supply voltage can be supplied from the power supply voltage generation circuit 340 by reading the power supply voltage set value in the memory 142 and optimizing the procedure for changing the system clock frequency and changing the power supply voltage.

以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。   The above description is an illustration of a preferred embodiment of the present invention, and the scope of the present invention is not limited to this.

また、本実施の形態では電源電圧制御装置という名称を用いたが、これは説明の便宜上であり、電源電圧制御回路等であってもよいことは勿論である。   In the present embodiment, the name of the power supply voltage control device is used. However, this is for convenience of explanation, and it goes without saying that a power supply voltage control circuit or the like may be used.

また、上記電源電圧制御装置を構成する各回路部、例えば、クロック信号の生成方法、フリップ・フロップ等の種類、数及び接続方法などは前述した実施の形態に限られない。   In addition, each circuit unit constituting the power supply voltage control device, for example, the method of generating a clock signal, the type, number and connection method of flip-flops and the like are not limited to the above-described embodiment.

さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体集積回路に対しても、実施することができる。   Further, the present invention can be applied not only to a MOS transistor configured on a normal silicon substrate but also to a semiconductor integrated circuit configured by a MOS transistor having an SOI (Silicon On Insulator) structure.

本発明に係る電源電圧制御装置は、システムクロック周波数に応じて、正常動作可能な最小電源電圧で動作する電源電圧制御回路において、電圧制御発振回路のクロック出力信号の発振周波数とシステムクロック信号の周波数の設定マージンをシステムクロック周波数及び電源電圧値に応じて最適に設定でき、さらに、システムクロック周波数の切り替わり時に、内部回路の誤動作を起こすことなく、しかも短時間に電源電圧を正常に動作可能な最小電源電圧に収束させることができる。したがって、低消費電力と安定動作の両方を同時に実現する手段として非常に有効である。   The power supply voltage control device according to the present invention includes a power supply voltage control circuit that operates at a minimum power supply voltage that can be normally operated according to a system clock frequency, and an oscillation frequency of a clock output signal of the voltage controlled oscillation circuit and a frequency of the system clock signal The setting margin can be optimally set according to the system clock frequency and the power supply voltage value. Furthermore, when the system clock frequency is switched, the internal circuit does not malfunction and the power supply voltage can be operated normally in a short time. The power supply voltage can be converged. Therefore, it is very effective as a means for simultaneously realizing both low power consumption and stable operation.

本発明の実施の形態１に係る電源電圧制御装置の構成を示す回路図The circuit diagram which shows the structure of the power supply voltage control apparatus which concerns on Embodiment 1 of this invention. 上記実施の形態に係る電源電圧制御装置の電圧制御発振回路の構成を示す回路図The circuit diagram which shows the structure of the voltage control oscillation circuit of the power supply voltage control apparatus which concerns on the said embodiment 上記実施の形態に係る電源電圧制御装置の分周回路の構成を示す回路図The circuit diagram which shows the structure of the frequency divider circuit of the power supply voltage control apparatus which concerns on the said embodiment 上記実施の形態に係る電源電圧制御装置の位相比較器の構成を示す回路図The circuit diagram which shows the structure of the phase comparator of the power supply voltage control apparatus which concerns on the said embodiment 上記実施の形態に係る電源電圧制御装置の周波数比較器の構成を示す回路図The circuit diagram which shows the structure of the frequency comparator of the power supply voltage control apparatus which concerns on the said embodiment 上記実施の形態に係る電源電圧制御装置のＤＣ−ＤＣコンバータの構成例を示す回路図The circuit diagram which shows the structural example of the DC-DC converter of the power supply voltage control apparatus which concerns on the said embodiment 上記実施の形態に係る電源電圧制御装置のシステムクロック周波数と電源電圧及びプリセット値の関係を示す図The figure which shows the relationship between the system clock frequency, power supply voltage, and preset value of the power supply voltage control apparatus which concerns on the said embodiment. 本発明の実施の形態２に係る電源電圧制御装置の構成を示す回路図The circuit diagram which shows the structure of the power supply voltage control apparatus which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係る電源電圧制御装置の構成を示す回路図The circuit diagram which shows the structure of the power supply voltage control apparatus which concerns on Embodiment 3 of this invention. 従来の電源電圧制御装置の構成を示す図The figure which shows the structure of the conventional power supply voltage control apparatus 従来の電源電圧制御装置の構成を示す図The figure which shows the structure of the conventional power supply voltage control apparatus 従来の電源電圧制御装置の構成を示す図The figure which shows the structure of the conventional power supply voltage control apparatus

符号の説明Explanation of symbols

１００，３００ 電源電圧制御装置
１１０ 電圧制御発振回路
１１１ インバータ
１１２ ＮＡＮＤゲート回路
１２１ 分周回路（分周回路<１>）
１２２ 分周回路（分周回路<２>）
１２３，１３１〜１３４ フリップフロップ（ＦＦ）
１２４ 組み合わせ論理回路
１３０ 位相比較器／周波数比較器
１３０Ａ 位相比較器
１３０Ｂ 周波数比較器
１３５，１３６ ＮＡＮＤ回路
１３７，１３８ ＡＮＤ回路
１４０，３４０ 電源電圧発生回路
１４１，３４１ 制御回路
１４２ メモリ
１４３ アップダウンカウンタ
１２５，１４４，３４２，３４３ レジスタ
１４５，３４５ コントローラ
１４６，３４６，３４７ ＤＡ変換器
１４７，３４８，３４９ ＤＣ−ＤＣコンバータ
１４７Ａ 高電位側電源電圧出力回路
１４７Ｂ 低電位側電源電圧出力回路
１５１，１５２ カウンタ
１５３ カウント値比較回路
１６１，１６２，１７１，１７２ オペアンプ
１６３ ＰｃｈＭＯＳトランジスタ
１７３ ＮｃｈＭＯＳトランジスタ
２００，４００ 内部回路
DESCRIPTION OF SYMBOLS 100,300 Power supply voltage control apparatus 110 Voltage control oscillation circuit 111 Inverter 112 NAND gate circuit 121 Frequency divider circuit (frequency divider circuit <1>)
122 Frequency divider (frequency divider <2>)
123, 131-134 Flip-flop (FF)
124 combinational logic circuit 130 phase comparator / frequency comparator 130A phase comparator 130B frequency comparator 135, 136 NAND circuit 137, 138 AND circuit 140, 340 power supply voltage generation circuit 141, 341 control circuit 142 memory 143 up / down counter 125, 144, 342, 343 Register 145, 345 Controller 146, 346, 347 DA converter 147, 348, 349 DC-DC converter 147A High potential side power supply voltage output circuit 147B Low potential side power supply voltage output circuit 151, 152 Counter 153 Count value Comparison circuit 161,162,171,172 Operational amplifier 163 PchMOS transistor 173 NchMOS transistor 200,400 Internal circuit

Claims (14)

クロック信号を生成する電圧制御発振手段と、
システムクロック信号を分周する第１分周手段と、
前記電圧制御発振手段出力を分周する第２分周手段と、
前記第１分周手段の出力信号と前記第２分周手段の出力信号とを位相比較又は周波数比較する比較手段と、
前記比較手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生する電源電圧発生手段と、
前記システムクロック信号と前記電圧制御発振手段により生成されたクロック信号のクロック周期設定マージンをシステムクロック周波数に応じて変更できるように、前記第１及び第２分周手段の分周比を設定する制御手段と
を備えることを特徴とする電源電圧制御装置。 Voltage controlled oscillation means for generating a clock signal;
First dividing means for dividing the system clock signal;
Second frequency dividing means for dividing the voltage controlled oscillation means output;
Comparison means for phase comparison or frequency comparison of the output signal of the first frequency division means and the output signal of the second frequency division means;
Power supply voltage generating means for generating a power supply voltage to be supplied to the voltage controlled oscillation means and one or more internal circuits based on the output of the comparing means;
Control for setting a frequency division ratio of the first and second frequency dividing means so that a clock cycle setting margin of the system clock signal and the clock signal generated by the voltage controlled oscillation means can be changed according to a system clock frequency. And a power supply voltage control apparatus. １又は複数のシステムクロック周波数に対応して、前記第１分周手段と前記第２分周手段の分周比を設定する第１プリセット値を格納する第１プリセット値格納手段を備え、
前記制御手段は、前記システムクロック周波数に対応して、前記第１プリセット値格納手段に格納されている第１プリセット値を読み出し、該第１プリセット値を基に前記第１分周手段と前記第２分周手段にそれぞれ分周比信号を出力し、
前記第１分周手段と前記第２分周手段は、前記制御手段から出力された前記分周比信号に従って分周を行うことを特徴とする請求項１記載の電源電圧制御装置。 First preset value storage means for storing a first preset value for setting a frequency division ratio of the first frequency dividing means and the second frequency dividing means corresponding to one or a plurality of system clock frequencies;
The control means reads out a first preset value stored in the first preset value storage means corresponding to the system clock frequency, and based on the first preset value, the first frequency dividing means and the first preset value. Output a division ratio signal to each of the two frequency dividing means,
2. The power supply voltage control apparatus according to claim 1, wherein the first frequency dividing unit and the second frequency dividing unit perform frequency division according to the frequency division ratio signal output from the control unit. １又は複数のシステムクロック周波数に対応する最小動作電源電圧より所定だけ高く設定された第２プリセット値を格納する第２プリセット値格納手段を備え、
前記制御手段は、前記システムクロック周波数の切り替え時、前記第２プリセット値格納手段に格納されている第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力し、
前記電源電圧発生手段は、前記制御手段の出力に基づいて内部回路及び電圧制御発振手段に供給する電源電圧を発生することを特徴とする請求項１又は請求項２のいずれかに記載の電源電圧制御装置。 Second preset value storage means for storing a second preset value set higher than a minimum operating power supply voltage corresponding to one or a plurality of system clock frequencies by a predetermined amount;
The control means reads a second preset value stored in the second preset value storage means when the system clock frequency is switched, and outputs the second preset value as a power supply voltage preset value;
3. The power supply voltage according to claim 1, wherein the power supply voltage generating means generates a power supply voltage to be supplied to an internal circuit and a voltage controlled oscillation means based on an output of the control means. Control device. クロック信号を生成する電圧制御発振手段と、
基準クロック信号と前記電圧制御発振手段のクロック出力信号とを位相比較する位相比較又は周波数比較する比較手段と、
前記比較手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生する電源電圧発生手段と、
１又は複数のシステムクロック周波数に対応する最小動作電源電圧より所定だけ高く設定された第２プリセット値を格納する第２プリセット値格納手段と、
前記システムクロック周波数の切り替え時、前記第２プリセット値格納手段に格納されている第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力する制御手段と、
前記制御手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生するＤＡ変換器と
を備えることを特徴とする電源電圧制御装置。 Voltage controlled oscillation means for generating a clock signal;
A phase comparison for comparing a phase of a reference clock signal and a clock output signal of the voltage controlled oscillation means, or a comparison means for frequency comparison;
Power supply voltage generating means for generating a power supply voltage to be supplied to the voltage controlled oscillation means and one or more internal circuits based on the output of the comparing means;
Second preset value storage means for storing a second preset value that is set higher than a minimum operating power supply voltage corresponding to one or more system clock frequencies by a predetermined amount;
Control means for reading the second preset value stored in the second preset value storage means when the system clock frequency is switched, and outputting the second preset value as a power supply voltage preset value;
A power supply voltage control apparatus comprising: a DA converter that generates a power supply voltage to be supplied to the voltage controlled oscillation means and one or a plurality of internal circuits based on an output of the control means. 前記制御手段は、システムクロック周波数が高い周波数から低い周波数に切り替わった後に、前記第２プリセット値格納手段に格納されている前記低い周波数に対応する第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力することを特徴とする請求項３又は請求項４に記載の電源電圧制御装置。   The control means reads a second preset value corresponding to the low frequency stored in the second preset value storage means after the system clock frequency is switched from a high frequency to a low frequency, and uses the second preset value as the second preset value. The power supply voltage control device according to claim 3 or 4, wherein the power supply voltage control device outputs the power supply voltage preset value. 前記制御手段は、システムクロック周波数が低い周波数から高い周波数に切り替わる前に、前記第２のプリセット値格納手段に格納されている前記高い周波数に対応する第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力することを特徴とする請求項３又は請求項４に記載の電源電圧制御装置。   The control unit reads a second preset value corresponding to the high frequency stored in the second preset value storage unit before the system clock frequency is switched from a low frequency to a high frequency, and the second preset value The power supply voltage control apparatus according to claim 3 or 4, wherein the power supply voltage preset value is output as a power supply voltage preset value. 前記第２プリセット値格納手段は、前回のシステムクロック周波数に対応する電源電圧制御動作により求めた電源電圧収束値を、格納している前記第２プリセット値と置き換え、次回の同じシステムクロック周波数に対応する電源電圧制御動作時の電源電圧プリセット値として用いることを特徴とする請求項３又は請求項４に記載の電源電圧制御装置。   The second preset value storage means replaces the power supply voltage convergence value obtained by the power supply voltage control operation corresponding to the previous system clock frequency with the stored second preset value, and corresponds to the next same system clock frequency. 5. The power supply voltage control device according to claim 3, wherein the power supply voltage control device is used as a power supply voltage preset value during a power supply voltage control operation. 前記第２のプリセット値格納手段は、システムクロック信号を分周する第１分周回路の出力信号と前記電圧制御発振手段により生成されたクロック信号を分周する第２分周手段の出力信号とが一定期間安定した時に使用した電源電圧値を第２プリセット値として格納することを特徴とする請求項３又は請求項４に記載の電源電圧制御装置。   The second preset value storage means includes an output signal of a first frequency dividing circuit that divides a system clock signal, and an output signal of a second frequency dividing means that divides the clock signal generated by the voltage controlled oscillation means. 5. The power supply voltage control device according to claim 3, wherein the power supply voltage value used when is stabilized for a predetermined period is stored as a second preset value. 6. 前記電源電圧発生手段は、前記内部回路及び前記電圧制御発振手段に供給する高電位側電源電圧又は低電位側電源電圧のいずれかの電圧を発生することを特徴とする請求項１乃至請求項８のいずれかに記載の電源電圧制御装置。   9. The power supply voltage generating means generates either a high potential side power supply voltage or a low potential side power supply voltage supplied to the internal circuit and the voltage controlled oscillation means. The power supply voltage control apparatus in any one of. 前記電源電圧発生手段は、前記内部回路及び前記電圧制御発振手段に供給する高電位側電源電圧と低電位側電源電圧の両方の電圧を発生することを特徴とする請求項１乃至請求項８のいずれかに記載の電源電圧制御装置。   9. The power supply voltage generating means generates both a high potential side power supply voltage and a low potential side power supply voltage supplied to the internal circuit and the voltage controlled oscillation means. The power supply voltage control apparatus in any one. 電源電圧測定モード時に、全システムクロック周波数に対する電源電圧収束値を測定し、該電源電圧収束値をメモリ内に電源電圧設定値として格納し、通常動作モード時に、各内部回路毎にシステムクロック周波数に応じてメモリ内の前記電源電圧設定値を読み出して出力することにより最適な電源電圧を供給することを特徴とする請求項１乃至請求項１０のいずれかに記載の電源電圧制御装置。   In the power supply voltage measurement mode, the power supply voltage convergence value for all system clock frequencies is measured, and the power supply voltage convergence value is stored in the memory as the power supply voltage setting value. In the normal operation mode, the system clock frequency is set for each internal circuit. 11. The power supply voltage control apparatus according to claim 1, wherein an optimum power supply voltage is supplied by reading and outputting the power supply voltage set value in the memory accordingly. 複数の内部回路ブロック毎に、独立して電源電圧制御を行うことを特徴とする請求項１乃至請求項１０のいずれかに記載の電源電圧制御装置。   11. The power supply voltage control apparatus according to claim 1, wherein power supply voltage control is performed independently for each of the plurality of internal circuit blocks. 前記制御手段は、電源電圧制御動作を行わない時に、前記電圧制御発振手段、前記比較手段の動作を停止する制御を行うことを特徴とする請求項１乃至請求項６のいずれかに記載の電源電圧制御装置。   The power supply according to any one of claims 1 to 6, wherein the control means performs control to stop the operation of the voltage control oscillation means and the comparison means when the power supply voltage control operation is not performed. Voltage control device. 内部回路に供給する電源電圧を発生する電源電圧発生手段と、
複数のシステムクロック周波数に対応する所定の動作電源電圧を電源電圧設定値として記憶させたプリセット値格納手段と、
システムクロック周波数が高い周波数から低い周波数に切り替わった後に、プリセット値格納手段に記憶されている前記低い周波数に対応する電源電圧設定値を読み出し、該電源電圧設定値を動作電源電圧値として出力し、
システムクロック周波数が低い周波数から高い周波数に切り替わる前に、プリセット値格納手段に記憶されている前記高い周波数に対応する電源電圧設定値を読み出し、該電源電圧設定値を動作電源電圧値として出力する制御を行う制御手段と
を備えることを特徴とする電源電圧制御装置。
Power supply voltage generating means for generating a power supply voltage to be supplied to the internal circuit;
Preset value storage means for storing a predetermined operating power supply voltage corresponding to a plurality of system clock frequencies as a power supply voltage setting value;
After the system clock frequency is switched from a high frequency to a low frequency, the power supply voltage setting value corresponding to the low frequency stored in the preset value storage means is read, and the power supply voltage setting value is output as an operating power supply voltage value.
Control that reads the power supply voltage setting value corresponding to the high frequency stored in the preset value storage means and outputs the power supply voltage setting value as the operating power supply voltage value before the system clock frequency is switched from a low frequency to a high frequency And a control means for performing power supply voltage control apparatus.
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