JP4542540B2

JP4542540B2 - Uninterruptible power supply system and inverter circuit

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Publication number: JP4542540B2
Application number: JP2006325007A
Authority: JP
Inventors: 光文岩中; 康弘清藤; 博昭宮田; 光目黒; 秀明国貞
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2006-11-30
Filing date: 2006-11-30
Publication date: 2010-09-15
Anticipated expiration: 2026-11-30
Also published as: JP2008141850A

Description

本発明は、インバータを並列冗長システムで運転させて安定した電源を確保する無停電電源システム、及びこの無停電電源システムを構成するためのインバータ回路に関する。 The present invention relates to an inverter uninterruptible power supply system to ensure a stable power supply by operating in a parallel redundant system, and the inverter circuits for constituting the uninterruptible power supply system.

従来から、無停電電源装置（ＵＰＳ：Uninterruptible Power System）は、商用電源や自家発電機を入力電源として整流器（又は、ＡＣ／ＤＣコンバータ）を介してバッテリを充電しながらインバータを駆動することによって交流電力に変換してコンピュータなどへ電力を供給する電源として広く利用されている。また、ＡＣ／ＤＣコンバータとインバータとを備えるＵＰＳが１台で構成されていると、そのＵＰＳが故障した場合は負荷側への電力供給が停止してしまうので、複数台のＵＰＳを並列運転させるＵＰＳの並列冗長システムが知られている（例えば、特許文献１参照）。このようなＵＰＳの並列冗長システムによれば、Ｎ台のＵＰＳで負荷容量に対応できるときに、（Ｎ＋１）台のＵＰＳを並列運転することによって、複数台のＵＰＳが並列運転中に１台のＵＰＳが故障しても、残り台数のＵＰＳが過負荷になることなく運転を継続できるようにＵＰＳの並列台数が構成されている。 Conventionally, an uninterruptible power system (UPS) uses a commercial power source or a private generator as an input power source to drive an inverter while charging the battery via a rectifier (or AC / DC converter). It is widely used as a power source that converts power into power and supplies it to computers and the like. In addition, if a UPS including an AC / DC converter and an inverter is configured as a single unit, power supply to the load side will be stopped if the UPS fails, so multiple UPSs are operated in parallel. A UPS parallel redundancy system is known (see, for example, Patent Document 1). According to such a UPS parallel redundancy system, when N UPSs can handle the load capacity, by operating (N + 1) UPSs in parallel, a plurality of UPSs can be Even if the UPS fails, the parallel number of UPSs is configured so that the operation can be continued without overloading the remaining number of UPSs.

また、ＵＰＳに含まれるインバータの並列冗長システムにおいて、共通の同期元信号によって複数のインバータを並列運転したり、共通の同期元信号が喪失したときは何れかのインバータの同期元信号によって複数のインバータを並列運転したりする技術も開示されている（例えば、特許文献２参照）。さらには、何れかのインバータの出力電圧のゼロクロス信号を用いて複数のインバータを同期させて並列運転する技術も開示されている（例えば、特許文献３参照）。さらには、複数のインバータの出力電流の検出値の偏差を算出し、この偏差を零に抑制するための横流抑制信号を生成してインバータの出力電圧波形を修正する技術も開示されている（例えば、特許文献４参照）。このようにして複数のインバータを同期運転することによって、インバータ相互間に横流が流れるおそれが低減する。また、複数のインバータの並列運転中において、電圧、周波数、又は位相のいずれかが乱れたインバータを健全なインバータから瞬時に切り離して横流を防止するインバータの並列冗長システムに関する技術も開示されている（特許文献５参照）。
特開２００５−３３３７６９号公報（段落番号００１７〜００１９、及び図１参照）特開平７−４６７６４号公報（段落番号００１５〜００２０、及び図１参照）特開平１０−１４５９７７号公報（段落番号００１２、及び図１参照）特開平６−７８５５０号公報（段落番号０００８〜００１８、及び図１〜図１１参照）特開平５−３４４７３８号公報（段落番号００２２〜００３５、及び図１〜図３参照） In a parallel redundant system of inverters included in a UPS, a plurality of inverters are operated in parallel with a common synchronization source signal, or when a common synchronization source signal is lost, a plurality of inverters are synchronized with the synchronization source signal of any inverter. A technique for operating the devices in parallel is also disclosed (see, for example, Patent Document 2). Furthermore, a technique is disclosed in which a plurality of inverters are synchronized and operated in parallel using a zero-cross signal of the output voltage of any inverter (see, for example, Patent Document 3). Furthermore, a technique for correcting the output voltage waveform of the inverter by calculating a deviation of detected values of output currents of a plurality of inverters and generating a cross current suppression signal for suppressing the deviation to zero is disclosed (for example, , See Patent Document 4). Thus, by performing a synchronous operation of a plurality of inverters, the risk of cross current flowing between the inverters is reduced. In addition, a technique related to a parallel redundancy system of inverters that instantaneously disconnects an inverter whose voltage, frequency, or phase is disturbed from a healthy inverter during parallel operation of a plurality of inverters to prevent cross current ( (See Patent Document 5).
Japanese Patent Laying-Open No. 2005-333769 (see paragraph numbers 0017 to 0019 and FIG. 1) JP 7-46764 A (see paragraph numbers 0015 to 0020 and FIG. 1) Japanese Patent Laid-Open No. 10-145977 (see paragraph number 0012 and FIG. 1) JP-A-6-78550 (see paragraph numbers 0008 to 0018 and FIGS. 1 to 11) JP-A-5-344738 (see paragraph numbers 0022 to 0035 and FIGS. 1 to 3)

しかしながら、ＵＰＳの並列冗長による無停電電源システムにおいて、複数台のインバータが並列冗長で運転しているとき、オーバホールや故障などのために、１台のインバータを並列解除（解列）したり復旧後に再び並列投入したりすることがある。特に、無停電電源システムの使命から、健全なインバータによって並列運転を継続させたまま復旧後のインバータを再び並列投入したい要求がある。ところが、前記の特許文献１、特許文献２、及び特許文献３の技術においては、複数のインバータの運転中においては同期運転ができるものの、復旧機器を並列投入する場合は、複数のインバータを一旦停止して再度並列接続してから同期信号に基づいて複数のインバータの並列冗長運転を行わなければならない。また、特許文献５の技術は、複数のインバータの並列冗長運転中において、異常が発生したインバータを瞬時に切り離すことによって横流を防止して健全機器にまで故障が波及するのを防止する技術であって、復旧したインバータを並列運転中に再並列する技術を開示するものではない。 However, in an uninterruptible power supply system with UPS parallel redundancy, when multiple inverters are operating in parallel redundancy, one inverter can be released in parallel (disconnected) or restored due to overhaul or failure. It may be thrown in parallel again later. In particular, due to the mission of the uninterruptible power supply system, there is a demand for reintroducing the restored inverter in parallel while continuing parallel operation with a healthy inverter. However, in the technologies of Patent Document 1, Patent Document 2, and Patent Document 3, synchronous operation is possible during operation of a plurality of inverters, but when a restoration device is turned on in parallel, the plurality of inverters are temporarily stopped. Then, after parallel connection again, parallel redundant operation of a plurality of inverters must be performed based on the synchronization signal. Further, the technique of Patent Document 5 is a technique for preventing crossover and preventing a failure from spreading to a healthy device by instantaneously disconnecting the inverter in which an abnormality has occurred during parallel redundant operation of a plurality of inverters. Thus, it does not disclose a technique for re-paralleling the restored inverter during parallel operation.

本発明は、以上のような問題点に鑑みてなされたものであり、少なくとも１台以上のインバータ回路の運転中に新たなインバータ回路を並列投入することができる無停電電源システム、及びこの無停電電源システムを構成するためのインバータ回路を提供することを課題とする。 The present invention has been made in view of the above-described problems, and an uninterruptible power supply system capable of introducing a new inverter circuit in parallel during operation of at least one inverter circuit, and the uninterruptible power supply and to provide an inverter circuitry for configuring the power supply system.

前記の目的を達成するために、本発明の無停電電源システムは、複数のインバータ回路が各々の出力側のパワースイッチを介してそれぞれの並列用リアクトルに接続され、それぞれの並列用リアクトルの出力側で母線によって並列接続された無停電電源システムであって、複数のインバータ回路のうち、並列投入を実行する並列投入インバータ回路は、パワースイッチの出力側で検出された擬似母線電圧に対して、自己のインバータ電流と並列接続されているインバータ電流の平均値との差分電流に自己のインバータ電流を加算した補正電流の並列用リアクトルによる第一の電圧ドロップ分を加算して一次補正母線電圧を求め、並列投入インバータ回路のインバータ電圧の位相を一次補正母線電圧の位相に追従させて並列投入を実行するように構成されている。 In order to achieve the above object, an uninterruptible power supply system according to the present invention includes a plurality of inverter circuits connected to respective parallel reactors via respective output side power switches, and the output side of each parallel reactor. In the uninterruptible power supply system connected in parallel by the bus at the same time, among the plurality of inverter circuits, the parallel input inverter circuit that performs parallel input is self-regulated with respect to the pseudo-bus voltage detected on the output side of the power switch. The primary correction bus voltage is obtained by adding the first voltage drop by the parallel reactor of the correction current obtained by adding the inverter current to the difference current between the inverter current and the average value of the inverter current connected in parallel, Parallel input is executed by causing the phase of the inverter voltage of the parallel input inverter circuit to follow the phase of the primary correction bus voltage. It is configured.

並列投入前において、自己のインバータ電流と並列接続されているインバータ電流の平均値との差分電流とは、全負荷電流を並列予定台数で除して負の符号をつけたものと等価である。つまり、負荷電流の平均値に負の符号をつけた値に相当する。
すなわち、並列投入を実行する並列投入インバータ回路は、並列投入後に分流するであろう負荷電流の並列用リクトルによる第一の電圧ドロップ分だけ、インバータ電圧の位相を追従させるための基準電圧に加算している。これによって、並列投入インバータ回路のインバータ電圧の位相を、既に並列運転しているインバータ回路のインバータ電圧の位相と合わせることができるので、並列投入インバータ回路に横流が流れるおそれはなくなる。 The difference current between the inverter current of its own and the average value of the inverter currents connected in parallel before parallel input is equivalent to a value obtained by dividing the total load current by the planned number of parallel and adding a negative sign. That is, it corresponds to a value obtained by adding a negative sign to the average value of the load current.
In other words, the parallel input inverter circuit that performs parallel input adds the inverter voltage phase to the reference voltage for tracking the phase of the inverter voltage by the amount of the first voltage drop caused by the parallel reactor of the load current that would be diverted after the parallel input. ing. As a result, the phase of the inverter voltage of the parallel input inverter circuit can be matched with the phase of the inverter voltage of the inverter circuit that has already been operated in parallel, so that there is no possibility of cross current flowing in the parallel input inverter circuit.

本発明によれば、少なくとも１台以上のインバータ回路の運転中に新たなインバータ回路を並列投入することができる。 According to the present invention, a new inverter circuit can be input in parallel during operation of at least one inverter circuit.

《発明の概要》
以下、図面を参照しながら、本発明を実施するための最良の形態（以下「実施形態」という）に係る無停電電源システムについて好適な例をあげて説明するが、理解を容易にするために、まず本発明の実施形態における無停電電源システムの概要について説明する。 << Summary of Invention >>
Hereinafter, a preferred example of an uninterruptible power supply system according to the best mode for carrying out the present invention (hereinafter referred to as “embodiment”) will be described with reference to the drawings. First, an outline of the uninterruptible power supply system in the embodiment of the present invention will be described.

本実施形態の無停電電源システムは、複数の無停電電源装置（ＵＰＳ）が並列冗長するように構成されている。このような構成において、新たに並列投入しようとする並列投入インバータ回路は、自己の出力側にある並列投入用のパワースイッチの出力端の電圧を擬似母線電圧として検出し、自己のインバータ電圧をこの擬似母線電圧に位相追従させることによって並列投入を行うことを基本動作としている。このとき、擬似母線電圧に対して、自己のインバータ電流と並列運転しているインバータ電流の平均値との差分電流からさらに自己のインバータ電流を減算した電流値（負荷電流に相当）と並列用の母線に接続される並列用リアクトルのインピーダンスとの積（つまり、並列投入後に分流するであろう負荷電流によって生じた並列用リアクトルの電圧ドロップ分）を加算した値を補正母線電圧とし、自己のインバータ電圧をこの補正母線電圧に位相追従させることによって並列投入を行っている。これによって、新たに並列投入しようとするインバータ回路のインバータ電圧の位相は、既に並列運転中のインバータ回路のインバータ電圧の位相とほぼ同じになるので、新たに並列投入されたインバータ回路に横流が流れるおそれはない。 The uninterruptible power supply system of this embodiment is configured such that a plurality of uninterruptible power supply units (UPS) are redundant in parallel. In such a configuration, a parallel input inverter circuit to be newly input in parallel detects the voltage at the output end of the power switch for parallel input on its output side as a pseudo-bus voltage, and this inverter voltage is The basic operation is to perform parallel input by making the phase follow the pseudo-bus voltage. At this time, with respect to the pseudo bus voltage, the current value (corresponding to the load current) obtained by further subtracting the inverter current from the difference current between the inverter current and the average value of the inverter current operating in parallel with the pseudo-bus voltage The value obtained by adding the product of the impedance of the parallel reactor connected to the bus (that is, the voltage drop of the parallel reactor caused by the load current that would be shunted after the parallel is turned on) as the corrected bus voltage, Parallel input is performed by causing the voltage to follow the phase of the corrected bus voltage. As a result, the phase of the inverter voltage of the inverter circuit to be newly input in parallel is substantially the same as the phase of the inverter voltage of the inverter circuit already in parallel operation, so a cross current flows in the inverter circuit newly input in parallel. There is no fear.

以下、図面を参照しながら、本発明に係る無停電電源システムの幾つかの実施形態について詳細に説明する。なお、以下の説明では、複数のＵＰＳを並列接続して１系統の無停電電源システムを構成しているため、複数のＵＰＳが並列冗長された全体の構成を無停電電源システムと表現し、個々の無停電電源装置の構成をＵＰＳと表現することにする。 Hereinafter, some embodiments of an uninterruptible power supply system according to the present invention will be described in detail with reference to the drawings. In the following description, a plurality of UPSs are connected in parallel to form a single uninterruptible power supply system. Therefore, the entire configuration in which a plurality of UPSs are redundant in parallel is expressed as an uninterruptible power supply system. The configuration of the uninterruptible power supply will be expressed as UPS.

《第１の実施形態》
まず、本実施形態に係る無停電電源システムの全体の系統について説明する。図１は、本発明の第１の実施形態に係る無停電電源システムの全体系統図である。図１に示すように、無停電電源システム１は、パワースイッチ２を介して商用電源３及び自家発電機４の何れか一方の入力電源系統に接続され、さらに、無停電電源システム１は、複数のＵＰＳ１−１，１−２，１−３，…，１−ｎが並列接続され、出力側で負荷５を接続している。また、ＵＰＳ１−１，１−２，１−３，…，１−ｎはバックアップ電源となるバッテリ６−１，６−２，６−３，…，６−ｎを各々備えている。このような構成において、無停電電源システム１は、商用電源３又は自家発電機４を入力電源として、バッテリ６−１，６−２，６−３，…，６−ｎを充電しつつ負荷５に電力を供給している。 << First Embodiment >>
First, the whole system | strain of the uninterruptible power supply system which concerns on this embodiment is demonstrated. FIG. 1 is an overall system diagram of an uninterruptible power supply system according to a first embodiment of the present invention. As shown in FIG. 1, the uninterruptible power supply system 1 is connected to an input power supply system of either a commercial power supply 3 or a private generator 4 via a power switch 2, and the uninterruptible power supply system 1 includes a plurality of uninterruptible power supply systems 1. UPS 1-1, 1-2, 1-3,..., 1-n are connected in parallel, and a load 5 is connected on the output side. UPS 1-1, 1-2, 1-3,..., 1 -n have batteries 6-1, 6-2, 6-3,. In such a configuration, the uninterruptible power supply system 1 uses the commercial power supply 3 or the private generator 4 as an input power supply, and charges the batteries 5-1, 6-2, 6-3,. Is supplying power.

無停電電源システム１は、複数のＵＰＳ１−１，１−２，１−３，…，１−ｎが並列冗長で接続された構成になっているので、負荷５へ最大電力を供給できるＵＰＳの最少台数よりも少なくとも１台多い台数によって並列構成されている。例えば、負荷５の最大容量が４００ｋＶＡで、各ＵＰＳの定格容量が２００ｋＶＡのときは、少なくとも３台のＵＰＳ１−１，１−２，１−３が並列接続されていて、各ＵＰＳ１−１，１−２，１−３はそれぞれ１３３ｋＶＡずつの容量を分担するようになっている。これによって、例えば、１台のＵＰＳ１−１が故障しても、残りのＵＰＳ１−２，１−３がそれぞれ２００ｋＶＡずつの電力を分担して安定運転を継続させることができる。 The uninterruptible power supply system 1 has a configuration in which a plurality of UPSs 1-1, 1-2, 1-3,..., 1-n are connected in parallel redundancy. It is configured in parallel with at least one more unit than the minimum unit. For example, when the maximum capacity of the load 5 is 400 kVA and the rated capacity of each UPS is 200 kVA, at least three UPS 1-1, 1-2, 1-3 are connected in parallel, and each UPS 1-1, 1 Each of −2 and 1-3 has a capacity of 133 kVA. As a result, for example, even if one UPS 1-1 fails, the remaining UPS 1-2 and 1-3 can share 200 kVA of power and continue stable operation.

図２は、図１に示す無停電電源システム１を構成する１台のＵＰＳの内部構成を示すブロック図である。ＵＰＳ１−１は、直流の定電圧制御を行うＡＣ／ＤＣコンバータ１１と、ＡＣ／ＤＣコンバータ１１又はバッテリ６−１から供給された直流電力を例えばＰＷＭ制御などによって交流電力に変換するインバータ１２と、ＡＣ／ＤＣコンバータ１１から出力された直流電圧を用いてバッテリ６−１へ充電電流を供給するチョッパ回路１４とを備えた構成となっている。また、他のＵＰＳ１−２，１−３，…，１−ｎについても同じ構成で同じ容量になっている。また、ＡＣ／ＤＣコンバータ１１、インバータ１２、及びチョッパ回路１４は、それぞれ公知の回路によって構成することができるのでそれらの説明も省略する。 FIG. 2 is a block diagram showing an internal configuration of one UPS constituting the uninterruptible power supply system 1 shown in FIG. The UPS 1-1 includes an AC / DC converter 11 that performs DC constant voltage control, an inverter 12 that converts DC power supplied from the AC / DC converter 11 or the battery 6-1 into AC power by, for example, PWM control, and the like. A chopper circuit 14 that supplies a charging current to the battery 6-1 using the DC voltage output from the AC / DC converter 11 is provided. The other UPS 1-2, 1-3,..., 1-n have the same configuration and the same capacity. Moreover, since the AC / DC converter 11, the inverter 12, and the chopper circuit 14 can each be comprised by a well-known circuit, those description is also abbreviate | omitted.

図１、図２を用いて無停電電源システム１の内部の動作について簡単に説明すると、例えば、ＵＰＳ１−１においては、ＡＣ／ＤＣコンバータ１１が商用電源３から交流電力を受電して定電圧の直流電力に変換してこの直流電力をインバータ１２へ供給する。また、チョッパ回路１４は、ＡＣ／ＤＣコンバータ１１から入力された直流電圧を用いてバッテリ６−１への充電を行う。インバータ１２は、ＡＣ／ＤＣコンバータ１１及びバッテリ６−１からの直流電圧を受電してＰＷＭ制御を行って交流電圧に変換し、コンピュータなどの負荷へ安定した交流電力を供給する。他のＵＰＳ１−２，１−３，…，１−ｎについてもＵＰＳ１−１と同様の動作を行う。 The internal operation of the uninterruptible power supply system 1 will be briefly described with reference to FIGS. 1 and 2. For example, in the UPS 1-1, the AC / DC converter 11 receives AC power from the commercial power supply 3 and has a constant voltage. This is converted into DC power and this DC power is supplied to the inverter 12. Further, the chopper circuit 14 charges the battery 6-1 using the DC voltage input from the AC / DC converter 11. The inverter 12 receives a DC voltage from the AC / DC converter 11 and the battery 6-1, performs PWM control, converts it to an AC voltage, and supplies stable AC power to a load such as a computer. The other UPS 1-2, 1-3,..., 1-n perform the same operation as the UPS 1-1.

このとき、無停電電源システム１においてはＮ台のＵＰＳ１−１，１−２，１−３，…，１−ｎが並列冗長運転を行い、コンピュータなどの負荷５へ所望の電力を供給しているので、当然のことながら、Ｎ台のＵＰＳ１−１，１−２，１−３，…，１−ｎ内のそれぞれのインバータ１２も相互に同期をとりながら並列冗長運転を行っている。 At this time, in the uninterruptible power supply system 1, N UPSs 1-1, 1-2, 1-3,..., 1-n perform parallel redundant operation to supply desired power to a load 5 such as a computer. Therefore, as a matter of course, each of the inverters 12 in the N UPSs 1-1, 1-2, 1-3,..., 1-n is also performing parallel redundant operation while synchronizing with each other.

以下、説明を簡単にするために３台のインバータが並列冗長運転を行う場合について説明する。図３（ａ）は図１に示す無停電電源システム１の構成において３台のインバータが並列接続された構成図であり、図３（ｂ）は後記するインバータ分担制御用電流を説明するための図である。図３（ａ）に示すインバータの並列冗長システムは、それぞれインバータ回路が構成されている複数のインバータ盤１２−１，１２−２，１２−３と、複数のインバータ回路を母線２４に並列接続するための複数の並列用リアクトルＬ２２を有するリアクトル盤１３とを備えた構成になっている。そして、各インバータ盤１２−１，１２−２，１２−３のそれぞれインバータ回路は、ＰＷＭ（Pulse Width Modulation）波形の高調波成分を除去して正弦波を生成するフィルタ２２の出力側のパワースイッチ２３−１，２３−２，２３−３を介して、リアクトル盤１３内の対応する並列用リアクトルＬ２２に接続され、母線２４に並列接続されるように構成されている。なお、フィルタ２２と並列用リアクトルＬ２２とでＴ型フィルタを構成している。 Hereinafter, in order to simplify the description, a case where three inverters perform parallel redundant operation will be described. 3A is a configuration diagram in which three inverters are connected in parallel in the configuration of the uninterruptible power supply system 1 shown in FIG. 1, and FIG. 3B is a diagram for explaining an inverter sharing control current described later. FIG. In the parallel redundant system of inverters shown in FIG. 3A, a plurality of inverter panels 12-1, 12-2, 12-3 each having an inverter circuit and a plurality of inverter circuits are connected in parallel to the bus 24. Therefore, the reactor panel 13 having a plurality of parallel reactors L22 is provided. And each inverter circuit of each inverter board 12-1, 12-2, 12-3 removes the harmonic component of a PWM (Pulse Width Modulation) waveform, and the power switch on the output side of the filter 22 that generates a sine wave It is configured to be connected to the corresponding parallel reactor L22 in the reactor board 13 and connected in parallel to the bus bar 24 through 23-1, 23-2 and 23-3. The filter 22 and the parallel reactor L22 constitute a T-type filter.

さらに、詳しく構成を述べると、３台のインバータ盤１２−１，１２−２，１２−３は、それぞれ、ＰＷＭ制御によって直流／交流変換を行って定電圧制御を行うインバータ部２１と、ＰＷＭ波形から高調波成分を除去して正弦波を生成するリアクトルＬ２１及びコンデンサＣ２１からなるフィルタ２２と、各インバータ盤１２−１，１２−２、１２−３のインバータ回路を並列投入／並列解除（解列）するためのパワースイッチ２３−１，２３−２，２３−３とを備えた構成になっている。 More specifically, the three inverter boards 12-1, 12-2, and 12-3 each have an inverter unit 21 that performs DC / AC conversion by PWM control and performs constant voltage control, and a PWM waveform. Filter 22 comprising a reactor L21 and a capacitor C21 that removes harmonic components from the inverter L12 and a capacitor C21, and inverter circuits 12-1, 12-2, and 12-3 are connected in parallel / released in parallel (disconnected) The power switch 23-1, 23-2 and 23-3 are provided.

また、各インバータ盤１２−１，１２−２，１２−３のインバータ回路を並列接続するためのそれぞれの並列用リアクトルＬ２２は、各インバータ盤１２−１，１２−２，１２−３の盤構成をコンパクトにするために、リアクトル盤１３として別盤によって構成されて母線２４で並列に接続されている。これらの並列用リアクトルＬ２２は、フィルタ２２と共にＴ型フィルタを構成すると共に、各インバータ盤１２−１，１２−２，１２−３のインバータ回路が並列投入されるときの突入電流を防止する。 Each of the parallel reactors L22 for connecting the inverter circuits of the inverter boards 12-1, 12-2, 12-3 in parallel is a board configuration of the inverter boards 12-1, 12-2, 12-3. To make the reactor compact, the reactor board 13 is constituted by a separate board and is connected in parallel by a bus 24. These parallel reactors L22 constitute a T-type filter together with the filter 22, and prevent an inrush current when the inverter circuits of the inverter boards 12-1, 12-2, and 12-3 are turned on in parallel.

また、インバータ部２１の出力側でインバータ電流Ｉｃ１，Ｉｃ２，Ｉｃ３が測定され、フィルタ２２の出力側でインバータ電圧Ｖａ１，Ｖａ２，Ｖａ３が測定される。また、各パワースイッチ２３−１，２３−２，２３−３の出力端で、擬似母線電圧Ｖｎ１，Ｖｎ２，Ｖｎ３が測定され、インバータ分担制御用電流（ループ電流）Ｉloopが測定される。なお、ＰＷＭ電圧Ｖｃ１，Ｖｃ２，Ｖｃ３は変化が急峻で制御に不適なため測定されない。さらに、インバータ部２１と離れているため、リアクトル盤１３における母線２４の母線電圧Ｖ０は測定されず、リアクトル盤１３の母線２４を介してインバータ盤１２−３のインバータ回路に流れる横流Ｉｐも測定されない。 Further, inverter currents Ic1, Ic2, and Ic3 are measured on the output side of the inverter unit 21, and inverter voltages Va1, Va2, and Va3 are measured on the output side of the filter 22. In addition, the pseudo bus voltage Vn1, Vn2, Vn3 is measured at the output terminal of each power switch 23-1, 23-2, 23-3, and the inverter sharing control current (loop current) Iloop is measured. Note that the PWM voltages Vc1, Vc2, and Vc3 are not measured because the changes are steep and inappropriate for control. Further, since it is separated from the inverter unit 21, the bus voltage V0 of the bus 24 in the reactor board 13 is not measured, and the cross current Ip flowing through the inverter 24 of the inverter board 12-3 via the bus 24 of the reactor board 13 is not measured. .

なお、図４（ａ），（ｂ），（ｃ）のベクトル図は各インバータ盤１２−１，１２−２，１２−３のインバータ回路における擬似母線電圧Ｖｎ１，Ｖｎ２，Ｖｎ３と、ＰＷＭ電圧Ｖｃ１，Ｖｃ２，Ｖｃ３と、インバータ電圧Ｖａ１，Ｖａ２，Ｖａ３と、母線電圧Ｖ０との関係を示すベクトル図である。なお、以下の説明では、インバータ盤１２−１，１２−２，１２−３は、適宜、インバータ回路１２−１，１２−２，１２−３と読み替えることにする。 The vector diagrams of FIGS. 4A, 4B, and 4C show the pseudo bus voltage Vn1, Vn2, Vn3 and the PWM voltage Vc1 in the inverter circuit of each inverter board 12-1, 12-2, 12-3. , Vc2, Vc3, inverter voltages Va1, Va2, Va3, and bus voltage V0. In the following description, the inverter boards 12-1, 12-2, and 12-3 are appropriately replaced with the inverter circuits 12-1, 12-2, and 12-3.

図３（ａ）のように、３台のインバータ回路１２−１，１２−２，１２−３が並列冗長で構成された無停電電源システムにおいて、保守点検のためにパワースイッチ２３−３をＯＦＦして１台のインバータ回路１２−３を並列解除（解列）し、残り２台のインバータ回路１２−１，１２−２の並列運転によって負荷へ給電を行う。そして、保守点検が終わった後に、１台のインバータ回路１２−３を位相同期信号に基づいて並列投入すると、そのインバータ回路１２−３に横流Ｉｐが流れて過電流を検出し、インバータ回路１２−３の並列投入を行うことができない。まず、その原因について説明する。 As shown in FIG. 3 (a), in an uninterruptible power supply system in which three inverter circuits 12-1, 12-2, 12-3 are configured in parallel redundancy, the power switch 23-3 is turned off for maintenance and inspection. Then, one inverter circuit 12-3 is released in parallel (disconnected), and power is supplied to the load by parallel operation of the remaining two inverter circuits 12-1 and 12-2. After the maintenance and inspection, when one inverter circuit 12-3 is turned on in parallel based on the phase synchronization signal, a cross current Ip flows through the inverter circuit 12-3 to detect an overcurrent, and the inverter circuit 12- 3 cannot be executed in parallel. First, the cause will be described.

すなわち、インバータ回路の並列運転を行う場合は、各インバータ回路は自己の電圧位相を次の３つの要素に基づいて決めている。
（ａ）全インバータ回路で共通となる商用電源のバイパス電圧の位相
（ｂ）各インバータ回路の内部発振器の位相
（ｃ）各インバータ回路の擬似母線電圧の位相（つまり、図３（ａ）における擬似母線電圧Ｖｎ１，Ｖｎ２，Ｖｎ３の位相）
（ｄ）各インバータ電流の分担制御（つまり、図３（ａ）の各インバータ回路１２−１，１２−２，１２−３のインバータ電流Ｉｃ１，Ｉｃ２，Ｉｃ３が平均化されるように、各ＰＷＭ電圧Ｖｃ１，Ｖｃ２，Ｖｃ３の位相を補正する制御） That is, when performing parallel operation of inverter circuits, each inverter circuit determines its own voltage phase based on the following three factors.
(A) Phase of commercial power supply bypass voltage common to all inverter circuits (b) Phase of internal oscillator of each inverter circuit (c) Phase of pseudo-bus voltage of each inverter circuit (that is, pseudo phase in FIG. 3A) (Phase of bus voltage Vn1, Vn2, Vn3)
(D) Sharing control of each inverter current (that is, each PWM so that the inverter currents Ic1, Ic2, Ic3 of the inverter circuits 12-1, 12-2, 12-3 in FIG. 3A are averaged) Control for correcting the phase of the voltages Vc1, Vc2, and Vc3)

ここで、既に並列運転しているインバータ回路１２−１，１２−２は、バイパス電圧が検出されるときは、（ａ）の商用電源のバイパス電圧の位相と(ｄ)の各インバータ電流の分担制御とによって、各インバータ回路１２−１，１２−２は自己の電圧位相を決めている。このようなインバータの並列運転を商用同期状態という。
また、既に並列運転しているインバータ回路１２−１，１２−２は、バイパス電圧が検出されないときは、（ｂ）の内部発振器の位相と(ｄ)の各インバータ電流の分担制御とによって、各インバータ回路１２−１，１２−２は自己の電圧位相を決めている。このようなインバータの並列運転を内部同期状態という。
また、新規に並列投入させようとするインバータ回路１２−３は、（ｃ）の擬似母線電圧Ｖｎ３の位相によって自己の電圧位相を決めている。（ｄ）の各インバータ電流の分担制御は実施していない。このようなインバータ回路１２−３の運転状態を母線同期状態という。
インバータ回路１２−３が並列投入されたあとは、インバータ回路１２−３は商用同期状態または内部同期状態に切り換わる。この段階で、インバータ回路１２−１，１２−２，１２−３は全て商用同期状態または全て内部同期状態に切り換わる。 Here, when the bypass voltage is detected, the inverter circuits 12-1 and 12-2 that are already operating in parallel share the phase of the bypass voltage of the commercial power source (a) and each inverter current of (d). Each inverter circuit 12-1 and 12-2 determines its own voltage phase by the control. Such parallel operation of inverters is referred to as a commercial synchronization state.
In addition, when the bypass circuits are not detected, the inverter circuits 12-1 and 12-2 that have already been operated in parallel are each controlled by the phase of the internal oscillator (b) and the sharing control of each inverter current (d). The inverter circuits 12-1 and 12-2 determine their own voltage phase. Such parallel operation of inverters is called an internal synchronization state.
Further, the inverter circuit 12-3 to be newly introduced in parallel determines its own voltage phase based on the phase of the pseudo bus voltage Vn3 in (c). The sharing control of each inverter current in (d) is not performed. Such an operating state of the inverter circuit 12-3 is referred to as a bus synchronization state.
After the inverter circuit 12-3 is turned on in parallel, the inverter circuit 12-3 switches to the commercial synchronization state or the internal synchronization state. At this stage, the inverter circuits 12-1, 12-2, 12-3 are all switched to the commercial synchronization state or the internal synchronization state.

一方、各インバータ回路１２−１，１２−２，１２−３は、それぞれ、リアクトルＬ２１及びコンデンサＣ２１からなるフィルタ２２及び並列用リアクトルＬ２２によって、インバータ部２１の出力のＰＷＭ波形から高調波を除去して正弦波に変換しているが、並列用リアクトルＬ２２は別盤であるリアクトル盤１３に格納されている。 On the other hand, each of the inverter circuits 12-1, 12-2, and 12-3 removes harmonics from the PWM waveform output from the inverter unit 21 by the filter 22 and the parallel reactor L22, which are constituted by the reactor L21 and the capacitor C21, respectively. However, the parallel reactor L22 is stored in the reactor board 13 which is a separate board.

したがって、各インバータ回路１２−１，１２−２，１２−３は、リアクトル盤１３から比較的遠い距離にあるために、リアクトル盤１３内において並列用リアクトルＬ２２の出力側で並列接続されている母線２４の母線電圧Ｖ０を検出することができない。つまり、各インバータ回路１２−１，１２−２，１２−３は、自己の盤内のみにおいて検出及び制御系のループを構成することができない。そのため、各インバータ回路１２−１，１２−２，１２−３は、母線２４の真の母線電圧Ｖ０ではなく、各パワースイッチ２３−１，２３−２，２３−３の出力側の擬似母線電圧Ｖｎ１，Ｖｎ２，Ｖｎ３を母線電圧とみなして検出している。 Accordingly, each of the inverter circuits 12-1, 12-2, 12-3 is located at a relatively far distance from the reactor board 13, and therefore is connected in parallel on the output side of the parallel reactor L22 in the reactor board 13. The 24 bus voltage V0 cannot be detected. That is, each of the inverter circuits 12-1, 12-2, 12-3 cannot form a detection and control system loop only within its own panel. Therefore, each inverter circuit 12-1, 12-2, 12-3 is not the true bus voltage V0 of the bus 24, but the pseudo bus voltage on the output side of each power switch 23-1, 23-2, 23-3. Vn1, Vn2, and Vn3 are detected as bus voltage.

このとき、既に並列運転しているインバータ回路１２−１の電圧ベクトルは、図４（ａ）に示すように、ＰＷＭ電圧Ｖｃ１→インバータ電圧Ｖａ１及び擬似母線電圧Ｖｎ１→母線電圧Ｖ０というように位相が順に遅れている。同様に、既に並列運転しているインバータ回路１２−２の電圧ベクトルについても、図４（ｂ）に示すように、ＰＷＭ電圧Ｖｃ２→インバータ電圧Ｖａ２及び擬似母線電圧Ｖｎ２→母線電圧Ｖ０というように位相が順に遅れている。このような電圧位相のベクトル関係は母線２４に負荷電流が流れている商用同期状態及び内部同期状態において同じである。 At this time, as shown in FIG. 4 (a), the voltage vector of the inverter circuit 12-1 already operating in parallel has a phase of PWM voltage Vc1 → inverter voltage Va1 and pseudo bus voltage Vn1 → bus voltage V0. It is late in order. Similarly, with respect to the voltage vector of the inverter circuit 12-2 that has already been operated in parallel, as shown in FIG. 4 (b), the phase of PWM voltage Vc2 → inverter voltage Va2 and pseudo-bus voltage Vn2 → bus voltage V0. Are behind in order. Such a voltage phase vector relationship is the same in the commercial synchronization state and the internal synchronization state in which the load current flows through the bus 24.

また、並列運転中のインバータ回路１２−１とインバータ回路１２−２とは、インバータ電流分担制御によって位相補正が働いているため、各インバータ電流Ｉｃ１，Ｉｃ２が平均化されてそれぞれのＰＷＭ電圧Ｖｃ１，Ｖｃ２の位相が補正制御されているので、インバータ回路１２−１とインバータ回路１２−２とは、それぞれのインバータ電圧Ｖａ１とインバータ電圧Ｖａ２とのベクトルは重なっている。したがって、インバータ回路１２−１とインバータ回路１２−２とは、それぞれの擬似母線電圧Ｖｎ１と擬似母線電圧Ｖｎ２とのベクトルも重なるため、インバータ回路１２−１とインバータ回路１２−２との間で横流が流れることはない。 In addition, since the inverter circuit 12-1 and the inverter circuit 12-2 in parallel operation are phase-corrected by inverter current sharing control, the inverter currents Ic1 and Ic2 are averaged and the PWM voltages Vc1, Since the phase of Vc2 is corrected and controlled, the vectors of the inverter voltage Va1 and the inverter voltage Va2 overlap each other in the inverter circuit 12-1 and the inverter circuit 12-2. Accordingly, the inverter circuit 12-1 and the inverter circuit 12-2 have the vectors of the pseudo bus voltage Vn1 and the pseudo bus voltage Vn2 overlapped, so that a cross current flows between the inverter circuit 12-1 and the inverter circuit 12-2. Will not flow.

一方、新規に並列接続させようとするインバータ回路１２−３の電圧ベクトルについては、パワースイッチ２３−３がＯＦＦしているために母線電圧Ｖ０と擬似母線電圧Ｖｎ３とは同じ位相である。そして、並列投入を行うために母線同期を選択することにより、擬似母線電圧Ｖｎ３に追従するようにインバータ電圧Ｖａ３の位相が制御される。 On the other hand, for the voltage vector of the inverter circuit 12-3 to be newly connected in parallel, the bus voltage V0 and the pseudo-bus voltage Vn3 are in the same phase because the power switch 23-3 is OFF. Then, the phase of the inverter voltage Va3 is controlled so as to follow the pseudo-bus voltage Vn3 by selecting the bus synchronization to perform parallel input.

図５は、図３（ａ）に示すインバータ回路の並列冗長システムにおいて、並列投入するインバータ回路１２−３が母線同期を行うための制御系のブロック図である。これらの各ブロックは、ＣＰＵ、ＲＯＭ、ＲＡＭ及びプログラムからなるコンピュータによって実現される。図５に示すように、インバータ回路１２−３を並列投入するために擬似母線電圧Ｖｎ３を選択すると（母線同期）、位相検出部３１はＰＬＬ制御によって擬似母線電圧Ｖｎ３の電圧位相を検出する。そして、電圧指令生成部３２は、検出された電圧位相に合わせてインバータの指令電圧Ｖｉｎｖ＿ｒｅｆを生成する。 FIG. 5 is a block diagram of a control system for the inverter circuit 12-3 to be put in parallel to perform bus synchronization in the parallel redundant system of inverter circuits shown in FIG. Each of these blocks is realized by a computer including a CPU, a ROM, a RAM, and a program. As shown in FIG. 5, when the pseudo bus voltage Vn3 is selected in order to put the inverter circuit 12-3 in parallel (bus synchronization), the phase detector 31 detects the voltage phase of the pseudo bus voltage Vn3 by PLL control. Then, the voltage command generator 32 generates the inverter command voltage Vinv_ref in accordance with the detected voltage phase.

一方、インバータ盤１２−１，１２−２，１２−３ではＣＴの組み合わせ回路により、インバータ回路１２−３のインバータ分担制御用電流Ｉloop３を抽出する。このインバータ分担制御用電流Ｉloop３は、インバータ回路１２−３の出力電流Ｉ３から、並列運転するインバータ回路１２−１，１２−２，１２−３の出力電流Ｉ１，Ｉ２，Ｉ３の平均電流を減算した差分電流｛Ｉ３−（Ｉ１＋Ｉ２＋Ｉ３）／３｝である。一般には、ｎ台のインバータ回路が並列運転中のとき、それぞれのインバータ回路から流れ出す電流をＩ１，Ｉ２，…，Ｉｎとすると、インバータ回路１２−ｍのインバータ分担制御用電流Ｉloopｍは、（Ｉｍ−（Ｉ１＋Ｉ２＋…＋Ｉｎ）／ｎ）である。
３台並列運転におけるインバータ分担制御用電流Ｉloopの生成方法を図３（ｂ）で説明する。図３（ｂ）においてＣＴ比をＮとする。ＣＴの一次側電流がＩ１の場合は、ＣＴの二次側電流はＮ・Ｉ１になる。他のインバータでも同様である。各ＣＴ二次側には負荷となる抵抗器Ｒが並列接続されている。３台並列における負荷電流の平均値、つまり各インバータの目標電流値をＩＬとする。各ＣＴの抵抗器Ｒの両端電圧をＶ１，Ｖ２，Ｖ３とすると、抵抗器Ｒに流れる電流はキルヒホッフ則から決まるため、両端電圧は式（ｂ１）、（ｂ２）、（ｂ３）になる。
Ｖ１＝Ｒ・Ｎ・（Ｉ１−ＩＬ）（ｂ１）
Ｖ２＝Ｒ・Ｎ・（Ｉ２−ＩＬ）（ｂ２）
Ｖ３＝Ｒ・Ｎ・（Ｉ３−ＩＬ）（ｂ３）
さらに、ＣＴ回路はループなっているので、抵抗器Ｒの両端電圧の合計値は零になる。
Ｖ１＋Ｖ２＋Ｖ３＝０（ｂ４）
式（ｂ１）（ｂ２）（ｂ３）を式（ｂ４）に代入して、ＩＬを消去する。
ＩＬ＝（Ｉ１＋Ｉ２＋Ｉ３）／３（ｂ５）
式（ｂ５）を式（ｂ３）に代入して、ＩＬを消去する。
Ｖ３＝Ｒ・Ｎ・｛Ｉ３−（Ｉ１＋Ｉ２＋Ｉ３）／３｝（ｂ６）
式（ｂ６）を抵抗器Ｒの抵抗値とＣＴ比Ｎで除したものが、インバータ回路１２−３のインバータ分担制御用電流Ｉloop３になる。
補償ゲイン部３３は、インバータ回路１２−３が並列投入する前はゲイン零、１２−３が並列投入した後はゲイン有、となる。 On the other hand, the inverter boards 12-1, 12-2, and 12-3 extract the inverter sharing control current Iloop3 of the inverter circuit 12-3 by a CT combinational circuit. This inverter sharing control current Iloop3 is obtained by subtracting the average current of the output currents I1, I2, and I3 of the inverter circuits 12-1, 12-2, and 12-3 that are operated in parallel from the output current I3 of the inverter circuit 12-3. The differential current is {I3− (I1 + I2 + I3) / 3}. In general, when n inverter circuits are operating in parallel, assuming that the currents flowing out from the inverter circuits are I1, I2,..., In, the inverter sharing control current Iloopm of the inverter circuit 12-m is (Im− (I1 + I2 +... + In) / n).
A method for generating the inverter sharing control current Iloop in the three-unit parallel operation will be described with reference to FIG. In FIG. 3B, the CT ratio is N. When the primary current of CT is I1, the secondary current of CT is N · I1. The same applies to other inverters. A resistor R serving as a load is connected in parallel to each CT secondary side. The average value of load currents in parallel with three units, that is, the target current value of each inverter is defined as IL. Assuming that the voltage across the resistor R of each CT is V1, V2, and V3, the current flowing through the resistor R is determined by Kirchhoff's law.
V1 = R.N. (I1-IL) (b1)
V2 = R.N. (I2-IL) (b2)
V3 = R · N · (I3-IL) (b3)
Furthermore, since the CT circuit is a loop, the total value of the voltages across the resistor R becomes zero.
V1 + V2 + V3 = 0 (b4)
The expressions (b1), (b2), and (b3) are substituted into the expression (b4) to erase IL.
IL = (I1 + I2 + I3) / 3 (b5)
By substituting equation (b5) into equation (b3), IL is erased.
V3 = R · N · {I3− (I1 + I2 + I3) / 3} (b6)
A value obtained by dividing the expression (b6) by the resistance value of the resistor R and the CT ratio N is an inverter sharing control current Iloop3 of the inverter circuit 12-3.
The compensation gain section 33 has a gain of zero before the inverter circuit 12-3 is turned on in parallel, and has a gain after the 12-3 is turned on in parallel.

再び図５において、電圧指令生成部３２から出力された指令電圧Ｖｉｎｖ＿ｒｅｆとインバータ分担制御用電流Ｉloopによる補正電圧との差分が求められる。並列投入する前における補正電圧は零であるから、この差分は擬似母線電圧Ｖｎ３の位相をもつ。さらに、この差分からインバータ電圧Ｖａ３が減算されて電圧制御部３４に入力されることによって、電圧制御部３４は、インバータ電圧Ｖａ３の位相を擬似母線電圧Ｖｎ３の位相に追従させるようにＡＶＲ制御を行う。これによって、インバータ電圧Ｖａ３の位相は擬似母線電圧Ｖｎ３の位相と同位相になる。つまり、インバータ回路１２−３におけるすべての電圧ベクトル（つまり、母線電圧Ｖ０、擬似母線電圧Ｖｎ３、インバータ電圧Ｖａ３、及びＰＷＭ電圧Ｖｃ３の各位相のベクトル）は、図４（ｃ）に示すように、すべて同じ電圧位相のベクトルとなる。 In FIG. 5 again, the difference between the command voltage Vinv_ref output from the voltage command generator 32 and the correction voltage by the inverter sharing control current Iloop is obtained. Since the correction voltage before the parallel input is zero, this difference has the phase of the pseudo bus voltage Vn3. Further, the inverter voltage Va3 is subtracted from this difference and input to the voltage control unit 34, whereby the voltage control unit 34 performs AVR control so that the phase of the inverter voltage Va3 follows the phase of the pseudo bus voltage Vn3. . As a result, the phase of the inverter voltage Va3 is the same as the phase of the pseudo bus voltage Vn3. That is, all voltage vectors in the inverter circuit 12-3 (that is, vectors of the phases of the bus voltage V0, the pseudo bus voltage Vn3, the inverter voltage Va3, and the PWM voltage Vc3) are as shown in FIG. All vectors have the same voltage phase.

この状態においてインバータ回路１２−３のパワースイッチ２３−３がＯＮされて並列投入されると、図４の各電圧ベクトルに示すように、インバータ回路１２−１のインバータ電圧Ｖａ１及びインバータ回路１２−２のインバータ電圧Ｖａ２に対して、インバータ回路１２−３のインバータ電圧Ｖａ３が遅れ位相となるため、インバータ回路１２−１，１２−２からインバータ回路１２−３へ横流Ｉｐが流れる。このような横流Ｉｐは負荷電流と同じベクトル（有効ベクトル）であるので有効横流という。このような有効横流はインバータ効率を低下させることはもちろんのこと、インバータ回路１２−３に過電流を発生させる要因となる。 In this state, when the power switch 23-3 of the inverter circuit 12-3 is turned on and turned on in parallel, the inverter voltage Va1 of the inverter circuit 12-1 and the inverter circuit 12-2 are shown in each voltage vector of FIG. Since the inverter voltage Va3 of the inverter circuit 12-3 is in a delayed phase with respect to the inverter voltage Va2, the cross current Ip flows from the inverter circuits 12-1 and 12-2 to the inverter circuit 12-3. Such a cross current Ip is called an effective cross current because it is the same vector (effective vector) as the load current. Such an effective cross current not only lowers the inverter efficiency but also causes overcurrent in the inverter circuit 12-3.

このような有効横流は次の式（１）で決定される。
％Ｉｐ＝（％Ｖａ１−％Ｖａ３）／{（％Ｌ２２／ｎ）＋％Ｌ２２}
＝（％Ｖａ１−％Ｖａ３）／％Ｌ２２／{（１／ｎ）＋１} （１）
但し、％Ｉｐは有効横流比、ｎはインバータ回路の並列済み台数、％Ｌ２２は並列用リアクトルＬ２２のインピーダンス定格比、％Ｖａｌはインバータ回路１２−１のインバータ電圧定格比、％Ｖａ３はインバータ回路１２−３のインバータ電圧定格比である。なお、％Ｌ２２におけるＬ２２はｊωＬで表わされるインピーダンス成分である。 Such an effective cross current is determined by the following equation (1).
% Ip = (% Va1-% Va3) / {(% L22 / n) +% L22}
= (% Va1-% Va3) /% L22 / {(1 / n) +1} (1)
However,% Ip is the effective cross current ratio, n is the number of inverter circuits in parallel,% L22 is the impedance rating ratio of the parallel reactor L22,% Val is the inverter voltage rating ratio of the inverter circuit 12-1, and% Va3 is the inverter circuit 12. -3 inverter voltage rating ratio. Note that L22 in% L22 is an impedance component represented by jωL.

式（１）から分かるように、インバータ回路の並列運転台数ｎが多いほど新たに並列投入しようとするインバータ回路の有効横流％Ｉｐが増え、かつ、並列用リアクトルＬ２２のインダクタンスが小さいほど（つまりインピーダンスが小さいほど）新たに並列投入しようとするインバータ回路の有効横流％Ｉｐが増える傾向にある。したがって、並列運転台数が多く、かつ、並列用リアクトルＬ２２のインダクタンスが小さいほど、新たなインバータ回路の並列投入時の過電流が増えるために並列投入の失敗を引き起こし易くなる。 As can be seen from the equation (1), as the number n of parallel operation of inverter circuits increases, the effective cross current% Ip of the inverter circuit to be newly introduced in parallel increases and the inductance of the parallel reactor L22 decreases (that is, impedance). There is a tendency that the effective cross current% Ip of the inverter circuit to be newly introduced in parallel tends to increase. Therefore, as the number of parallel operation is larger and the inductance of the parallel reactor L22 is smaller, the overcurrent at the time of parallel introduction of a new inverter circuit is increased, so that the failure of parallel introduction is likely to occur.

次に、並列運転中に新たなインバータ回路を並列投入したときに過大な有効横流が流れて並列投入に失敗した場合の有効横流％Ｉｐを計算してみる。ここでは、インバータ回路の並列済み台数ｎを３台とし、並列用リアクトルＬ２２のパーセントインピーダンス（％Ｌ２２）を３％とし、かつ、インバータ回路１２−１のインバータ電圧定格比％Ｖａｌとインバータ回路１２−３のインバータ電圧定格比％Ｖａ３の差分（％Ｖａ１−％Ｖａ３）を位相差で換算した電気角度を５．４ｄｅｇ（５０Ｈｚ運転で２０ｍｓ・５．４ｄｅｇ／３６０ｄｅｇ＝３００μｓ）とした場合について有効横流％Ｉｐを計算してみる。 Next, let us calculate the effective cross current% Ip when an excessive effective cross current flows when a new inverter circuit is input in parallel during parallel operation and the parallel input fails. Here, the number n of parallel inverter circuits is 3, the percent impedance (% L22) of the parallel reactor L22 is 3%, and the inverter voltage rating ratio% Val of the inverter circuit 12-1 and the inverter circuit 12- When the electrical angle obtained by converting the difference (% Va1-% Va3) of the inverter voltage rating ratio% Va3 by phase difference to 5.4 deg (20 ms, 5.4 deg / 360 deg = 300 μs at 50 Hz operation), the effective cross current% Try to calculate Ip.

すなわち、インバータ回路１２−３が並列投入に失敗したときの不具合時の有効横流％Ｉｐは、
％Ｉｐ＝ｓｉｎ（５．４ｄｅｇ）／（３％／３台＋３％）
＝０．０９４１／０．０４
＝２３５％
したがって、インバータ回路１２−１からインバータ回路１２−３に対して定格電流の２３５％の有効横流％Ｉｐが流れるため、インバータ回路１２−３は過電流を検出して並列投入に失敗する。このような過電流の原因は、追加して並列投入されるインバータ回路１２−３が母線同期運転の選択を行うときに、自己のインバータ電圧Ｖａ３の方が並列運転中のインバータ回路１２−１のインバータ電圧Ｖａ１よりも原理的に位相が遅れるために生じるものである。 That is, the effective cross current% Ip at the time of malfunction when the inverter circuit 12-3 fails in parallel injection is
% Ip = sin (5.4deg) / (3% / 3 cars + 3%)
= 0.0941 / 0.04
= 235%
Accordingly, 235% of the effective cross current% Ip of the rated current flows from the inverter circuit 12-1 to the inverter circuit 12-3, so that the inverter circuit 12-3 detects an overcurrent and fails to be turned on in parallel. The cause of such overcurrent is that when the inverter circuit 12-3 additionally supplied in parallel selects the bus-synchronous operation, the inverter voltage Va3 of the inverter circuit 12-1 in parallel operation is more This is because the phase is theoretically delayed from the inverter voltage Va1.

そこで、例えば、インバータ回路１２−３が並列投入に失敗したときの不具合時の有効横流％Ｉｐの２３５％を半分程度まで減らすことが望ましい。そのためには、インバータ回路１２−１のインバータ電圧定格比％Ｖａｌとインバータ回路１２−３のインバータ電圧定格比％Ｖａ３の差分（％Ｖａ１−％Ｖａ３）による位相差の許容値を、３００μｓから１５０μｓ（電気角に換算して５．４ｄｅｇから２．７ｄｅｇ）に変更するように、インバータ回路１２−３のインバータ電圧Ｖａ３の位相に関するパラメータを修正して対応する必要がある。 Therefore, for example, it is desirable to reduce 235% of the effective cross current% Ip at the time of malfunction when the inverter circuit 12-3 fails in parallel injection to about half. For this purpose, the allowable value of the phase difference depending on the difference (% Va1−% Va3) between the inverter voltage rating ratio% Val of the inverter circuit 12-1 and the inverter voltage rating ratio% Va3 of the inverter circuit 12-3 is changed from 300 μs to 150 μs ( It is necessary to correct the parameter related to the phase of the inverter voltage Va3 of the inverter circuit 12-3 so that the electrical angle is changed from 5.4 deg to 2.7 deg).

すなわち、これから並列投入されるインバータ回路１２−３のインバータ電圧Ｖａ３の位相を、並列運転中にある他のインバータ回路１２−１，１２−２のインバータ電圧Ｖａ１，Ｖａ２の位相に対して電気角２．７ｄｅｇ以内に合わせるような制御系の処置をとる必要がある。 That is, the phase of the inverter voltage Va3 of the inverter circuit 12-3 to be input in parallel is set to an electrical angle of 2 with respect to the phase of the inverter voltages Va1 and Va2 of the other inverter circuits 12-1 and 12-2 in parallel operation. It is necessary to take control measures such that the time is within 7 deg.

以上のような考察に基づいて、これから並列投入しようとするインバータ回路１２−３のインバータ電圧を適正に位相追従するための第１の実施形態に係る位相同期の制御方法について説明する。図６（ａ），（ｂ），（ｃ）は、図３（ａ）に示す３台のインバータの並列接続において並列投入するインバータ回路１２−３のインバータ電圧を適正に位相追従させた場合のベクトル図である。すなわち、並列運転中のインバータ回路１２−１、１２−２の電圧ベクトル図である図６（ａ），（ｂ）は図４（ａ），（ｂ）と同じであり、これから並列投入するインバータ回路１２−３の電圧ベクトル図である図６（ｃ）が図４（ｃ）と異なっている。 Based on the above consideration, a phase synchronization control method according to the first embodiment for appropriately tracking the phase of the inverter voltage of the inverter circuit 12-3 to be supplied in parallel will be described. FIGS. 6A, 6B, and 6C show the case where the inverter voltage of the inverter circuit 12-3 that is input in parallel in the parallel connection of the three inverters shown in FIG. It is a vector diagram. That is, FIGS. 6A and 6B which are voltage vector diagrams of the inverter circuits 12-1 and 12-2 in parallel operation are the same as FIGS. 4A and 4B. FIG. 6C, which is a voltage vector diagram of the circuit 12-3, is different from FIG.

図３（ａ）に示すように、複数のインバータ回路１２−１，１２−２，１２−３がリアクトル盤１３の並列用リアクトルＬ２２を介して並列接続されている。既に並列運転中のインバータ回路１２−１，１２−２に対して後から並列投入されるインバータ回路１２−３は、自己の盤（つまり、インバータ盤１２−３）内に制御系のループを持っているので、別盤のリアクトル盤１３から母線電圧Ｖ０を検出することができない。したがって、パワースイッチ２３−３の後の擬似母線電圧Ｖｎ３に対して、並列用リアクトルＬ２２によるインバータ電流Ｉｎの電圧ドロップ分を予測して初期値として加算した補正母線電圧を基準電圧とし、インバータ回路１２−３のインバータ電圧Ｖａ３の位相をこの補正母線電圧の位相に追従させる制御を行っている。これによって、インバータ回路１２−３のインバータ電圧Ｖａ３は、運転中のインバータ回路１２−１のインバータ電圧と同相になるので、インバータ回路１２−３の並列接続時に横流が流れることはない。 As shown in FIG. 3A, a plurality of inverter circuits 12-1, 12-2, and 12-3 are connected in parallel through a parallel reactor L <b> 22 of the reactor board 13. The inverter circuit 12-3, which is inserted later in parallel with the inverter circuits 12-1 and 12-2 that are already in parallel operation, has a control loop in its own panel (that is, the inverter panel 12-3). Therefore, the bus voltage V0 cannot be detected from the reactor board 13 as a separate board. Therefore, the corrected bus voltage obtained by predicting the voltage drop of the inverter current In by the parallel reactor L22 and adding it as an initial value to the pseudo bus voltage Vn3 after the power switch 23-3 is used as a reference voltage, and the inverter circuit 12 -3, the control is performed so that the phase of the inverter voltage Va3 follows the phase of the correction bus voltage. As a result, the inverter voltage Va3 of the inverter circuit 12-3 is in phase with the inverter voltage of the inverter circuit 12-1 during operation, so that no cross current flows when the inverter circuit 12-3 is connected in parallel.

ここで、数式を用いて、並列投入するインバータ回路のインバータ電圧の位相を適正に追従させる方法について詳細に説明する。すなわち、インバータ回路をｎ台並列運転しているときに、さらに１台のインバータ回路を並列投入する場合において、並列投入しようとするインバータ回路のインバータ電圧の位相追従を適正に行って有効横流を防止する方法について数式を用いて説明する。 Here, a method for appropriately following the phase of the inverter voltage of the inverter circuit to be input in parallel will be described in detail using mathematical expressions. In other words, when n inverter circuits are operating in parallel, when one inverter circuit is added in parallel, the phase of the inverter voltage of the inverter circuit to be supplied in parallel is properly followed to prevent effective cross current. The method to do is demonstrated using numerical formula.

なお、下記の数式において、Ｖｎｌ（ｎ）はｎ台並列運転中の１号機の擬似母線電圧（図３（ａ）ではインバータ回路１２−１の擬似母線電圧Ｖｎ１）、Ｖｎ３（ｎ）はｎ台並列運転中の（ｎ＋１）号機の擬似母線電圧（図３（ａ）ではインバータ回路１２−３の擬似母線電圧Ｖｎ３）である。また、Ｖｎｌ（ｎ＋１）は（ｎ＋１）台を並列運転したときの１号機の擬似母線電圧（図３（ａ）ではインバータ回路１２−１の擬似母線電圧Ｖｎ１）、Ｖｎ３（ｎ＋１）は（ｎ＋１）台を並列運転したときの（ｎ＋１）号機の擬似母線電圧の補正値である一次補正母線電圧（図３（ａ）ではインバータ回路１２−３の擬似母線電圧Ｖｎ３に基づく一次補正母線電圧）である。なお、前記発明の概要では補正母線電圧と表現したが、数式を用いた詳細説明では、並列投入インバータ回路（インバータ回路１２−３）が並列投入される直前までの補正母線電圧を一次補正母線電圧といい、並列投入インバータ回路（インバータ回路１２−３）が並列投入された後において自己のインバータ電流と既に並列接続されているインバータ回路電流との差分電流から算出される補正母線電圧を二次補正母線電圧という。 In the following formula, Vnl (n) is the pseudo-bus voltage of the first machine in parallel operation of n units (in FIG. 3A, the pseudo-bus voltage Vn1 of the inverter circuit 12-1), and Vn3 (n) is n units. This is the pseudo-bus voltage of the (n + 1) unit during parallel operation (pseudo-bus voltage Vn3 of the inverter circuit 12-3 in FIG. 3A). Vnl (n + 1) is the pseudo bus voltage of the first unit when (n + 1) units are operated in parallel (pseudo bus voltage Vn1 of the inverter circuit 12-1 in FIG. 3A), and Vn3 (n + 1) is (n + 1). Is the primary correction bus voltage (the primary correction bus voltage based on the pseudo bus voltage Vn3 of the inverter circuit 12-3 in FIG. 3A), which is the correction value of the pseudo bus voltage of the (n + 1) machine when the units are operated in parallel. . In the summary of the invention, the correction bus voltage is expressed as a corrected bus voltage. However, in the detailed description using mathematical formulas, the correction bus voltage until immediately before the parallel input inverter circuit (inverter circuit 12-3) is input in parallel is the primary correction bus voltage. Secondary correction of the correction bus voltage calculated from the difference current between its own inverter current and the inverter circuit current already connected in parallel after the parallel input inverter circuit (inverter circuit 12-3) is input in parallel This is called bus voltage.

母線２４を介して出力される負荷電流をＩloadとすると、
ｎ台並列運転中に１台のインバータ回路を並列投入する前の関係式は、
Ｖｎｌ（ｎ）＝Ｖ０＋ｊωＬ２２×Ｉload／ｎ（２）
Ｖｎ３（ｎ）＝Ｖ０＋ｊωＬ２２×０＝Ｖ０（３） If the load current output through the bus 24 is Iload,
The relational expression before turning on one inverter circuit in parallel during n-unit parallel operation is
Vnl (n) = V0 + jωL22 × Iload / n (2)
Vn3 (n) = V0 + jωL22 × 0 = V0 (3)

ｎ台並列運転中に１台のインバータ回路を並列投入した後の関係式は、
Ｖｎｌ（ｎ＋１）＝Ｖ０＋ｊωＬ２２×Ｉload／（ｎ＋１）（４）
Ｖｎ３（ｎ＋１）＝Ｖ０＋ｊωＬ２２×Ｉload／（ｎ＋１）（５） The relational expression after turning on one inverter circuit in parallel during n-unit parallel operation is
Vnl (n + 1) = V0 + jωL22 × Iload / (n + 1) (4)
Vn3 (n + 1) = V0 + jωL22 × Iload / (n + 1) (5)

ここで、これから並列投入を行う３号機（（ｎ＋１）号機）が認識できる変数は、差分電流であるインバータ分担制御用電流Ｉloop３（ｎ）とインバータ回路１２−３の擬似母線電圧Ｖｎ３（ｎ）のみであって、母線電圧Ｖ０を認識することができない。
Ｉloop３（ｎ）＝Ｉ３−（Ｉ１＋Ｉ２＋……＋Ｉｎ）／（ｎ＋１）
＝０−（Ｉload／ｎ＋Iload／ｎ＋……＋Ｉload／ｎ）
＝（−Ｉload／ｎ）・ｎ／（ｎ＋１）
＝−Ｉload／（ｎ＋１）（６）
式（３）と式（６）を使って式（５）からＶ０とＩloadを消去すると次の式（７）のようになる。
Ｖｎ３(ｎ＋１)＝Ｖｎ３(ｎ)−ｊωＬ２２×Ｉloop３(ｎ) （７） Here, the only variables that can be recognized by the No. 3 machine ((n + 1) No.) that will perform parallel charging from now on are the inverter sharing control current Iloop3 (n) that is the differential current and the pseudo bus voltage Vn3 (n) of the inverter circuit 12-3. Thus, the bus voltage V0 cannot be recognized.
Iloop3 (n) = I3- (I1 + I2 + ... + In) / (n + 1)
= 0- (Iload / n + Iload / n + ...... + Iload / n)
= (-Iload / n) .n / (n + 1)
= -Iload / (n + 1) (6)
When V0 and Iload are deleted from Expression (5) using Expression (3) and Expression (6), the following Expression (7) is obtained.
Vn3 (n + 1) = Vn3 (n) −jωL22 × Iloop3 (n) (7)

式（７）から分かるように、これから並列投入しようとする３号機（（ｎ＋１）号機）、つまりインバータ回路１２−３は、並列投入前の擬似母線電圧Ｖｎ３（ｎ）に対して、１個の並列用リアクトルＬ２２のインピーダンス（ｊωＬ２２）とインバータ分担制御用電流Ｉloop３（ｎ）との積（つまり、並列用リアクトルＬ２２のドロップ電圧分）を減算して一次補正母線電圧（Ｖｎ３（ｎ＋１））を求める。そして、インバータ回路１２−３は、この一次補正母線電圧（Ｖｎ３（ｎ＋１））を位相追従の基準電圧としてインバータ電圧Ｖａ３を追従させれば、既に並列運転中のインバータ回路の変化後の基準電圧（つまり、インバータ回路１２−１の擬似母線電圧Ｖｎ１）と同じ位相になるので、インバータ回路相互間に横流Ｉｐが流れるおそれはなくなる。 As can be seen from the equation (7), the third machine ((n + 1) machine) to be put in parallel, that is, the inverter circuit 12-3, has one piece of the pseudo-bus voltage Vn3 (n) before the parallel turn-on. The product of the impedance (jωL22) of the parallel reactor L22 and the inverter sharing control current Iloop3 (n) (that is, the drop voltage of the parallel reactor L22) is subtracted to obtain the primary correction bus voltage (Vn3 (n + 1)). . Then, if the inverter circuit Va-3 follows the inverter voltage Va3 using the primary correction bus voltage (Vn3 (n + 1)) as a reference voltage for phase tracking, the inverter circuit 12-3 can change the reference voltage after the change of the inverter circuit already in parallel operation ( That is, since it has the same phase as the pseudo bus voltage Vn1) of the inverter circuit 12-1, there is no possibility that the cross current Ip flows between the inverter circuits.

すなわち、３号機（（ｎ＋１）号機）を並列投入しようとするとき、式(７)の初期状態で母線同期を行えば、ｎ台並列運転中に１台のインバータ回路を並列投入した後の１号機のインバータ電圧[つまり、式（４）のＶｎｌ（ｎ＋１）に相当]とｎ台並列運転中に１台のインバータ回路を並列投入した後の３号機（ｎ号機）のインバータ電圧[つまり、式（６）のＶｎ３（ｎ＋１）に相当]とが同じ値になるので、並列投入する３号機（ｎ号機）つまりインバータ回路１２−３には有効横流Ｉｐは流れない。 That is, when the third unit ((n + 1) unit) is to be turned on in parallel, if the bus synchronization is performed in the initial state of the equation (7), 1 after the inverter circuit is turned on in parallel during the n-unit parallel operation. Unit inverter voltage [that is, equivalent to Vnl (n + 1) in equation (4)] and inverter voltage of unit 3 (unit n) after injecting one inverter circuit in parallel during n units parallel operation [that is, equation (Corresponding to Vn3 (n + 1) in (6)) has the same value, so that the effective cross current Ip does not flow in the third machine (n machine), that is, the inverter circuit 12-3, which is put in parallel.

しかし、（ｎ＋１）号機（３号機）が並列投入を完了した後の定常状態においては、擬似母線電圧Ｖｎ３（ｎ）に対してインバータ分担制御用電流Ｉloop３（ｎ）から補正する一次補正母線電圧Ｖｎ３（ｎ＋１）を基準電圧とすることは過剰制御となるので、従来通りの制御系に戻す必要がある。したがって、（ｎ＋１）号機（３号機）の並列後の定常状態における制御系を補償するために、追加して並列投入するインバータ回路１２−３のインバータ電流Ｉｃ３を用いて再度の補正を行う必要がある。そこで、一次補正母線電圧Ｖｎ３＃は、前記の式(６)において、インバータ分担制御用電流Ｉloopからインバータ電流Ｉｃ３を加算した式に修正する必要がある。 However, in the steady state after the (n + 1) No. 3 (No. 3) completes the parallel charging, the primary correction bus voltage Vn3 that corrects the pseudo bus voltage Vn3 (n) from the inverter sharing control current Iloop3 (n). Setting (n + 1) as the reference voltage results in excessive control, so it is necessary to return to the conventional control system. Therefore, in order to compensate for the control system in the steady state after the parallel operation of the (n + 1) machine (3 machine), it is necessary to make another correction using the inverter current Ic3 of the inverter circuit 12-3 that is additionally supplied in parallel. is there. Therefore, the primary correction bus voltage Vn3 # needs to be corrected to an equation obtained by adding the inverter current Ic3 to the inverter sharing control current Iloop in the above equation (6).

したがって、一次補正母線電圧Ｖｎ３＃は、次の式（８）のようになる。
Ｖｎ３＃＝Ｖｎ３(ｎ)−ｊωＬ２２×(Ｉloop３(ｎ)＋Ｉｃ３) （８） Therefore, primary correction bus voltage Vn3 # is expressed by the following equation (8).
Vn3 # = Vn3 (n) −jωL22 × (Iloop3 (n) + Ic3) (8)

すなわち、式（８）から分かるように、（ｎ＋１）号機（３号機）つまりインバータ回路１２−３の並列投入後においては、擬似母線電圧Ｖｎ３(ｎ)に対して、インバータ分担制御用電流Ｉloop３(ｎ)からインバータ電流Ｉｃ３を加算した合成電流（Ｉloop３(ｎ)＋Ｉｃ３）と１個の並列用リアクトルＬ２２のインピーダンス（ｊωＬ２２）の積（つまり、並列用リアクトルＬ２２のドロップ電圧分）を減算して一次補正母線電圧（Ｖｎ３♯）を求める。そして、インバータ回路１２−３は、この一次補正母線電圧（Ｖｎ３♯）を位相追従の基準電圧としてインバータ電圧Ｖａ３を追従させる。これによって、インバータ回路１２−３は、並列投入直後において、Ｉｃ３が増加しＩloop３(ｎ)が減少（最終的には零）するので、補正量は急速に減衰する。さらに、並列投入後しばらくして母線同期から商用同期に切り替えられる。このため、インバータ回路１２−３は、既に並列運転中のインバータ回路１２−１と同じ電圧位相で並列運転を継続させることができるので、インバータ回路相互間に横流が流れることはない。 That is, as can be seen from equation (8), after the (n + 1) machine (3 machine), that is, the inverter circuit 12-3 is turned on in parallel, the inverter sharing control current Iloop3 ( n) is subtracted from the product of the combined current (Iloop3 (n) + Ic3) obtained by adding the inverter current Ic3 and the impedance (jωL22) of one parallel reactor L22 (that is, the drop voltage of the parallel reactor L22). A corrected bus voltage (Vn3 #) is obtained. Then, the inverter circuit 12-3 causes the inverter voltage Va3 to follow the primary correction bus voltage (Vn3 #) as a phase tracking reference voltage. Thereby, in the inverter circuit 12-3, Ic3 increases and Iloop3 (n) decreases (finally zero) immediately after the parallel input, so that the correction amount is rapidly attenuated. Furthermore, the bus synchronization is switched to the commercial synchronization for a while after the parallel introduction. For this reason, since the inverter circuit 12-3 can continue the parallel operation at the same voltage phase as the inverter circuit 12-1 already in parallel operation, a cross current does not flow between the inverter circuits.

次に、前記のような数式結果に基づいて、並列投入しようとするインバータ回路を母線同期させるための制御系を構築してみる。図７は、図３（ａ）に示すインバータ回路の並列冗長システムにおいて、並列投入するインバータ回路１２−３が母線同期を行うための第１の実施形態の制御系のブロック図である。図７に示す第１の実施形態の制御系が図５の制御系と異なるところは、並列投入するインバータ回路１２−３の擬似母線電圧Ｖｎ３を補正するための擬似母線電圧補正部３５ａが追加されたことである。 Next, on the basis of the above mathematical result, a control system for synchronizing the inverter circuits to be input in parallel with the bus will be constructed. FIG. 7 is a block diagram of a control system according to the first embodiment for the inverter circuit 12-3 to be connected in parallel to perform bus synchronization in the parallel redundant system of inverter circuits shown in FIG. The control system of the first embodiment shown in FIG. 7 is different from the control system of FIG. 5 in that a pseudo bus voltage correction unit 35a for correcting the pseudo bus voltage Vn3 of the inverter circuit 12-3 to be input in parallel is added. That is.

すなわち、式（８）に示す式を図７の制御系に導入すると、擬似母線電圧補正部３５ａは、並列投入するインバータ回路１２−３のインバータ分担制御用電流Ｉloopからインバータ電流Ｉｃ３を加算して合成電流（Ｉloop＋Ｉｃ３）を求める。そして、その合成電流（Ｉloop＋Ｉｃ３）に対して並列用リアクトルＬ２２のインピーダンス（ｊωＬ２２）を乗じて補正値[ｊωＬ２２×（Ｉloop＋Ｉｃ３）]を求める。そして、並列投入するインバータ回路１２−３の擬似母線電圧Ｖｎ３に対して補正値[ｊωＬ２２×（Ｉloop＋Ｉｃ３）]を減算することによって、式（８）で示す一次補正母線電圧Ｖｎ＃を求め、この一次補正母線電圧Ｖｎ＃を母線同期に選択する。 That is, when the equation shown in equation (8) is introduced into the control system of FIG. 7, the pseudo-bus voltage correction unit 35a adds the inverter current Ic3 from the inverter sharing control current Iloop of the inverter circuit 12-3 to be input in parallel. The combined current (Iloop + Ic3) is obtained. Then, the correction value [jωL22 × (Iloop + Ic3)] is obtained by multiplying the combined current (Iloop + Ic3) by the impedance (jωL22) of the parallel reactor L22. Then, by subtracting the correction value [jωL22 × (Iloop + Ic3)] from the pseudo bus voltage Vn3 of the inverter circuit 12-3 to be put in parallel, the primary correction bus voltage Vn # shown in the equation (8) is obtained. Correction bus voltage Vn # is selected for bus synchronization.

ここで、インバータ回路１２−３が並列投入されるまではインバータ電流Ｉｃ３はゼロであるので、前記した式（８）に示す一次補正母線電圧Ｖｎ３＃は実質的に前記した式（７）と同じ値となる。母線同期に選択されているため、インバータ回路１２−３は前記Ｖｎ３＃の位相に対して位相同期が行われる。そして、インバータ回路１２−３が並列投入された後は、インバータ電流Ｉｃ３が流れるので、式（８）の第２項の補正量は急速に減少する。やがて、母線同期から商用同期に切り換わるため、一次補正母線電圧Ｖｎ３＃は除外され、複数インバータ間の電流平衡の調整を目的としてインバータ分担制御用電流Ｉloopに補償ゲインを乗じて得られる二次補正母線電圧が生成され、一次母線電圧（既に補正は無い）から二次補正母線電圧を減算した電圧位相に対して位相同期が行われる。 Since the inverter current Ic3 is zero until the inverter circuit 12-3 is turned on in parallel, the primary correction bus voltage Vn3 # shown in the above equation (8) is substantially the same as the above equation (7). Value. Since the bus synchronization is selected, the inverter circuit 12-3 is phase-synchronized with the phase of Vn3 #. Since the inverter current Ic3 flows after the inverter circuit 12-3 is turned on in parallel, the correction amount of the second term of the equation (8) decreases rapidly. Over time, the primary correction bus voltage Vn3 # is excluded because the bus synchronization is switched to the commercial synchronization, and the secondary correction obtained by multiplying the inverter sharing control current Iloop by the compensation gain for the purpose of adjusting the current balance among the plurality of inverters. A bus voltage is generated, and phase synchronization is performed with respect to a voltage phase obtained by subtracting the secondary correction bus voltage from the primary bus voltage (already not corrected).

このようにして、インバータ回路１２−３が母線同期によって一次補正母線電圧Ｖｎ♯が選択されると、位相検出部３１がＰＬＬ制御によって一次補正母線電圧Ｖｎ♯の電圧位相を検出する。そして、電圧指令生成部３２が補正母線電圧Ｖｎ♯の電圧位相に合わせて指令電圧Ｖｉｎｖ＿ｒｅｆを生成する。 Thus, when the primary correction bus voltage Vn # is selected by the inverter circuit 12-3 by bus synchronization, the phase detector 31 detects the voltage phase of the primary correction bus voltage Vn # by PLL control. Then, the voltage command generator 32 generates a command voltage Vinv_ref in accordance with the voltage phase of the corrected bus voltage Vn #.

一方、補償ゲイン部３３は母線同期中はゲイン零で運転され、商用同期中はゲイン有りで運転される。インバータ回路１２−３の並列投入と同時に、インバータ回路１２−３のインバータ分担制御用電流Ｉloopによる差分電流補償ゲイン部３３が動作して、二次補正母線電圧を出力する。そして、電圧指令生成部３２からの指令電圧Ｖｉｎｖ_ｒｅｆと二次補正母線電圧との差分が求められる。さらに、この差分からインバータ電圧Ｖａ３が減算されて電圧制御部３４に入力されることによって、電圧制御部３４はＡＶＲ制御によってインバータ電圧Ｖａ３の位相を一次補正母線電圧Ｖｎ♯から二次補正母線電圧を減算した電圧位相に追従させるように制御を行う。これによって、インバータ電圧Ｖａ３の位相は一次補正母線電圧Ｖｎ♯から二次補正母線電圧を減算した電圧位相と同じになる。なお、並列投入後は一次補正母線電圧の補正項は零になることを申し添える。 On the other hand, the compensation gain unit 33 is operated with a gain of zero during bus synchronization, and is operated with gain during commercial synchronization. Simultaneously with the parallel application of the inverter circuit 12-3, the differential current compensation gain unit 33 using the inverter sharing control current Iloop of the inverter circuit 12-3 operates to output the secondary correction bus voltage. Then, the difference between the command voltage Vinv_ref from the voltage command generator 32 and the secondary correction bus voltage is obtained. Further, the inverter voltage Va3 is subtracted from this difference and input to the voltage control unit 34, whereby the voltage control unit 34 changes the phase of the inverter voltage Va3 from the primary correction bus voltage Vn # to the secondary correction bus voltage by AVR control. Control is performed so as to follow the subtracted voltage phase. Thus, the phase of inverter voltage Va3 is the same as the voltage phase obtained by subtracting the secondary correction bus voltage from primary correction bus voltage Vn #. It should be noted that the correction term of the primary correction bus voltage is zero after the parallel connection.

すなわち、インバータ電圧Ｖａ３は擬似母線電圧Ｖｎ３よりも位相が進むことになる。その結果、図６の電圧ベクトルに示すように、インバータ回路１２−３のインバータ電圧Ｖａ３及びＰＷＭ電圧Ｖｃ３は、母線電圧Ｖ０及び擬似母線電圧Ｖｎ３よりも位相が進むことになる。つまり、インバータ回路１２−３のインバータ電圧Ｖａ３は、インバータ回路１２−１のインバータ電圧Ｖａ１及びインバータ回路１２−２のインバータ電圧Ｖａ２と同位相になるため、インバータ回路１２−３の並列投入時及び並列運転中において、インバータ回路１２−１又はインバータ回路１２−２からインバータ回路１２−３へ横流Ｉｐは流れることはない。 That is, the phase of inverter voltage Va3 advances from that of pseudo bus voltage Vn3. As a result, as shown in the voltage vector of FIG. 6, the phases of the inverter voltage Va3 and the PWM voltage Vc3 of the inverter circuit 12-3 are ahead of the bus voltage V0 and the pseudo bus voltage Vn3. That is, the inverter voltage Va3 of the inverter circuit 12-3 has the same phase as the inverter voltage Va1 of the inverter circuit 12-1 and the inverter voltage Va2 of the inverter circuit 12-2. During operation, the cross current Ip does not flow from the inverter circuit 12-1 or the inverter circuit 12-2 to the inverter circuit 12-3.

すなわち、図７に示す第１の実施形態の制御系においては、並列投入するインバータ回路１２−３は、並列投入する直前は、擬似母線電圧Ｖｎ３に対して、負荷電流の平均値とみなせるインバータ分担制御用電流Ｉloop３(ｎ)とインバータ電流Ｉｃ３の加算電流による並列用リアクトルＬ２２の電圧ドロップ分（第一の電圧ドロップ分）だけ加算して一次補正母線電圧Ｖｎ３（ｎ＋１）を求める。そして、インバータ回路１２−３のインバータ電圧Ｖａ３を一次補正母線電圧Ｖｎ３（ｎ＋１）の位相に追従させて並列投入を行う。これによって、並列投入するインバータ回路１２−３は、既に並列運転中のインバータ回路１２−１と同位相で並列状態に入るので横流が流れることはない。 That is, in the control system of the first embodiment shown in FIG. 7, the inverter circuit 12-3 to be applied in parallel immediately before the parallel application, the inverter sharing that can be regarded as the average value of the load current with respect to the pseudo bus voltage Vn3. The primary correction bus voltage Vn3 (n + 1) is obtained by adding only the voltage drop (first voltage drop) of the parallel reactor L22 by the addition current of the control current Iloop3 (n) and the inverter current Ic3. Then, the inverter voltage Va3 of the inverter circuit 12-3 is made to follow in parallel with the phase of the primary correction bus voltage Vn3 (n + 1). As a result, the inverter circuit 12-3 to be put in parallel enters the parallel state with the same phase as the inverter circuit 12-1 already in parallel operation, so that no cross current flows.

そして、並列投入された後のインバータ回路１２−３は、擬似母線電圧Ｖ３ｎに対して、インバータ分担制御用電流Ｉloop３(ｎ)（並列投入前においては負荷電流の平均値と同値）とインバータ電流Ｉｃ３との加算電流による並列用リアクトルＬ２２の電圧ドロップ分（第一の電圧ドロップ分）を加算して一次補正母線電圧Ｖｎ♯を求める。これによって、インバータ回路１２−３は、インバータ電圧Ｖａ３を一次補正母線電圧Ｖｎ♯の位相に追従させて並列運転を継続させる。このあと、インバータ回路１２−３は速やかに、母線同期から商用同期（バイパス電圧）または内部同期に切り換えする。一次補正母線電圧Ｖｎ＃を除外して、擬似母線電圧Ｖｎ３のみを用いるようにする。これとは別に二次補正母線電圧が使用される。つまり、インバータ回路１２−３は、並列後においては通常の位相追従制御を行うことによって適正な並列運転を行う。 Then, the inverter circuit 12-3 after being turned on in parallel has an inverter sharing control current Iloop3 (n) (the same value as the average value of the load current before turning on the parallel) and the inverter current Ic3 with respect to the pseudo bus voltage V3n. Is added to the voltage drop (first voltage drop) of the parallel reactor L22 by the added current to obtain a primary correction bus voltage Vn #. Thus, inverter circuit 12-3 causes inverter voltage Va3 to follow the phase of primary correction bus voltage Vn # and continue parallel operation. Thereafter, the inverter circuit 12-3 promptly switches from bus synchronization to commercial synchronization (bypass voltage) or internal synchronization. Excluding the primary correction bus voltage Vn #, only the pseudo bus voltage Vn3 is used. Separately, a secondary correction bus voltage is used. That is, the inverter circuit 12-3 performs proper parallel operation by performing normal phase tracking control after the parallel operation.

本実施形態の無停電電源システム１によれば、並列冗長システムで運転中のインバータ回路１−２，１−２に対して新たに並列投入インバータ回路１−３を並列接続するとき、並列投入インバータ回路１−３が真の母線電圧Ｖ０を検出することができない場合でも、擬似母線電圧Ｖｎ３を位相補正した補正母線電圧を基準電圧として真の母線電圧Ｖ０とほぼ同じ位相にしている。これによって、並列投入インバータ回路は、自己のインバータ電圧を位相補正された基準電圧（補正母線電圧）に追従させることができるので、並列投入において並列投入インバータ回路に横流が流れるおそれはなくなる。 According to the uninterruptible power supply system 1 of the present embodiment, when a parallel input inverter circuit 1-3 is newly connected in parallel to the inverter circuits 1-2 and 1-2 operating in the parallel redundant system, the parallel input inverter Even when the circuit 1-3 cannot detect the true bus voltage V0, the corrected bus voltage obtained by correcting the phase of the pseudo bus voltage Vn3 is used as a reference voltage so as to have substantially the same phase as the true bus voltage V0. As a result, the parallel input inverter circuit can cause its inverter voltage to follow the phase-corrected reference voltage (corrected bus voltage), so that there is no possibility that a cross current flows through the parallel input inverter circuit in parallel input.

また、並列用リアクトルＬ２２は、各インバータ盤１２−１，１２−２、１２−３の盤構成をコンパクトにするために、リアクトル盤１３として別盤によって構成されて母線２４で並列に接続されていても、擬似母線電圧Ｖｎ３に対して、インバータ分担制御用電流（循環電流）Ｉloopの電圧ドロップ分を加算した補正母線電圧を基準電圧の位相に、インバータ回路１２−３のインバータ電圧Ｖａ３の位相を追従させることにより、横流Ｉｐをなくすことができる。 Further, the parallel reactor L22 is configured as a reactor board 13 as a separate board and connected in parallel with the bus bar 24 in order to make the board configuration of the inverter boards 12-1, 12-2, 12-3 compact. However, the corrected bus voltage obtained by adding the voltage drop of the inverter sharing control current (circulating current) Iloop to the pseudo bus voltage Vn3 is set to the phase of the reference voltage, and the phase of the inverter voltage Va3 of the inverter circuit 12-3 is set. By making it follow, the cross current Ip can be eliminated.

《第２の実施形態》
図７に示す第１の実施形態の制御系では、インバータ回路１２−３が並列投入される直前はインバータ分担制御用電流Ｉloopと自己のインバータ電流を用いて一次補正母線電圧Ｖｎ３（ｎ＋１）を求めて位相追従の制御を行い、インバータ回路１２−３の並列投入後は一次補正母線電圧Ｖｎ３（ｎ＋１）から補正項は急速に減衰すること、母線同期から商用同期または内部同期に切り換えることを用いて同期信号から二次補正母線電圧を減算した電圧位相を求めて位相追従の制御を行っている。 << Second Embodiment >>
In the control system of the first embodiment shown in FIG. 7, immediately before the inverter circuit 12-3 is turned on in parallel, the primary correction bus voltage Vn3 (n + 1) is obtained using the inverter sharing control current Iloop and its own inverter current. The phase tracking control is performed, and after the inverter circuit 12-3 is turned on in parallel, the correction term is rapidly attenuated from the primary correction bus voltage Vn3 (n + 1), and switching from bus synchronization to commercial synchronization or internal synchronization is used. Phase tracking control is performed by obtaining a voltage phase obtained by subtracting the secondary correction bus voltage from the synchronization signal.

第２の実施形態では、インバータ回路１２−３が並列投入される直前はインバータ分担制御用電流Ｉloopを用いて一次補正母線電圧Ｖｎ３（ｎ＋１）を求めて位相追従の制御を行うが、インバータ回路１２−３が並列投入された後は一次補正母線電圧Ｖｎ３（ｎ＋１）を用いないで、擬似母線電圧Ｖｎ３のみを用いるようにする。さらに、母線同期から商用同期または内部同期に切り換えることを用いて同期信号から二次補正母線電圧を減算した電圧位相を求めて位相追従の制御を行っている。 In the second embodiment, immediately before the inverter circuit 12-3 is turned on in parallel, the primary tracking bus voltage Vn3 (n + 1) is obtained using the inverter sharing control current Iloop to control the phase tracking. After -3 is supplied in parallel, the primary correction bus voltage Vn3 (n + 1) is not used, but only the pseudo bus voltage Vn3 is used. Further, phase tracking control is performed by obtaining a voltage phase obtained by subtracting the secondary correction bus voltage from the synchronization signal by switching from bus synchronization to commercial synchronization or internal synchronization.

図８は、図３（ａ）に示すインバータ回路の並列冗長システムにおいて、並列投入するインバータ回路１２−３が母線同期を行うための第２の実施形態の制御系のブロック図である。すなわち、図８に示すように、擬似母線電圧補正部３５ｂは、インバータ回路１２−３が並列投入される直前は、インバータ分担制御用電流Ｉloopを用いて擬似母線電圧Ｖｎ３から一次補正母線電圧Ｖｎ３（ｎ＋１）を求め、この一次補正母線電圧Ｖｎ３（ｎ＋１）に対してインバータ電圧Ｖａ３の位相を追従させる。しかし、インバータ回路１２−３が並列投入された後は、一次補正母線電圧Ｖｎ３（ｎ＋１）による位相追従制御のきき過ぎを回避するために、インバータ分担制御用電流Ｉloopによる補正手段（つまり、擬似母線電圧補正部３５ｂ）を切り離して、擬似母線電圧Ｖｎ３のみによってインバータ電圧Ｖａ３の位相を追従させる。この場合は、擬似母線電圧補正部３５ｂを切り離すことによって擬似母線電圧Ｖｎ３の位相が急変するが、位相検出回路の応答速度を落として緩やかに位相追従させれば特に問題は生じない。なお、擬似母線電圧補正部３５ｂのＯＮ／ＯＦＦは、インバータ回路１２−３のパワースイッチ２３−３のＯＮ／ＯＦＦ信号を用いれば容易に実現することができる。 FIG. 8 is a block diagram of the control system of the second embodiment for the inverter circuit 12-3 to be put in parallel to perform bus synchronization in the parallel redundant system of inverter circuits shown in FIG. That is, as shown in FIG. 8, the pseudo bus voltage correction unit 35b uses the inverter sharing control current Iloop immediately before the inverter circuit 12-3 is turned on in parallel to the primary bus voltage Vn3 ( n + 1) is obtained, and the phase of the inverter voltage Va3 is made to follow the primary correction bus voltage Vn3 (n + 1). However, after the inverter circuit 12-3 is turned on in parallel, correction means using the inverter sharing control current Iloop (that is, the pseudo busbar) is used in order to avoid overshooting the phase tracking control by the primary correction bus voltage Vn3 (n + 1). The voltage correction unit 35b) is disconnected, and the phase of the inverter voltage Va3 is made to follow only by the pseudo bus voltage Vn3. In this case, the phase of the pseudo-bus voltage Vn3 changes suddenly by disconnecting the pseudo-bus voltage correction unit 35b. However, if the response speed of the phase detection circuit is lowered and the phase is gradually followed, no particular problem occurs. The ON / OFF of the pseudo bus voltage correction unit 35b can be easily realized by using the ON / OFF signal of the power switch 23-3 of the inverter circuit 12-3.

本発明の実施形態に係る無停電電源システムの全体系統図である。1 is an overall system diagram of an uninterruptible power supply system according to an embodiment of the present invention. ＵＰＳの内部構成を示すブロック図である。It is a block diagram which shows the internal structure of UPS. 無停電電源システムの構成において３台のインバータが並列接続された構成図及びインバータ分担制御用電流を説明するための図である。It is the figure for demonstrating the block diagram in which the three inverters were connected in parallel in the structure of an uninterruptible power supply system, and the current for inverter sharing control. 無停電電源システムの構成において３台のインバータが並列接続された場合のベクトル図である。It is a vector diagram when three inverters are connected in parallel in the configuration of the uninterruptible power supply system. インバータ回路の並列冗長システムにおいて、並列投入するインバータ回路が母線同期を行うための制御系のブロック図である。In the parallel redundancy system of an inverter circuit, it is a block diagram of the control system for the inverter circuit put in parallel to perform bus line synchronization. 並列投入するインバータ回路のインバータ電圧を適正に位相追従させた場合のベクトル図である。It is a vector diagram at the time of making the inverter voltage of the inverter circuit put in parallel appropriately follow the phase. 並列投入するインバータ回路が母線同期を行うための第１の実施形態の制御系のブロック図である。FIG. 3 is a block diagram of a control system according to the first embodiment for performing parallel bus synchronization with inverter circuits that are input in parallel. 並列投入するインバータ回路が母線同期を行うための第２の実施形態の制御系のブロック図である。It is a block diagram of the control system of 2nd Embodiment for the inverter circuit put in parallel to perform bus-line synchronization.

Explanation of symbols

１無停電電源システム
１−１，１−２，…，１−ｎＵＰＳ（無停電電源装置）
２パワースイッチ
３商用電源
４自家発電機
５負荷
６バッテリ
１１ＡＣ／ＤＣコンバータ
１２インバータ
１２−１，１２−２，１２−３インバータ盤（インバータ回路）
１３リアクトル盤
１４チョッパ回路
２１インバータ部
２２フィルタ
２３−１，２３−２，２３−３パワースイッチ
２４母線
３１位相検出部
３２電圧指令生成部
３３補償ゲイン部
３４電圧制御部
３５ａ，３５ｂ擬似母線電圧補正部
Ｌ２２並列用リアクトル
Ｖｃ１，Ｖｃ２，Ｖｃ３ＰＷＭ電圧
Ｉｃ１，Ｉｃ２，Ｉｃ３インバータ電流
Ｖａ１，Ｖａ２，Ｖａ３インバータ電圧
Ｖｎ１，Ｖｎ２，Ｖｎ３擬似母線電圧
Ｉloop１，Ｉloop２，Ｉloop３インバータ分担制御用電流
Ｖ０母線電圧
Ｉｐ横流 1 Uninterruptible Power Supply System 1-1, 1-2, ..., 1-n UPS (Uninterruptible Power Supply)
2 Power Switch 3 Commercial Power Supply 4 Private Generator 5 Load 6 Battery 11 AC / DC Converter 12 Inverter 12-1, 12-2, 12-3 Inverter Panel (Inverter Circuit)
DESCRIPTION OF SYMBOLS 13 Reactor board 14 Chopper circuit 21 Inverter part 22 Filter 23-1, 23-2, 23-3 Power switch 24 Bus line 31 Phase detection part 32 Voltage command generation part 33 Compensation gain part 34 Voltage control part 35a, 35b Pseudo bus voltage correction L22 Parallel reactor Vc1, Vc2, Vc3 PWM voltage Ic1, Ic2, Ic3 Inverter current Va1, Va2, Va3 Inverter voltage Vn1, Vn2, Vn3 Pseudo bus voltage Iloop1, Iloop2, Iloop3 Inverter sharing control current V0 Bus voltage Ip Cross current

Claims

An uninterruptible power supply system in which a plurality of inverter circuits are connected to respective parallel reactors via respective output-side power switches, and are connected in parallel by buses on the output side of the respective parallel reactors,
Among the plurality of inverter circuits, a parallel input inverter circuit that executes parallel input is:
Before parallel injection,
Correction of the pseudo-bus voltage detected on the output side of the power switch by adding the inverter current to the differential current between the inverter current to be input in parallel and the average value of the inverter current already connected in parallel Add the first voltage drop by the parallel reactor of the current to obtain the primary correction bus voltage,
An uninterruptible power supply system that performs parallel charging by causing the phase of its own inverter voltage to follow the phase of the primary correction bus voltage.

The parallel input inverter circuit, after parallel input,
For the parallel use of the correction current obtained by adding the inverter current to the differential current between the inverter current and the average value of the inverter current connected in parallel to the pseudo-bus voltage detected on the output side of the power switch Add the first voltage drop due to the reactor to obtain the primary correction bus voltage after parallel application,
Obtain a secondary correction bus voltage from the second voltage drop by the parallel reactor of the difference current between the inverter current and the average value of the inverter current connected in parallel,
The phase of its own inverter voltage is made to follow the phase obtained by subtracting the phase of the secondary correction bus voltage from the phase of the primary correction bus voltage after the parallel application,
Stop the primary correction bus voltage after the parallel input , the bypass voltage or the internal reference voltage as a new primary synchronization voltage, to follow the phase that subtracts the phase of the secondary correction bus voltage from the phase of the primary synchronization voltage,
The uninterruptible power supply system according to claim 1, wherein the parallel operation is continued.

An inverter circuit in an uninterruptible power supply system in which a plurality of inverter circuits are connected to respective parallel reactors via respective output-side power switches, and are connected in parallel by buses on the output side of the respective parallel reactors. Before parallel injection,
The first difference by the parallel reactor of the difference current between the inverter bus current and the average value of the inverter current connected in parallel with respect to the pseudo bus voltage detected on the output side of the power switch for parallel connection of the self The primary correction bus voltage is obtained by adding the voltage drop of
An inverter circuit characterized by executing parallel input by causing the phase of its own inverter voltage to follow the phase of the primary correction bus voltage.

The inverter circuit, after executing the parallel injection,
Add the first voltage drop due to the parallel reactor to the pseudo bus voltage detected at the output side of the power switch and the difference current between the inverter current and the average value of the inverter current connected in parallel Then, obtain the primary correction bus voltage after executing parallel injection ,
Obtain a secondary correction bus voltage from the second voltage drop by the parallel reactor of the difference current between the inverter current and the average value of the inverter current connected in parallel,
The phase of its own inverter voltage is made to follow the phase obtained by subtracting the phase of the secondary correction bus voltage from the phase of the primary correction bus voltage after execution of the parallel input ,
Stop the primary correction bus voltage after the parallel input execution , the bypass voltage or the internal reference voltage as a new primary synchronization voltage, to follow the phase obtained by subtracting the phase of the secondary correction bus voltage from the phase of the primary synchronization voltage,
The inverter circuit according to claim 3, wherein the parallel operation is continued.