JP4540734B2 - デジタルアナログ変換回路とデータドライバ及び表示装置 - Google Patents

Description

本発明は、デジタルアナログ変換回路とデータドライバ及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。

はじめに、図１７を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１７には、液晶表示部の１画素に接続される主要な構成が等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。液晶は容量性を有し、画素電極９６４と電極９６７との間に容量９６５をなす。また、液晶の容量性を補助するための補助容量９６６を更に備えることが多い。

上記液晶表示装置は、スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データは、データドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に駆動電源を供給する。

１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。

ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデコーダと、その階調信号電圧をデータ線９６２に増幅出力する演算増幅器を含むデジタルアナログ変換回路（ＤＡＣ）を備えている。

携帯電話端末、ノートＰＣ、モニタ、液晶ＴＶ等において、高画質化（多色化）が進んでいる。少なくともＲＧＢ各６ビット映像データ（２６万色）、さらには８ビット映像データ（１６８０万色）以上の需要が高まっている。

このため、多ビット映像データに対応した階調信号電圧を出力するデータドライバは、多階調電圧出力とともに、階調に対応した非常に高精度な電圧出力が求められるようになってきている。多階調化に対応して、発生する参照電圧（基準電圧）の数を増大させると、参照電圧発生回路の素子数や参照電圧配線数の増大、入力映像信号に対応した参照電圧を選択するデコーダ回路のスイッチトランジスタの素子数を増大させることになる。

すなわち、多階調化（８〜１０ビット以上）の進展はデコード回路の面積増を招き、ドライバのコスト増を招く。多ビットＤＡＣの面積はデコーダ構成に依存する。

内挿技術（内挿アンプ）を利用して参照電圧の数、及び、デコーダ構成におけるスイッチトランジスタの数を削減する技術が知られている。この種の関連技術として例えば特許文献１（特開２０００−１８３７４７号公報）には、図１８に示すような構成のＤＡＣが開示されている（特許文献１の図１）。図１８を参照すると、基準電圧発生回路１１８は、アンプ１１７から出力される電圧レベル数に対して、２レベルおきの１／２プラス１個の参照電圧（基準電圧）を出力し、選択回路（デコーダ）１１６は、基準電圧発生回路１１８から出力された参照電圧（基準電圧）からデジタルデータに応じて２個の電圧を選択出力し、２入力の内挿アンプ１１７は、入力された２個の電圧を１対１に内挿した電圧を出力する。選択回路（デコーダ）１１６は、入力デジタルデータの上位ビット（ＭＳＢ：Ｂｉｔ５）から下位ビット（ＬＳＢ：Ｂｉｔ０）に向かって順次選択する。選択回路（デコーダ）１１６におけるスイッチの数は、図２０（Ａ）に示すように、入力デジタルデータが６ビットで７４、８ビットで２７０、１０ビットで１０４２となる。

また特許文献２（特開２００１−３４２３４号公報）には、内挿技術を利用して、参照電圧数及びスイッチトランジスタ数を削減する技術が開示されている。図１９は、特許文献２に開示されるデータドライバのデジタルアナログ変換回路の選択回路の構成を示す図である（特許文献２の図１０）。この構成は２入力の出力アンプ回路（内挿アンプ）を用いる。内挿アンプには、ＯＵＴ１（Ｖｎ）、ＯＵＴ２（Ｖｎ＋２）が入力され、２つの入力を１：１に内分した電圧を出力する。入力８ビットを６ビットと２ビットに分割し、６ビットの信号をデコードするデコーダにトーナメント方式のデコーダ（トーナメント１、２、３）を用いている。８ビットの表示データについて、６ビット（Ｄ０Ｐ、Ｄ０Ｎ、Ｄ１Ｐ、Ｄ１Ｎ、Ｄ２Ｐ、Ｄ２Ｎ、Ｄ３Ｐ、Ｄ３Ｎ、Ｄ４Ｐ、Ｄ４Ｎ、Ｄ５Ｐ、Ｄ５Ｎ）の入力階調を次の３つのブロック（Ａ、Ｂ、Ｃ）に分割する。Ｖ（０）、Ｖ（８）、・・・Ｖ（０＋８ｎ）、・・・Ｖ（２４８）、Ｖ（２５６）を、トーナメント１でデコードする。Ｖ（２）、Ｖ（６）、Ｖ（２＋４ｎ）、・・・Ｖ（２５０）、Ｖ（２５４）をトーナメント２でデコードする。Ｖ（４）、Ｖ（４＋８ｎ）、・・・、Ｖ（２５２）をトーナメント３でデコードする。

トーナメント１、トーナメント２およびトーナメント３で６ビット入力の１ｓｔデコーダを構成する。１ｓｔデコーダの出力ＶＡ、ＶＢ、ＶＣはＤ０Ｎ、Ｄ０Ｐを切換え信号とする選択回路を通して２ビット（Ｄ６Ｐ、Ｄ６Ｎ、Ｄ７Ｐ、Ｄ７Ｎ）の２ｎｄデコーダに入力され、２つの出力ＯＵＴ１（Ｖｎ）、ＯＵＴ２（Ｖｎ＋２）を得ている。なお、Ｄ０Ｎ、Ｄ０Ｐは、１ｓｔデコーダと２ｎｄデコーダの両方に入力されている。選択回路は、トーナメント１、２、３の出力ＶＡ、ＶＢ、ＶＣのそれぞれから１つの出力を選択して、２ｎｄデコーダに入力する。２ｎｄデコーダの２つの出力ＯＵＴ１（Ｖｎ）、ＯＵＴ２（Ｖｎ＋２）は、不図示の２入力の出力アンプ回路（内挿アンプ）に入力される。この回路は、内挿アンプを用いて、参照電圧（階調電圧）の数を約１／２とするものである。デコーダは、出力数の１／２プラス１個の参照電圧からデジタルデータに応じて２個の電圧を選択出力する。下位ビットから上位ビットに向かって順次選択する。

階調線数を更に削減するために、特許文献３（特開２００６−１７４１８０号公報（図７、図８））には、図２１に示すような構成が開示されている。内挿アンプはＶｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２を出力する。図２１を参照すると、差動増幅器４００の端子Ｔ１、Ｔ２に入力される２つの電圧を選択する手段は、各タップからｎ個のアナログ電圧Ｖ１、Ｖ２、…、Ｖｎを出力する抵抗ストリングと、各タップから１つの電圧ＶＳ（但し、Ｓは１からｎまでの整数の中の１つ）を選択するＳ１ａからＳｎａのｎ個のスイッチで構成された第１スイッチ群と、１つの電圧ＶＪ（但し、Ｊは１からｎまでの整数の中の１つ）を選択するＳ１ｂからＳｎｂのｎ個のスイッチで構成された第２スイッチ群とで構成され、入力データの全ビット信号（ＭＳＢ＋ＬＳＢ）に基づくデコーダの出力により第１及び第２スイッチ群のＳ番目及びＪ番目のスイッチ（Ｓｓａ及びＳｊｂ）をオンとして、重複も含めた任意のタップ電圧の組合せ（ＶＳ、ＶＪ）を端子Ｔ１、Ｔ２の電圧（ＶＴ１、ＶＴ２）として選択することができる。差動増幅器４００は、第１差動対（１０１、１０２）と、第２差動対（１０３、１０４）と、第１及び第２差動対のそれぞれの出力対に接続され第１及び第２差動対に対して共通の能動負荷をなすカレントミラー回路（１１１、１１２）と、該カレントミラー回路（１１１、１１２）の出力信号を入力し出力端子３に電圧Ｖｏｕｔを出力する増幅段６と、第１及び第２差動対に流す電流（Ｉ１、Ｉ２）を供給する電流制御トランジスタ１２６、１２７とを備えている。第１差動対のトランジスタ１０１の制御端（ゲート）は、入力端子Ｔ１に接続され、第２差動対のトランジスタ１０３の制御端（ゲート）は、入力端子Ｔ２に接続され、第１及び第２差動対のトランジスタ１０２、１０４の制御端は、共に、出力端子３に接続されて出力電圧Ｖｏｕｔを帰還入力した構成とされている。また入力端子Ｔ１、Ｔ２の端子電圧をそれぞれＶＴ１、ＶＴ２とする。電流制御トランジスタ１２６、１２７のそれぞれの制御端（ゲート）には、バイアス電圧ＶＢ１１、ＶＢ１２が供給される。

また、図２１において、第１の差動対（１０１、１０２）と第２差動対（１０３、１０４）のそれぞれの出力対と高電位側電源ＶＤＤとの間に接続されたカレントミラー回路（１１１、１１２）は、代表的な構成が示されている。すなわち、カレントミラー回路（１１１、１１２）は、ソースが電源ＶＤＤに接続されドレインとゲートがダイオード接続されカレントミラー回路の入力端をなすトランジスタ１１２と、ソースが電源ＶＤＤに接続されゲートがトランジスタ１１２のゲートと共通接続されドレインがカレントミラーの出力端をなすトランジスタ１１１とで構成されている。該カレントミラー回路の入力端（トランジスタ１１２のドレイン）は、トランジスタ１０２、１０４のドレインと共通接続され、同カレントミラー回路の出力端（トランジスタ１１１のドレイン）は、トランジスタ１０１、１０３のドレインと共通接続され、差動段の出力端４をなし、増幅段６の入力端に接続されている。

差動増幅器４００は、２つの差動対（１０１，１０２）、（１０３，１０４）がそれぞれ同一特性のトランジスタで構成され、２つの差動対（１０１，１０２）、（１０３，１０４）のそれぞれに流れる電流Ｉ１、Ｉ２の電流比が等しい（Ｉ１＝Ｉ２）とき、入力端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２を１対１に内分（内挿）した電圧を出力することができる。

図２２は、図２１の差動増幅器４００の端子Ｔ１、Ｔ２に入力される２つの入力電圧の選択方法の一例を示す図である。図２２には、等間隔の９つのレベルの電圧と、図７の抵抗ストリングの各タップから出力される互いに異なる４つの電圧Ａ、Ｂ、Ｃ、Ｄと、端子Ｔ１、Ｔ２に入力される２つの電圧の組合せの対応が表形式で示されている。なお、上記２つの電圧の組合せは、端子Ｔ１、Ｔ２のいずれに入力されてもよい。端子Ｔ１、Ｔ２に入力される２つの電圧は、９レベルの出力電圧に対して、その１／２以下の４個しか設けられていない。しかし、その２つの電圧の組合せは、例えば電圧Ａが２つの端子（Ｔ１、Ｔ２）の一方に選択入力されるとき、他方は電圧Ａ、Ｂ、Ｃ、Ｄの４通りが可能である。このように、４つの電圧による２つの電圧の組合せは、全部で１０通りあり、それによって９レベルのリニア出力が可能となっている。互いに電圧値の異なる第１乃至第４の参照電圧（Ａ、Ｂ、Ｃ、Ｄ）（４個の参照電圧Ａ、Ｂ、Ｃ、Ｄは、９レベルの出力電圧に対して、それぞれ１、３、７、９番目の電圧レベルに設定される）を入力し、差動増幅器４００の端子Ｔ１、Ｔ２に
（１）第１、第１の電圧（Ａ、Ａ）、出力レベル＝（Ａ＋Ａ）／２
（２）第１、第２の電圧（Ａ、Ｂ）、出力レベル＝（Ａ＋Ｂ）／２
（３）第２、第２の電圧（Ｂ、Ｂ）、出力レベル＝（Ｂ＋Ｂ）／２
（４）第１、第３の電圧（Ａ、Ｃ）、出力レベル＝（Ａ＋Ｃ）／２
（５）第２、第３の電圧（Ｂ、Ｃ）、出力レベル＝（Ｂ＋Ｃ）／２、又は、第１、第４の電圧（Ａ、Ｄ）、出力＝（Ａ＋Ｄ）／２
（６）第２、第４の電圧（Ｂ、Ｄ）、出力レベル＝（Ｂ＋Ｄ）／２
（７）第３、第３の電圧（Ｃ、Ｃ）、出力レベル＝（Ｃ＋Ｃ）／２
（８）第３、第４の電圧（Ｃ、Ｄ）、出力レベル＝（Ｃ＋Ｄ）／２
（９）第４、第４の電圧（Ｄ、Ｄ）、出力レベル＝（Ｄ＋Ｄ）／２
のうちのいずれかの対を供給し、差動増幅器４００の出力端子からは、最大で９個の互いに異なる電圧レベルを出力する。またこのとき、５レベル目の出力を実現する端子（Ｔ１、Ｔ２）へ入力される２つの電圧の組合せは、電圧ＢとＣの組合せ、電圧ＡとＤの組合せの２通りが可能である。

また、図２２において、９レベルの出力電圧のうち、１〜８レベルを、３ビットのデジタルデータ（Ｄ２、Ｄ１、Ｄ０）に対して（０、０、０）〜（１、１、１）の各データに対応させることができる。

特開２０００−１８３７４７号公報 特開２００１−３４２３４号公報 特開２００６−１７４１８０号公報

上記特許文献１乃至３の各開示は、引用により本書に組み込まれる。以下に本発明による関連技術の分析を与える。

図１８を参照して説明した関連技術（特許文献１）の構成では、入力デジタルデータの高位ビット側において、スイッチ間の配線の交差が多く、配線面積大となる。例えば、図１８において、Ｂｉｔ５で制御されるスイッチペアＳＷ（５，１）〜ＳＷ（５，１７）とＢｉｔ４で制御されるスイッチペアＳＷ（４，１）〜ＳＷ（４，９）の間では、ＳＷ（５，２）からＳＷ（４，２）への出力線はＳＷ（５，９）からＳＷ（４，１）への出力線と交差する（１箇所）。ＳＷ（５，３）からＳＷ（４，３）への出力線は、ＳＷ(５,９)からＳＷ(４,１)への出力線及びＳＷ(５,１０)からＳＷ(４,２)への出力線と交差する（２箇所）。ＳＷ（５，４）からＳＷ（４，４）への出力線は３箇所の配線交差があり、以下同様に、ＳＷ（５，９）からＳＷ（４，９）への出力線の８箇所の配線交差まで、合計３６箇所の配線交差がある。各スイッチペアの配置により配線交差数は異なるとしても、十分多い配線交差箇所が生じる。ビット数が増えれば、高位ビット側では、更に著しく、配線交差数が増大する。図１８において、例えばＢｉｔ５の上位ビットとしてＢｉｔ６で制御されるスイッチペアを追加した場合、Ｂｉｔ６とＢｉｔ５で制御されるスイッチペア間での配線交差は１３６箇所になる。ＬＳＩなど実際のデバイスにおいて、メタル層など配線層の数は、プロセスコストを抑えるために制約がある。少ない配線層で回路を形成する場合、配線交差箇所が多いほど、レイアウト面積が増大する（本発明者による分析）。

図１９を参照して説明した関連技術（特許文献２）の構成においては、１ｓｔデコーダのトーナメント１、２、３では、図１８のようなスイッチ間の配線交差は基本的には生じないが、デコーダのスイッチトランジスタの数が多くなる。図１９のデコーダのスイッチ（スイッチトランジスタ）の数を図２０（Ｂ）に示す（本発明者の分析による）。図２０（Ｂ）より、図１９のデコーダのスイッチトランジスタ数は、図１８のデコーダ１１６のスイッチトランジスタの数（図２０（Ａ））の約１．２倍となる。すなわち、図１９のデコーダは、配線交差による面積増はほとんどないが、スイッチトランジスタ部の面積は、図１８のデコーダよりも大きい。また図１９のデコーダにおいては、ビット信号（Ｄ０Ｎ、Ｄ０Ｐ）で２回選択されるため、スイッチトランジスタのオン抵抗が増加する（例えば１ｓｔデコーダのトーナメント１、２においてＤ０Ｎ、Ｄ０Ｐによる選択が行なわれ、２ｎｄデコーダにおいてトーナメント１、２、３の出力ＶＡ、ＶＢ、ＶＣの選択にＤ０Ｎ、Ｄ０Ｐが用いられる）。スイッチトランジスタのオン抵抗の低減のためには、スイッチトランジスタのＷ（チャネル幅）サイズの増加が必要とされ、面積が増大する。

図２１、図２２を参照して説明した関連技術（特許文献３）の構成においては、例えば８階調レベルを４つの参照電圧（Ａ、Ｂ、Ｃ、Ｄ）で選択出力する。すなわち、参照電圧数に対応した配線数の削減により、デコーダ面積の削減が可能とされる。しかしながら、スイッチ素子数を削減するデコーダの構成については開示されていない。前述したように、多ビットＤＡＣの面積はデコーダ構成に依存する。

したがって、本発明の目的は、参照電圧の数の削減により面積の削減を可能とするデコーダ、ドライバ、表示装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面によれば、入力デジタル信号に応じて互いに異なる複数の参照電圧よりなる参照電圧集合体から第１及び第２の電圧を選択し内挿した電圧レベルを出力するデジタルアナログ変換回路であって、前記参照電圧集合体の複数の参照電圧を第１乃至第（３Ｓ＋１）（ただし、Ｓは１又は２のべき乗の整数）の参照電圧グループにグループ化し、第ｉ（ただし、ｉは１〜（３Ｓ＋１））の参照電圧グループは、第｛（３Ｓ）×（ｊ−１）＋ｉ｝（ただし、ｊ＝１、２、・・・ｈ、ｈは所定の整数）番の参照電圧を含み、第１乃至第（３Ｓ＋１）の参照電圧グループに対応して設けられ、前記入力デジタル信号の上位側の第１ビットグループの値に応じて、対応する参照電圧グループの複数の参照電圧からそれぞれ１個の参照電圧を選択することができる第１乃至第（３Ｓ＋１）のサブデコーダと、前記第１乃至第（３Ｓ＋１）のサブデコーダで選択された（３Ｓ＋１）個又はそれ以下の参照電圧から、前記入力デジタル信号の下位側の第２のビットグループの値に応じて、重複を含む前記第１及び第２の電圧を選択出力する（３Ｓ＋１）入力２出力型のサブデコーダと、を含むデコーダと、前記第１及び第２の電圧を入力し、前記第１及び第２の電圧を所定の内挿比で内挿した電圧レベルを生成する内挿回路と、を備えたデジタルアナログ変換回路が提供される。

本発明においては、前記参照電圧集合体の複数の参照電圧に対する前記第１乃至第（３Ｓ＋１）の参照電圧グループのグループ化に関し、前記第ｉの参照電圧グループの前記第｛（３Ｓ）×（ｊ−１）＋ｉ｝番の参照電圧は、前記第１乃至第（３Ｓ＋１）の参照電圧グループを行に割当て、各参照電圧グループに属する参照電圧の前記参照電圧グループ内での序列を列に割当てた（３Ｓ＋１）行、ｈ列（ただし、ｈは２以上の整数）の２次元配列において、ｉ行ｊ列（ただし、ｉは１以上、且つ、（３Ｓ＋１）以下の整数、ｊは１以上、且つ、ｈ以下の整数）の配列要素に対応させてもよい。

本発明において、前記第１乃至第（３Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の前記第１乃至第（３Ｓ＋１）行において、第１列から第ｈ列に対応する参照電圧を含む構成としてもよい。

本発明において、前記第１乃至第（３Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の前記第１乃至第（３Ｓ＋１）行において、第（ｐ＋１）列（ただし、ｐは１以上、且つ、（ｈ−１）以下の整数）から第（ｑ−１）列（ただし、ｑは３以上、且つ、ｈ以下の整数）に対応する参照電圧を含み、前記第１乃至第（３Ｓ＋１）の参照電圧グループのうちの第Ｘ（ただし、Ｘは１以上、且つ、（３Ｓ＋１）より小さい整数）乃至第（３Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の第Ｘ乃至第（３Ｓ＋１）行における、第ｐ列に対応する参照電圧を含み、前記第１乃至第（３Ｓ＋１）の参照電圧グループのうちの第１乃至第Ｙ（ただし、Ｙは１より大きく、且つ、（３Ｓ＋１）以下の整数）の参照電圧グループは、それぞれに対応する前記２次元配列の第１乃至第Ｙ行における、第ｑ列に対応する参照電圧を含む構成としてもよい。

本発明において、前記第１乃至第（３Ｓ＋１）のサブデコーダは、ｍビット（ただし、ｍは所定の正整数）のデジタルデータのうち上位側の（ｍ−ｎ）ビット（ただし、ｍ＞ｎ）の第１ビットグループを入力し、前記２次元配列において前記第１ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択し、前記第１乃至第（３Ｓ＋１）のサブデコーダからは、（３Ｓ＋１）個又はそれよりも少ない参照電圧が出力され、前記（３Ｓ＋１）入力２出力型のサブデコーダでは、前記ｍビットのデジタルデータの下位ｎビットの第２のビットグループの値に応じて、前記第１乃至第（３Ｓ＋１）のサブデコーダで選択された参照電圧から、重複を含む前記第１及び第２の電圧を選択出力する構成としてもよい。

本発明において、前記第１乃至第（３Ｓ＋１）のサブデコーダは、前記上位側の（ｍ−ｎ）ビットについて下位ビット側から上位ビット側の順にデコードする構成としてもよい。

本発明においては、前記第１乃至第（３Ｓ＋１）のサブデコーダは、前記第１のビットグループに基づき、前記第１乃至第（３Ｓ＋１）の参照電圧グループから（３Ｓ＋１）個又はそれ以下の参照電圧を選択し、選択された参照電圧は、互いに電圧値が異なり、順序が連続（隣接）している参照電圧とされる。

本発明においては、前記内挿回路の前記所定の内挿比が１対１とされ、前記参照電圧集合体の各参照電圧は、前記内挿回路より出力される複数の出力電圧レベルに対応しており、第Ａ番の出力電圧レベルを基準としたときの、第（８Ｎ＋Ａ）番、第（８Ｎ＋Ａ＋２）番、第（８Ｎ＋Ａ＋６）番（但し、インデックスＮは０、１、２、…、（Ｎ’−１）で、Ｎ’は２以上の整数）、及び、第（８Ｎ’＋Ａ）番の出力電圧レベルに割り当てられた（３Ｎ’＋１）個の参照電圧を含む構成としてもよい。また、このとき、前記（３Ｎ’＋１）個の参照電圧が、Ｎ’＝Ｓ×ｈとされ、前記参照電圧集合体が（３Ｓ×ｈ＋１）個の参照電圧よりなる構成としてもよい。

本発明においては、前記Ｓが２以上とされ、前記第２のビットグループが前記入力デジタル信号の下位ｎビット（ただし、ｎは４以上の整数）で、前記下位ｎビットが３ビットを超える場合、前記（３Ｓ＋１）入力２出力型のサブデコーダは、前記第２のビットグループのうち前記３ビットを超えた分の上位の（ｎ−３）ビットに基づき、前記第１〜第（３Ｓ＋１）のサブデコーダで選択された（３Ｓ＋１）個又はそれ以下の参照電圧の中から、４個の参照電圧を選択する前段サブデーダと、前記前段サブデーダで選択された前記４個の参照電圧の中から、前記第２のビットグループの下位３ビットにしたがって、前記第１及び第２の電圧を選択出力する後段サブデーダと、を備えた構成としてもよい。

また、前記Ｓが１とされ、前記第２のビットグループが前記入力デジタル信号の下位３ビットの場合、前記（３Ｓ＋１）入力２出力型のサブデコーダは、前記第１〜第４のサブデコーダで選択された４個の参照電圧の中から、前記第２のビットグループにしたがって、前記第１及び第２の電圧を選択出力する。

本発明において、前記内挿回路から出力される複数の出力電圧レベルが、隣接する８つのレベルを１ブロックとする複数のブロックを含み、
前記入力デジタル信号の前記第１ビットグループ、及び、前記第２ビットグループのうちの下位３ビットを超えたビットによって前記複数のブロックの１つのブロックが選択され、
前記１つのブロックを構成する互いに単位ステップ離間している第１乃至第８のレベルに関して、第１のレベル、第３のレベル、第７のレベルに対応する第１乃至第３の参照電圧と、前記１つのブロックの前記第８のレベル側に隣合う別のブロックの第１のレベルに対応する第４の参照電圧と、に対応して、前記デコーダでは、前記第２のビットグループの下位３ビットに基づき、
（１）第１、第１の参照電圧、
（２）第１、第２の参照電圧、
（３）第２、第２の参照電圧、
（４）第１、第３の参照電圧、
（５）第２、第３の参照電圧、又は、第１、第４の参照電圧、
（６）第２、第４の参照電圧、
（７）第３、第３の参照電圧、
（８）第３、第４の参照電圧、
のうちのいずれかの対を選択し、前記第１及び第２の電圧として前記内挿回路に供給する構成としてもよい。

また、本発明においては、前記１つのブロックを構成する互いに単位ステップ離間している第１乃至第８のレベルに関して、第２のレベル、第６のレベル、第８のレベルに対応する第２乃至第４の参照電圧と、前記１つのブロックの前記第１のレベル側に隣合う別のブロックの第８のレベルに対応する第１の参照電圧と、に対応して、前記デコーダでは前記第２のビットグループの下位３ビットに基づき、
（１）第１、第２の参照電圧、
（２）第２、第２の参照電圧、
（３）第１、第３の参照電圧、
（４）第２、第３の参照電圧、又は、第１、第４の参照電圧、
（５）第２、第４の参照電圧、
（６）第３、第３の参照電圧、
（７）第３、第４の参照電圧、
（８）第４、第４の参照電圧、
のうちのいずれかの対を選択し、前記第１及び第２の電圧として前記内挿回路に供給する構成としてもよい。

本発明において、前記入力デジタル信号の前記第１のビットグループのうち所定のビットフィールドを入力してデコードするプリデコーダを備え、
前記第１乃至第（３Ｓ＋１）のサブデコーダは、前記プリデコーダでデコードされた信号と、前記第１のビットグループのうち所定のビットフィールドを除くビット信号が入力される構成としてもよい。

本発明において、前記内挿回路は、前記第１及び第２の電圧を１対１の内挿比で内挿した電圧、又は前記第１及び第２の電圧の一方を出力する増幅回路を備えた構成としてもよい。

本発明において、前記内挿回路は、前記第１及び第２の電圧を１対１の内挿比で内挿した電圧、又は前記第１及び第２の電圧の一方を出力する差動増幅回路を備えた構成としてもよい。

本発明において、前記デコーダが前記第１及び第２の電圧として同一の参照電圧を選択出力する場合、前記増幅回路は、前記同一の参照電圧と同一電圧を出力する構成としてもよい。

本発明において、 前記第１乃至第（３Ｓ＋１）の参照電圧グループで規定される出力レベルの範囲と異なる範囲の複数の参照電圧を含む別の参照電圧集合体を少なくとも１つ備え、前記別の参照電圧集合体の参照電圧を入力し前記入力デジタル信号に応じて、第３及び第４の電圧を選択出力する別のデコーダを備え、前記別のデコーダの出力は、前記デコーダの出力と共通接続され、前記内挿回路は、前記第３及び第４の電圧が入力されたときに、前記第３及び第４の電圧を前記所定の内挿比で内挿した電圧レベルを出力する構成としてもよい。

本発明において、前記別の参照電圧集合体は、前記第１乃至第（３Ｓ＋１）の参照電圧グループで規定される出力電圧レベルの電圧範囲に対して、上側及び／又は下側の電圧範囲の出力電圧レベルに対応した参照電圧を含み、前記別の参照電圧集合体は、各出力電圧レベルにそれぞれ１対１対応した参照電圧を含み、前記別の参照電圧集合体に対応する前記別のデコーダは、前記入力デジタル信号に応じて、同一参照電圧を前記第３及び第４の電圧として選択出力する構成としてもよい。

本発明において、前記別の参照電圧集合体は、前記第１乃至第（３Ｓ＋１）の参照電圧グループで規定される出力電圧レベルの電圧範囲に対して、上側及び／又は下側の電圧範囲の出力電圧レベルに対応した参照電圧を含み、前記別の参照電圧集合体は、前記出力電圧レベルの２レベルおきに対応した参照電圧を含み、前記別の参照電圧集合体に対応する前記別のデコーダは、前記入力デジタル信号に応じて、同一の参照電圧又は隣合う参照電圧を前記第３及び第４の電圧として選択出力する構成としてもよい。

本発明によれば、入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する、前記デジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバが提供される。

本発明によれば、データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、前記データ線を駆動するデータドライバとして前記データドライバを備えた表示装置が提供される。

本発明によれば、出力レベルの数に対して必要とする参照電圧の数を縮減し面積の削減を可能とするデコーダ、ドライバ、表示装置を提供することができる。

本発明の一実施例の構成を示す図である。 （Ａ）は本発明の一実施例の仕様を説明する図、（Ｂ）は増幅回路を説明する図である。 本発明の一実施例（図１のＳ＝２）の構成を示す図である。 図３のサブデコーダ１１−ｉＡ（ｉ＝１〜７）の構成の一例を示す図である。 図３のサブデコーダ１３Ａ（１４）の構成を示す図である。 図５、図７のサブデコーダ１５の構成の一例を示す図である。 本発明の別の実施例（図１のＳ＝１）構成を示す図である。 図７のサブデコーダ１１−ｉＢ（ｉ＝１〜４）の構成の一例を示す図である。 本発明の実施例におけるデコーダのスイッチ数を一覧表で示す図である。 本発明の別の実施例の構成を示す図である。 図１０のサブデコーダ１１−ｉＣ（ｉ＝１〜４）の構成と動作の一例を示す図である。 （Ａ）、（Ｂ）は図１０のプリデコーダ１６の構成と動作の一例を示す図である。 （Ａ）、（Ｂ）は図１０のプリデコーダ１６の構成と動作の一例を示す図である。 本発明の別の実施例の仕様を説明する図である。 本発明の別の実施例の構成を示す図である。 本発明のデータドライバの一実施例の構成を示す図である。 アクティブマトリクス型液晶表示装置の構成を示す図である。 関連技術（特許文献１）の構成を示す図である。 関連技術（特許文献２）の構成を示す図である。 関連技術（特許文献２）のデコーダのスイッチの数を一覧表で示す図である。 関連技術（特許文献３）の構成を示す図である。 関連技術（特許文献３）の構成を示す図である。 図３の変更例を示す図である。 図２３のサブデコーダ１３Ａ（１４）の構成を示す図である。 図２（Ａ）の仕様の変更例を説明する図である。 図１４の仕様の変更例を説明する図である。 図６のサブデコーダ１５の変更例を示す図である。 図１の参照電圧集合体２０のグループ化の詳細を示す図である。 （Ａ）、（Ｂ）は図２８でＳ＝１、２のときの具体例を示す図である。 （Ａ）、（Ｂ）は図１５の参照電圧群２０Ｄのグループ化の詳細例を示す図である。 （Ａ）、（Ｂ）、（Ｃ）は図３０（Ａ）、（Ｂ）でＳ＝１、２、４のときの具体例を示す図である。

上記した本発明についてさらに詳細に説術すべく添付図面を参照して以下に説明する。本発明は一の態様として、所定ビット数（ｍビット）の入力デジタル信号に応じて、互いに異なる複数の参照電圧よりなる参照電圧集合体（２０）から、第１及び第２の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））を選択し、前記第１及び第２の電圧を内挿した電圧レベルを出力するＤＡＣにおいて、参照電圧集合体（２０）の複数の参照電圧を第１乃至第（３Ｓ＋１）（ただし、Ｓは１又は２のべき乗の整数（１、２、４、…））の参照電圧グループにグループ化している。図１の一態様において、インデックスｊ（ｊ＝１、２、・・・ｈをとることが可能、ただし、ｈは所定の整数）を用いて表すと、第１の参照電圧グループ２０−１は、Ｖｒ｛（３Ｓ）×（ｊ−１）＋１｝を含み、第２の参照電圧グループ２０−２は、Ｖｒ｛３Ｓ×（ｊ−１）＋２｝を含み、以下同様に、第（３Ｓ＋１）の参照電圧グループ２０−（３Ｓ＋１）は、Ｖｒ｛（３Ｓ）×（ｊ−１）＋(３Ｓ＋１)｝＝Ｖｒ（３ｊＳ＋１）を含む。すなわち、第ｉ（ただし、ｉは１〜（３Ｓ＋１））の参照電圧グループは、第｛（３Ｓ）×（ｊ−１）＋ｉ｝番の参照電圧を含む。なお、インデックスｊについては、後述する図１４の実施例のように、第１乃至第（３Ｓ＋１）の参照電圧グループにおいて、ｊ＝１、２、・・・ｈの一部の値を除いて構成してもよい。デコーダ（１０）は、第１乃至第（３Ｓ＋１）の参照電圧グループに対応して、前記入力デジタル信号の上位側の第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ）の値に応じて、対応する参照電圧グループの複数の参照電圧からそれぞれ１個の参照電圧を選択することができる第１〜第（３Ｓ＋１）のサブデコーダ（１１−１）〜１１−（３Ｓ＋１）と、第１〜第（３Ｓ＋１）のサブデコーダで選択された（３Ｓ＋１）個又はそれ以下の参照電圧から、前記入力デジタル信号の下位側の第２のビットグループの値に応じて、重複を含む第１及び第２の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））を選択出力する（３Ｓ＋１）入力２出力型のサブデコーダ（１３）と、前記デコーダ（１０）から選択出力された前記第１及び第２の電圧を入力し、前記第１及び第２の電圧を所定の内挿比で内挿した電圧レベルを出力する内挿回路（３０）を備えている。なお、特に制限されないが、複数の参照電圧の裁番（序列化）において、第Ｋ番の参照電圧Ｖｒ（Ｋ）は、整数Ｋ（１≦Ｋ≦３ｈＳ＋１）の各値に対して電圧レベルが単調的に増加又は減少し、異なるＫの値に対して異なる電圧値を取るものとする。以下、実施例に即して説明する。

図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本実施例のＤ／Ａ変換回路（ＤＡＣ）においては、不図示の参照電圧発生回路から出力された参照電圧集合体２０をなし、（３Ｓ＋１）個の参照電圧グループ（Ｖｒ｛（３Ｓ）×（ｊ−１）＋１｝を含む第１の参照電圧グループ）２０−１、（Ｖｒ｛（３Ｓ）×（ｊ−１）＋２｝を含む第２の参照電圧グループ）２０−２、〜（Ｖｒ｛（３Ｓ）×（ｊ−１）＋（３Ｓ＋１）｝＝Ｖｒ（３ｊＳ＋１）を含む第（３Ｓ＋１）の参照電圧グループ）２０−（３Ｓ＋１）に分けられた最大で（３ｈ×Ｓ＋１）個（ただし、Ｓは２のべき乗（１、２、４、…）、及び、インデックスｊは１、２、・・・ｈ、及びｈは２以上の整数）の複数の参照電圧と、ｍビットのうち第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値に応じて第１〜第（３Ｓ＋１）の参照電圧グループごとにそれぞれ１個の参照電圧を選択することができる第１〜第（３Ｓ＋１）のサブデコーダ１１−１〜１１−（３Ｓ＋１）と、ｍビットのうち第２のビットグループ（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）の値に応じて第１〜第（３Ｓ＋１）のサブデコーダ１１−１〜１１−（３Ｓ＋１）で選択された（３Ｓ＋１）個又はそれ以下の参照電圧から重複を含む２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力するサブデコーダ１３よりなるデコーダ１０と、サブデコーダ１３から出力される２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を内挿（１対１に内挿）した電圧レベルを出力する内挿アンプ３０と、を備えている。

第１〜第（３Ｓ＋１）のサブデコーダ１１−１〜１１−（３Ｓ＋１）は、第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）を共通に入力し、サブデコーダ１１−１〜１１−（３Ｓ＋１）で選択される（３Ｓ＋１）個又はそれ以下の参照電圧は、参照電圧集合体２０において互いに電圧値が異なり、順序が連続している参照電圧となる。例えば第１のサブデコーダ１１−１で参照電圧Ｖｒ｛（３Ｓ）×（ｊ−１）＋１｝が選択された場合、第２のサブデコーダ１１−２では参照電圧Ｖｒ｛（３Ｓ）×（ｊ−１）＋２｝、第３のサブデコーダ１１−３では参照電圧Ｖｒ｛（３Ｓ）×（ｊ−１）＋３｝、第（３Ｓ＋１）のサブデコーダ１１−（３Ｓ＋１）では参照電圧Ｖｒ｛（３Ｓ）×（ｊ−１）＋（３Ｓ＋１）＝（３ｊＳ＋１）｝がそれぞれ選択される。なお、図１において、第１及び第２ビットグループのビット信号は正信号をＤｘ、相補信号をＤｘＢ（ただし、ｘ＝ｍ−１〜０）で表す。

図２（Ａ）は、図１の実施例において、８ビットデータ（ｍ＝８）に応じて２５６電圧レベルを選択出力するＤＡＣの仕様の一例を説明するための図である。図２２を参照して説明した変換仕様を利用している。図２（Ｂ）の内挿アンプ３０としては、２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））を１対１に内挿（Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２）する、任意の内挿回路を適用することができる。例えば、２つの入力端子Ｔ１、Ｔ２を有し、入力端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１に内挿する図２１の差動増幅器４００や、同様の作用を有する増幅回路を用いることができる。また、１つの入力端子に異なるタイミングで電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を受け、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１に内挿する内挿回路でもよい。以下では、２つの入力端子Ｔ１、Ｔ２を有する内挿回路の例で説明をする。

図２（Ａ）は、図２（Ｂ）の内挿アンプ３０に入力される２つの入力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の選択方法の一例を示す図であり、８ビットデータＤ７〜Ｄ０に対応した出力レベル（ｌｅｖｅｌ）、参照電圧（Ｖｒｅｆ）、デコーダ１０で選択される２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））と、８ビットデータＤ７〜Ｄ０との対応関係を示す。すなわち、２５６の出力レベルと、参照電圧Ｖｒ１〜Ｖｒ９７、２つの電圧の組合せの対応が表形式で示されている。なお、上記２つの電圧の組合せは、Ｖ（Ｔ１）、Ｖ（Ｔ２）に関して入替可能である。

図２（Ａ）に示すように、内挿アンプ３０に入力される参照電圧は、２５６レベルの出力電圧に対して、その１／２以下の９７個しか設けられていない。

図２（Ａ）において、出力電圧の８レベルを１区間とすると、８レベル毎の変換仕様は図２２と同一とされる。例えばレベル０〜レベル７の８レベルは、データ（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、０、０、０、０、０、０）〜（０、０、０、０、１、１、１）に対応する出力とされ、８レベルに対して内挿アンプ３０に入力される２つの電圧の組合せ（Ｖ（Ｔ１）、Ｖ（Ｔ２））は参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４が用いられる。Ｖｒ１、Ｖｒ２、Ｖｒ３はそれぞれ区間内の０、２、６レベルに設定され、Ｖｒ４は次の区間の最初のレベル（８レベル）に設定されている。すなわちＶｒ１とＶｒ２、Ｖｒ３とＶｒ４の間は２レベル相当、Ｖｒ２とＶｒ３の間は４レベル相当の電位差がある。４つの参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４による２つの電圧の組合せ（Ｖ（Ｔ１）、Ｖ（Ｔ２））は、
（Ｖ（Ｔ１）、Ｖ（Ｔ２））：（Ｖｒ１、Ｖｒ１）、（Ｖｒ２、Ｖｒ１）、（Ｖｒ２、Ｖｒ２）、（Ｖｒ３、Ｖｒ１）、（Ｖｒ３、Ｖｒ２）、（Ｖｒ４、Ｖｒ２）、（Ｖｒ３、Ｖｒ３）、（Ｖｒ４、Ｖｒ３）
あり、それによって、図２（Ｂ）の内挿アンプ３０の出力から、
レベル０＝（Ｖｒ１＋Ｖｒ１）／２、
レベル１＝（Ｖｒ２＋Ｖｒ１）／２、
レベル２＝（Ｖｒ２＋Ｖｒ２）／２、
レベル３＝（Ｖｒ３＋Ｖｒ１）／２、
レベル４＝（Ｖｒ３＋Ｖｒ２）／２、
レベル５＝（Ｖｒ４＋Ｖｒ２）／２、
レベル６＝（Ｖｒ３＋Ｖｒ３）／２、
レベル７＝（Ｖｒ４＋Ｖｒ３）／２、
の８レベルのリニア出力が可能となっている。レベル４における２つの電圧の組合せは、電圧Ｖｒ２とＶｒ３の組合せ、電圧Ｖｒ１とＶｒ４の組合せの２通りが可能であるが、本実施例では、電圧Ｖｒ２とＶｒ３の組合せ、の例で説明する。

また、同様に、次の１区間のレベル８〜１５レベルまでの８レベルは、データ（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、０、０、１、０、０、０）〜（０、０、０、１、１、１、１）に対応する出力とされ、８レベルに対して内挿アンプ３０に入力される２つの電圧の組合せ（Ｖ（Ｔ１）、Ｖ（Ｔ２））は参照電圧Ｖｒ４、Ｖｒ５、Ｖｒ６、Ｖｒ７が用いられる。Ｖｒ４、Ｖｒ５、Ｖｒ６はそれぞれ区間内の８、１０、１４レベルに設定され、Ｖｒ７は次の区間の最初のレベル（１６レベル）に設定されている。図２（Ｂ）の内挿アンプ３０の出力から、
レベル８＝（Ｖｒ４＋Ｖｒ４）／２、
レベル９＝（Ｖｒ５＋Ｖｒ４）／２、
レベル１０＝（Ｖｒ５＋Ｖｒ５）／２、
レベル１１＝（Ｖｒ６＋Ｖｒ４）／２、
レベル１２＝（Ｖｒ６＋Ｖｒ５）／２、
レベル１３＝（Ｖｒ７＋Ｖｒ５）／２、
レベル１４＝（Ｖｒ６＋Ｖｒ６）／２、
レベル１５＝（Ｖｒ７＋Ｖｒ６）／２、
の８レベルのリニア出力が可能となっている。

また、同様に、最終区間のレベル２４８〜レベル２５５の８レベルは、データ（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（１、１、１、１、１、０、０、０）〜（１、１、１、１、１、１、１、１）に対応する出力とされ、８レベルに対して内挿アンプ３０に入力される２つの電圧の組合せ（Ｖ（Ｔ１）、Ｖ（Ｔ２））は参照電圧Ｖｒ９４、Ｖｒ９５、Ｖｒ９６、Ｖｒ９７が用いられる。Ｖｒ９４、Ｖｒ９５、Ｖｒ９６はそれぞれ区間内の２４８、２５０、２５４レベルに設定され、Ｖｒ９７は区間外の１レベル（２５６レベルに対応）設定されている。図２（Ｂ）の内挿アンプ３０の出力から、
レベル２４８＝（Ｖｒ９４＋Ｖｒ９４）／２、
レベル２４９＝（Ｖｒ９５＋Ｖｒ９４）／２、
レベル２５０＝（Ｖｒ９５＋Ｖｒ９５）／２、
レベル２５１＝（Ｖｒ９６＋Ｖｒ９４）／２、
レベル２５２＝（Ｖｒ９６＋Ｖｒ９５）／２、
レベル２５３＝（Ｖｒ９７＋Ｖｒ９５）／２、
レベル２５４＝（Ｖｒ９６＋Ｖｒ９６）／２、
レベル２５５＝（Ｖｒ９７＋Ｖｒ９６）／２、
の８レベルのリニア出力が可能となっている。

このように、レベル０〜レベル２５５の全２５６レベルの出力電圧に対して、各区間の第１〜第８レベルが、下位３ビットのデジタルデータ（Ｄ２、Ｄ１、Ｄ０）の（０、０、０）〜（１、１、１）の各データに対応している。また各区間は、上位５ビット（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３）の３２通りの組み合わせにより対応付けられる。したがって、上位５ビット（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３）と下位３ビット（Ｄ２、Ｄ１、Ｄ０）に対して、３２×８＝２５６レベルの出力が可能とされる。なお１区間は、レベル間電圧差が均等なリニアな８レベルで構成されるが、区間ごとに個別のレベル間電圧差とすることもできる。

図３は、図１の実施例において、Ｓ＝２（２の１乗、したがって、３Ｓ＋１＝７）とした場合のＤＡＣの構成を示す図である。図２の実施例における図１の第１の構成例を示す。参照電圧は、７個（Ｓ＝２；２の１乗）のグループ２０−１Ａ〜２０−７Ａに分けられる。

入力デジタル信号（データ信号）のビット数ｍを８とし、ｎ＝４とし、入力デジタル信号の第１ビットグループＤ（ｍ−１）〜ＤｎをＤ７〜Ｄ４、第２ビットグループＤ（ｎ−１）〜Ｄ０をＤ３〜Ｄ０としている。第１ビットグループＤ７〜Ｄ４、第２ビットグループＤ３〜Ｄ０は、それぞれ、相補信号Ｄ７Ｂ〜Ｄ４Ｂ、Ｄ３Ｂ〜Ｄ０Ｂを伴う。

６ｈ＋１個の参照電圧は、
（１）第１の参照電圧グループ２０−１Ａ：（Ｖｒ１、Ｖｒ７、・・・、Ｖｒ（６ｊ−５）、・・・、Ｖｒ（６ｈ−５））、
（２）第２の参照電圧グループ２０−２Ａ：（Ｖｒ２、Ｖｒ８、・・・、Ｖｒ（６ｊ−４）、・・・、Ｖｒ（６ｈ−４））、
（３）第３の参照電圧グループ２０−３Ａ：（Ｖｒ３、Ｖｒ９、・・・、Ｖｒ（６ｊ−３）、・・・、Ｖｒ（６ｈ−３））、
（４）第４の参照電圧グループ２０−４Ａ：（Ｖｒ４、Ｖｒ１０、・・・、Ｖｒ（６ｊ−２）、・・・、Ｖｒ（６ｈ−２））、
（５）第５の参照電圧グループ２０−５Ａ：（Ｖｒ５、Ｖｒ１１、・・・、Ｖｒ（６ｊ−１）、・・・、Ｖｒ（６ｈ−１））、
（６）第６の参照電圧グループ２０−５Ａ：（Ｖｒ６、Ｖｒ１２、・・・、Ｖｒ（６ｊ）、・・・、Ｖｒ（６ｈ））、
（７）第７の参照電圧グループ２０−６Ａ：（Ｖｒ７、Ｖｒ１３、・・・、Ｖｒ（６ｊ＋１）、・・・、Ｖｒ（６ｈ＋１））、
にグループ化される。

デコーダ１０は、上位４ビット（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）の値に応じて、第１〜第７の参照電圧グループ２０−１Ａ〜２０−７Ａからそれぞれ１個の電圧を選択出力する７個のサブデコーダ１１−１Ａ〜１１−７Ａと、下位４ビット（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）に応じて、隣接７個の参照電圧（Ｖｒ（６ｊ−５）〜Ｖｒ（６ｊ＋１））から重複を含む２個の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））を選択出力するデコーダ１３Ａを備えている。

サブデコーダ１１−１Ａ〜１１−７Ａは、上位４ビット（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）の値にしたがって第１〜第７の参照電圧グループ２０−１Ａ〜２０−７Ａから、Ｖｒ（６ｊ−５）、Ｖｒ（６ｊ−４）、Ｖｒ（６ｊ−３）、Ｖｒ（６ｊ−３）、Ｖｒ（６ｊ−１）、Ｖｒ（６ｊ）、Ｖｒ（６ｊ＋１）の隣接する７個（すなわち、（３Ｓ＋１）個、Ｓ＝２）の参照電圧を選択する。図３に示す例においては、サブデコーダ１１−１Ａ〜１１−７Ａでは、第１ビットグループの上位４ビットデータ（Ｄ７、Ｄ６、Ｄ５、Ｄ４）が（０、０、０、０）の場合、第１〜第７の参照電圧グループ２０−１Ａ〜２０−７ＡからＶｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、Ｖｒ７の７個の参照電圧を選択する。すなわち、サブデコーダ１１−１Ａ〜１１−７Ａは、図２（Ａ）のＤ７〜Ｄ０において、上位４ビットＤ７〜Ｄ４により、出力電圧の連続１６レベル（２区間）を単位として、対応する隣接７個の参照電圧を選択する。

サブデコーダ１３Ａは、下位４ビット（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）の値にしたがって、サブデコーダ１１−１Ａ〜１１−７Ａで選択された７個の参照電圧から、Ｄ３、Ｄ３Ｂの値にしたがって４個の隣接参照電圧を選択した後、Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂの値にしたがって重複を含む２個の参照電圧を電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択し、内挿アンプ３０により１つのレベルを出力する。図３に示す例においては、サブデコーダ１３Ａは、サブデコーダ１１−１Ａ〜１１−７Ａで選択された隣接７個の参照電圧、例えばＶｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、Ｖｒ７のうち、Ｄ３が０（Ｄ３Ｂが１）の場合、Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４の中から下位３ビット（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）で２個の参照電圧を選択する。一方、Ｄ３が１（Ｄ３Ｂが０）の場合、Ｖｒ４、Ｖｒ５、Ｖｒ６、Ｖｒ７の中から、下位３ビット（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）で２個の参照電圧を選択する。すなわち、サブデコーダ１３Ａは、図２（Ａ）のＤ７〜Ｄ０において、下位４ビット（Ｄ３、Ｄ２、Ｄ１、Ｄ０）のうち、Ｄ３で、図２（Ａ）の出力電圧１６レベル（２区間）のうちの前半（低レベル側）の８レベル（１区間）、又は、後半（高レベル側）の８レベル（１区間）に対応する４個の参照電圧を選択し、Ｄ３で選択された４個の参照電圧から下位３ビット（Ｄ２、Ｄ１、Ｄ０）で重複を含む２つの参照電圧をＶ（Ｔ１）、Ｖ（Ｔ２）として選択する。サブデコーダ１３Ａで選択された２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を受けて、内挿アンプ３０によりレベル０〜レベル２５５のうちの１個が出力される。

図４は、図３のサブデコーダ１１−１Ａ〜１１−７Ａの構成の一例を示す図である。図２（Ａ）の仕様の場合、サブデコーダ１１−１Ａ〜１１−７Ａは同一構成となり、各サブデコーダを参照符号１１−ｉＡ（ｉ＝１〜７）で示す。サブデコーダ１１−ｉＡでは、上位４ビット（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）により１６個の参照電圧を下位側ビット（Ｄ４、Ｄ４Ｂ）から上位側ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択する。なお、図４では、図面作成の都合で、７つの参照電圧を１組として、ｈ（＝１６）個の参照電圧がサブデコーダ１１−ｉＡに入力される構成として示されているが、第１の参照電圧グループ２０−１Ａ（Ｖｒ１、Ｖｒ７、・・・、Ｖｒ８５、Ｖｒ９１）、第２の参照電圧グループ２０−２Ａ（Ｖｒ２、Ｖｒ８、…、Ｖｒ８６、Ｖｒ９２）、第３の参照電圧グループ２０−３Ａ（Ｖｒ３、Ｖｒ９、…、Ｖｒ８７、Ｖｒ９３）、・・・第７の参照電圧グループ２０−７Ａ（Ｖｒ７、Ｖｒ１３、…、Ｖｒ９１、Ｖｒ９７）に対応して、図４のサブデコーダ１１−ｉＡを７つ（ｉ＝１〜７）備え（図３の第１乃至第７のサブデコーダ１１−１Ａ〜１１−７Ａ）、７つのサブデコーダ１１−１Ａ〜１１−７Ａのそれぞれから隣接７個の参照電圧Ｖｒ（６ｊ−５）、Ｖｒ（６ｊ−４）、Ｖｒ（６ｊ−３）、Ｖｒ（６ｊ−２）、Ｖｒ（６ｊ−１）、Ｖｒ（６ｊ）、Ｖｒ（６ｊ＋１）（但し、ｊはｊ＝１，２，…，ｈのいずれかの値）が出力される。

第１のサブデコーダ（図３の第１のサブデコーダ１１−１Ａ）では、第１ビットグループの下位側ビット（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタスイッチで、第１の参照電圧グループ２０−１Ａにおいて連続する２つの参照電圧（Ｖｒ１、Ｖｒ７）、（Ｖｒ１３、Ｖｒ１９）、・・・、（Ｖｒ７３、Ｖｒ７９）、（Ｖｒ８５、Ｖｒ９１）の一方を選択し、上位ビット（Ｄ５、Ｄ５Ｂ）に接続するＮｃｈトランジスタスイッチでは（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、同様にして、上位のビットでは、１つ下位のビットに接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）に接続するＮｃｈトランジスタスイッチでは、１つ下位のビット（Ｄ６、Ｄ６Ｂ）に接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択しＶｒ（６ｊ−５）を出力する。このとき、同様にして、第２〜第７のサブデコーダ（図３の第２〜第７のサブデコーダ１１−２Ａ〜１１−７Ａ）では、第１ビットグループ（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）に基づき、それぞれ、Ｖｒ（６ｊ−４）、Ｖｒ（６ｊ−３）、Ｖｒ（６ｊ−２）、Ｖｒ（６ｊ−１）、Ｖｒ（６ｊ）、Ｖｒ（６ｊ＋１）を選択出力する。

図４において、サブデコーダ１１−ｉＡのトランジスタスイッチの数は３０個である。７個のサブデコーダ１１−１Ａ〜１１−７Ａでトランジスタスイッチの総数は２１０個となる。

本実施例では、サブデコーダ１１−ｉＡは、上位４ビット（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）によりｈ個（＝１６個）の参照電圧を下位側ビット（Ｄ４、Ｄ４Ｂ）から上位側ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択するトーナメント型構成であるため、特許文献１（図１８のデコーダ１１０）のような配線交差が生じない。なお、図４において、サブデコーダ１１−ｉＡのスイッチをＰチャネルトランジスタで構成してもよい。Ｐチャネルトランジスタで構成する場合には、Ｎチャネルトランジスタ構成において、トランジスタの極性をＮチャネルからＰチャネルに入替え、ビット信号の正信号と相補信号（例えば相補信号Ｄ４Ｂと正信号Ｄ４）を入れ替えるだけで構成できる。したがって、本実施例において、デコーダは、Ｎチャネルトランジスタ構成を代表として示し、Ｐチャネルトランジスタ構成の図面は省略する。本発明の以下の各図面についても同様である。

図５は、図３のサブデコーダ１３Ａの構成の一例を示す図である。図５を参照すると、サブデコーダ１３Ａは、第２のビットグループ（下位ｎビット）が３ビットを超えるとき、下位３ビットを超えた上位ビット（サブデコーダ１４）でデコードした後、下位３ビット（サブデコーダ１５）でデコードする構成とされる。サブデコーダ１４は、図３の第１乃至第（３Ｓ＋１）のサブデコーダに対応するサブデコーダ１１−１Ａ〜１１−７Ａで選択された（３Ｓ＋１）個の参照電圧の中から、隣接４個の参照電圧を選択する構成とされる。図５では、ｎ＝４の例が示され、第２ビットグループ（Ｄ（ｎ−１）〜Ｄ０、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂ）が下位３ビット（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）よりも上位のビット（Ｄ３、Ｄ３Ｂ）を含み、Ｄ３、Ｄ３Ｂでデコードされるサブデコーダ１４と、Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂでデコードされるサブデコーダ１５で構成される。

図５に示す例では、図３のサブデコーダ１１−１Ａから１１−７Ａで選択された隣接７個の参照電圧（Ｖｒ（６ｊ−５）、Ｖｒ（６ｊ−４）、Ｖｒ（６ｊ−３）、Ｖｒ（６ｊ−２）、Ｖｒ（６ｊ−１）、Ｖｒ（６ｊ）、Ｖｒ（６ｊ＋１））を受けるサブデコーダ１４において、第２ビットグループ（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）のうち上位の１ビットＤ３、Ｄ３Ｂにより、隣接７個の参照電圧から隣接４個の参照電圧Ｖｒ（３ｋ−２）、Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ）、Ｖｒ（３ｋ＋１）を選択し、さらに後段のサブデコーダ１５において、４個の参照電圧Ｖｒ（３ｋ−２）、Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ）、Ｖｒ（３ｋ＋１）から、第２ビットグループ（Ｄ３〜Ｄ０、Ｄ３Ｂ〜Ｄ０Ｂ）のうちの下位３ビット（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）により、２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。

サブデコーダ１４は、Ｄ３、Ｄ３Ｂでそれぞれオン・オフ制御されるＮチャネルトランジスタスイッチを備え（Ｎチャネルトランジスタスイッチの総数８個）、Ｄ３が０のとき（Ｄ３Ｂが１のとき）、サブデコーダ１１−１Ａから１１−７Ａで選択された７個の参照電圧（Ｖｒ（６ｊ−５）〜Ｖｒ（６ｊ＋１））のうち、前半（低レベル側）の４個、すなわち、Ｖｒ（６ｊ−５）、Ｖｒ（６ｊ−４）、Ｖｒ（６ｊ−３）、Ｖｒ（６ｊ−２）を選択し、Ｖｒ（３ｋ−２）、Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ）、Ｖｒ（３ｋ＋１）としてサブデコーダ１５に供給する（このとき、ｋ＝２ｊ−１）。またサブデコーダ１４は、Ｄ３が１のとき、サブデコーダ１１−１Ａから１１−７Ａで選択された７個の参照電圧Ｖｒ（６ｊ−５）〜Ｖｒ（６ｊ＋１）のうち後半（高レベル側）の４個Ｖｒ（６ｊ−２）、Ｖｒ（６ｊ−１）、Ｖｒ（６ｊ）、Ｖｒ（６ｊ＋１）を選択し、Ｖｒ（３ｋ−２）、Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ）、Ｖｒ（３ｋ＋１）としてサブデコーダ１５に供給する（このときｋ＝２ｊ）。参照電圧Ｖｒ（６ｊ−２）は前半（低レベル側）と後半（高レベル側）で重複して選択される。なお、図５において、サブデコーダ１４のスイッチはＰチャネルトランジスタで構成してもよい。この場合も、図４のサブデコーダ１１−ｉＡと同様に、トランジスタの極性と相補信号（例えば（Ｄ３Ｂ、Ｄ３））同士の入替えにより構成できる。

図６は、図５のサブデコーダ１５の構成の一例を示す図である。（Ｄ０Ｂ、Ｄ０）に接続するＮｃｈトランジスタスイッチでは、（Ｖｒ（３ｋ−２）、Ｖｒ（３ｋ−１））、
（Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ））、（Ｖｒ（３ｋ）、Ｖｒ（３ｋ＋１））のそれぞれについて一方を選択しノードＮ１、Ｎ２、Ｎ３に出力する。また、（Ｄ０Ｂ、Ｄ０）に接続するＮｃｈトランジスタスイッチでは、（Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ））の一方を選択してノードＮ４に出力する。

（Ｄ１Ｂ、Ｄ１）に接続するＮｃｈトランジスタスイッチでは、ノードＮ１、Ｎ２の一方を選択してノードＮ５に出力し、Ｖｒ（３ｋ−２）とノードＮ４のうちの一方を選択してノードＮ６に出力し、Ｖｒ（３ｋ−１）とＶｒ（３ｋ）の一方を選択してノードＮ７に出力する。

（Ｄ２Ｂ、Ｄ２）に接続するＮｃｈトランジスタスイッチでは、ノードＮ３とＮ５の一方を選択し、ノードＮ８に出力し、ノードＮ８の電圧がＶ（Ｔ１）を与える。（Ｄ２Ｂ、Ｄ２）に接続するＮｃｈトランジスタスイッチでは、ノードＮ６とＮ７の一方を選択しＶ（Ｔ２）を出力する。

例えばｋ＝１とした場合（上位４ビット（Ｄ７、Ｄ６、Ｄ５、Ｄ４）＝（０、０、０、０）の場合、すなわち（Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４）が（Ｖｒ（３ｋ−２）、Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ）、Ｖｒ（３ｋ＋１））としてサブデコ−ダ１５に入力される場合、
（Ｄ２、Ｄ１、Ｄ０）＝（０、０、０）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ１、Ｖｒ１）、
（Ｄ２、Ｄ１、Ｄ０）＝（０、０、１）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ２、Ｖｒ１）、
（Ｄ２、Ｄ１、Ｄ０）＝（０、１、０）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ２、Ｖｒ２）、
（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ１）、
（Ｄ２、Ｄ１、Ｄ０）＝（１、０、０）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ２）、
（Ｄ２、Ｄ１、Ｄ０）＝（１、０、１）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ４、Ｖｒ２）、
（Ｄ２、Ｄ１、Ｄ０）＝（１、１、０）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ３）、
（Ｄ２、Ｄ１、Ｄ０）＝（１、１、１）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ４、Ｖｒ３）、
となる。すなわち、Ｖ（Ｔ１）、Ｖ（Ｔ２）には、図２（Ａ）のレベル０〜７を出力するための２つの参照電圧が供給される。図６のサブデコーダ１５のＮチャネルトランジスタスイッチの総数は１８個である。なお、図６において、サブデコーダ１５のスイッチはＰチャネルトランジスタで構成してもよい。この場合も、トランジスタの極性と相補信号（例えば（Ｄ０Ｂ、Ｄ０））同士が入替えにより構成できる。

なお、図５及び図６において、サブデコーダ１４と１５の間では配線交差が生じるが、配線交差数は少なく、レイアウト面積への影響は小さい。

図２３は、図３に示した実施例の変更例を示す図である。図２３は、図３と回路的には等価であるが、レイアウトにおいて、サブデコーダ１３内（サブデコーダ１４と１５の間）の配線交差数を削減してスイッチ間の接続を容易にするために、参照電圧グループ２０−１Ａ〜２０−７Ａ及びサブデコーダ１１−１Ａ〜１１−７Ａの配置を図３から変更した構成を示す。

図２３において、サブデコーダ１１−４Ａは、サブデコーダ１１−１Ａ、及び、１１−７Ａと隣接配置され、
サブデコーダ１１−２Ａと１１−５Ａは、互いに隣接配置され、
サブデコーダ１１−３Ａと１１−６Ａは、互いに隣接配置される。

サブデコーダ１１−１Ａ〜１１−７Ａの配置に応じて、第１乃至第７の参照電圧グループ２０−１Ａ〜２０−７Ａの配置も変更してもよい。図２３に示す例では、サブデコーダ１１−７Ａ〜１１−３Ａの配列の順に対応して、参照電圧グループ２０−７Ａ、２０−４Ａ、２０−１Ａ、２０−５Ａ、２０−２Ａ、２０−６Ａ、２０−３Ａの順に各グループの参照電圧が参照電圧発生回路（不図示）から取り出され、対応するサブコーダにそれぞれ接続される。

図２４は、図２３のサブデコーダ１３Ａの構成を示す図であり、図５に示した実施例の変更例である。図２４において、サブデコーダ１４は、図５と同様に、サブデコーダ１１−３Ａ、１１−６Ａ、１１−２Ａ、１１−５Ａ、１１−１Ａ、１１−４Ａ、１１−７Ａで選択された７個の参照電圧Ｖｒ（６ｊ−３）、Ｖｒ（６ｊ）、Ｖｒ（６ｊ−４）、Ｖｒ（６ｊ−１）、Ｖｒ（６ｊ−５）、Ｖｒ（６ｊ−２）、Ｖｒ（６ｊ＋１）から、Ｄ３、Ｄ３Ｂの値に応じて４個の参照電圧Ｖｒ（３ｋ）、Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ−２）、Ｖｒ（３ｋ＋１）が選択される。図２４では、図５と比べて、配線交差の数を削減した構成となっている。

図７は、本発明の別の実施例の構成を示す図である。図７を参照すると、本実施例においては、図１において、参照電圧グループの数（３Ｓ＋１）のＳを１（２の０乗）としたものである。参照電圧は４個（Ｓ＝１）のグループ２０−１Ｂ〜２０−４Ｂに分けられる。

入力デジタル信号のビット数ｍを８とし、ｎ＝３とし、入力デジタル信号の第１ビットグループＤ（ｍ−１）〜ＤｎをＤ７〜Ｄ３、第２ビットグループＤ（ｎ−１）〜Ｄ０をＤ２〜Ｄ０としている。第１ビットグループＤ７〜Ｄ３、第２ビットグループＤ２〜Ｄ０は、それぞれ、相補信号Ｄ７Ｂ〜Ｄ３Ｂ、Ｄ２Ｂ〜Ｄ０Ｂを伴う。

３ｈ＋１個の参照電圧は、
（１）第１の参照電圧グループ２０−１Ｂ：（Ｖｒ１、Ｖｒ４、・・・、Ｖｒ（３ｊ−２）、・・・、Ｖｒ（３ｈ−２））、
（２）第２の参照電圧グループ２０−２Ｂ：（Ｖｒ２、Ｖｒ５、・・・、Ｖｒ（３ｊ−１）、・・・、Ｖｒ（３ｈ−１））、
（３）第３の参照電圧グループ２０−３Ｂ：（Ｖｒ３、Ｖｒ６、・・・、Ｖｒ（３ｊ）、・・・、Ｖｒ（３ｈ）、
（４）第４の参照電圧グループ２０−４Ｂ：（Ｖｒ４、Ｖｒ７、・・・、Ｖｒ（３ｊ＋１）、・・・、Ｖｒ（３ｈ＋１））、
にグループ化される。

第１ビットグループ（Ｄ７〜Ｄ３、Ｄ７Ｂ〜Ｄ３Ｂ）に応じて、それぞれ１個の電圧（Ｖｒ（３ｊ−２）〜Ｖｒ（３ｊ＋１））を選択出力する４個のサブデコーダ１１−１Ｂ〜１１−４Ｂと、下位３ビット（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）に応じて、隣接４個の参照電圧（インデックスｊをｋに置き換えたＶｒ（３ｋ−２）〜Ｖｒ（３ｋ＋１））から重複を含む２個をＶ（Ｔ１）、Ｖ（Ｔ２）として選択出力するデコーダ１３Ｂを備えている。なお、サブデコーダ１３Ｂは、第２のビットグループ（下位ｎビット）が３ビットとされ、図６のサブデコーダ１５と同一構成とされる。アンプ３０は、サブデコーダ１３Ｂで選択されたＶ（Ｔ１）、Ｖ（Ｔ２）を受け、（Ｖ（Ｔ１）＋Ｖ（Ｔ２））／２を出力する。

図８は、図７のサブデコーダ１１−１Ｂ〜１１−４Ｂの構成例を示す図である。図２（Ａ）の仕様の場合、サブデコーダ１１−１Ｂ〜１１−４Ｂは同一構成となり、各サブデコーダを１１−ｉＢ（ｉ＝１〜４）で示す。なお、図８では、図面作成の都合で、４つの参照電圧を１組として、ｈ（＝３２）個の参照電圧がサブデコーダ１１−ｉＢに入力される構成として示されているが、第１の参照電圧グループ２０−１Ｂ（Ｖｒ１、Ｖｒ４、・・・、Ｖｒ９１、Ｖｒ９４）、第２の参照電圧グループ２２０−２Ｂ（Ｖｒ２、Ｖｒ５、…、Ｖｒ９２、Ｖｒ９５）、第３の参照電圧グループ２−３Ｂ（Ｖｒ３、Ｖｒ６、…、Ｖｒ９３、Ｖｒ９６）、第４の参照電圧グループ２０−４Ｂ（Ｖ４、Ｖｒ７、…、…、Ｖｒ９４、Ｖｒ９７）に対応して、図８のサブデコーダ１１−ｉＢを４つ備え、第１乃至第４のサブデコーダ１１−１Ｂ〜１１−４ＢのそれぞれからＶｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）が出力される。

第１のサブデコーダ１１−１Ｂ（図７の１１−１Ｂに対応）では、第１ビットグループの下位側ビット（Ｄ３、Ｄ３Ｂ）に接続するＮｃｈトランジスタスイッチで、第１の参照電圧グループ２０−１Ｂにおいて２つの参照電圧（Ｖｒ１、Ｖｒ４）、（Ｖｒ７、Ｖｒ１０）、・・・、（Ｖｒ８５、Ｖｒ８８）、（Ｖｒ９１、Ｖｒ９４）の一方を選択し、上位ビット（Ｄ４、Ｄ４Ｂ）に接続するＮｃｈトランジスタスイッチでは（Ｄ３、Ｄ３Ｂ）に接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、同様にして、上位のビットでは、１つ下位のビットに接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、（Ｄ７、Ｄ７Ｂ）に接続するＮｃｈトランジスタスイッチでは、１つ下位のビット（Ｄ６、Ｄ６Ｂ）に接続するＮｃｈトランジスタスイッチで選択された２つの参照電圧の一方を選択し、Ｖｒ（３ｊ−２）を出力する。このとき、同様にして、第２〜第４のサブデコーダ（図７の１１−２Ｂ〜１１−４Ｂ）では、第１ビットグループ（Ｄ７〜Ｄ３、Ｄ７Ｂ〜Ｄ３Ｂ）に基づき、それぞれ、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）を選択出力する。サブデコーダ１１−ｉＢは、上位５ビット（Ｄ７、Ｄ７Ｂ）、〜、（Ｄ３、Ｄ３Ｂ）により３２個の参照電圧を下位側ビット（Ｄ３、Ｄ３Ｂ）から上位側ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択するトーナメント型構成のため、図１８に示した特許文献１（特開２０００−１８３７４７号公報）のような配線交差が生じない。なお、図８において、サブデコーダ１１−ｉＢの各スイッチはＰチャネルトランジスタで構成してもよい。この場合も、トランジスタの極性と相補信号（例えば（Ｄ３Ｂ、Ｄ３））同士が入替えにより構成できる。

図８において、サブデコーダ１１−ｉＢのトランジスタスイッチの数は６２個である。４個のサブデコーダ１１−１Ｂ〜１１−４Ｂのトランジスタスイッチの総数は２４８個となる。

図９に、図３と図７の各実施例におけるデコーダのスイッチトランジスタ数の比較結果を一覧で示す。なお、１０ビットは８ビットを拡張した見積り値である。

サブデコーダ１４、１５の値は図５、図６のスイッチトランジスタ数。サブデコーダ１１の値は図４、図８より（３Ｓ＋１）個分を合計したスイッチトランジスタ数である。

上記実施例によれば、図１８〜図２０に示した関連技術のデコーダよりもスイッチトランジスタ数を削減することができる。このため、省面積化が可能である。

また、上位ビットのサブデコーダ１１−ｉＡや１１−ｉＢは、図４、図８のように下位側から電圧を選択するトーナメント構成のため配線交差による面積増はない。図５のサブデコーダ１４では配線交差があるが、交差数は少なく面積に影響しない。

分割数Ｓは、値が大きいほど、トランジスタ数の削減効果は大である。これは重複する参照電圧（第１の参照電圧グループと第（３Ｓ＋１）の参照電圧グループ）の数が減るためである。好ましいＳの値は１（２の０乗）、２（２の１乗）、４（２の２乗）程度。Ｓを大きくする場合は、サブデコーダ１４での配線交差数の増加に注意が必要である。

なお、Ｓ＝４の場合については特に図示しないが、図１を参照すると、（３Ｓ＋１）個の参照電圧グループ２０−１〜２０−（３Ｓ＋１）及び第１〜第（３Ｓ＋１）のサブデコーダ１１−１〜１１−（３Ｓ＋１）はそれぞれ１３個（３Ｓ＋１＝１３）に分けられる。図２（Ａ）の仕様に対応したデコーダ１０の構成では、入力デジタル信号のビット数ｍが８とされ、ｎが５とされ、第１ビットグループは上位３ビットのＤ７〜Ｄ５、Ｄ７Ｂ〜Ｄ５Ｂ、第２ビットグループは下位５ビットのＤ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂとされる。上記第１〜第（３Ｓ＋１）のサブデコーダは、第１ビットグループ（Ｄ７〜Ｄ５、Ｄ７Ｂ〜Ｄ５Ｂ）に応じて、出力電圧の連続３２レベル（４区間）を単位として、対応する隣接１３個の参照電圧を選択する。

上記第１〜第（３Ｓ＋１）のサブデコーダの各々は、３ビットのトーナメント型構成とされ、８個の参照電圧から１個を選択する。またサブデコーダ１３は、第２ビットグループ（Ｄ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂ）に応じて、上記第１〜第（３Ｓ＋１）のサブデコーダで選択された参照電圧から重複を含む２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する構成とされる。またサブデコーダ１３は、図５を参考とすると、第２ビットグループ（Ｄ４〜Ｄ０、Ｄ４Ｂ〜Ｄ０Ｂ）の上位２ビット（Ｄ４、Ｄ３、Ｄ４Ｂ、Ｄ３Ｂ）でデコードされ、上記第１〜第（３Ｓ＋１）のサブデコーダで選択された参照電圧から隣接４個の参照電圧を選択するサブデコーダ１４と、下位３ビット（Ｄ２〜Ｄ０、Ｄ２Ｂ〜Ｄ０Ｂ）でデコードされ、前記隣接４個の参照電圧から２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択するサブデコーダ１５で構成することができる。Ｓが４を超える場合も、同様の考え方で容易に構成できる。

図１０は、本発明の第２の実施例の構成を示す図である。本実施例においては、第１ビットグループＤ（ｍ−１）〜Ｄｎの一部のビットをプリデコードすることでデコーダトランジスタ数を削減する。なお、図１０において、参照電圧は（３ｈ＋１）個であり、４つの参照電圧グループ２０−１Ｃ、２０−２Ｃ、２０−３Ｃ、２０−４Ｃは、図７の参照電圧グループ２０−１Ｂ、２０−２Ｂ、２０−３Ｂ、２０−４Ｂとそれぞれ同一である。図１０を参照すると、本実施例では、図７の第１ビットグループＤ（ｍ−１）〜Ｄｎの一部をプリデコーダ１６でプリデコードする。なお図１０において、第１ビットグループＤ（ｍ−１）〜Ｄｎ、第２ビットグループＤ（ｎ−１）〜Ｄ０は、それぞれ、相補信号Ｄ（ｍ−１）Ｂ〜ＤｎＢ、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂを伴う。

第１乃至第４の参照電圧グループ２０−１Ｃ、２０−２Ｃ、２０−３Ｃ、２０−４Ｃをそれぞれ入力する第１〜第４のサブデコーダ１１−１Ｃ〜１１−４Ｃは、第１ビットグループのうちの所定個のビットデータを予め演算するプリデコーダ１６の出力と、第１ビットグループの残りのビットデータに基づき、４つの参照電圧グループ２０−１Ｃ、２０−２Ｃ、２０−３Ｃ、２０−４Ｃから１つの電圧を出力する。

図１１は、図１０のサブデコーダ１１−１Ｃ〜１１−４ＣをＮｃｈトランジスタで構成した一例を示す図である。図２（Ａ）の仕様の場合、サブデコーダ１１−１Ｃ〜１１−４Ｃは同一構成となり、各サブデコーダを１１−ｉＣ（ｉ＝１〜４）で示す。図１１に示すように、サブデコーダ１１−ｉＣは、第１ビットグループの上位５ビット（Ｄ７〜Ｄ３、Ｄ７Ｂ〜Ｄ３Ｂ）により３２個の参照電圧を下位側ビット（Ｄ３、Ｄ３Ｂ）から上位側ビット（Ｄ７、Ｄ７Ｂ）へ向かって順次選択するトーナメント構成とされる。下位２ビット（Ｄ３、Ｄ３Ｂ）、（Ｄ４、Ｄ４Ｂ）は、図１０のプリデコーダ１６により、ＬＮ１〜ＬＮ４に変換されている。これによりサブデコーダ１１−ｉＣでは、下位２ビット（Ｄ３、Ｄ３Ｂ）、（Ｄ４、Ｄ４Ｂ）に対応するスイッチトランジスタ数が１／３削減される。

なお、図１１では、図面作成の都合で、４つの参照電圧グループを１組として、ｈ（＝３２）個の参照電圧がサブデコーダ１１−ｉＣに入力される構成として示されているが、
第１の参照電圧グループ２０−１Ｃ：（Ｖｒ１、Ｖｒ４、・・・、Ｖｒ９１、Ｖｒ９４）、
第２の参照電圧グループ２０−２Ｃ：（Ｖｒ２、Ｖｒ５、…、Ｖｒ９２、Ｖｒ９５）、
第３の参照電圧グループ２０−３Ｃ（Ｖｒ３、Ｖｒ６、…、Ｖｒ９３、Ｖｒ９６）、
第４の参照電圧グループ２０−４Ｃ（Ｖ４、Ｖｒ７、…、…、Ｖｒ９４、Ｖｒ９７）に対応して、図１１のサブデコーダ１１−ｉＣを４つ備え、その第１乃至第４のサブデコーダ１１−１Ｃ〜１１−４ＣのそれぞれからＶｒ（３ｊ−２）、Ｖｒ（３ｊ−１）、Ｖｒ（３ｊ）、Ｖｒ（３ｊ＋１）が出力される。

プリデコーダ１６は、第１ビットグループＤ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ（ｍ＝８、ｎ＝３）の２ビット（Ｄ４、Ｄ４Ｂ）、（Ｄ３、Ｄ３Ｂ）を入力しデコードした４ビットの信号ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４を出力する。第１のサブデコーダ１１−１Ｃ（図１０の１１−１Ｃ）では、プリデコーダ１６の出力（ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４）にそれぞれ接続するＮｃｈトランジスタスイッチは、４つの参照電圧（Ｖｒ１、Ｖｒ４、Ｖｒ７、Ｖｒ１０）、（Ｖｒ１３、Ｖｒ１６、Ｖｒ１９、Ｖｒ２２）、・・・、（Ｖｒ８５、Ｖｒ８８、Ｖｒ９１、Ｖｒ９４）の中からそれぞれ１つを選択し（計８個を選択し）、ビット信号（Ｄ５Ｂ、Ｄ５）では、（ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４）によって選択された２つの参照電圧の一方を選択し（計４個選択）、ビット信号（Ｄ６Ｂ、Ｄ６）では、（Ｄ５Ｂ、Ｄ５）によって選択された２つの参照電圧の一方を選択し（計２個選択）、ビット信号（Ｄ７Ｂ、Ｄ７）では、（Ｄ６Ｂ、Ｄ６）によって選択された２つの参照電圧の一方を選択し、Ｖｒ（３ｊ−２）を出力する。同様に、第２〜第４のサブデコーダ１１（図１０の１１−２Ｃ〜１１−４Ｃ）では、Ｖｒ（３ｊ−１）〜Ｖｒ（３ｊ＋１）を出力する。図１１のサブデコーダ１１−ｉＣのスイッチの数は４６個とされ、図１０の４つのサブデコーダ１１−１Ｃ〜１１−４Ｃのスイッチの総数は１８４個となる。

図１２（Ａ）は、図１０のデコーダ１０をＮｃｈトランジスタで構成した場合における、図１０のプリデコーダ１６の構成例を示す図である。図１２（Ａ）に示すように、Ｄ（Ｘ＋１）、ＤＸを入力するＮＯＲ１、Ｄ（Ｘ＋１）、ＤＸＢを入力するＮＯＲ２、ＤＸ、Ｄ（Ｘ＋１）Ｂを入力するＮＯＲ３、Ｄ（Ｘ＋１）Ｂ、ＤＸＢを入力するＮＯＲ４を備え、ＮＯＲ１〜ＮＯＲ４よりＬＮ１〜ＬＮ４が出力される。図１２（Ｂ）は、図１２（Ａ）のプリデコーダの動作を示す真理値である。Ｄ（Ｘ＋１）とＤｘをデコーダした結果、ＬＮ１〜ＬＮ４のうち選択されたビットがＨｉｇｈ（１）、他はＬｏｗ（０）とされる。

図１３（Ａ）は、図１０のデコーダ１０をＰｃｈトランジスタで構成した場合における、図１０のプリデコーダ１６の構成例を示す図である。ＤＸＢ、Ｄ（Ｘ＋１）Ｂを入力するＮＡＮＤ１、Ｄ（Ｘ＋１）Ｂ、ＤＸを入力するＮＡＮＤ２、ＤＸＢ、Ｄ（Ｘ＋１）を入力するＮＡＮＤ３、Ｄ（Ｘ＋１）、ＤＸを入力するＮＡＮＤ４を備え、ＮＡＮＤ１〜ＮＡＮＤ４よりＬＮ１〜ＬＮ４が出力される。図１３（Ｂ）は、図１３（Ａ）のプリデコーダの動作を示す真理値である。Ｄ（Ｘ＋１）とＤｘをデコーダした結果、ＬＰ１〜ＬＰ４のうち選択されたビットがＬｏｗ（０）、他はＨｉｇｈ（１）とされる。

図１４は、本発明のさらに別の実施例のＤＡＣの仕様を示す図である。特定の階調区間に対して本発明のデコーダを適応した例である。本実施例のＤＡＣは、表示装置のγ特性に対応した入出力特性に対して好適な構成例である。図１５は、図１４のような仕様に対応したＤＡＣのブロック構成で、一般的には、ｍビット（ｍは、８等所定の正整数）のデジタルデータに応じて、２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））を選択し、それを内挿する電圧レベルを出力する構成において、５つのデコーダ４１、４２、１０Ｄ、４３、４４と、内挿アンプ３０とを備えている。さらに不図示の参照電圧発生回路から出力され、５つのデコーダ４１、４２、１０Ｄ、４３、４４のそれぞれに入力される参照電圧集合体２１（参照電圧Ｖｒｄ１〜ＶｒｄＡ）、２２（参照電圧ＶｒａＢ〜ＶｒａＣ）、２０Ｄ（参照電圧ＶｒＸ〜ＶｒＹ）、２３（参照電圧ＶｒａＰ〜ＶｒａＱ）、２４（参照電圧ＶｒｄＵ〜ＶｒｄＶ）も備える。以下、図１４の仕様の場合の例で具体的に説明する。なお図１４のレベル、Ｖｒｅｆ、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｄ７〜Ｄ０は、図２（Ａ）で説明したとおりである。

図１４を参照すると、レベル０〜３は、内挿アンプの２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））に同一参照電圧を選択するデコーダブロック（ＤＢＬＫ１）である。参照電圧は出力電圧のレベル０〜３に１対１対応したＶｒｄ０、Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３となる。

レベル４〜１５は、内挿アンプの２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））として、重複も含めて隣接参照電圧を選択するデコーダブロック（ＤＢＬＫ２）である。参照電圧は出力電圧のレベル４〜１５の２レベルおきに対応したＶｒａ１〜Ｖｒａ７となる。

レベル１６−２３９は、内挿アンプの２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））として、重複も含めて２つの参照電圧を選択するデコーダブロック（ＤＢＬＫ３）で、図１のデコーダ１０に対応している。参照電圧は図２（Ａ）の出力電圧のレベル１６、１８、２２、２４、〜、２３２、２３４、２３８、２４０に対応したＶｒ７、Ｖｒ８、Ｖｒ９、Ｖｒ１０、〜、Ｖｒ８８、Ｖｒ８９、Ｖｒ９０、Ｖｒ９１となる。

レベル２４０〜２５１は、内挿アンプの２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））として、同一又は隣接の参照電圧を選択するデコーダブロック（ＤＢＬＫ４）である。参照電圧は出力電圧のレベル２４０〜２５１の２レベルおきに対応したＶｒａ８〜Ｖｒａ１４となる。

レベル２５２〜２５５は、内挿アンプの２つの電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））に同一参照電圧を選択するデコーダブロック（ＤＢＬＫ５）である。参照電圧はレベル２５２〜２５５に１対１対応したＶｒｄ２５２、Ｖｒｄ２５３、Ｖｒｄ２５４、Ｖｒｄ２５５となる。

本実施例においては内挿アンプを共通として、異なる種類のデコーダブロックを組み合わせて構成することができる。

図１５は、図１４に示した仕様のＤＡＣにおけるデコーダブロック構成の一例を示す図である。図１５を参照すると、デコーダブロック（ＤＢＬＫ１）の参照電圧集合体２１の参照電圧Ｖｒｄ１〜ＶｒｄＡ（Ｖｒｄ１〜Ｖｒｄ３）を入力し、第１のビットグループＤ（ｍ−１）〜Ｄｎ、第２のビットグループＤ（ｎ−１）〜Ｄ０に基づき、Ｖｒｄ１〜Ｖｒｄ３のうちのいずれか１つを重複してＶ（Ｔ１）、Ｖ（Ｔ２）として選択するするデコーダ４１と、
デコーダブロック（ＤＢＬＫ２）の参照電圧集合体２２の参照電圧ＶｒａＢ〜ＶｒａＣ（Ｖｒａ１〜Ｖｒａ７）を入力し、第１のビットグループＤ（ｍ−１）〜Ｄｎ、第２のビットグループＤ（ｎ−１）〜Ｄ０に基づき、同一の参照電圧を重複して又は隣接する２つの参照電圧をＶ（Ｔ１）、Ｖ（Ｔ２）として選択するデコーダ４２と、
デコーダブロック（ＤＢＬＫ３）の参照電圧集合体２０Ｄの参照電圧ＶｒＧ〜ＶｒＨ（Ｖｒ７〜Ｖｒ９１）を入力し、第１のビットグループＤ（ｍ−１）〜Ｄｎ、第２のビットグループＤ（ｎ−１）〜Ｄ０に基づき、重複も含めて２つの参照電圧をＶ（Ｔ１）、Ｖ（Ｔ２）として選択するするデコーダ１０Ｄと、
デコーダブロック（ＤＢＬＫ４）の参照電圧集合体２３の参照電圧ＶｒａＰ〜ＶｒａＱ（Ｖｒａ８〜Ｖｒａ１４）を入力し第１のビットグループＤ（ｍ−１）〜Ｄｎ、第２のビットグループＤ（ｎ−１）〜Ｄ０に基づき、同一の参照電圧を重複して又は隣接する２つの参照電圧をＶ（Ｔ１）、Ｖ（Ｔ２）として選択するデコーダ４３と、
デコーダブロック（ＤＢＬＫ５）の参照電圧集合体２４の参照電圧ＶｒｄＵ〜ＶｒｄＶ（Ｖｒｄ２５２〜Ｖｒｄ２５５）を入力し、第１のビットグループＤ（ｍ−１）〜Ｄｎ、第２のビットグループＤ（ｎ−１）〜Ｄ０に基づき、Ｖｒｄ２５２〜Ｖｒｄ２５５のうちのいずれか１つを重複してＶ（Ｔ１）、Ｖ（Ｔ２）として選択するデコーダ４４と、
デコーダ４１、４２、１０Ｄ、４３、４４のうちいずれか１つのデコーダで選択された２つの電圧を入力する内挿アンプ３０と、を備えている。すなわちデコーダ４１、４２、１０Ｄ、４３、４４の出力はそれぞれ共通接続されて内挿アンプ３０に供給されている。本実施例においては、内挿アンプ３０を共通として、異なる種類のデコーダを組み合わせて構成することができる。なお図１５においても、第１ビットグループＤ（ｍ−１）〜Ｄｎ、第２ビットグループＤ（ｎ−１）〜Ｄ０は、それぞれ、相補信号Ｄ（ｍ−１）Ｂ〜ＤｎＢ、Ｄ（ｎ−１）Ｂ〜Ｄ０Ｂを伴う。

デコーダ１０Ｄは、前述した図１のデコーダ１０に対応し、図３〜図８、図１０〜図１３、図２３、図２４の構成を応用することができる。すなわち、Ｖ（Ｔ１）、Ｖ（Ｔ２）として、図２（Ａ）の仕様におけるレベル１６からレベル２３９の電圧を出力する参照電圧Ｖｒ７〜Ｖｒ９１を選択する。デコーダ１０Ｄは、図３、図４、図７、図８、図１０、図１１、図２３の参照電圧Ｖｒ７〜Ｖｒ９１の選択に必要な構成を備えていればよい。なお、サブデコーダ１３（１３Ａ、１３Ｂ）、１４、１５の構成（図５、図６、図２４）及び、プリデコーダ１６の構成（図１２、図１３）はそのまま適用できる。具体的には、図４、図８、図１１のそれぞれのサブデコーダ１１−ｉＡ、１１−ｉＢ、１１−ｉＣにおいては、参照電圧Ｖｒ１〜Ｖｒ６、Ｖｒ９２〜Ｖｒ９７を選択するスイッチトランジスタは削除することができる。図４のサブデコーダ１１−ｉＡの場合、スイッチ１９１、１９２が削除される。なおスイッチ１９１は、サブデコーダ１１−７Ａで参照電圧グループ２０−７Ａの参照電圧Ｖｒ７を選択するスイッチでもあるが、参照電圧Ｖｒ７は参照電圧グループ２０−１Ａにも含まれるため問題ない。同様に、スイッチ１９２は、サブデコーダ１１−１Ａで参照電圧グループ２０−１Ａの参照電圧Ｖｒ９１を選択するスイッチでもあるが、参照電圧Ｖｒ９１は参照電圧グループ２０−７Ａにも含まれるため問題ない。図８のサブデコーダ１１−ｉＢの場合、スイッチ群１９３、１９４が削除される。図１１のサブデコーダ１１−ｉＣの場合、スイッチ群１９５、１９６が削除される。

図１６は、本発明の別の実施例の表示装置のデータドライバの構成の要部を示す図である。図１６を参照すると、このデータドライバは、参照電圧発生回路５０と、デコーダ６０と、増幅回路（内挿アンプ）３０と、ラッチアドレスセレクタ７０と、ラッチ８０と、レベルシフタ９０と、を含んで構成される。参照電圧発生回路５０は、図１（図３、図７、図１０、図２４）の参照電圧集合体２０、又は、図１５の参照電圧集合体２０Ｄ、２１〜２４の各参照電圧を生成する。デコーダ６０は、図１（図３、図７、図１０、図２４）のデコーダ１０、又は、図１５のデコーダ１０Ｄ、４１〜４４で構成される。増幅回路３０は、図２（Ｂ）の内挿アンプ３０からなる。

ラッチアドレスセレクタ７０は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ８０は、ラッチアドレスセレクタ７０で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、レベルシフタ９０を介してデコーダ６０にデジタルデータ信号を出力する。デコーダ６０は、入力されたデジタルデータ信号に応じて、参照電圧発生回路５０で生成された参照電圧から２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。増幅回路３０は２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１で内挿した電圧を出力する。増幅回路３０の出力端（Ｓ１、Ｓ２、…、Ｓｑ）は表示装置のデータ線に接続される。ラッチアドレスセレクタ７０及びラッチ８０はロジック回路で、一般に低電圧（例えば０Ｖ〜３．３Ｖ）で構成され、対応する電源電圧が供給されている。レベルシフタ９０、デコーダ６０及び増幅回路３０は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ〜１６Ｖ）で構成され、対応する電源電圧が供給されている。なお、本発明のデジタルアナログ変換回路は、参照電圧発生回路５０で生成される参照電圧、及び、デコーダ６０、及び、増幅回路３０に適用される。

図１６において、デコーダ６０が図２（Ａ）の仕様に対応した図３の構成の場合、参照電圧発生回路５０は、Ｖｒ１〜Ｖｒ（６ｈ＋１）の参照電圧を生成し、
第１乃至第７の参照電圧グループ
（Ｖｒ１、Ｖｒ７、・・・Ｖｒ（６ｈ−５））、
（Ｖｒ２、Ｖｒ８、・・・Ｖｒ（６ｈ−４））、
（Ｖｒ３、Ｖｒ９、・・・Ｖｒ（６ｈ−３））、
（Ｖｒ４、Ｖｒ１０、・・・Ｖｒ（６ｈ−２））、
（Ｖｒ５、Ｖｒ１１、・・・Ｖｒ（６ｈ−１））、
（Ｖｒ６、Ｖｒ１２、・・・Ｖｒ（６ｈ））、
（Ｖｒ７、Ｖｒ１３、・・・Ｖｒ（６ｈ＋１））、
がデコーダ６０の第１乃至第７のサブデコーダ（図３の１１−１Ａ〜１１−７Ａ）にそれぞれ供給される。デコーダ６０のサブデコーダ（図３の１３Ａ）から出力された２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が内挿アンプ３０に供給される。

図１６において、デコーダ６０が図２（Ａ）の仕様に対応した図７の構成の場合、参照電圧発生回路５０は、Ｖｒ１〜Ｖｒ（３ｈ＋１）の参照電圧を生成し、
（Ｖｒ１、Ｖｒ４、・・・Ｖｒ（３ｈ−２））、
（Ｖｒ２、Ｖｒ５、・・・Ｖｒ（３ｈ−１））、
（Ｖｒ３、Ｖｒ６、・・・Ｖｒ（３ｈ））、
（Ｖｒ４、Ｖｒ７、・・・Ｖｒ（３ｈ＋１））、
がデコーダ６０の第１乃至第４のサブデコーダ（図７の１１−１Ｂ〜１１−４Ｂ）にそれぞれ供給される。デコーダ６０のサブデコーダ（図７の１３Ｂ）から出力された２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が内挿アンプ３０に供給される。

図１６において、デコーダ６０が図１４の仕様に対応した図１５の構成の場合、参照電圧Ｖｒｄ０〜Ｖｒｄ３、Ｖｒａ１〜Ｖｒａ７、Ｖｒｄ２５２〜Ｖｒｄ２５５、Ｖｒａ８〜Ｖｒａ１４、Ｖｒ７〜Ｖｒ９１が参照電圧発生回路５０で生成され、参照電圧Ｖｒｄ０〜Ｖｒｄ３はデコーダ４１、Ｖｒａ１〜Ｖｒａ７はデコーダ４２、Ｖｒ７〜Ｖｒ９１がデコーダ１０Ｄ、Ｖｒａ８〜Ｖｒａ１４はデコーダ４３、Ｖｒｄ２５２〜Ｖｒｄ２５５はデコーダ４４に供給される。デコーダ１０Ｄ、４１〜４４のいずれか１つからで出力された２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が内挿アンプ３０に供給される。

本実施例によれば、出力レベルの数に対して必要する参照電圧の数を縮減し面積の削減を可能とするデータドライバ、表示装置を実現可能としている。

以下では、前記した実施例について説明を補足する。

はじめに図２（Ａ）の仕様の変更例について説明する。図２５は、図２（Ａ）の仕様の変更例を示す図である。図２（Ａ）の仕様においては、各参照電圧（Ｖｒ１〜Ｖｒ９７）は、レベル０からレベル２５４までの偶数番目の出力レベルに対応して設定されているのに対して、図２５の仕様においては、各参照電圧（Ｖｒ１〜Ｖｒ９７）は、図２（Ａ）の対応レベルから１レベル繰り下がった出力レベルに対応しており、具体的には、Ｖｒ１をレベル０の１つ前のレベルとし、Ｖｒ２〜Ｖｒ９７はレベル１からレベル２５３までの奇数番目の出力レベルに対応して設定されている。

図２５の仕様においては、１区間（８レベル）のＶ（Ｔ１）、Ｖ（Ｔ２）の組合せを決定する第２ビットグループの下位３ビット（Ｄ２〜Ｄ０）の各データと参照電圧との対応関係が図２（Ａ）から変更されるが、区間単位の４個の参照電圧の組合せを決定する上位５ビット（Ｄ７〜Ｄ３）の各データと参照電圧との対応関係は図２（Ａ）と同様である。したがって、図２５の仕様に対応した図１、図３、図７、図１０の各ＤＡＣの構成では、それぞれサブデコーダ１３、１３Ａ、１３Ｂ、１３Ｃに含まれるサブデコーダ１５（図６参照）の構成が変更される。図２７は、図２５の仕様に対応した図６のサブデコーダ１５の変更例（サブデコーダ１５‘）の構成を示す図である。

図２７を参照すると、このサブデコーダ１５‘においては、（Ｄ０、Ｄ０Ｂ）に接続するＮｃｈトランジスタスイッチでは、（Ｖｒ（３ｋ＋１）、Ｖｒ（３ｋ））、（Ｖｒ（３ｋ）、Ｖｒ（３ｋ−１））、（Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ−２））のそれぞれについて一方を選択しノードＮ１１、Ｎ１２、Ｎ１３に出力する。また、（Ｄ０、Ｄ０Ｂ）に接続するＮｃｈトランジスタスイッチでは、（Ｖｒ（３ｋ）、Ｖｒ（３ｋ＋１））の一方を選択してノードＮ１４に出力する。

（Ｄ１、Ｄ１Ｂ）に接続するＮｃｈトランジスタスイッチでは、ノードＮ１１、Ｎ１２の一方を選択してノードＮ１５に出力し、Ｖｒ（３ｋ＋１）とノードＮ１４のうちの一方を選択してノードＮ１６に出力し、Ｖｒ（３ｋ）とＶｒ（３ｋ−１）の一方を選択してノードＮ１７に出力する。

（Ｄ２、Ｄ２Ｂ）に接続するＮｃｈトランジスタスイッチでは、ノードＮ１５とＮ１３の一方を選択し、ノードＮ１８に出力し、ノードＮ１８の電圧がＶ（Ｔ２）を与える。また（Ｄ２、Ｄ２Ｂ）に接続するＮｃｈトランジスタスイッチでは、ノードＮ１６とＮ１７の一方を選択しＶ（Ｔ１）を出力する。

例えばｋ＝１とした場合（上位４ビット（Ｄ７、Ｄ６、Ｄ５、Ｄ４）＝（０、０、０、０）の場合）、すなわち（Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４）が（Ｖｒ（３ｋ−２）、Ｖｒ（３ｋ−１）、Ｖｒ（３ｋ）、Ｖｒ（３ｋ＋１））として図２７のサブデコ−ダ１５‘に入力される場合、
（Ｄ２、Ｄ１、Ｄ０）＝（０、０、０）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ２、Ｖｒ１）、
（Ｄ２、Ｄ１、Ｄ０）＝（０、０、１）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ２、Ｖｒ２）、
（Ｄ２、Ｄ１、Ｄ０）＝（０、１、０）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ１）、
（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ２）、
（Ｄ２、Ｄ１、Ｄ０）＝（１、０、０）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ４、Ｖｒ２）、
（Ｄ２、Ｄ１、Ｄ０）＝（１、０、１）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ３、Ｖｒ３）、
（Ｄ２、Ｄ１、Ｄ０）＝（１、１、０）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ４、Ｖｒ３）、
（Ｄ２、Ｄ１、Ｄ０）＝（１、１、１）の場合、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｒ４、Ｖｒ４）、
となる。すなわち、Ｖ（Ｔ１）、Ｖ（Ｔ２）には、図２５のレベル０〜７を出力するための２つの参照電圧が供給される。

次に、図１４の仕様の変更例について説明する。図２６は、図１４の仕様の変更例を示す図である。図１４の仕様においては、デコーダブロックＤＢＬＫ２、ＤＢＬＫ３、ＤＢＬＫ４に対応する参照電圧Ｖｒａ１〜Ｖｒａ７、Ｖｒ７〜Ｖｒ９１、Ｖｒａ８〜Ｖｒａ１４は、レベル４からレベル２５２までの偶数番目の出力レベルに対応して設定されている。これに対して、図２６の仕様においては、各参照電圧は、図１４の対応レベルから１レベル繰り下がった出力レベルに対応している。具体的には、レベル３からレベル２５１までの奇数番目の出力レベルに対応して設定されている。

図２６の仕様においても、図２５の仕様と同様に、デコーダブロックＤＢＬＫ３（図１５のデコーダ１０Ｄ）における、第２ビットグループの下位３ビット（Ｄ２〜Ｄ０）の各データと参照電圧との対応関係が、図１４から変更されており、上位５ビット（Ｄ７〜Ｄ３）の各データと参照電圧との対応関係は図１４と同様とされる。したがって、図２６の仕様に対応した図１５のデコーダ１０Ｄの構成では、デコーダ１０Ｄに含まれるサブデコーダ１５（図６）の構成が変更される。図２６の仕様に対応した図６のサブデコーダ１５の変更構成として、図２７のサブデコーダ１５‘を用いることができる。

なお、図２６の仕様におけるデコーダブロックＤＢＬＫ２、ＤＢＬＫ４（図１５のデコーダ４２、４３）では、第２ビットグループの下位２ビット（Ｄ１、Ｄ０）の各データと参照電圧との対応関係が、図１４から変更されている。したがって、図２６の仕様に対応した図１５のデコーダ４２、４３の構成では、下位２ビット（Ｄ１、Ｄ０）により選択するサブデコーダの構成（不図示）が変更される。

次に、図１の参照電圧集合体２０のグループ化について補足して説明する。

図２８は、図１の参照電圧集合体２０のグループ化の一例の詳細を示す図である。図２８を参照すると、図１の参照電圧集合体２０の複数の参照電圧（最大で（３ｈＳ＋１）個）のグループ化は、第１乃至第（３Ｓ＋１）の参照電圧グループ（図１の２０−１〜２０−（３Ｓ＋１））と、各参照電圧グループに属する参照電圧の参照電圧グループ内での序列とを、それぞれ（３Ｓ＋１）行、ｈ列の２次元配列で表すことができる。そして、２次元配列に割り当てられたｉ行ｊ列（ただし、ｉは１以上且つ（３Ｓ＋１）以下の整数、ｊは１以上且つｈ以下の整数、ｈは２以上の整数）の要素は、参照電圧Ｖｒ（（３Ｓ）×（ｊ−１）＋ｉ）に対応している。

すなわち、第１の参照電圧グループ２０−１は、２次元配列の第１行に割当てられた３Ｓ個置きの参照電圧（Ｖｒ１、Ｖｒ（３Ｓ＋１）、Ｖｒ（６Ｓ＋１）、・・・、Ｖｒ｛（３Ｓ）×（ｈ−１）＋１｝）よりなる。

第２の参照電圧グループ２０−２は、２次元配列の第２行に割当てられた３Ｓ個置きの参照電圧（Ｖｒ２、Ｖｒ（３Ｓ＋２）、Ｖｒ（６Ｓ＋２）・・・、Ｖｒ｛（３Ｓ）×（ｈ−１）＋２｝）よりなる。

第ｉ（ただし、１≦ｉ≦（Ｓ＋１））の参照電圧グループ２０−ｉは、２次元配列の第ｉ行に割当てられた３Ｓ個置きの参照電圧（Ｖｒ（ｉ）、Ｖｒ（３Ｓ＋ｉ）、Ｖｒ（６Ｓ＋ｉ）・・・、Ｖｒ｛（３Ｓ）×（ｈ−１）＋ｉ））よりなる。

第（３Ｓ＋１）の参照電圧グループ２０−（３Ｓ＋１）は、２次元配列の第（３Ｓ＋１）行に割当てられた３Ｓ個置きの参照電圧（Ｖｒ（３Ｓ＋１）、Ｖｒ（６Ｓ＋１）、Ｖｒ（９Ｓ＋１）、・・・、Ｖｒ（３ｈＳ＋１））よりなる。

第１の参照電圧グループ２０−１における２番目の参照電圧と、第（３Ｓ＋１）の参照電圧グループ２０−（３Ｓ＋１）の１番目の参照電圧は同一のＶｒ（３Ｓ＋１）とされる。すなわち、第１の参照電圧グループ２０−１に属する２次元配列の第１行、第ｊ´列（ただしｊ´は２以上ｈ以下の整数）に割当てられた参照電圧と第（３Ｓ＋１）の参照電圧グループ２０−（３Ｓ＋１）に属する２次元配列の第（３Ｓ＋１）行、第（ｊ´−１）列に割当てられた参照電圧は同一とされる。

なお、図２８の２次元配列の列は、図１の入力デジタル信号の第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値と対応しており、図１の第１〜第（３Ｓ＋１）のサブデコーダ１１−１〜１１−（３Ｓ＋１）で選択される参照電圧は、第１ビットグループの値に対応した図２８の第１列〜第ｈ列のいずれか１列に割り当てられた（３Ｓ＋１）個の参照電圧とされる。

図２９（Ａ）、（Ｂ）は、図２（Ａ）又は図２５の仕様に対応した参照電圧Ｖｒ１〜Ｖｒ９７のグループ化の具体例を示す。

図２９（Ａ）は、Ｓ＝１、ｈ＝３２における例で、図７の参照電圧グループ２０−１Ｂ〜２０−４Ｂ、図１０の参照電圧グループ２０−１Ｃ〜２０−４Ｃに対応している。図７のサブデコーダ１１−１Ｂ〜１１−４Ｂで選択される参照電圧は、第１ビットグループ（Ｄ７〜Ｄ３、Ｄ７Ｂ〜Ｄ３Ｂ）の値に対応した図２９（Ａ）の４行３２列の２次元配列のいずれか１列に割り当てられた４個の参照電圧とされる。

図２９（Ｂ）は、Ｓ＝２、ｈ＝１６における例で、図３及び図２３の参照電圧グループ２０−１Ａ〜２０−７Ａに対応している。図３及び図２３のサブデコーダ１１−１Ａ〜１１−７Ａで選択される参照電圧は、第１ビットグループ（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）の値に対応した図２９（Ｂ）の７行１６列の２次元配列のいずれか１列に割り当てられた７個の参照電圧とされる。

次に、図１５の参照電圧集合体２０Ｄのグループ化について補足して説明する。図３０（Ａ）、（Ｂ）は、それぞれ図１５の参照電圧集合体２０Ｄのグループ化の詳細例を示す図であり、また図１の参照電圧集合体２０のグループ化において、参照電圧の総数が図２８の（３ｈＳ＋１）個より少ない場合に対応する。

図１５の参照電圧集合体２０Ｄの複数の参照電圧ＶｒＧ〜ＶｒＨは、図３０（Ａ）、（Ｂ）を参照すると、参照電圧Ｖｒ｛（３Ｓ）×（ｐ−１）＋Ｘ｝〜Ｖｒ｛（３Ｓ）×（ｑ−１）＋Ｙ｝（ただし、１≦Ｘ≦３Ｓ、２≦Ｙ≦（３Ｓ＋１））に対応しており、不図示の第１〜乃至第（３Ｓ＋１）の参照電圧グループ（図１の参照電圧グループ２０−１〜２０−（３Ｓ＋１）に対応）にグループ化される。具体的には、参照電圧Ｖｒ｛（３Ｓ）×（ｐ−１）＋Ｘ｝〜Ｖｒ｛（３Ｓ）×（ｑ−１）＋Ｙ｝は、図２８と同様の（３Ｓ＋１）行、ｈ列の２次元配列において、第ｐ列（ただし、ｐは１以上、且つ、（ｈ−１）以下の整数）の第Ｘ〜第（３Ｓ＋１）行の要素に参照電圧（Ｖｒ｛（３Ｓ）×（ｐ−１）＋Ｘ｝〜Ｖｒ｛（３Ｓ）×ｐ＋１｝）が割当てられ、第（ｐ＋１）列〜第（ｑ−１）列（ただし、ｑは３以上、且つ、ｈ以下の整数）の第１〜第（３Ｓ＋１）行の要素に参照電圧（Ｖｒ｛（３Ｓ）×ｐ＋１｝〜Ｖｒ｛（３Ｓ）×（ｑ−１）＋１｝）が割当てられ、第ｑ列の第１〜第Ｙ行の要素に参照電圧（Ｖｒ｛（３Ｓ）×（ｑ−１）＋１｝〜Ｖｒ｛（３Ｓ）×（ｑ−１）＋Ｙ｝）が割当てられる。

図３０（Ａ）、（Ｂ）において、２次元配列の第１行、第ｊ´列（ただしｊ´は（ｐ＋１）以上ｑ以下の整数）に割当てられた参照電圧と第（３Ｓ＋１）行、第（ｊ´−１）列に割当てられた参照電圧は同一とされる。また、参照電圧Ｖｒ１〜Ｖｒ｛（３Ｓ）×（ｐ−１）＋Ｘ−１｝、及び、Ｖｒ｛（３Ｓ）×（ｑ−１）＋Ｙ＋１｝〜Ｖｒ（３Ｓｈ＋１）は除かれて構成されている。

図３０（Ａ）と図３０（Ｂ）は、参照電圧グループＸ、Ｙの順序がＸ≦Ｙ（図３０（Ａ））又はＸ≧Ｙ（図３０（Ｂ））の違いである。

なお、図３０（Ａ）、（Ｂ）の２次元配列の列は、図１５の入力デジタル信号の第１ビットグループ（Ｄ（ｍ−１）〜Ｄｎ、Ｄ（ｍ−１）Ｂ〜ＤｎＢ）の値と対応しており、図１５のデコーダ１０Ｄに含まれる不図示の第１〜第（３Ｓ＋１）のサブデコーダ（図１の１１−１〜１１−（３Ｓ＋１）と対応）で選択される参照電圧は、第１ビットグループの値に対応した図３０（Ａ）又は（Ｂ）の第ｐ列〜第ｑ列のいずれか１列に割り当てられた（３Ｓ＋１）個又はそれ以下の参照電圧とされる。

図３１（Ａ）、（Ｂ）、（Ｃ）は、図１４又は図２６の仕様のＤＢＬＫ３に対応した参照電圧Ｖｒ７〜Ｖｒ９１のグループ化の具体例を示す。

図３１（Ａ）は、Ｓ＝１、ｈ＝３２における例で、第１〜第（３Ｓ＋１）のサブデコーダ（図１の１１−１〜１１−（３Ｓ＋１）と対応）で選択される参照電圧は、第１ビットグループ（Ｄ７〜Ｄ３、Ｄ７Ｂ〜Ｄ３Ｂ）の値に対応した図３１（Ａ）の４行３２列の２次元配列の第３列（ｐ＝３、Ｘ＝１）〜第３０列（ｑ＝３０、Ｙ＝４）のいずれか１列に割り当てられた４個の参照電圧とされる。

図３１（Ｂ）は、Ｓ＝２、ｈ＝１６における例で、第１〜第（３Ｓ＋１）のサブデコーダ（図１の１１−１〜１１−（３Ｓ＋１）と対応）で選択される参照電圧は、第１ビットグループ（Ｄ７〜Ｄ４、Ｄ７Ｂ〜Ｄ４Ｂ）の値に対応した図３１（Ｂ）の７行１６列の２次元配列の第２列（ｐ＝２、Ｘ＝１）〜第１５列（ｑ＝１５、Ｙ＝７）のいずれか１列に割り当てられた７個の参照電圧とされる。

更に図３１（Ｃ）は、Ｓ＝４、ｈ＝８における例で、第１〜第（３Ｓ＋１）のサブデコーダ（図１の１１−１〜１１−（３Ｓ＋１）と対応）で選択される参照電圧は、第１ビットグループ（Ｄ７〜Ｄ５、Ｄ７Ｂ〜Ｄ５Ｂ）の値に対応した図３１（Ｃ）の１３行８列の２次元配列の第１列（ｐ＝１、Ｘ＝７）〜第８列（ｑ＝８、Ｙ＝７）のいずれか１列に割り当てられた参照電圧とされる。第１ビットグループ（Ｄ７〜Ｄ５、Ｄ７Ｂ〜Ｄ５Ｂ）の値が第１列又は第８列に対応するとき、第１〜第（３Ｓ＋１）のサブデコーダのうちの７個のサブデコーダから７個の参照電圧が選択出力され、残り（６個）のサブデコーダは非選択となる。一方、第１ビットグループ（Ｄ７〜Ｄ５、Ｄ７Ｂ〜Ｄ５Ｂ）の値が第２列〜第７列のいずれか１列に対応するとき、第１〜第（３Ｓ＋１）のサブデコーダから１３個の参照電圧が選択出力される。図３１（Ａ）、（Ｂ）、（Ｃ）に示したように、インデックスＸ、Ｙ、ｐ、ｑは、ＤＢＬＫ３に割当てられる出力レベルの範囲やＳ及びｈの設定値により異なる。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

３ 出力端子
４ ノード
６ 増幅段
１０、１０Ｄ デコーダ
１１、１１−１〜１１−（３Ｓ＋１） 第１〜第（３Ｓ＋１）のサブデコーダ
１１−１Ａ〜１１−７Ａ 第１〜第７のサブデコーダ
１１−１Ｂ〜１１−４Ｂ 第１〜第４のサブデコーダ
１１−１Ｃ〜１１−４Ｃ 第１〜第４のサブデコーダ
１１−１Ｄ〜１１−（３Ｓ＋１）Ｄ 第１〜第（３Ｓ＋１）のサブデコーダ
１３、１３Ａ、１３Ｂ、１３Ｃ サブデコーダ
１４ サブデコーダ
１５ サブデコーダ
１６ プリデコーダ
２０−１〜２０−（３Ｓ＋１） 第１〜第（３Ｓ＋１）の参照電圧グループ
２０−１Ａ〜２０−７Ａ 第１〜第７の参照電圧グループ
２０−１Ｂ〜２０−４Ｂ 第１〜第４の参照電圧グループ
２０−１Ｃ〜２０−４Ｃ 第１〜第４の参照電圧グループ
２０−１Ｄ〜２０−（３Ｓ＋１）Ｄ 第１〜第（３Ｓ＋１）の参照電圧グループ
２１、２２、２０Ｄ、２３、２４ 参照電圧グループ
３０ 内挿アンプ（内挿回路、増幅回路）
４１、４２、４３、４４ サブデコーダ
５０ 参照電圧回路
４００ 差動増幅器
６０ デコーダ
７０ ラッチアドレスセレクタ
８０ ラッチ
９０ レベルシフタ
１０１、１０２、１０３、１０４ Ｎチャネルトランジスタ
１１１、１１２ Ｐチャネルトランジスタ
１２６、１２７ 電流源トランジスタ
８０１ 基準電圧発生回路
８０２ 選択回路
８０３ 増幅回路
９４０ 電源回路
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 容量
９６６ 補助容量
９６７ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
Ｄｎ〜Ｄ（ｍ−１） 第１ビットグループ
Ｄ０〜Ｄ（ｎ−１） 第２ビットグループ
ＮＡＮＤ１〜ＮＡＮＤ４ 否定論理積回路
ＮＯＲ１〜ＮＯＲ４ 否定論理和回路
Ｔ１、Ｔ２ 端子（増幅器の入力端子）
Ｖｒ１、Ｖｒ２、〜Ｖｒ（３Ｓ＋１）〜Ｖｒ（６Ｓ＋１）、Ｖｒ１〜Ｖｒ（３ｈ＋１）、Ｖｒ１〜Ｖｒ９７、Ｖｒｄ１〜Ｖｒｄ３、Ｖｒｄ２５２〜Ｖｒｄ２５５、Ｖｒａ１〜Ｖｒａ７、Ｖｒａ８〜Ｖｒａ１４ 参照電圧

Claims (22)

1. 互いに異なる複数の参照電圧を含む参照電圧集合体から、入力デジタル信号に応じて、第１及び第２の電圧を選択し、前記第１及び第２の電圧を内挿した電圧レベルを出力するデジタルアナログ変換回路であって、
   前記参照電圧集合体の参照電圧を、第１乃至第（３Ｓ＋１）（ただし、Ｓは１又は２のべき乗の整数：１、２、４、…）の参照電圧グループにグループ化し、
   第ｉ（ただし、ｉは１〜（３Ｓ＋１））の参照電圧グループは、第｛（３Ｓ）×（ｊ−１）＋ｉ｝（ただし、ｊ＝１、２、・・・ｈ、ｈは所定の整数）番の参照電圧を含み、
   前記第１乃至第（３Ｓ＋１）の参照電圧グループにそれぞれ対応して設けられ、
   前記入力デジタル信号第１のビットグループの値に応じて、それぞれに対応する参照電圧グループの複数の参照電圧の中から参照電圧を選択することができる第１乃至第（３Ｓ＋１）のサブデコーダと、
   前記第１乃至第（３Ｓ＋１）のサブデコーダで選択された参照電圧の中から、前記入力デジタル信号の第２のビットグループの値に応じて、前記第１及び第２の電圧（但し、前記第１、第２の電圧は重複してもよい）を選択する（３Ｓ＋１）入力２出力型のサブデコーダと、
   を含むデコーダと、
   前記デコーダで選択された前記第１及び第２の電圧を入力し、前記第１及び第２の電圧を１対１の内挿比で内挿した電圧レベルを生成する内挿回路と、
   を備え、
   前記参照電圧集合体の各参照電圧は、前記内挿回路より出力される複数の出力電圧レベルに対応しており、
   第Ａ番の出力電圧レベルを基準としたときの、第（８Ｎ＋Ａ）番、第（８Ｎ＋Ａ＋２）番、第（８Ｎ＋Ａ＋６）番（但し、インデックスＮは０、１、２、…、（Ｎ’−１）とし、Ｎ’は２以上の整数）、及び、第（８Ｎ’＋Ａ）番の出力電圧レベルに割り当てられた（３Ｎ’＋１）個の参照電圧を含む、ことを特徴とするデジタルアナログ変換回路。
2. 前記（３Ｎ’＋１）個の参照電圧が、Ｎ’＝Ｓ×ｈとされ、
   前記参照電圧集合体が（３Ｓ×ｈ＋１）個の参照電圧を含む、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
3. 前記Ｓが２以上とされ、前記第２のビットグループが、前記入力デジタル信号の下位ｎビット（ただし、ｎは４以上の整数）であり、前記下位ｎビットが３ビットを超える場合、
   前記（３Ｓ＋１）入力２出力型のサブデコーダは、前記第２のビットグループのうち前記３ビットを超えた分の上位の（ｎ−３）ビットに基づき、前記第１乃至第（３Ｓ＋１）のサブデコーダで選択された参照電圧の中から、４個の参照電圧を選択する前段サブデーダと、
   前記前段サブデーダで選択された前記４個の参照電圧の中から、前記第２のビットグループの下位３ビットにしたがって、前記第１及び第２の電圧を選択出力する後段サブデーダと、
   を備えている、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
4. 前記Ｓが１とされ、前記第２のビットグループが前記入力デジタル信号の下位３ビットの場合、前記（３Ｓ＋１）入力２出力型のサブデコーダは、前記第１乃至第４のサブデコーダで選択された４個の参照電圧の中から、前記第２のビットグループにしたがって、前記第１及び第２の電圧を選択出力する、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
5. 前記第１乃至第（３Ｓ＋１）のサブデコーダで選択される参照電圧は、前記参照電圧集合体における順序が連続している参照電圧とされる、ことを特徴とする請求項１乃至４のいずれか１項に記載のデジタルアナログ変換回路。
6. 前記内挿回路から出力される複数の出力電圧レベルが、隣接する８つのレベルを１ブロックとする複数のブロックを含み、
   前記入力デジタル信号の前記第１ビットグループ、及び前記第２ビットグループのうちの下位３ビットを超えたビットによって、前記複数のブロックの１つのブロックが選択され、
   前記１つのブロックを構成する互いに単位ステップ離間している第１乃至第８のレベルに関して、第１のレベル、第３のレベル、第７のレベルに対応する第１乃至第３の参照電圧と、前記１つのブロックの前記第８のレベル側に隣合う別のブロックの第１のレベルに対応する第４の参照電圧と、に対応して、前記デコーダでは前記第２のビットグループの下位３ビットに基づき、
   （１）第１、第１の参照電圧、
   （２）第１、第２の参照電圧、
   （３）第２、第２の参照電圧、
   （４）第１、第３の参照電圧、
   （５）第２、第３の参照電圧、又は、第１、第４の参照電圧、
   （６）第２、第４の参照電圧、
   （７）第３、第３の参照電圧、
   （８）第３、第４の参照電圧、
   のうちのいずれかの対を選択し、前記第１及び第２の電圧として前記内挿回路に供給される、ことを特徴とする請求項１乃至５のいずれか１項に記載のデジタルアナログ変換回路。
7. 前記内挿回路から出力される複数の出力電圧レベルが、隣接する８つのレベルを１ブロックとする複数のブロックを含み、
   前記入力デジタル信号の前記第１ビットグループ、及び前記第２ビットグループのうちの下位３ビットを超えたビットによって、前記複数のブロックの１つのブロックが選択され、
   前記１つのブロックを構成する互いに単位ステップ離間している第１乃至第８のレベルに関して、第２のレベル、第６のレベル、第８のレベルに対応する第２乃至第４の参照電圧と、前記１つのブロックの前記第１のレベル側に隣合う別のブロックの第８のレベルに対応する第１の参照電圧と、に対応して、前記デコーダでは前記第２のビットグループの下位３ビットに基づき、
   （１）第１、第２の参照電圧、
   （２）第２、第２の参照電圧、
   （３）第１、第３の参照電圧、
   （４）第２、第３の参照電圧、又は、第１、第４の参照電圧、
   （５）第２、第４の参照電圧、
   （６）第３、第３の参照電圧、
   （７）第３、第４の参照電圧、
   （８）第４、第４の参照電圧、
   のうちのいずれかの対を選択し、前記第１及び第２の電圧として前記内挿回路に供給される、ことを特徴とする請求項１乃至５のいずれか１項に記載のデジタルアナログ変換回路。
8. 前記入力デジタル信号の前記第１のビッグループのうち所定のビットフィールドを入力してデコードするプリデコーダを備え、
   前記第１乃至第（３Ｓ＋１）のサブデコーダは、前記プリデコーダでデコードされた信号と、前記第１のビッグループのうち所定のビットフィールドを除くビット信号が入力される、ことを特徴とする請求項１乃至７のいずれか１項に記載のデジタルアナログ変換回路。
9. 前記内挿回路は、前記第１及び第２の電圧を１対１の内挿比で内挿した信号を生成する増幅回路を含む、ことを特徴とする請求項１乃至８のいずれか１項に記載のデジタルアナログ変換回路。
10. 前記デコーダが前記第１及び第２の電圧として同一の参照電圧を選択出力する場合、前記増幅回路は、前記同一の参照電圧と同一電圧を出力する、ことを特徴とする請求項９記載のデジタルアナログ変換回路。
11. 前記第１乃至第（３Ｓ＋１）の参照電圧グループで規定される出力レベルの範囲と異なる範囲の複数の参照電圧を含む別の参照電圧集合体を少なくとも１つ備え、
    前記別の参照電圧集合体の参照電圧を入力し前記入力デジタル信号に応じて、第３及び第４の電圧を選択出力する別のデコーダを備え、
    前記別のデコーダの出力は、前記デコーダの出力と共通接続され、
    前記内挿回路は、前記第３及び第４の電圧が入力されたときに、前記第３及び第４の電圧を前記所定の内挿比で内挿した電圧レベルを出力する、ことを特徴とする請求項１乃至１０のいずれか１項記載のデジタルアナログ変換回路。
12. 前記別の参照電圧集合体は、前記第１乃至第（３Ｓ＋１）の参照電圧グループで規定される出力電圧レベルの電圧範囲に対して、上側及び／又は下側の電圧範囲の出力電圧レベルに対応した参照電圧を含み、
    前記別の参照電圧集合体は、前記各出力電圧レベルにそれぞれ１対１対応した参照電圧を含み、
    前記別の参照電圧集合体に対応する前記別のデコーダは、前記入力デジタル信号に応じて、同一参照電圧を前記第３及び第４の電圧として選択出力する、ことを特徴とする請求項１１記載のデジタルアナログ変換回路。
13. 前記別の参照電圧集合体は、前記第１乃至第（３Ｓ＋１）の参照電圧グループで規定される出力電圧レベルの電圧範囲に対して、上側及び／又は下側の電圧範囲の出力電圧レベルに対応した参照電圧を含み、
    前記別の参照電圧集合体は、前記出力電圧レベルの２レベルおきに対応した参照電圧を含み、
    前記別の参照電圧集合体に対応する前記別のデコーダは、前記入力デジタル信号に応じて、同一の参照電圧又は隣合う参照電圧を前記第３及び第４の電圧として選択出力する、ことを特徴とする請求項１１記載のデジタルアナログ変換回路。
14. 前記第１乃至第（３Ｓ＋１）の参照電圧グループが、前記Ｓを２として、前記第１乃至第７の参照電圧グループを備え、第ｉ（ただし、ｉは１〜７）の参照電圧グループは、第｛６×（ｊ−１）＋ｉ｝（ただし、ｊ＝１、２、・・・ｈ、ｈは所定の整数）番の参照電圧を含み、
    前記第１乃至第（３Ｓ＋１）のサブデコーダとして、第１乃至第７のサブデコーダを備え、前記第４のサブデコーダは前記第１及び第７のサブデコーダの双方に隣接して配置され、前記第２及び第５のサブデコーダは互いに隣接して配置され、前記第３及び第６のサブデコーダは互いに隣接して配置され、
    前記（３Ｓ＋１）入力２出力型のサブデコーダとして、前記第１乃至第７のサブデコーダで選択された参照電圧から前記入力デジタル信号の下位側の第２のビットグループの値に応じて、重複を含む前記第１及び第２の電圧を選択出力する、７入力２出力型のサブデコーダを備えた、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
15. 前記参照電圧集合体の複数の参照電圧に対する前記第１乃至第（３Ｓ＋１）の参照電圧グループのグループ化において、前記第ｉの参照電圧グループの前記第｛（３Ｓ）×（ｊ−１）＋ｉ｝番の参照電圧は、
    前記第１乃至第（３Ｓ＋１）の参照電圧グループを行に割当て、各参照電圧グループに属する参照電圧の前記参照電圧グループ内での序列を列に割当てた（３Ｓ＋１）行、ｈ列（ただし、ｈは２以上の整数）の２次元配列において、ｉ行ｊ列（ただし、ｉは１以上、且つ、（３Ｓ＋１）以下の整数、ｊは１以上、且つ、ｈ以下の整数）の配列要素に対応する、ことを特徴とする請求項１記載のデジタルアナログ変換回路。
16. 前記第１乃至第（３Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の前記第１乃至第（３Ｓ＋１）行において、第１列から第ｈ列に対応する参照電圧を含む、ことを特徴とする請求項１５記載のデジタルアナログ変換回路。
17. 前記第１乃至第（３Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の前記第１乃至第（３Ｓ＋１）行において、第（ｐ＋１）列（ただし、ｐは１以上、且つ、（ｈ−１）以下の整数）から第（ｑ−１）列（ただし、ｑは３以上、且つ、ｈ以下の整数）に対応する参照電圧を含み、
    前記第１乃至第（３Ｓ＋１）の参照電圧グループのうちの第Ｘ（ただし、Ｘは１以上、且つ、（３Ｓ＋１）より小さい整数）乃至第（３Ｓ＋１）の参照電圧グループは、それぞれに対応する前記２次元配列の第Ｘ乃至第（３Ｓ＋１）行における、
    第ｐ列に対応する参照電圧を含み、
    前記第１乃至第（３Ｓ＋１）の参照電圧グループのうちの第１乃至第Ｙ（ただし、Ｙは１より大きく、且つ、（３Ｓ＋１）以下の整数）の参照電圧グループは、それぞれに対応する前記２次元配列の第１乃至第Ｙ行における、第ｑ列に対応する参照電圧を含む、ことを特徴とする請求項１５記載のデジタルアナログ変換回路。
18. 前記第１乃至第（３Ｓ＋１）のサブデコーダは、
    ｍビット（ただし、ｍは所定の正整数）のデジタルデータのうち上位側の（ｍ−ｎ）ビット（ただし、ｍ＞ｎ）の第１ビットグループを入力し、前記２次元配列において前記第１ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択し、
    前記第１乃至第（３Ｓ＋１）のサブデコーダからは、（３Ｓ＋１）個又はそれよりも少ない参照電圧が出力され、
    前記（３Ｓ＋１）入力２出力型のサブデコーダでは、
    前記ｍビットのデジタルデータの下位ｎビットの第２のビットグループの値に応じて、前記第１乃至第（３Ｓ＋１）のサブデコーダで選択された参照電圧から、重複を含む前記第１及び第２の電圧を選択出力する、ことを特徴とする請求項１５乃至１７のいずれか１項に記載のデジタルアナログ変換回路。
19. 前記第１乃至第（３Ｓ＋１）のサブデコーダは、前記上位側の（ｍ−ｎ）ビットについて下位ビット側から上位ビット側の順にデコードする、ことを特徴とする請求項１８記載のデジタルアナログ変換回路。
20. 入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する、請求項１乃至１９のいずれか一に記載のデジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバ。
21. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
    前記データ線を駆動するデータドライバとして、請求項２０記載の前記データドライバを備えた表示装置。
22. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、
    前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項２０記載の前記データドライバよりなる、ことを特徴とする表示装置。

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