JP4521354B2 - 磁気ランダムアクセスメモリ - Google Patents

Description

本発明は、磁気抵抗効果素子(magneto-resistive element)をメモリセルとする磁気ランダムアクセスメモリメモリ(MRAM: magnetic random access memory）に関する。

磁気ランダムアクセスメモリは、次世代メモリとして注目されているが、その実用化にあたっては、書き込み電流の低減、セルサイズの縮小などの問題を解決しなければならない。

例えば、書き込み電流に関しては、その値が大き過ぎると、いわゆる半選択セルに対して書き込みディスターブが発生するため、小さな書き込み電流で選択セルの磁化反転を行う技術の開発が必要となる。

現段階では、書き込み電流の低減に関しては、セル形状の面、書き込み方式の面、さらには、配線構造の面から提案がなされている。

セル形状の面からは、十字形、そらまめ(bean)形、台形などの形状が提案されている。しかし、セル形状のみからのアプローチでは、書き込み電流の低減に関しては一定の効果が得られるものの、それのみで十分な誤書き込み耐性を得ることが難しい。

また、セル形状が複雑になると、その形状を安定して微細に形成することが難しくなるため、セルサイズの縮小にとって不利となる。

書き込み方式の面からは、トグル(toggle)や、スピン注入(spin-injection)などの方式が提案されている（例えば、特許文献１，２参照）。

しかし、トグル方式に関しては、誤書き込み耐性については一定の効果が得られるものの、書き込み電流の低減が難しいという問題がある。さらに、スピン注入方式については、スピン注入電流（書き込み電流）の低減が難しいために、熱擾乱や、素子破壊などの問題が発生する。

配線構造の面からは、ヨーク(yoke)構造が提案されている。ヨーク構造とは、書き込み線の表面に軟磁性材料としてのヨーク材を付加した構造のことであり、書き込み電流の低減には一定の効果がある。

しかし、ヨーク構造を採用した場合、２本の書き込み線の交差部において磁場強度の強い部分と弱い部分が発生するため、磁気抵抗効果素子に効率的に磁場を印加することができない。
米国特許第６，５４５，９０６号明細書 米国特許第６，２５６，２２３号明細書

本発明の例では、書き込み電流の低減、セルサイズの縮小及び誤書き込み耐性の向上を実現できる磁気ランダムアクセスメモリについて提案する。

本発明の例に係わる磁気ランダムアクセスメモリは、第１導電線と、前記第１導電線の第１及び第２側面を覆うヨーク材と、前記第１導電線に交差する第２導電線と、前記第２導電線の第１及び第２側面を覆うヨーク材と、垂直磁化膜から構成されるフリー層を有する第１磁気抵抗効果素子とを備え、前記第１導電線の前記第１側面を覆うヨーク材と前記第２導電線の前記第１側面を覆うヨーク材との交差部に存在するギャップを第１ギャップとし、前記第１導電線の前記第２側面を覆うヨーク材と前記第２導電線の前記第２側面を覆うヨーク材との交差部に存在するギャップを第２ギャップとし、前記第１導電線の前記第２側面を覆うヨーク材と前記第２導電線の前記第１側面を覆うヨーク材との交差部に存在するギャップを第３ギャップとし、前記第１導電線の前記第１側面を覆うヨーク材と前記第２導電線の前記第２側面を覆うヨーク材との交差部に存在するギャップを第４ギャップとしたとき、前記第１磁気抵抗効果素子は、前記第１ギャップ内に配置され、前記第２乃至第４ギャップ内に配置されない。

本発明の例によれば、磁気ランダムアクセスメモリにおいて、書き込み電流の低減、セルサイズの縮小及び誤書き込み耐性の向上を実現できる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１． 概要
本発明の例では、ヨーク構造の書き込み線に流れる書き込み電流により発生する磁場（電流磁場）を用いて書き込みを行う。磁気抵抗効果素子は、２本の書き込み線を覆う軟磁性材料としてのヨーク材間のギャップ内に配置される。

また、このギャップでは、一方のヨーク材から他方のヨーク材に向かう方向の磁場（垂直磁場）が発生する。そこで、磁気抵抗効果素子は、磁化方向（磁化容易軸方向）が膜面に垂直な厚さ方向となる垂直磁化膜から構成する。

このような構成によれば、磁場強度が最も強くなるヨーク材間のギャップ内に磁気抵抗効果素子が配置されるため、書き込み電流の低減を実現できる。

また、ヨーク材間のギャップに発生する磁場は、一方のヨーク材から他方のヨーク材に向かう方向（例えば、上向き）と他方のヨーク材から一方のヨーク材に向かう方向（例えば、下向き）の２つのみとなる。

これを極と称すると、本発明の例では、極の向きに基づいて書き込みを行うことができるため、誤書き込み耐性を向上できる。

さらに、磁気抵抗効果素子は垂直磁化膜により構成されるため、その形状については、単純な形状、例えば、円形、四角形、十字形などを採用でき、セルサイズの縮小に貢献できる。

また、２本の書き込み線の交差部にはヨーク材間のギャップが４つ存在するため、１つの交差部に最大で４つの磁気抵抗効果素子を配置することができ、メモリセルの高密度化を実現できる。

２． 書き込み原理
まず、本発明の例に関わる書き込み原理について、図１乃至図４を参照しながら説明する。

２本の書き込み線(up),(down)の交差部におけるヨーク材間の４つのギャップ１，２，３，４に発生する垂直磁場の強度及び向きは、それぞれ、これら書き込み線(up),(down)に流れる書き込み電流Ｉｗ１，Ｉｗ２の向きに応じて決定される。

(1) CASE 1
CASE 1では、図１に示すように、書き込み線(up)に紙面右向きの書き込み電流Ｉｗ１が流れ、書き込み線(down)に紙面下向きの書き込み電流Ｉｗ２が流れるものとする。

書き込み線(up)に紙面右向きの書き込み電流Ｉｗ１が流れるとき、この書き込み電流Ｉｗ１により発生する磁場は、ギャップ１，３では、紙面裏側から紙面表側に向かう方向（上向き）となり、ギャップ２，４では、紙面表側から紙面裏側に向かう方向（下向き）となる。

また、書き込み線(down)に紙面下向きの書き込み電流Ｉｗ２が流れるとき、この書き込み電流Ｉｗ２により発生する磁場は、ギャップ１，４では、紙面裏側から紙面表側に向かう方向（上向き）となり、ギャップ２，３では、紙面表側から紙面裏側に向かう方向（下向き）となる。

従って、CASE 1では、ギャップ１に発生する磁場は、上向きの強い垂直磁場となり、ギャップ２に発生する磁場は、下向きの強い垂直磁場となる。また、残りのギャップ３，４に発生する磁場は、書き込み電流Ｉｗ１，Ｉｗ２により発生する磁場が互いに打ち消し合うため、零、又は、非常に弱い垂直磁場となる。

以上より、２本の書き込み線(up),(down)の交差部におけるヨーク材間のギャップ１，２に磁気抵抗効果素子を配置すれば、ギャップ１，２内の磁気抵抗効果素子に対してそれぞれデータを書き込むことができる。

CASE 1では、ギャップ１，２内の磁気抵抗効果素子をそれぞれリファレンスセルとして使用できる。

(2) CASE 2
CASE 2では、図２に示すように、書き込み線(up)に紙面左向きの書き込み電流Ｉｗ１が流れ、書き込み線(down)に紙面上向きの書き込み電流Ｉｗ２が流れるものとする。

書き込み線(up)に紙面左向きの書き込み電流Ｉｗ１が流れるとき、この書き込み電流Ｉｗ１により発生する磁場は、ギャップ１，３では、紙面表側から紙面裏側に向かう方向（下向き）となり、ギャップ２，４では、紙面裏側から紙面表側に向かう方向（上向き）となる。

また、書き込み線(down)に紙面上向きの書き込み電流Ｉｗ２が流れるとき、この書き込み電流Ｉｗ２により発生する磁場は、ギャップ１，４では、紙面表側から紙面裏側に向かう方向（下向き）となり、ギャップ２，３では、紙面裏側から紙面表側に向かう方向（上向き）となる。

従って、CASE 2では、ギャップ１に発生する磁場は、下向きの強い垂直磁場となり、ギャップ２に発生する磁場は、上向きの強い垂直磁場となる。また、残りのギャップ３，４に発生する磁場は、書き込み電流Ｉｗ１，Ｉｗ２により発生する磁場が互いに打ち消し合うため、零、又は、非常に弱い垂直磁場となる。

以上より、２本の書き込み線(up),(down)の交差部におけるヨーク材間のギャップ１，２に磁気抵抗効果素子を配置すれば、ギャップ１，２内の磁気抵抗効果素子に対してそれぞれデータを書き込むことができる。

CASE 2では、CASE 1と同様に、ギャップ１，２内の磁気抵抗効果素子をそれぞれリファレンスセルとして使用できる。

(3) CASE 3
CASE 3では、CASE 1とCASE 2を組み合わせて使用する。

この場合、ギャップ１に発生する磁場が上向きのとき、ギャップ２に発生する磁場は下向きとなり（図１）、逆に、ギャップ１に発生する磁場が下向きのとき、ギャップ２に発生する磁場は上向きとなる（図２）。

CASE 3では、ギャップ１内の磁気抵抗効果素子とギャップ２内の磁気抵抗効果素子には常に相補データが同時に記憶される。このため、例えば、一方をデータ記憶のためのデータセルとし、他方をリファレンスセルとして、読み出し安定性に優れた１ビット／２セルタイプのメモリセルを小面積で実現できる。

また、これに代えて、ギャップ１，２内の２つの磁気抵抗効果素子をレファレンス電圧の生成に使用することもできる。

(4) CASE 4
CASE 4では、図３に示すように、書き込み線(up)に紙面右向きの書き込み電流Ｉｗ１が流れ、書き込み線(down)に紙面上向きの書き込み電流Ｉｗ２が流れるものとする。

書き込み線(up)に紙面右向きの書き込み電流Ｉｗ１が流れるとき、この書き込み電流Ｉｗ１により発生する磁場は、ギャップ１，３では、紙面裏側から紙面表側に向かう方向（上向き）となり、ギャップ２，４では、紙面表側から紙面裏側に向かう方向（下向き）となる。

また、書き込み線(down)に紙面上向きの書き込み電流Ｉｗ２が流れるとき、この書き込み電流Ｉｗ２により発生する磁場は、ギャップ１，４では、紙面表側から紙面裏側に向かう方向（下向き）となり、ギャップ２，３では、紙面裏側から紙面表側に向かう方向（上向き）となる。

従って、CASE 4では、ギャップ３に発生する磁場は、上向きの強い垂直磁場となり、ギャップ４に発生する磁場は、下向きの強い垂直磁場となる。また、残りのギャップ１，２に発生する磁場は、書き込み電流Ｉｗ１，Ｉｗ２により発生する磁場が互いに打ち消し合うため、零、又は、非常に弱い垂直磁場となる。

以上より、２本の書き込み線(up),(down)の交差部におけるヨーク材間のギャップ３，４に磁気抵抗効果素子を配置すれば、ギャップ３，４内の磁気抵抗効果素子に対してそれぞれデータを書き込むことができる。

CASE 4では、ギャップ３，４内の磁気抵抗効果素子をそれぞれリファレンスセルとして使用できる。

(5) CASE 5
CASE 5では、図４に示すように、書き込み線(up)に紙面左向きの書き込み電流Ｉｗ１が流れ、書き込み線(down)に紙面下向きの書き込み電流Ｉｗ２が流れるものとする。

書き込み線(up)に紙面左向きの書き込み電流Ｉｗ１が流れるとき、この書き込み電流Ｉｗ１により発生する磁場は、ギャップ１，３では、紙面表側から紙面裏側に向かう方向（下向き）となり、ギャップ２，４では、紙面裏側から紙面表側に向かう方向（上向き）となる。

また、書き込み線(down)に紙面下向きの書き込み電流Ｉｗ２が流れるとき、この書き込み電流Ｉｗ２により発生する磁場は、ギャップ１，４では、紙面裏側から紙面表側に向かう方向（上向き）となり、ギャップ２，３では、紙面表側から紙面裏側に向かう方向（下向き）となる。

従って、CASE 5では、ギャップ３に発生する磁場は、下向きの強い垂直磁場となり、ギャップ４に発生する磁場は、上向きの強い垂直磁場となる。また、残りのギャップ１，２に発生する磁場は、書き込み電流Ｉｗ１，Ｉｗ２により発生する磁場が互いに打ち消し合うため、零、又は、非常に弱い垂直磁場となる。

以上より、２本の書き込み線(up),(down)の交差部におけるヨーク材間のギャップ３，４に磁気抵抗効果素子を配置すれば、ギャップ３，４内の磁気抵抗効果素子に対してそれぞれデータを書き込むことができる。

CASE 5では、CASE 4と同様に、ギャップ３，４内の磁気抵抗効果素子をそれぞれリファレンスセルとして使用できる。

(6) CASE 6
CASE 6では、CASE 4とCASE 5を組み合わせて使用する。

この場合、ギャップ３に発生する磁場が上向きのとき、ギャップ４に発生する磁場は下向きとなり（図３）、逆に、ギャップ３に発生する磁場が下向きのとき、ギャップ４に発生する磁場は上向きとなる（図４）。

CASE 6では、ギャップ３内の磁気抵抗効果素子とギャップ４内の磁気抵抗効果素子には常に相補データが同時に記憶される。このため、例えば、一方をデータ記憶のためのデータセルとし、他方をリファレンスセルとして、読み出し安定性に優れた１ビット／２セルタイプのメモリセルを小面積で実現できる。

また、これに代えて、ギャップ３，４内の２つの磁気抵抗効果素子をレファレンス電圧の生成に使用することもできる。

(7) CASE 7
CASE 7では、CASE 1, 2, 4, 5を組み合わせて使用する。

例えば、ギャップ１，３内に磁気抵抗効果素子を配置する場合、これら磁気抵抗効果素子に対して、それぞれ独立に２値データ（“０”／“１”）を書き込むことができる。

即ち、ギャップ１内の磁気抵抗効果素子に対しては、CASE 1（図１）及びCASE 2（図２）を利用して、ギャップ３内の磁気抵抗効果素子とは独立に書き込みを実行できる。また、ギャップ３内の磁気抵抗効果素子に対しては、CASE 3（図３）及びCASE 4（図４）を利用して、ギャップ１内の磁気抵抗効果素子とは独立に書き込みを実行できる。

同様に、例えば、ギャップ２，４内に磁気抵抗効果素子を配置する場合、これら磁気抵抗効果素子に対しても、それぞれ独立に２値データを書き込むことができる。

即ち、ギャップ２内の磁気抵抗効果素子に対しては、CASE 1（図１）及びCASE 2（図２）を利用して、ギャップ４内の磁気抵抗効果素子とは独立に書き込みを実行できる。また、ギャップ４内の磁気抵抗効果素子に対しては、CASE 3（図３）及びCASE 4（図４）を利用して、ギャップ２内の磁気抵抗効果素子とは独立に書き込みを実行できる。

(8) CASE 8
CASE 8では、CASE 1〜CASE 7の全てを組み合わせて使用する。

２本の書き込み線(up),(down)の交差部におけるヨーク材間の４つのギャップ１，２，３，４の全てに磁気抵抗効果素子を配置する。

この場合、１つの交差部には、１ビット／２セルタイプのメモリセルが２つ配置されることになる。つまり、１つの交差部に配置された４つの磁気抵抗効果素子により２ビットデータを記憶できる。

２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。

(1) 回路例
図５は、本発明の例に関わる磁気ランダムアクセスメモリの回路例を示している。

メモリセルアレイ１０は、アレイ状に配置される複数のメモリセル１１から構成される。また、メモリセル１１は、例えば、直列接続される磁気抵抗効果素子１２と選択素子１３とから構成される。磁気抵抗効果素子１２は、例えば、ＭＴＪ(magnetic tunnel junction)素子から構成され、選択素子１３は、例えば、ＮチャネルＭＯＳトランジスタから構成される。

磁気抵抗効果素子１２の一端は、例えば、カラム方向に延びる書き込みビット線(write bit line)１４に接続される。書き込みビット線１４の一端は、書き込みドライバ／シンカー１５Ａに接続され、その他端は、書き込みドライバ／シンカー１５Ｂ接続される。

書き込みドライバ／シンカー１５Ａ，１５Ｂは、デコーダ機能を有し、書き込み時に、メモリセルアレイ１０内の１つのカラムを選択する。また、書き込みドライバ／シンカー１５Ａ，１５Ｂは、書き込み電流の発生／遮断を制御すると共に、書き込みデータの値に応じて書き込みビット線１４に流れる書き込み電流の向きを決定する。

書き込みビット線１４は、読み出しビット線としても機能する。

書き込みビット線１４の他端は、選択素子２０を経由して、センスアンプ２１に接続される。

選択素子２０は、例えば、ＮチャネルＭＯＳトランジスタから構成される。選択素子２０としてのＮチャネルＭＯＳトランジスタのゲートには、読み出し時に、メモリセルアレイ１０内の１つのカラムを選択するためのカラム選択信号φCSLが入力される。

センスアンプ２１は、例えば、差動増幅器から構成され、リファレンス電圧Ｖｒｅｆに基づいて、選択されたメモリセル１１から読み出されるデータの値を判定し、出力信号Ｖｏｕｔを出力する。

磁気抵抗効果素子１２の近傍には、例えば、ロウ方向に延びる書き込みワード線(write word line)１６が配置される。書き込みワード線１６の一端は、書き込みドライバ／シンカー１７Ａに接続され、その他端は、書き込みドライバ／シンカー１７Ｂ接続される。

書き込みドライバ／シンカー１７Ａ，１７Ｂは、デコーダ機能を有し、書き込み時に、メモリセルアレイ１０内の１つのロウを選択する。また、書き込みドライバ／シンカー１７Ａ，１７Ｂは、書き込み電流の発生／遮断を制御すると共に、書き込みデータの値に応じて書き込みワード線１６に流れる書き込み電流の向きを決定する。

磁気抵抗効果素子１２の磁化方向は、書き込みビット線１４に流れる書き込み電流により発生する磁場と、書き込みワード線１６に流れる書き込み電流により発生する磁場との合成磁場により決定される。

磁気抵抗効果素子１２の他端は、選択素子１３を経由して、例えば、接地端子Ｖｓｓに接続される。

選択素子１３としてのＮチャネルＭＯＳトランジスタのゲートは、読み出しワード線１８に接続される。読み出しワード線１８は、例えば、ロウ方向に延び、その一端は、読み出し時にメモリセルアレイ１０内の１つのロウを選択するためのロウデコーダ１９に接続される。

(2) メモリセルの例
図６は、図５のメモリセル１１のデバイス構造の例を示している。図７は、図６のＶＩＩ−ＶＩＩ線に沿う断面図である。

Ｐ型シリコン基板 (P-sub)２２Ａ内には、Ｎ型ウェル領域 (N-well)２２Ｂ及びＰ型ウェル領域 (P-well)２２Ｃからなるダブルウェル領域が形成される。

Ｐ型ウェル領域２２Ｃ内には、ＳＴＩ(shallow trench isolation)構造の素子分離層２３が形成される。素子分離層２３により取り囲まれた素子領域内には、選択素子１３としてのＮチャネルＭＯＳトランジスタが形成される。

ＮチャネルＭＯＳトランジスタは、Ｐ型ウェル領域２２Ｃ内のソース／ドレイン領域２４Ａ，２４Ｂと、ソース／ドレイン領域２４Ａ，２４Ｂ間のチャネル領域上のゲート電極２５とから構成される。ゲート電極２５は、読み出しワード線１８に接続される。

ソース／ドレイン領域２４Ｂ上には、コンタクトプラグ２６，２８及び中間層２７Ａ，２７Ｂが形成される。

磁気抵抗効果素子（ＭＴＪ）１２は、下部電極２９上に配置される。下部電極２９は、コンタクトプラグ２６，２８及び中間層２７Ａ，２７Ｂを経由して、ソース／ドレイン領域２４Ｂに電気的に接続される。

書き込みビット線１４は、カラム方向に延び、例えば、Al, Cuなどの金属からなる導電線１４Ａと、その導電線１４Ａを取り囲むヨーク材（軟磁性材料）１４Ｂとから構成される。

また、書き込みワード線１６は、ロウ方向に延び、例えば、Al, Cuなどの金属からなる導電線１６Ａと、その導電線１６Ａを取り囲むヨーク材１６Ｂとから構成される。

ヨーク材１４Ｂは、導電線１４Ａの側面及び上面を覆い、ヨーク材１６Ｂは、導電線１６Ａの側面及び下面を覆う。ヨーク材１４Ｂ，１６Ｂは、書き込みビット線１４及び書き込みワード線１６に流れる書き込み電流により発生する磁力線を収束させる機能を有する。

ヨーク材１４Ｂ，１６Ｂの間には、収束された磁力線の通り道となる４つのギャップが形成される。磁気抵抗効果素子１２は、これら４つのギャップのうちの１つ内に配置され、例えば、導電材料からなるキャップ層３０を経由して、書き込みビット線１４に接続される。

磁気抵抗効果素子１２の平面形状は、単純な形状、例えば、円形に設定される。また、磁気抵抗効果素子１２は、少なくともその中心部がヨーク材１４Ｂ，１６Ｂの間のギャップ内に存在するようにレイアウトされる。

磁気抵抗効果素子１２の磁気フリー層(magnetic free layer)及び磁気固着層(magnetic pinned layer)は、それぞれ、磁化方向が膜面に垂直な厚さ方向となる強磁性膜（垂直磁化膜）から構成される。

磁気フリー層の磁化方向（上向き／下向き）は、書き込みビット線１４及び書き込みワード線１６に流れる書き込み電流により発生する磁場（電流磁場）により変化させることができる。

(3) 磁気抵抗効果素子の例
磁気抵抗効果素子の例について説明する。

図８は、磁気抵抗効果素子の第１例を示している。
第１例では、磁気抵抗効果素子１２は、磁気フリー層、トンネルバリア層、磁気固着層及び反強磁性層(anti-ferromagnetic layer: AF)により構成される。

同図（ａ）のボトムピンタイプでは、シリコン基板上に反強磁性層(pin layer)が形成され、反強磁性層上に磁気固着層(pinned layer)が形成され、磁気固着層上にトンネルバリア層(tunneling barrier layer)が形成され、トンネルバリア層上に磁気フリー層が形成される。

同図（ｂ）のトップピンタイプでは、シリコン基板上に磁気フリー層が形成され、磁気フリー層上にトンネルバリア層が形成され、トンネルバリア層上に磁気固着層が形成され、磁気固着層上に反強磁性層が形成される。

磁気固着層の磁化方向は、反強磁性層により上向き又は下向きに固着され、磁気フリー層の磁化方向は、電流磁場に応じて上向き又は下向きに変化する。

図９は、磁気抵抗効果素子の第２例を示している。
第２例は、第１例と比べると、磁気抵抗効果素子１２の磁気フリー層が、ＳＡＦ(synthetic anti-ferromagnetic)構造を有している点が異なっている。

このため、磁気フリー層は、第１フリー層（強磁性層）、第２フリー層（強磁性層）及びこれらの間の非磁性層(non-magnetic layer)から構成される。第１及び第２フリー層は、例えば、互いに反強磁性結合している。

同図（ａ）のＳＡＦタイプ磁気抵抗効果素子は、図８（ａ）のボトムピンタイプに対応し、同図（ｂ）のＳＡＦタイプ磁気抵抗効果素子は、図８（ｂ）のトップピンタイプに対応している。

図１０は、磁気抵抗効果素子の第３例を示している。
第３例は、磁気抵抗効果素子の平面形状に関する。

本発明の例では、磁気抵抗効果素子は、互いに交差する２本の書き込み線を覆うヨーク材の交差部におけるギャップ内に配置される。

このため、同図に示すように、磁気抵抗効果素子１２の平面形状としては、円形（同図（ａ））、四角形（同図（ｂ））、十字形（同図（ｃ））などの単純な形状を採用することができる。

ここで、磁気抵抗効果素子１２は、少なくともその中心部がヨーク材間のギャップ内に存在するようにレイアウトされる。

(4) 動作
図５乃至図１０の磁気ランダムアクセスメモリの動作について説明する。

書き込みは、選択されたメモリセル１１内の書き込みビット線１４及び書き込みワード線１６に流れる書き込み電流の向きを制御することにより行う。

まず、ドライバ／シンカー１５Ａ，１５Ｂを用いて、選択されたカラム内の書き込みビット線１４に書き込み電流を流し、ドライバ／シンカー１７Ａ，１７Ｂを用いて、選択されたロウ内の書き込みワード線１６に書き込み電流を流す。

“０”−書き込みでは、例えば、ドライバ／シンカー１５Ａからドライバ／シンカー１５Ｂに向かう方向に書き込み電流を流し、ドライバ／シンカー１７Ａからドライバ／シンカー１７Ｂに向かう方向に書き込み電流を流す。

この時、例えば、図７の断面図において、書き込みビット線１４及び書き込みワード線１６には、紙面の裏側から表側に向かう書き込み電流が流れ、軟磁性材料１４Ｂ，１６Ｂ間のギャップ内に配置される磁気抵抗効果素子１２の磁気フリー層の磁化方向が上向きに変化する。

これにより、磁気抵抗効果素子１２の磁気フリー層の磁化方向と磁気固着層の磁化方向は、例えば、共に上向き（パラレル状態）となり、“０”−書き込みが完了する。

“１”−書き込みでは、例えば、ドライバ／シンカー１５Ｂからドライバ／シンカー１５Ａに向かう方向に書き込み電流を流し、ドライバ／シンカー１７Ｂからドライバ／シンカー１７Ａに向かう方向に書き込み電流を流す。

この時、例えば、図７の断面図において、書き込みビット線１４及び書き込みワード線１６には、紙面の表側から裏側に向かう書き込み電流が流れ、軟磁性材料１４Ｂ，１６Ｂ間のギャップ内に配置される磁気抵抗効果素子１２の磁気フリー層の磁化方向が下向きに変化する。

これにより、磁気抵抗効果素子１２の磁気フリー層の磁化方向は下向き、磁気固着層の磁化方向は上向き（アンチパラレル状態）となり、“１”−書き込みが完了する。

読み出しは、磁気抵抗効果素子１２に読み出し電流を流し、磁気抵抗効果素子１２の抵抗値をセンスアンプ２１により検出することにより行う。

まず、ロウデコーダ１９を用いて、選択されたロウ内の読み出しワード線１８を“Ｈ”にし、メモリセル１１内の選択素子１３をオンにする。次に、カラム選択信号φCSLによりカラムを選択し、センスアンプ２１から書き込みビット線（読み出しビット線）１４を経由してメモリセル１１に向かう読み出し電流を流す。

“０”−読み出しでは、磁気抵抗効果素子１２は、パラレル状態にあり、その抵抗値は低い状態にあるため、例えば、磁気抵抗効果素子１２に読み出し電流を流すと、センスアンプ２１の入力電圧Ｖｉｎは、リファレンス電圧Ｖｒｅｆよりも小さくなる。

これにより、選択されたメモリセル１１内の磁気抵抗効果素子１２がパラレル状態にあることが検出される。

“１”−読み出しでは、磁気抵抗効果素子１２は、アンチパラレル状態にあり、その抵抗値は高い状態にあるため、例えば、磁気抵抗効果素子１２に読み出し電流を流すと、センスアンプ２１の入力電圧Ｖｉｎは、リファレンス電圧Ｖｒｅｆよりも大きくなる。

これにより、選択されたメモリセル１１内の磁気抵抗効果素子１２がアンチパラレル状態にあることが検出される。

(5) 変形例
次に、図７のデバイス構造の変形例を説明する。

図１１は、第１変形例を示している。
第１変形例は、図７の例と比べると、磁気抵抗効果素子１２の下部に書き込みビット線１４が配置され、磁気抵抗効果素子１２の上部に書き込みワード線１６が配置されている点が異なる。

この場合、磁気抵抗効果素子１２は、導電材料からなるキャップ層３０を経由して、書き込みビット線１４に接続される。

このように、書き込みビット線１４と書き込みワード線１６との位置関係を逆にすることもできる。

図１２は、第２変形例を示している。
第２変形例は、図７の例と比べると、導電線１４Ａ，１６Ａを取り囲むヨーク材１４Ｂ，１６Ｂがツノ構造を有している点が異なる。

即ち、ヨーク材１４Ｂは、導電線１４Ａの下面よりも下に突出し、ヨーク材１６Ｂは、導電線１６Ａの上面よりも上に突出している。

このようなツノ構造を採用することにより、電流磁場をさらに効率的に磁気抵抗効果素子１２に印加できる。

その他の変形例として、例えば、センスアンプを書き込みワード線に接続することもできる。この場合には、磁気抵抗効果素子の一端は、書き込みビット線ではなく、書き込みワード線に接続される。

３． 応用例
本発明の例の磁気ランダムアクセスメモリの応用例について説明する。

(1) 第１応用例
図１３は、第１応用例を示している。

第１応用例は、書き込み原理のCASE 8が適用される磁気ランダムアクセスメモリに関する。

書き込みビット線１４と書き込みワード線１６との交差部には、ヨーク材１４Ｂ，１６Ｂの４つのギャップが形成され、これら４つのギャップ内には、それぞれ磁気抵抗効果素子１２（Ｒ１），１２（Ｒ２），１２（Ｌ１），１２（Ｌ２）が配置される。

磁気抵抗効果素子１２（Ｒ１），１２（Ｌ１）は、ペアとなり、これら２つの磁気抵抗効果素子１２（Ｒ１），１２（Ｌ１）で１ビットデータを記憶する。即ち、磁気抵抗効果素子１２（Ｒ１），１２（Ｌ１）の一方がデータセルとして使用され、他方がリファレンスセルとして使用される。

同様に、磁気抵抗効果素子１２（Ｒ２），１２（Ｌ２）は、ペアとなり、これら２つの磁気抵抗効果素子１２（Ｒ２），１２（Ｌ２）で１ビットデータを記憶する。即ち、磁気抵抗効果素子１２（Ｒ２），１２（Ｌ２）の一方がデータセルとして使用され、他方がリファレンスセルとして使用される。

磁気抵抗効果素子１２（Ｒ１），１２（Ｒ２），１２（Ｌ１），１２（Ｌ２）の一端は、共通に書き込みビット線１４に接続される。

磁気抵抗効果素子１２（Ｒ１）の他端は、下部電極２９（Ｒ１）及び選択素子１３（Ｒ１）としてのＮチャネルＭＯＳトランジスタを経由して接地点に接続される。選択素子１３（Ｒ１）としてのＮチャネルＭＯＳトランジスタのゲートは、読み出しワード線１８（Ｒ１）に接続される。

また、磁気抵抗効果素子１２（Ｌ１）の他端は、下部電極２９（Ｌ１）及び選択素子１３（Ｌ１）としてのＮチャネルＭＯＳトランジスタを経由して接地点に接続される。選択素子１３（Ｌ１）としてのＮチャネルＭＯＳトランジスタのゲートは、読み出しワード線１８（Ｌ１）に接続される。

同様に、磁気抵抗効果素子１２（Ｒ２）の他端は、下部電極２９（Ｒ２）及び選択素子１３（Ｒ２）としてのＮチャネルＭＯＳトランジスタを経由して接地点に接続される。選択素子１３（Ｒ２）としてのＮチャネルＭＯＳトランジスタのゲートは、読み出しワード線１８（Ｒ２）に接続される。

また、磁気抵抗効果素子１２（Ｌ２）の他端は、下部電極２９（Ｌ２）及び選択素子１３（Ｌ２）としてのＮチャネルＭＯＳトランジスタを経由して接地点に接続される。選択素子１３（Ｌ２）としてのＮチャネルＭＯＳトランジスタのゲートは、読み出しワード線１８（Ｌ２）に接続される。

(2) 第２応用例
図１４は、第２応用例を示している。

第２応用例は、第１応用例において磁気抵抗効果素子１２（Ｒ１），１２（Ｒ２），１２（Ｌ１），１２（Ｌ２）の平面形状を十字形にした点に特徴を有する。

ここで、磁気抵抗効果素子１２（Ｒ１），１２（Ｒ２），１２（Ｌ１），１２（Ｌ２）は、その形状（十字形）が、ヨーク材１４Ｂ，１６Ｂにより構成される十字形に合致するようにレイアウトされる。

この場合、書き込みビット線１４と書き込みワード線１６との交差部における磁場強度分布の磁場強度が強い部分に合わせて磁気抵抗効果素子１２（Ｒ１），１２（Ｒ２），１２（Ｌ１），１２（Ｌ２）を配置できるため、書き込み効率が向上する。

(3) 第３応用例
図１５は、第３応用例を示している。

第３応用例は、書き込み原理のCASE 3又はCASE 6が適用される磁気ランダムアクセスメモリに関する。

書き込みビット線１４と書き込みワード線１６との交差部には、ヨーク材１４Ｂ，１６Ｂの４つのギャップが形成され、これら４つのギャップのうち交差部における対角線上に存在する２つのギャップ内には、それぞれ磁気抵抗効果素子１２（Ｒ），１２（Ｌ）が配置される。

磁気抵抗効果素子１２（Ｒ），１２（Ｌ）は、ペアとなり、これら２つの磁気抵抗効果素子１２（Ｒ），１２（Ｌ）で１ビットデータを記憶する。即ち、磁気抵抗効果素子１２（Ｒ），１２（Ｌ）の一方がデータセルとして使用され、他方がリファレンスセルとして使用される。

また、これに代えて、磁気抵抗効果素子１２（Ｒ），１２（Ｌ）は、共にデータを読み出すとこのレファレンス電圧を生成するために使用することもできる。

例えば、読み出し時に、レファレンスビット線としての書き込みビット線と接地点との間に磁気抵抗効果素子１２（Ｒ），１２（Ｌ）が並列接続されるようにすれば、レファレンスビット線に“０”−データと“１”−データの中間電圧としてのレファレンス電圧を発生させることができる。

(4) 第４応用例
図１６は、第４応用例を示している。

第４応用例は、書き込み原理のCASE 7が適用される磁気ランダムアクセスメモリに関する。

書き込みビット線１４と書き込みワード線１６との交差部には、ヨーク材１４Ｂ，１６Ｂの４つのギャップが形成され、これら４つのギャップのうちカラム方向に隣り合う２つのギャップ内には、それぞれ磁気抵抗効果素子１２（Ｒ），１２（Ｌ）が配置される。

磁気抵抗効果素子１２（Ｒ），１２（Ｌ）には、それぞれ独立にデータが書き込まれる。即ち、磁気抵抗効果素子１２（Ｒ），１２（Ｌ）のそれぞれをデータセルとして使用する。

尚、磁気抵抗効果素子１２（Ｒ），１２（Ｌ）は、それぞれ交差部においてロウ方向に隣り合う２つのギャップ内に配置してもよい。

(5) 第５応用例
図１７は、第５応用例を示している。

第５応用例は、第３応用例の変形例である。

第５応用例の特徴は、下部電極２９（Ｌ），２９（Ｒ）のレイアウトにあり、その他の点については、第３応用例と同じである。

即ち、下部電極２９（Ｌ），２９（Ｒ）は、その長軸が、書き込みビット線１４が延びる方向に平行となるように配置される。また、書き込みワード線１６が書き込みビット線１４よりも上に配置される場合には、下部電極２９（Ｌ），２９（Ｒ）の長軸が、書き込みワード線１６が延びる方向に平行となるように配置してもよい。

第５応用例は、図６に示す実施の形態や、図１６に示す第４応用例などにも適用できる。また、下部電極同士が接触しないことを条件に、図１３及び図１４に示す第１及び第２応用例にも適用できる。

下部電極２９（Ｌ），２９（Ｒ）を引き出す方向については、書き込みビット線１４又は書き込みワード線１６に対して、０°（平行）〜９０°（垂直）の範囲内で自由に選択できる。

４． 材料
(1) 垂直磁化膜（フリー層、ピン層）は、以下の材料により構成される。

[A] 1×10⁶ erg/cc以上の磁気異方性エネルギー密度で高い保磁力を持つ磁性材料
・ 例１
Fe(鉄), Co(コバルト), Ni(ニッケル)のうち少なくとも１つの元素と、Cr(クロム), Pt(白金) ,Pd(パラジウム)のうち少なくとも１つの元素とを含む合金
この合金には、規則合金と不規則合金の双方が含まれる。規則合金としては、Fe(50)Pt(50), Fe(50)Pd(50), Co(50)Pt(50)などがあり（括弧内の数字は割合）、不規則合金としては、CoCr合金, CoPt合金, CoCrPt合金, CoCrPtTa合金, CoCrNb合金などがある。

・ 例２
Fe, Co, Ni のうち少なくとも１つの元素又はその元素を含む合金と、Pt ,Pd のうち１つの元素又はその元素を含む合金とが交互に積み重ねられた構造
この構造には、例えば、Co/Pt人工格子、Co/Pd人工格子、CoCr/Pt人工格子などが含まれる。

・ 例３
希土類金属のうち少なくとも１つの元素、例えば、Tb(テルビウム), Dy(ジスプロシウム), Gd(ガドリニウム)と、遷移金属のうち少なくとも１つの元素とからなるアモルファス合金
例えば、TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCoなどがある。

[B] [A]に示す材料について、組成比及び厚さの調整、不純物の添加などを行った磁性材料
・ 例１
Fe, Co, Niのうち少なくとも１つの元素と、Cr, Pt ,Pdのうち少なくとも１つの元素とを含む合金に、Cu, Ag, Cr, B, V, Ta, Nb, SiO₂, MgO, TiNなどの不純物元素、その合金又は化合物を加えたもの
例えば、規則合金としてのFe(50)Pt(50), Fe(50)Pd(50), Co(50)Pt(50)などの材料に、Cu、Cr、Agなどの不純物を加えると、磁気異方性エネルギー密度が低下する。また、不規則合金としてのCoCr合金, CoPt合金, CoCrPt合金, CoCrPtTa合金, CoCrNb合金などの材料の非磁性元素の割合を増やすと、磁気異方性エネルギー密度が低下する。

・ 例２
Fe, Co, Ni のうち少なくとも１つの元素又はその元素を含む合金と、Pt ,Pd のうち１つの元素又はその元素を含む合金とが交互に積み重ねられた構造において、厚さの調整又は不純物の添加を行ったもの
例えば、このような材料には、磁気異方性エネルギー密度が最も高くなる最適値が存在し、その最適値から離れるに従い、磁気異方性エネルギー密度が低下する。また、Co/Pt人工格子、Co/Pd人工格子、CoCr/Pt人工格子などを構成する合金に、Cu, Ag などの不純物元素、その合金又は絶縁物を加えると、磁気異方性エネルギー密度が低下する。

・ 例３
希土類金属のうち少なくとも１つの元素、例えば、Tb, Dy, Gdと、遷移金属のうち少なくとも１つの元素とからなるアモルファス合金の組成比を調整して磁気異方性エネルギー密度を低下させたもの
例えば、TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCoなどのアモルファス合金の組成比を調整すると、磁気異方性エネルギー密度を小さくできる。

・ その他
このような磁気異方性エネルギー密度が低下した材料は、磁気抵抗効果素子のフリー層として使用できる。

(2) 非磁性層は、以下の材料から構成される。
・ Ta
・ TiN, CrRu, Co-Cr-Pt(非磁性となるようにCrとPtの合計の割合を50％以上にする), Au, Ag, Pt, Pd, Ir, Fe, Cr, MgO
これらの材料を用いて非磁性層を構成すると共に、非磁性層上に垂直磁化膜を形成することで、垂直磁化膜の配向性を高めて、その特性を向上させることができる。

・ CrTi, CrNb, CrV, CoCrPt, CrRu
(3) その他
ヨーク材（軟磁性材料）上に磁気抵抗効果素子を形成する場合、これらの間には原子の拡散防止機能及び両者を交換結合させない機能を持つバッファ層が形成される。

このバッファ層は、例えば、Ta, TiN, TaNなどの導電層から構成される。

フリー層として、例えば、FePt、CoPtなどの規則合金を用いる場合、これに垂直磁気異方性を発生させるため、ヨーク材とフリー層との間にはバッファ層が配置される。

このバッファ層は、例えば、MgO などの材料から構成できる。

フリー層として、例えば、Co/Pt人工格子を用いる場合、CoとPtの厚さを調節することにより磁気抵抗効果素子の保磁力を調節できる。

フリー層として、例えば、FePt、CoPtなどの規則合金を用いる場合、フリー層には機能層が付加される。機能層としては、例えば、フリー層と同じ結晶構造を有し、格子定数がフリー層のそれに近い材料、例えば、FeRhが使用される。

フリー層として、例えば、Co/Pt人工格子又はCo/Pd人工格子を用いる場合においても、FeRhを機能層として使用できる。

ピン層として、例えば、FePt、CoPtなどの規則合金を用いる場合、これに垂直磁気異方性を発生させるためには、fct(001)面を配向させる必要がある。このため、結晶配向のための制御層として、例えば、厚さが数nmのMgOからなる極薄層を形成する。

極薄層は、MgOの他、例えば、格子定数が2.8オンク゛ストローム、4.0オンク゛ストローム、5.6オンク゛ストロームのfcc構造又はbcc構造をもつ元素又は化合物、例えば、Pt, Pd, Ag, Au, Al, Cu, Cr, Feなど、又は、これらの合金から構成できる。

ボトムピン構造の場合には、ヨーク材とピン層との間に結晶配向のための制御層を配置する。この制御層とヨーク材との間には、例えば、Ta, TiN, TaNなどからなるバッファ層が配置される。

トップピン構造の場合には、バリア層にfcc(100)面が配向したMgOを用いる。この場合、MR比が劣化しないことを条件に、結晶配向のための制御層をさらに積層してもよい。

フリー層として、FePt, CoPtなどの規則合金を用いる場合にも、同様に、fct(001)面を配向させる必要がある。

トップピン(ボトムフリー)構造の場合には、ヨーク材とピン層との間に結晶配向のための制御層を配置する。この制御層とヨーク材との間には、例えば、Ta, TiN, TaNなどからなるバッファ層が配置される。

ボトムピン(トップフリー)構造の場合には、バリア層にfcc(100)面が配向したMgOを用いる。この場合、MR比が劣化しないことを条件に、結晶配向のための制御層をさらに積層してもよい。

５． その他
本発明の例によれば、ヨーク材のギャップにおいて４０Ｏｅ／ｍＡ以上の効率を実現できる。この場合、書き込み電流を数ｍＡ以下に設定できると共に、磁気抵抗効果素子のスイッチング磁場（反転磁場）については、磁気シールドが不要となるレベル、即ち、外部磁場によって誤書き込みが発生しない程度にまで上げることができる。

例えば、磁気抵抗効果素子から下部ヨーク材までの距離を１００ｎｍとし、磁気抵抗効果素子から上部ヨーク材までの距離を１００ｎｍとし、ヨーク材のギャップでの磁場を４０Ｏｅ／ｍＡとしてシミュレーションを行うと、フリー層（垂直磁化膜）の反転磁場は２００Ｏｅ程度、書き込み電流の値は４〜５ｍＡに設定できる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

本発明の例に関わる書き込み原理を示す図。 本発明の例に関わる書き込み原理を示す図。 本発明の例に関わる書き込み原理を示す図。 本発明の例に関わる書き込み原理を示す図。 本発明の例に関わる磁気ランダムアクセスメモリを示す回路図。 メモリセルの例を示す平面図。 図６のＶＩＩ−ＶＩＩ線に沿う断面図。 磁気抵抗効果素子の構造例を示す断面図。 磁気抵抗効果素子の構造例を示す断面図。 磁気抵抗効果素子の平面形状の例を示す断面図。 第１変形例を示す断面図。 第２変形例を示す断面図。 第１応用例を示す平面図。 第２応用例を示す平面図。 第３応用例を示す平面図。 第４応用例を示す平面図。 第５応用例を示す平面図。

符号の説明

１０： メモリセルアレイ、 １１： メモリセル、 １２： 磁気抵抗効果素子、 １３，２０： 選択素子、 １４： 書き込みビット線、 １４Ａ，１６Ａ： 導電線、 １４Ｂ，１６Ｂ： ヨーク材（軟磁性材料）、 １５Ａ，１５Ｂ： 書き込みビット線ドライバ／シンカー、 １６： 書き込みワード線、 １７Ａ，１７Ｂ： 書き込みワード線ドライバ／シンカー、 １８： 読み出しワード線、 １９： ロウデコーダ、 ２１： センスアンプ、 ２２Ａ： Ｐ型シリコン基板、 ２２Ｂ： Ｎ型ウェル領域、 ２２Ｃ： Ｐ型ウェル領域、 ２３： 素子分離層、 ２４Ａ，２４Ｂ： ソース／ドレイン領域、 ２５： ゲート電極、 ２６，２８： コンタクトプラグ、 ２７Ａ，２７Ｂ： 中間層、 ２９： 下部電極、 ３０： キャップ層。

Claims (5)

1. 第１導電線と、前記第１導電線の第１及び第２側面を覆うヨーク材と、前記第１導電線に交差する第２導電線と、前記第２導電線の第１及び第２側面を覆うヨーク材と、垂直磁化膜から構成されるフリー層を有する第１磁気抵抗効果素子とを具備し、
   前記第１導電線の前記第１側面を覆うヨーク材と前記第２導電線の前記第１側面を覆うヨーク材との交差部に存在するギャップを第１ギャップとし、前記第１導電線の前記第２側面を覆うヨーク材と前記第２導電線の前記第２側面を覆うヨーク材との交差部に存在するギャップを第２ギャップとし、前記第１導電線の前記第２側面を覆うヨーク材と前記第２導電線の前記第１側面を覆うヨーク材との交差部に存在するギャップを第３ギャップとし、前記第１導電線の前記第１側面を覆うヨーク材と前記第２導電線の前記第２側面を覆うヨーク材との交差部に存在するギャップを第４ギャップとしたとき、
   前記第１磁気抵抗効果素子は、前記第１ギャップ内に配置され、前記第２乃至第４ギャップ内に配置されない
   ことを特徴とする磁気ランダムアクセスメモリ。
2. 請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、垂直磁化膜から構成されるフリー層を有し、前記第２ギャップ内に配置され、前記第１、第３及び第４ギャップ内に配置されない第２磁気抵抗効果素子を具備することを特徴とする磁気ランダムアクセスメモリ。
3. 前記第１及び第２磁気抵抗効果素子は、前記第１及び第２導電線の交差部における対角線上に存在し、前記第１及び第２磁気抵抗効果素子により１ビットデータが記憶されることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
4. 請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、垂直磁化膜から構成されるフリー層を有し、前記第３ギャップ内に配置され、前記第１、第２及び第４ギャップ内に配置されない第２磁気抵抗効果素子を具備することを特徴とする磁気ランダムアクセスメモリ。
5. 前記第１及び第２磁気抵抗効果素子は、前記第１及び第２導電線の交差部においてロウ方向又はカラム方向に隣接し、前記第１及び第２磁気抵抗効果素子にはそれぞれ独立にデータが書き込まれることを特徴とする請求項４に記載の磁気ランダムアクセスメモリ。

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