JP4500797B2

JP4500797B2 - キャパシタと電界効果型トランジスタとを有する回路装置及び表示装置

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Publication number: JP4500797B2
Application number: JP2006313173A
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Inventors: 俊介塩谷; 外充池田
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Publication date: 2010-07-14
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Description

本発明は、ナノワイヤをチャネルとして用いる電界効果型トランジスタと、ナノワイヤを用いたキャパシタとを具備する回路装置及び表示装置に関するものである。

近年、ＬＳＩの微細加工技術の進歩に伴い、ＣＰＵの演算処理速度の向上や、半導体メモリの容量増加および、各種電気機器の小型化が急速な勢いで進んでいる。しかしながら、上記ＬＳＩは、露光技術を始めとするトップダウン法を用いてパターンニングが行われており、その加工精度は数十ナノメートルが限界である。また、数ナノメートルの構造を作製する手法として、走査トンネル顕微鏡（ＳＴＭ）や原子間力顕微鏡（ＡＦＭ）などを挙げることができるがこれらの手法では大面積化することは容易ではない。その為、更なる電子回路の集積化を行うためには新規技術の創出が必要となってくる。

そこで、上記課題を解決する手法の一つとしてナノワイヤを用いた電子回路が提案されている。上記ナノワイヤは主にボトムアップ法で作製されるため、現在のトップダウン法よりも一桁以上高い密度の回路を提供できる可能性を秘めている。また、そのサイズが数ナノメートルとなることで量子効果など新たな効果を期待することができるため、例えば量子効果の非線形光学特性を用いた超高速光スイッチング素子など、従来にはない新規デバイスを提供できる可能性も有している。なお、トップダウン法とは、大きなものから小さな物を生み出す微細加工技術の総称であり、ボトムアップ法とは、ナノワイヤのように小さな物質を生成して拡大していく微細組立方法のことである。

上記ナノワイヤの研究例としては、例えば半導体ナノワイヤを用いたFET技術を挙げることができる。半導体ナノワイヤFET(Field-Effect-Transistor)は、数百〜数千cm²/Vsという高移動度を有した半導体ナノワイヤを導電チャネルとして用いたものである。そして、この半導体ナノワイヤFETは、回路微細化のための有望な技術として考えられている（例えば特許文献１）。

更に、上記半導体ナノワイヤFETは溶液に半導体ナノワイヤを分散させ、上記溶液を基板上に塗布することにより形成することも可能である（例えば非特許文献１）。上記手法を用いれば、所望の基板上にTFT(Thin-Film-Transistor)を形成することが可能であり、高性能で大面積のTFTを低コストで形成することができる。更に上記半導体ナノワイヤFETはプラスチック基板上にもTFTが作製可能となるためフレキシブルで高性能TFTを提供することができる。その結果、ＲＦ−ＩＤ(Radio Frequency Identification)やフレキシブルディスプレイやシートコンピューターへの応用も可能となる。

また、特許文献１では、図１９に示す様に半導体ナノワイヤ１００に誘電体層１０１とゲート電極１０２を被覆したナノワイヤを用いたFETも示されている。上記構成の半導体ナノワイヤをFETに用いれば、ゲート電極を別途設ける必要もなく尚且つナノワイヤが重なることによる閾値性の低下も防ぐことが可能となる。そのため、ゲート電極を別途設ける場合と比較してより高性能な半導体ナノワイヤトランジスタを簡便な方法で提供することが可能となる。
米国特許公開 2004/0112964号明細書 X. Duan et al., Nature, 425 (2003) 274.

しかしながら、ナノワイヤを用いてＦＥＴを構成する場合にも、当該ＦＥＴを含む回路装置内には、実際にはキャパシタが必要となる場合がある。そして、本発明者らは、斯かる場合には、回路の微細化は、キャパシタのサイズに制限されてしまうという認識に至った。

勿論、露光と現像を行う、いわゆるフォトリソグラフィー法により、ナノメータースケールのキャパシタが仮に形成できたとしても、従来のような平板電極に誘電体を挟み込む構成であるとコンデンサの容量も小さくなってしまう。

そこで、本発明者らは、キャパシタ自体を、ナノワイヤを用いて実現しようという認識に初めて至った。

第１の本発明に係る回路装置は、電界効果型トランジスタとキャパシタとを有する回路装置であって、
前記電界効果型トランジスタは、第１のナノワイヤからなるチャネルを有し、
前記キャパシタは、導電性を有する第２のナノワイヤからなる第１の電極と、前記第１の電極の外周を部分的に被覆する誘電体層と、前記誘電体層の外周を被覆する第２の電極とを含み構成され、
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第１又は第２の電極が接続されていることを特徴とする。

第２の本発明に係る回路装置は、電界効果型トランジスタとキャパシタとを有する回路装置であって、
前記電界効果型トランジスタは、第１のナノワイヤからなるチャネルを有し、
前記キャパシタは、
導電性を有する第２のナノワイヤからなり、第１の端部と第２の端部とを有する第１の電極と、
前記第１の端部における外周を被覆し、該第１の端部から前記第２の端部側に向かって、前記第１の電極の外周を被覆し、且つ前記第２の端部を被覆していない誘電体層と、
前記誘電体層の外周を被覆する第２の電極とを含み構成され、
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第１又は第２の電極が接続されていることを特徴とする。
また、第３の本発明に係る表示装置は、電界効果型トランジスタとキャパシタとを有する回路装置であって、
前記電界効果型トランジスタは、第１のナノワイヤからなるチャネルを有し、
前記キャパシタは、
導電性を有する第２のナノワイヤからなる第１の電極と、
前記第１の電極を被覆する誘電体層と、
前記誘電体層の外周を被覆する第２の電極とを含み構成されており、且つ前記第１のナノワイヤと第２のナノワイヤの長手方向がそれぞれ同じ方向に配向しており、
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第１又は第２の電極が接続されていることを特徴とする。
なお本発明における第１及び第２のナノワイヤは、ナノチューブを含むものである。

本発明によれば、ナノワイヤを用いて構成される電界効果型トランジスタとキャパシタとを有する新規な回路装置が提供される。

以下、図面を参照しながら、本発明の実施の形態を詳細に説明する。なお、以下、ナノワイヤを含み構成されるキャパシタをナノワイヤキャパシタ、チャネルがナノワイヤで構成される電界効果型トランジスタをナノワイヤトランジスタ又はナノワイヤＦＥＴともいう。

（第１の実施形態）
図１は本発明の実施形態の一例を示す平面図である。図１は第２のナノワイヤを含み構成されるキャパシタ１と、チャネルが第１のナノワイヤで構成されるナノワイヤトランジスタ２がゲート絶縁層３上に直列接続している回路装置である。

上記ナノワイヤトランジスタ２はゲート電極４、ソース電極５、ドレイン電極６、第１のナノワイヤ７を具備している。なお、図１では、ナノワイヤトランジスタ２のドレイン電極６がキャパシタ１に接続されているが、ソース電極やゲート電極と接続されてもよい。またゲート電極４−ソース電極７（又はドレイン電極６）間に容量を配置する場合、ゲート電極４及びソース電極７（又はドレイン電極６）とにキャパシタ１を接続配置すれば、トランジスタ上にキャパシタが配置される積層構造を構成できる。その結果、実装面積を減少することができる。

上記構成の回路はDRAMの１セルの構成と同様であるので例えばDRAMへ用いることが可能である。

ナノワイヤキャパシタ１は図３に示すようにコア電極（第１の電極）８、誘電体層９、表面電極（第２の電極）１０から成る。

導電性を有する第２のナノワイヤ８は、第１の端部３０１０と第２の端部３０２０とを有する第１の電極として機能する。

第２のナノワイヤ８には、第１の端部３０１０における外周を被覆し、第１の端部３０１０から第２の端部３０２０側に向かって、コア電極（第１の電極）８の外周を被覆し、且つ第２の端部を被覆していない誘電体層９が設けられている。更に、誘電体層９の外周は、表面電極（第２の電極）１０で被覆されている。

なお、図３においては、第１の端部３０１０におけるナノワイヤの端面は、誘電体層９で被覆されているが、例えば、図８のように必ずしも、端面は、誘電体層９で被覆されている必要はない。

また、第１の電極となるコア電極８の第２の端部側３０２０が、誘電体層９では被覆されずに露出している場合にも、当該コア電極８と表面電極（第２の電極）１０との電気的な分離が確保されるのであれば、当該露出部が、何らかの材料で被覆されていてもよい。

本実施形態に係るコア電極８の周囲を被覆する誘電体層９には、少なくとも以下の状態が含まれる。すなわち、図３（ｂ）、図６等に示すように、第１電極となるコア電極８の露出部を除く側面と、コア電極８の露出部と反対側の端面とを覆うことが含まれる。また、図８に示すように、第１電極となるコア電極８の露出部を除く側面を覆い、コア電極８の露出部と反対側の端面は覆わない場合が含まれる。

また、ナノワイヤキャパシタの部分の構成に関しては、以下の形態もとり得る。すなわち、導電性のナノワイヤからなる第１の電極と、第１の電極の外周を部分的に被覆する誘電体層と、誘電体層の外周を被覆する第２の電極とから構成される。第１の電極が誘電体層で被覆されていない領域は、第１の電極の一方の端部でも、長さ方向の途中の一部分であってもよい。

本実施形態の回路装置は、上記ナノワイヤFETと上記ナノワイヤキャパシタが少なくとも回路中に具備されている。そのため、該ナノワイヤと該ナノワイヤキャパシタを溶媒に分散させて塗布することにより、素子上にTFTとキャパシタの形成を塗布法により形成することができる。

そして、所望の基板上への上記ナノワイヤFETと上記ナノワイヤキャパシタを含む回路の形成が可能となり、回路の大面積化、低コスト化さらにはプラスチック基板上に回路を形成することにより回路のフレキシブル化が可能となる。特にナノワイヤTFTは、高移動度のTFTであるため従来の真空プロセスで作製されるTFTと比較しても同等以上の性能を発揮することが可能である。尚、本実施形態の回路装置はナノワイヤキャパシタ以外の従来のキャパシタが回路に含まれる場合にも適用することが可能であり、例えば液晶のようなキャパシタ成分を有するものが回路に含まれる場合などへも当然適用することができる。

また、従来のように露光によるパターンニングを用いなくともナノメーターサイズのTFTおよびキャパシタを回路上に形成することが可能となるため、電子回路の微細化が容易となる。

更に、該ナノワイヤキャパシタの形状は円筒形等の柱状又は針状であるため、同一面積上に平面キャパシタを設ける場合と比較して、より高容量のものを提供することが可能となる。

具体的に円筒形のキャパシタを例にとって容量を大きくする条件について以下説明する。なお、ここでは説明の簡易化のために、円筒形のキャパシタの場合について説明するが、本実施形態におけるナノワイヤキャパシタは特に円筒形キャパシタに限定されない。ナノワイヤの形状は製法や材質により多角柱形状や針状形状等となる場合があるが、かかるナノワイヤを用いたキャパシタも平板状のキャパタよりも容量を増大させることができる。

平行板コンデンサの静電容量（C_平）を表す式は誘電体層の誘電率をε、電極の面積をＳ、電極間の距離をｄとする場合、以下に示す式（1）で表すことができる。

一方、円筒形コンデンサの静電容量（C_円）は、コア電極の半径がa、中心から表面電極までの距離がｂ、誘電体層の誘電率がε、長さがLである場合、以下に示す式（２）で表すことができる。

C_比＝C_円/ C_平＞１になるための条件は、

で表すことができる。円筒形のナノワイヤキャパシタと平行板キャパシタの誘電体層が同じ厚さ（b-a）＝ｄであり、基板に対する占有面積が同じ（長径：Ｌ、短径：ｂ）になる場合、上記式（３）は以下のように変形することができる。

ここで、上記式（４）を横軸を（b/a）としてプロットすると、図２の様になり、ナノワイヤキャパシタを円筒形としたときのb/aの比はおおよそ1.5〜3程度となるため、平板型のキャパシタに比べて少なくとも4倍以上の静電容量を得ることが出来る。

また、少なくともナノワイヤトランジスタとキャパシタを有する回路装置において、該キャパシタにはナノワイヤキャパシタが少なくとも具備されるように構成される。そして、このナノワイヤキャパシタは、以下のように構成することで、高容量化を実現できる。即ち、導電性のナノワイヤからなる第１電極と、第１電極の一部分を露出させ、それ以外の該第１電極の周囲に一層づつ又は交互に二層以上積層された第１誘電体層及び第２電極と、第２電極の周囲に第２誘電体層を介して設けられた第３の電極とを備える。
すなわち、上記のナノワイヤキャパシタを用いる場合、単一ナノワイヤキャパシタ上に複数の並列接続されたキャパシタを形成することが可能となるため、静電容量が増加し、より多くの電荷を蓄積させることができる。そのため、該ナノワイヤキャパシタの高容量化を図ることが可能となる。さらに、図２１や図２２に示すように、第１電極と第３電極とを接続することにより電極面積を増大させ、高容量のナノワイヤキャパシタを提供することができる。

更に、本実施形態の回路装置を用いて表示装置を提供することができる。アクティブ駆動を行う表示装置は各画素にメモリ性を持たせる必要があるためキャパシタをTFT回路に具備することが求められる。本実施形態の回路装置を用いた本実施形態の表示装置は、キャパシタにナノワイヤキャパシタを用いることができるため、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能である。そのため、本実施形態の表示装置は大画面化および低コスト化を図ることが可能となる。また、基板としてプラスチック基板を用いることで、フレキシブルな表示装置も提供することが可能となる。

更に、本実施形態の表示装置の表示素子としては、有機発光表示素子（有機ＥＬ表示素子）を用いることができる。ここで有機ＥＬとは、有機エレクトロルミネッセンスのことである。本実施形態ではトランジスタにナノワイヤトランジスタを用いるため、高移動度を有した大面積のTFTの作製が可能である。現在の有機EL表示装置は高移動度を有する大面積のTFTの作製が困難であるため、表示サイズの大面積が困難である。本実施形態の表示装置を用いれば上記課題を解決することが可能となり、大面積の有機EL表示装置を提供することが可能となる。

更に、本実施形態の回路装置は記憶素子に用いることができる。上記ナノワイヤ及び上記ナノワイヤキャパシタは、直径が数十ナノメートル以下のサイズである。そのため本実施形態の回路装置を記憶素子に用いることにより従来の露光プロセスにより作製する記録と比較して回路の高密度化が可能となりメモリ容量を増加させることができる。また、上記記憶素子の作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能となる。そのため、低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積な記憶素子を提供することができ、従来にない大容量の記憶素子を提供することが可能となる。また、基板としてプラスチック基板を用いればフレキシブルな記憶素子を作製することができるため、シートコンピューターなど新たな用途へ本実施形態の回路装置を用いることが可能となる。
（コア電極（第１の電極））
上記ナノワイヤキャパシタに用いられるコア電極８は、金属や高ドープの半導体ナノワイヤ、導電性酸化物など導電性を有するナノワイヤもしくはナノチューブであれば何でも良い。好ましくは、シリコンウィスカなどである。シリコンウィスカの導電性を挙げる為には、適宜、リンやボロンなどをドープする。

また、上記ナノワイヤのサイズは、直径が数ナノメートル〜数百ナノメートルであることが好ましい。具体的には、例えば、ナノワイヤの直径は、２ｎｍ以上５００ｎｍ以下、好適には５ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下である。

またそのアスペクト比は用途に応じてロッド状のものからワイヤ状のものまで適宜変化させたものを用いることができ、具体的な長さとしては、数十ナノメートル〜数百マイクロメートルが好ましい。具体的には、例えば、ナノワイヤの長さは、１０ｎｍ以上５００μｍ以下である。

尚、上記ナノワイヤの製造方法については、製造後に誘電体層９や表面電極１０を被覆しやすいように、基板に対して垂直にナノワイヤが成長するような製造方法を用いる方が好ましい。具体的には、CVD（Chemical-Vapor-Deposition）法やVLS（Vapor-Liquid-Solid）法等の気相法や電界析出法などの電気化学的手法を用いる方が好ましい。
（誘電体層）
誘電体層９については、絶縁性を有していれば何でもよいが、誘電率が高く、導電率が低いものが好ましい。このような誘電体層９の例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、酸化タンタルなどの無機酸化物や窒化物が挙げられる。また、ポリアクリレート、ポリメタクリレート、ポリエチレンテレフタレート、ポリイミド、ポリエーテル、シロキサン含有ポリマー等の有機高分子が挙げられる。誘電体層９の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。また、上記誘電体層９の膜厚は特に制限はされないが、１ナノメートル程度〜数十ナノメートルである方が好ましい。
（表面電極（第２の電極））
表面電極（第２の電極）１０は、導電性を有する材料を用いていれば何でも良く、金属や高ドープの半導体、導電性酸化物などを用いることができる。表面電極１０の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。また、上記表面電極１０の膜厚は特に制限はされないが、１ナノメートル程度〜数十ナノメートルである方が好ましい。

本実施形態に係る回路装置においては、第１の電極８あるいは第２の電極１０の電気抵抗率（Ωｍ）が、１０^−４以下、好ましくは１０^−５以下、更に好ましくは１０^−６以下であるのがよい。
（ナノワイヤキャパシタの形成方法）
上記ナノワイヤキャパシタの形成方法については、例えば図４（ａ）〜（ｄ）に示すようにコア電極８、誘電体層９、表面電極１０を形成したのちに誘電体層９と表面電極１０をエッチングする方法が挙げられる。

図４について具体的に説明する。

まず、図４（ａ）に示すように、基板の面内方向に略垂直に伸びている導電性のナノワイヤ１を基板４００１上に形成する。その後、ナノワイヤ８の外周を誘電体層９で被覆する（図４（ｂ））。次に、誘電体層８を電極層１０で被覆する（図４（ｃ））。

その後、ナノワイヤの先端部が露出するように前記誘電体層を除去する（図４（ｄ））。

そして、必要に応じて、ナノワイヤを基板から除去する。

また、図５に示すようにして、キャパシタを製造することもできる。

具体的には、基板４００１上に設けられ、且つ基板４００１の面内方向に垂直な方向に孔を有する多孔質層１１と、多孔質層１１の孔内から伸び、且つ多孔質層１１の厚さより長い長さを有する導電性のナノワイヤ８とからなる部材を用意する（図５（ａ））。

その後、誘電体層９をナノワイヤ８上に形成する（図５（ｂ））。その後、表面電極１０を形成し（図５（ｃ））、最後に多孔質材１１を除去する（図５（ｄ））。

ここで、多孔質材としては、例えば、陽極酸化アルミナを含み構成される多孔質体（特開2000-031462号公報）や、シリコンあるいは酸化シリコンの多孔質体（特開2004-237430号公報）が利用できる。多孔質底部に金（Ａｕ）などの触媒微粒子を設けて、ＶＬＳ法等を利用してナノワイヤを成長させる。

尚、上記ナノワイヤキャパシタの形状は、図３に示すようにその一端がコア電極のみ剥き出しになった構成がキャパシタ上により多くの電荷を蓄積させることができるため好ましい構成である。しかし本実施形態に用いられるナノワイヤキャパシタは上記構成以外にも、図示はしないが、両端でコア電極が剥き出しになっている構成や、ナノワイヤの中央部分でコア電極が剥き出しになっている構成など、その用途によって形状を適宜選択できる。

また、コア電極が剥き出しになっている場所の形状については、図３に例示した構成以外にも、例えば図６や図７に示すようにコア電極８が剥き出しになっている側の端面が段差になっている構成が可能である。図６では誘電体層２が露出し、図７では誘電体層が引っ込み露出していない構成となっている。また、図８に示すようにコア電極８が剥き出しになっていない側の端面のコア電極８が表面に出ている構成等を例示することができる。

また、本実施形態のナノワイヤキャパシタは図９や図１０に示す様にナノワイヤキャパシタに内部電極１２を設けることで積層型にすることも可能であり、上記構成にすることによって、より高容量のナノワイヤキャパシタを提供することも可能となる。図９及び図１０では誘電体層と内部電極を１層づつ設けた例を示しているが、内部電極と誘電体層とを交互に２層以上設けても良い。なお、図９及び図１０の構成では内部電極１２をキャパシタの一方の電極とし、コア電極８と表面電極１０とを外部で接続し、他方の電極とすることで高容量化を実現できる。また、図２１及び図２２に示すように、内部電極１２をキャパシタの一方の電極とし、コア電極８と表面電極１０とを接続してキャパシタの他方の電極とすることも可能である。さらに、内部電極と誘電体層とを交互に２層以上積層させ、奇数層の内部電極を共通接続してキャパシタの一方の電極とし、コア電極と偶数層の内部電極と表面電極とを共通接続してキャパシタの他方の電極とし、より高容量のキャパシタを作製することもできる。このとき、共通接続は図９及び図１０にように外部で行っても、図２１及び図２２に示すように素子内で行っても良い。

ナノワイヤトランジスタ２は図１１に示すようにナノワイヤ２０、ソース電極２１、ドレイン電極２２、ゲート絶縁層２３、ゲート電極２４、基板２５から成る。

上記ナノワイヤトランジスタ２に用いられるナノワイヤ２０はＩＩ−ＶＩ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体、Ｉ−Ｖ族化合物半導体、Ｉ−ＶＩ族化合物半導体、Ｉ−ＶＩＩ族化合物半導体が挙げられる。さらに、ＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩＩ族化合物半導体、ＩＩＩ−ＶＩ族化合物半導体、ＩＶ−ＩＶ族化合物半導体などの化合物半導体、またはＶＩ族半導体などが挙げることができる。

具体的な一例として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＡｌＧａＡｓ、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、ＧａＮ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＮ、ＩｎＡｓ、カーボンナノチューブなどを例示することができる。

また、ナノワイヤの合成方法としては、特に制限はされないが、CVD法やVLS法で合成されることが好ましく、その中でも特に径分布が狭く、ワイヤの長さが均一になり易いVLS法を用いて合成を行うことが好ましい。

ソース電極２１、ドレイン電極２２、ゲート電極２４は、導電性材料であれば特に限定されない。

例えば白金、金、銀、ニッケル、クロム、銅、鉄、錫、アンチモン鉛、タンタル、インジウム、アルミニウム、亜鉛、マグネシウム、およびこれらの合金や、インジウム・錫酸化物等の導電性金属酸化物が例示される。

また、ドーピング等で導電率を向上させた無機および有機半導体、例えばシリコン単結晶、ポリシリコン、アモルファスシリコン、ゲルマニウムなどが挙げられる。更に、グラファイト、ポリアセチレン、ポリパラフェニレン、ポリチオフェン、ポリピロール、ポリアニリン、ポリチエニレンビニレン、ポリパラフェニレンビニレン等が挙げられる。電極の作製方法としてはスパッタ法、蒸着法、溶液やペーストからの印刷法、インクジェット法などが例示される。

ゲート絶縁層２３は、絶縁性を有していれば何でもよいが、誘電率が高く、導電率が低いものが好ましい。例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、酸化タンタルなどの無機酸化物や窒化物が挙げられる。また、ポリアクリレート、ポリメタクリレート、ポリエチレンテレフタレート、ポリイミド、ポリエーテル、シロキサン含有ポリマー等の有機高分子が挙げられる。また、上記絶縁材料の中でも、表面の平滑性の高いものが好ましい。

基板２５はガラス、セラミック、半導体、金属、プラスチックなど特に制限されることはないが、低コスト化が容易なガラス基板やプラスチック基板を用いることが好ましい。またプラスチック基板を用いる場合にはフレキシブルなトランジスタを提供することができるため、フレキシブルな表示装置を始めとする種々のフレキシブルデバイスを提供することが可能となる。

上記ナノワイヤトランジスタの構成は、図１１に示す構成以外にも図１２に示すようにナノワイヤ２０の周囲にゲート絶縁層２３を被覆したナノワイヤを用いた構成がある。また、図１３に示す様にゲート絶縁層２３の周囲に更にゲート電極２４を被覆したナノワイヤを用いた構成などを例示することができる。この場合、ナノワイヤに絶縁層、又は絶縁層とゲート電極層を形成した後にワイヤを配置し、端部以外をマスクでカバーして端部の絶縁層、又は絶縁層とゲート絶縁層を除去した後にソース電極、ドレイン電極を設ける。また図４と図５との製造方法を組み合わせてナノワイヤの両端を露出させるようにしてもよい。

なお、本実施形態に係る回路装置において、電界効果型の導電チャネルに用いられるナノワイヤの第１の長手方向と、キャパシタとして用いられるナノワイヤキャパシタの第２の長手方向は、同じ方向に配向していることが好適である。なぜなら、回路を形成する基板上にナノワイヤを配置する際に、素子毎の配向方向が共通していれば、同一のプロセスにおいて配置可能であるからである。特に、第１の長手方向と第２の長手方向が交差するような場合の配置は、そのプロセスが複雑になる。
特に、画像表示装置の画素領域毎に、複数のTFT（ナノワイヤのチャネルを利用）と、少なくとも一つのナノワイヤキャパシタが設けられている場合に、各画素領域毎の、全てのナノワイヤのチャネルとナノワイヤキャパシタの長手方向が揃っている構成が好ましい。
もっとも、本発明は、必ずしも２つの長手方向が同一の場合のみならず、実質的に同方向を向いている場合は勿論、交差する場合をも包含する。

本実施形態の回路装置の形成方法については、電極などの各種配線やゲート絶縁層など予め形成した基板上に、ナノワイヤ２０を分散させた溶液と上記ナノワイヤキャパシタ１を分散させた溶液をそれぞれ塗布して形成する方法を用いることが好ましい。上記手法を用いることにより所望の基板上にナノワイヤトランジスタとナノワイヤキャパシタを形成することが可能となるため、大面積で低コストな回路装置を提供することができる。また、プラスチック基板などのフレキシブル基板上に素子を形成することも可能であるため、フレキシブル表示装置やシートコンピューターなど今までにない形状の回路装置を提供することができる。

本実施形態の回路装置は図２０にその一例を示すように同一ナノワイヤ上にトランジスタとキャパシタが形成されている構成であっても良い。この様な構成にすることにより一括でトランジスタとキャパシタを素子上に形成することが可能になるため、より簡便なプロセスでより簡単な構成の回路装置を提供することが可能となる。この際、該ナノワイヤはトランジスタ部分とキャパシタ部分の組成が異なっていても良く、キャパシタのコア電極になる部位の方がトランジスタのチャネルとなる部位よりも導電性を高くする。具体的な一例としては、半導体ナノワイヤを上記ナノワイヤに用いる場合、トランジスタ部位には低ドープな半導体を用いて、キャパシタ部位には高ドープな半導体を用いることを例示することができる。

本実施形態の回路装置は、ナノワイヤトランジスタが有する高移動度の性能とナノワイヤキャパシタが有する高容量の性能を所望の同一基板上に形成することができる。そのため、高性能でありながら、大面積で低コストな回路装置を提供することができる。また、従来の露光技術では達成困難な高密度な電子回路を提供することも可能となる。

上記ナノワイヤキャパシタとナノワイヤトランジスタを有する回路装置の一例としては、アクティブマトリクス駆動の表示装置やDRAM（Dynamic-Random Access-Memory）などを例示することができる。

本実施形態の回路装置を例えば上記表示装置へ用いる場合、本実施形態に代表される本発明の回路装置は所望の基板上に高性能な回路を形成することが可能となるため、表示装置のフレキシブル化や大面積化さらには低コスト化が容易となる。特に、半導体ナノワイヤトランジスタは高移動度であるため、特に有機EL表示素子へ適用する場合にその威力が発揮され、本発明を用いれば大画面の有機EL表示装置を提供することが可能となる。そのためシート状の大面積ディスプレイなど現在の技術では困難である表示装置を提供することが可能となる。

また、本実施形態に代表される本発明の回路装置をDRAMへ適用する場合、その回路は従来の露光プロセスによる手法よりも高密度に電子回路を形成することが可能となり、容量の高容量化が可能となる。更に本発明による電子回路は所望の基板上へ形成することが可能となるため、シート状の大面積DRAMを低コストで作製することも可能となる。つまり、本発明の回路装置を用いれば素子の高密度化と大面積化の相乗効果により、より大容量のDRAMを提供することができる。

以下本実施形態に代表される本発明の回路装置をアクティブマトリクス駆動を行う表示装置用の画素回路に用いる場合について詳細に説明する。以下に説明する画素回路に図２０に示す回路装置を用いることができることは勿論である。
（１）電流駆動型表示装置への適用例
有機ELや無機LEDなど、電流駆動型の表示装置の場合、電流駆動型は１フレーム期間の間、画素に電流を流し続けることが求められ、スイッチング用トランジスタとキャパシタを用いて駆動用トランジスタをオン状態に保つことが求められる。その為、電流駆動型の場合一つの画素に、キャパシタと、キャパシタに電流を書き込むためのスイッチング用トランジスタ、及び有機ELや無機LED等の表示素子に電流を供給する駆動用トランジスタとの少なくとも２つ以上のトランジスタを設ける。

図１４、図１５は本実施形態に係わる回路装置を電流駆動型表示装置に用いた場合の一例である。図１４は表示装置の１画素を拡大した図であり、図１５は素子が複数並ぶことで表示素子を形成している状態を示したものである。図１５において各画素は簡易化のためブロックで示されている。

上記電流駆動型表示装置はスイッチング用ナノワイヤトランジスタ３０、駆動用ナノワイヤトランジスタ３１、ナノワイヤキャパシタ３２、データ線３３、電源供給線３４、走査線３５、表示部３６、駆動回路３８からなる。表示部３６はＥＬ素子である。駆動用ナノワイヤトランジスタ３１とスイッチング用ナノワイヤトランジスタ３０は複数のナノワイヤ３７を有する。すなわち、スイッチング用ナノワイヤトランジスタ３０及び駆動用ナノワイヤトランジスタ３１は上記ナノワイヤトランジスタを用いたものである。

ナノワイヤ３７の本数については、駆動用ナノワイヤトランジスタ３１は表示部３６に多くの電流を流すことが求められるため、多くのナノワイヤを配列することが望ましい。そのため、駆動用ナノワイヤトランジスタ３１に配列させるナノワイヤの本数は、少なくともスイッチング用ナノワイヤトランジスタよりも多い本数である方が好ましい。また、上記TFTはナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐため為、パッシベーションを行う方が好ましい。

上記表示装置の作製プロセスは、ナノワイヤ３７及びナノワイヤキャパシタ３２を溶媒に分散させることにより塗布することが好ましい。このようなプロセスを用いることにより、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、表示装置の低コスト化を図ることが可能となる。また、基板としてプラスチック基板を用いれば、フレキシブルな表示装置を提供することも可能となる。特に本発明では、高移動度を有した大面積の画素回路の作製が可能であるため、現在困難とされている大面積の有機EL表示装置へ用いることも可能になる。
（２）電圧駆動型表示装置への適用例
液晶表示装置や電気泳動型表示装置を始めとする電圧駆動式の表示方法は表示部での電圧のオンオフのみであるので上記電流駆動型の表示装置とは異なり各画素へ形成するトランジスタの数は一つで良い。また、上記電流駆動型表示装置と同様に各画素にメモリ性を持たせるためにキャパシタを設ける。

図１６に本実施形態に係わる回路装置を電圧駆動型表示装置へ用いた場合の１画素の構成の一例を示す。上記電圧駆動型表示装置は駆動用ナノワイヤトランジスタ４０、ナノワイヤキャパシタ４１、データ線４２、走査線４３、表示部４４からなる。表示部４４は画素電極と対向電極との間に液晶層が挟まれた液晶素子であり、図１６の表示部４４は画素電極を示している。駆動用ナノワイヤトランジスタ４０は、ナノワイヤ４５を有する。

駆動用ナノワイヤトランジスタ４０はナノワイヤをチャネルとして用いる電界効果型トランジスタであり、上記電流駆動型表示装置のナノワイヤトランジスタと同様な構成を有する。また、図１６は１画素のみの図であるが、該事例においても図１５と同様に画素を複数並べて駆動回路を接続することにより表示装置を形成することができる。尚、該表示装置も電流駆動型表示装置と同様に、ナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐ為にパッシベーションを行う方が好ましい。

上記表示の作製プロセスについても上記電流駆動型表示装置と同様に真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、表示装置の低コスト化を図ることが可能となる。また、基板としてプラスチック基板を用いればフレキシブルな表示装置を提供することも可能となる。電圧駆動型のTFTは電流駆動型のTFTに対して回路構成がシンプルであるため、電流駆動型のTFTに比べてその形成プロセスは容易となる。

以下、本実施形態に代表される本発明の回路装置をDRAMに用いた場合について詳細に説明する。以下に説明するセルに図２０に示す電気素子を用いることができることは勿論である。DRAMはトランジスタとキャパシタにより電荷を蓄える回路を形成し、それを記憶素子に用いるものである。図１７、図１８に上記DRAMにナノワイヤトランジスタとナノワイヤキャパシタを用いた一例を示す。図１７はDRAMの１セルを拡大した図であり、図１８は上記セルが複数並んだセルである。図１８において各セルは簡易化のためブロックで示されている。

上記DRAMは、ナノワイヤトランジスタ５０、ナノワイヤキャパシタ５１、ワード線５２、ビット線５３、駆動回路５５からなる。ナノワイヤトランジスタ５０はナノワイヤ５４を有する。駆動方法は、従来のDRAMと同様に、ワード線とビット線により各セルのキャパシタに電荷を蓄積させることによりデータの蓄積を行う。上記ナノワイヤトランジスタ５０は上記表示装置に用いた構成と同様なものを使用することが可能である。

尚、上記DRAMに用いられるナノワイヤ及びナノワイヤキャパシタは、基板からの剥離を防ぐため、パッシベーションを行う方が好ましい。

上記DRAMに用いるナノワイヤ及びナノワイヤキャパシタは、直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリ容量を増加させることができる。また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能となる。そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。また、基板としてプラスチック基板を用いればフレキシブルなDRAMを作製することができるため、シートコンピューターなど新たな用途へ本発明を用いることが可能となる。

本実施形態によれば、ナノワイヤおよび上記ナノワイヤキャパシタを溶媒に分散させることで、トランジスタとナノワイヤキャパシタを塗布法で形成することができるため、所望の基板上に素子を形成することが可能となる。そのため、低コスト化や大面積化、更にはプラスチック基板上に素子を形成することでフレキシブル化が可能となる。

<実施例１>
本実施例はナノワイヤキャパシタと半導体ナノワイヤFETを用いた有機EL用表示装置に関するものである。

まず、ナノワイヤキャパシタを作製した。コア電極に高ドープのSiナノワイヤを、誘電体層にシリカを、表面電極にＡｕを用いた場合である。上記ＳｉナノワイヤはVLS法で作製され、ドーパントとしてＢをドープする。

上記Siナノワイヤの製造方法は、Si基板上に粒径15〜20ｎｍの金微粒子を形成しこれをSiH_４及びB₂H₆雰囲気中で450℃で加熱することによりナノワイヤを成長させる。この際のBのドープ量は0.5％molである。上記方法で得られるナノワイヤは直径約１５〜２０ｎｍ、長さ３０〜５０μｍである。その後、上記手法で得られたSiナノワイヤの表面を酸化させることによりシリカ被膜を形成し、その上にAu表面電極を蒸着法を用いてキャパシタを形成する。そして、その後ドライエッチングを行うことによりコア電極を剥き出しにすることでナノワイヤキャパシタを作製する。

そして、得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。

一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例１のコア電極同様VLS法を用いて作製する。作製するナノワイヤはBが0.01％mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。

本実施例の表示装置の構成は図１４、図１５と同様な構成であり、スイッチング用ナノワイヤトランジスタ、駆動用ナノワイヤトランジスタ、ナノワイヤキャパシタ、データ線、電源供給線、走査線、表示素子となる有機ＥＬ素子、駆動回路からなる。

作製方法は、まずガラス基板上にデータ線、電源供給線、走査線などの配線をAuを蒸着することにより形成する。その後、スイッチング用ナノワイヤトランジスタ及び駆動用ナノワイヤトランジスタを形成する半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。そして、その後上記ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。

有機EL素子の形成は、正極にITOを、正孔輸送層にはPEDOT/PSSを、発光層にはポリ［２−メトキシ−５−（２’−エチル−ヘキシロキシ）−１，４−フェニレンビニレン（MEH-PPV）を、負極にはCa/Alを用いる。正孔輸送層、発光層はインクジェット法を用いてパターンニングを行い、ITOはスパッタ法により、Ca/Alは蒸着法により形成する。

そして最後に駆動回路を接続し、表示装置を作製する。

上記手法により形成される有機EL素子は高移動度のナノワイヤトランジスタを用いているため、低電圧で大電流を流すことが可能であり素子の高効率化に繋がる。また、キャパシタにナノワイヤキャパシタを用いているため、真空プロセスを用いなくともトランジスタとキャパシタを形成することが可能であり、大画面の有機EL表示装置を低コストで提供することができる。
<実施例２>
本発明は上記実施例１で作製したナノワイヤキャパシタと、半導体ナノワイヤFETを用いたDRAMに関するものである。本発明は実施例１で得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。

一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例１のコア電極と同様VLS法を用いて作製する。作製するナノワイヤはBが0.01％mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。

本実施例のDRAMの構成は図１７、図１８と同様な構成であり、半導体ナノワイヤトランジスタ、ナノワイヤキャパシタ、ワード線、ビット線、駆動回路からなる。作製方法は、まずガラス基板上にワード線、ビット線などの配線をAuを蒸着することにより形成する。その後、半導体ナノワイヤトランジスタに用いる半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。そして、その後ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。そして最後に駆動回路を接続し、DRAMを作製する。

本実施例のDRAMは半導体ナノワイヤ及びナノワイヤキャパシタの直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリ容量を増加させることが可能となる。

また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板（本実施例ではガラス基板）上に形成することが可能となる。そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。

本発明は、各種トランジスタおよびキャパシタを有する回路装置に用いることができ、例えばアクティブマトリクス駆動表示装置用のTFT基板や、DRAMなどの半導体メモリへ利用することができる。

本発明の電気素子の一例である。キャパシタの長径と短径の比と円筒形キャパシタと平板キャパシタの静電容量の比の関係を表したグラフである。（ａ）は本発明に用いるナノワイヤキャパシタの一例の斜視図、（ｂ）は本発明のナノワイヤキャパシタの一例の断面図である。本発明に用いるナノワイヤキャパシタの製造方法の一例である。本発明に用いるナノワイヤキャパシタの製造方法の一例である。本発明に用いるナノワイヤキャパシタの一例の断面図である。本発明に用いるナノワイヤキャパシタの一例の断面図である。本発明に用いるナノワイヤキャパシタの一例の断面図である。本発明に用いるナノワイヤキャパシタの一例の断面図である。本発明に用いるナノワイヤキャパシタの一例の断面図である。ナノワイヤトランジスタの一例の断面図である。ナノワイヤトランジスタの一例の断面図である。ナノワイヤトランジスタの一例の断面図である。本発明の回路装置を電流駆動型表示装置へ用いた場合の一例である。本発明の回路装置を電流駆動型表示装置へ用いた場合の一例である。本発明の回路装置を電圧駆動型表示装置へ用いた場合の一例である。本発明の回路装置をDRAMへ用いた場合の一例である。本発明の回路装置をDRAMへ用いた場合の一例である。半導体ナノワイヤへ用いられる半導体ナノワイヤの構成の一例である。本発明の電気素子の一例である。本発明に用いるナノワイヤキャパシタの一例の断面図である。本発明に用いるナノワイヤキャパシタの一例の断面図である。

符号の説明

１ナノワイヤキャパシタ
２ナノワイヤトランジスタ
３ゲート絶縁層
４ゲート電極
５ソース電極
６ドレイン電極
８コア電極（第１の電極）
９誘電体層
１０表面電極（第２の電極）
１１多孔質層
１２内部電極

Claims

電界効果型トランジスタとキャパシタとを有する回路装置であって、
前記電界効果型トランジスタは、第１のナノワイヤからなるチャネルを有し、
前記キャパシタは、導電性を有する第２のナノワイヤからなる第１の電極と、前記第１の電極の外周を部分的に被覆する誘電体層と、前記誘電体層の外周を被覆する第２の電極とを含み構成され、
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第１又は第２の電極が接続されており、
前記第１のナノワイヤと前記第２のナノワイヤとは１本の連続した同一のナノワイヤからなることを特徴とする回路装置。
前記キャパシタは、
前記第２電極の外周に、誘電体層と電極とがこの順で、一層ずつ、あるいは交互にそれぞれ２層以上積層されていることを特徴とする請求項１に記載の回路装置。
前記電界効果型トランジスタのチャネルを構成する前記第１のナノワイヤの第１の長手方向と、前記キャパシタを構成する第２のナノワイヤの第２の長手方向は、同じ方向に配向していることを特徴とする請求項１記載の回路装置。
請求項１に記載の回路装置と、前記回路装置における前記電界効果型トランジスタのソース電極又はドレイン電極に接続される表示素子と、を有することを特徴とする表示装置。
前記表示素子は、有機発光表示素子であることを特徴とする請求項４記載の表示装置。