JP4480744B2

JP4480744B2 - アナログデジタル変換器

Info

Publication number: JP4480744B2
Application number: JP2007200086A
Authority: JP
Inventors: 重人小林; 淳和田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2007-07-31
Filing date: 2007-07-31
Publication date: 2010-06-16
Anticipated expiration: 2027-07-31
Also published as: US20090033534A1; JP2009038535A; US7764214B2

Description

本発明は、アナログデジタル変換器に関し、とくに、入力アナログ信号を複数回の変換処理によりデジタル信号に変換するアナログデジタル変換器に関する。

デジタル信号処理技術の進展に伴い、デジタルスチルカメラ、デジタルムービーカメラ、携帯電話機など、様々な機器にアナログデジタル変換器（以下、ＡＤ変換器と表記する）が搭載されるようになってきている。ＡＤ変換器の種類の一つに、変換速度および変換精度の両方に優れたパイプライン型ＡＤ変換器がある。

パイプライン型ＡＤ変換器は、それぞれサブＡＤ変換回路を備える複数のステージを備える。各ステージは、自己のステージへの入力信号から、サブＡＤ変換回路で変換したデジタル成分を除いた残差信号を増幅するための増幅回路や、当該入力信号をサンプル・ホールドするためのサンプル・ホールド回路を搭載する。これら増幅回路やサンプル・ホールド回路はオペアンプを構成要素とすることが一般的であるため、オペアンプのオフセット電圧を考慮する必要がある。

特許文献１はつぎの手法により、ＳＨ．ＳＢＴに含まれる差動増幅器のオフセットの影響を除去する技術を開示する。すなわち、Ａ／Ｄコンバータブロック１のＳＨ．ＳＢＴは、第１フェーズでアナログ電圧をサンプリングするとともにオフセット電圧を出力し、第２フェーズではサンプリングしたアナログ電圧からＡ／Ｄコンバータの出力電圧を減算し減算結果を出力する。次段のＡ／Ｄコンバータブロック２のＡ／Ｄコンバータは、ＳＨ．ＳＢＴの出力電圧の第２フェーズの値から第１フェーズの値を減算し減算結果をデジタルコードＤ３に変換する。
特開平９−２７５３４２号公報

上述したオフセット電圧を補償するための回路や制御系を別に設けると、回路規模が増大してしまう。本発明はこうした状況に鑑みなされたものであり、その目的は、回路規模の増大を抑制しつつ、オフセット成分の影響を低減し、変換精度を向上させることが可能なＡＤ変換器を提供することにある。

本発明のある態様のＡＤ変換器は、入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、デジタル信号に変換するＡＤ変換器であって、サンプリングしたアナログ信号を所定ビット数のデジタル信号に変換するサブＡＤ変換回路と、つぎの変換処理の対象とすべき残差信号を生成するため、サブＡＤ変換回路により変換されたデジタル信号をアナログ信号に変換し、サブＡＤ変換回路による変換対象とされたアナログ信号から除去すべき信号を生成するＤＡ変換回路と、を備え、ＤＡ変換回路は、容量アレイ型であり、その容量アレイの少なくとも一つの容量に、サブＡＤ変換回路によりサンプリングされるアナログ信号に加わるオフセット電圧の少なくとも一部を補償するオフセット補償電圧が供給される。

本発明によれば、回路規模の増大を抑制しつつ、オフセット成分の影響を低減し、変換精度を向上させることができる。

以下、実施の形態では、入力アナログ信号を複数回に分けてデジタル値に変換するＡＤ変換器として、パイプライン型ＡＤ変換器およびサイクリック型ＡＤ変換器を説明する。

まず、パイプライン型ＡＤ変換器について説明する。
図１は、実施の形態１に係るパイプライン型ＡＤ変換器１００の全体構成を示す。パイプライン型ＡＤ変換器１００は４つのステージを備え、第１ステージ１０は４ビット変換し、第２ステージ２０、第３ステージ３０および第４ステージ４０は、冗長１ビットを除き、２ビットずつ変換する。したがって、当該パイプライン型ＡＤ変換器１００は合計１０ビット変換する。なお、これらのステージ数やビット数は一例であり、これに限るものではない。

第１ステージ１０は、第１サブＡＤ変換回路１２、第１ＤＡ変換回路１４、第１減算回路１６および第１増幅回路１８を備える。第１サブＡＤ変換回路１２および第１増幅回路１８は、実質的に同じタイミングで入力アナログ信号Ｖｉｎをサンプリングする。第１サブＡＤ変換回路１２は、フラッシュ型で構成される。上述したようにその分解能は４ビットである。

第１サブＡＤ変換回路１２は、サンプリングした信号のうち、上位４ビットに相当する成分をデジタル値に変換し、第１ＤＡ変換回路１４およびデジタル信号処理部５０に出力する。第１ＤＡ変換回路１４は、第１サブＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。このアナログ信号は、第１サブＡＤ変換回路１２による変換対象とされたアナログ信号から除去すべき信号となる。ここで、第１サブＡＤ変換回路１２による変換対象とされたアナログ信号とは、本ステージ１０に入力された信号に限らない。後述するサンプル増幅回路２１などを第１サブＡＤ変換回路１２と並列に設けた場合、そのサンプル増幅回路２１から出力された信号も含む。

第１減算回路１６は、第１増幅回路１８によりサンプリングされた入力アナログ信号Ｖｉｎから、第１ＤＡ変換回路１４により変換されたアナログ信号を減算する。第１増幅回路１８は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ２０に出力する。ここでは、２倍に増幅する。その増幅された残差信号は、第２ステージ２０の変換対象となる。

第２ステージ２０は、第２サンプル増幅回路２１、第２サブＡＤ変換回路２２、第２ＤＡ変換回路２４、第２減算回路２６および第２増幅回路２８を備える。第２サブＡＤ変換回路２２および第２サンプル増幅回路２１は、実質的に同じタイミングで第１ステージ１０の残差信号をサンプリングする。第２サンプル増幅回路２１は、サンプリングした残差信号を所定の増幅率で増幅する。図１では２倍に増幅する。

第２サブＡＤ変換回路２２は、フラッシュ型で構成される。上述したようにその分解能は冗長１ビットを含めると３ビットである。第２サブＡＤ変換回路２２に第１サブＡＤ変換回路１２と同じ参照電圧範囲を設定した場合、第２サブＡＤ変換回路２２の変換すべきビット数が２ビットであるため、第１ステージ１０の出力信号が２^２倍に増幅されていなければならない。すなわち、４倍に増幅されていなければ、第１ステージ１０から第２サブＡＤ変換回路２２に入力される残差信号の範囲と、第２サブＡＤ変換回路２２の参照電圧範囲とがずれてしまう。

この点、第１増幅回路１８は残差信号を２倍しか増幅していない。そこで、第２サブＡＤ変換回路２２内に設けられる各コンパレータの参照電圧を、第１サブＡＤ変換回路１２の１／２に設定し、第２サブＡＤ変換回路２２の参照電圧範囲を第１サブＡＤ変換回路１２の１／２に設定する。これにより、第１ステージ１０から第２サブＡＤ変換回路２２に入力される残差信号の範囲と、参照電圧範囲を合わせることができる。

第２サブＡＤ変換回路２２は、サンプリングした信号のうち、上位から５ビット目および６ビット目に相当する成分をデジタル値に変換し、冗長１ビットを加えて、第２ＤＡ変換回路２４およびデジタル信号処理部５０に出力する。第２ＤＡ変換回路２４は、第２サブＡＤ変換回路２２の出力デジタル値をアナログ値に変換する。

第２減算回路２６は、第２サンプル増幅回路２１によりサンプリングされ、増幅された第１ステージ１０の残差信号から、第２ＤＡ変換回路２４により変換されたアナログ信号を減算する。第２増幅回路２８は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ２０に出力する。ここでは、２倍に増幅する。

第３ステージ３０は、第３サンプル増幅回路３１、第３サブＡＤ変換回路３２、第３ＤＡ変換回路３４、第３減算回路３６および第３増幅回路３８を備える。第３ステージ３０は、上位から７ビット目および８ビット目に相当する成分をデジタル値に変換する。第３ステージ３０は第２ステージ２０と同じ構成であるため、説明を省略する。

第４ステージ４０は、第４サブＡＤ変換回路４２を備える。第４サブＡＤ変換回路４２は、第３ステージ３０から入力された残差信号をデジタル値に変換する。すなわち、上位から９ビット目および１０ビット目に相当する成分をデジタル値に変換する。

デジタル信号処理部５０は、全ステージ、すなわち第１ステージ１０、第２ステージ２０、第３ステージ３０および第４ステージ４０の出力デジタル値を受け、冗長ビットを分離して、１０ビットのデジタル値に組み立てる。また、各ステージから出力されたグレイコードのデジタル値をバイナリコードのデジタル値に変換する。

図２は、実施の形態１に係るＡＤ変換器１００に含まれる第２ステージ２０の詳細な構成を示す図である。図１における第２サブＡＤ変換回路２２は、第１抵抗Ｒ１〜第８抵抗Ｒ８、第１コンパレータＣＰ１〜第７コンパレータＣＰ７で構成される。第２ＤＡ変換回路２４、第２減算回路２６、および第２増幅回路２８は、第１容量Ｃ１〜第８容量Ｃ８、第９容量Ｃ９、オペアンプＯＰおよびそれらを制御する各種スイッチＳＷ１〜ＳＷ９で構成される。なお、図２ではシングルエンド構成であるが、もちろん、差動構成でもよい。

第１抵抗Ｒ１〜第８抵抗Ｒ８は抵抗ストリングスを構成し、その抵抗ストリングスの高電位側端子には高電位側基準電圧ＶＲＴ（Reference Voltage Top Level）が印加され、その低電位側端子には低電位側基準電圧ＶＢＴ（Reference Voltage Bottom Level）が印加される。第１抵抗Ｒ１〜第８抵抗Ｒ８でそれぞれ分圧された七種類の電圧レベルは、第１コンパレータＣＰ１〜第７コンパレータＣＰ７の参照電圧用端子にそれぞれ印加される。

第１コンパレータＣＰ１〜第７コンパレータＣＰ７の入力電圧用端子には、前ステージからの残差信号Ｖｉｎ１がそれぞれ印加される。第１コンパレータＣＰ１〜第７コンパレータＣＰ７は、当該残差信号Ｖｉｎ１と上記抵抗ストリングスから印加される参照信号とを比較し、その結果に応じて、ハイレベル信号またはローレベル信号をデジタル値として出力する。なお、第２ステージ２０は冗長１ビットを含めて３ビット変換であり、八通りの電圧レベルを出力可能にするため、コンパレータを七個設けている。抵抗ストリングは、八通りの参照信号を生成するため、八個で構成される。なお、第２ステージ２０が２ビット変換の場合、コンパレータを三個設ける必要がある。

第１容量Ｃ１〜第８容量Ｃ８は、容量アレイを構成する。それを構成する少なくとも一つの容量に、サブＡＤ変換回路２２によりサンプリングされるアナログ信号に加わるオフセット電圧の少なくとも一部を補償するオフセット補償電圧Ｖｏｓｔを供給する。図２では、容量アレイは、コンパレータの数より、少なくとも一つ多い数の容量を含む。なお、容量アレイを構成する容量の数は、レイアウト上、２の倍数に設定されることが一般的である。当該容量アレイを構成する容量のうち、一つを除いた第１容量Ｃ１〜第７容量Ｃ７には、サブＡＤ変換回路２２で変換されたデジタル信号に対応した高電位側基準電圧または低電位側基準電圧が供給され、残り一つの第８容量Ｃ８には、上記オフセット補償電圧Ｖｏｓｔが供給される。このオフセット補償電圧Ｖｏｓｔの詳細は後述する。

以下、具体的に説明する。第１容量Ｃ１〜第８容量Ｃ８の出力側端子は、オペアンプＯＰの反転入力端子に接続される。第１容量Ｃ１〜第８容量Ｃ８の入力側端子は、それぞれ複数のスイッチに接続される。

第１容量Ｃ１の入力側端子は、第１信号スイッチＳＷ１Ｖ、第１高電位側スイッチＳＷ１Ｔ、および第１低電位側スイッチＳＷ１Ｂに接続される。第１容量Ｃ１〜第７容量Ｃ７についても同様である。第８容量Ｃ８の入力側端子は、第８信号スイッチＳＷ８ＶおよびオフセットスイッチＳＷ８Ｏに接続される。

第１信号スイッチＳＷ１Ｖ〜第８信号スイッチＳＷ８Ｖは、オンされた状態で第１容量Ｃ１〜第８容量Ｃ８の入力側端子にそれぞれ第２サンプル増幅回路２１の出力信号Ｖｉｎ２を印加する。第１高電位側スイッチＳＷ１Ｔ〜第７高電位側スイッチＳＷ７Ｔは、オンされた状態で第１容量Ｃ１〜第７容量Ｃ７の入力側端子に高電位側基準電圧ＶＲＴを印加する。第１低電位側スイッチＳＷ１Ｂ〜第７低電位側スイッチＳＷ７Ｂは、オンされた状態で第１容量Ｃ１〜第７容量Ｃ７の入力側端子に低電位側基準電圧ＶＲＢを印加する。

第１高電位側スイッチＳＷ１Ｔおよび第１低電位側スイッチＳＷ１Ｂは、第１コンパレータＣＰ１の出力デジタル値により相補的にオンオフ制御される。たとえば、ハイレベル信号のとき、第１高電位側スイッチＳＷ１Ｔがオン、第１低電位側スイッチＳＷ１Ｂがオフされ、ローレベル信号のときその逆にオンオフ制御される。第２高電位側スイッチＳＷ２Ｔ〜第７高電位側スイッチＳＷ７Ｔおよび第２低電位側スイッチＳＷ２Ｂ〜第７低電位側スイッチＳＷ７Ｂについても同様である。オフセットスイッチＳＷ８Ｏは、オンされた状態で第８容量Ｃ８の入力側端子に上記オフセット補償電圧Ｖｏｓｔを印加する。

オペアンプＯＰの非反転入力端子には、所定の固定電位が印加される。図２では接地記号で描いているが、コモンモード電圧など、接地電位以外の参照電圧であってもよい。第９容量Ｃ９は、オペアンプＯＰの反転入力端子と出力端子とをつなぐ帰還経路上に設けられる。短絡スイッチＳＷ９は、第９容量Ｃ９と並列に設けられ、オペアンプＯＰの反転入力端子と出力端子とを短絡し、第１ノードＮ１および第２ノードＮ２の電位を実質的に同じにする。

以下、図２に示す回路の動作について説明する。まず、第１信号スイッチＳＷ１Ｖ〜第８信号スイッチＳＷ８Ｖがオンされ、第１容量Ｃ１〜第８容量Ｃ８の入力側端子に接続される他のスイッチはオフされる。短絡スイッチＳＷ９はオンされる。短絡スイッチＳＷ９がオンであるため、オペアンプＯＰはユニティ・ゲイン・バッファ状態である。

この状態では、オペアンプＯＰの非反転入力端子に印加される参照電圧が第１容量Ｃ１〜第８容量Ｃ８の出力側端子に現れる。それら出力側端子の電位が固定した状態で、第１容量Ｃ１〜第８容量Ｃ８は、第２サンプル増幅回路２１の出力信号Ｖｉｎ２を電荷として記憶する。

それと共に、第１コンパレータＣＰ１〜第７コンパレータＣＰ７は、当該残差信号Ｖｉｎ１と上記抵抗ストリングスから印加される参照信号とを比較し、その結果に応じて、ハイレベル信号またはローレベル信号をデジタル値として出力する。

つぎに、短絡スイッチＳＷ９がオフされる。この状態では、第１ノードＮ１に蓄積された電荷が流出する経路がなくなる。

つぎに、第１信号スイッチＳＷ１Ｖ〜第８信号スイッチＳＷ８Ｖがオフされる。それ共に、第１高電位側スイッチＳＷ１Ｔ〜第７高電位側スイッチＳＷ７Ｔ、および第１低電位側スイッチＳＷ１Ｂ〜第７低電位側スイッチＳＷ７Ｂが、第１コンパレータＣＰ１〜第７コンパレータＣＰ７の判定結果により、オンオフ制御される。それと共に、オフセットスイッチＳＷ８Ｏがオンされる。この状態で、第１ノードＮ１の電位がオペアンプＯＰの非反転入力端子の電位と実質的に同じ値になるよう、第１容量Ｃ１〜第８容量Ｃ８に蓄積された電荷が第１容量Ｃ１〜第９容量Ｃ９に再分配される。

以上の過程で、第１ノードＮ１に蓄積された電荷に対し、電荷保存則が成り立つため、第２サンプル増幅回路２１の出力信号Ｖｉｎ２から、第１コンパレータＣＰ１〜第７コンパレータＣＰ７で変換された成分および上記オフセット補償電圧Ｖｏｓｔが除かれた、本ステージの残差信号Ｖｏｕｔが生成される。

図２の回路構成にて、第９容量Ｃ９の容量値を、第１容量Ｃ１〜第８容量Ｃ８の合成容量値の２倍に設定すれば、本ステージの残差信号Ｖｏｕｔを２倍にすることができる。

図２では、第２ステージ２０の構成について説明したが、第３ステージ３０も基本的に同様の構成である。なお、変換ビット数が異なる場合、コンパレータや容量の数も異なる。

図３は、実施の形態１に係るパイプライン型ＡＤ変換器１００の各ステージを通過する信号の電圧レンジを示す図である。各サブＡＤ変換器の入力許容電圧レンジａｒ１〜ａｒ４は、正規レンジｎｒおよび冗長レンジｒｒで構成される。図３では、冗長レンジｒｒは、正規レンジｎｒの高電位側および低電位側の両方に確保されている。

パイプライン型ＡＤ変換器１００の構成要素のうち、主に、第１増幅回路１８、第２サンプル増幅回路２１、第２増幅回路２８、第３サンプル増幅回路３１および第３増幅回路３８でオフセット電圧が発生する。より具体的には、図２に示したオペアンプＯＰでオフセット電圧が発生する。なお、上述したオフセット補償電圧Ｖｏｓｔで補償されるべきオフセット電圧は、補償対象の信号が過去に通過したオペアンプによるオフセット電圧、将来通過するオペアンプによるオフセット電圧、またはその両方によるオフセット電圧のいずれもでもよい。

図３では、第１増幅回路１８、第２サンプル増幅回路２１、第２増幅回路２８、第３サンプル増幅回路３１および第３増幅回路３８に含まれるオペアンプＯＰで、高電位方向にオフセット電圧が加わる例を示している。第１サブＡＤ変換回路１２に入力される信号Ｖｉｎの電圧レンジｓｒは、第１サブＡＤ変換回路１２の正規レンジｎｒに一致またはそのレンジ内に収まる。増幅回路のオフセット電圧の影響をまだ受けていないためである。

第２サブＡＤ変換回路２２に入力される第１ステージ１０の残差信号の電圧レンジｓｒは、第２サブＡＤ変換回路２２の正規レンジｎｒに収まらない。第１ステージ１０の残差信号に、第１増幅回路１８のオフセット電圧が加わり、その残差信号の出力電圧レンジｓｒが高電位方向にシフトしたためである。しかしながら、高電位側の冗長レンジｒｒ内には収まる。ただし、このままステージが進んでいくと、いずれかのステージのサブＡＤ変換回路の冗長レンジｒｒを超えてしまう可能性がある。冗長レンジｒｒ内に収まっていれば、デジタル処理による訂正が可能であるが、超えてしまうとビット誤りが発生する。

そこで、そのオフセット電圧を補償するための成分を第２ＤＡ変換回路２４で加える。上述したオフセット補償電圧Ｖｏｓｔはこの成分である。オフセット補償電圧Ｖｏｓｔは、サブＡＤ変換回路によりサンプリングされるアナログ信号に加わるオフセット成分をちょうど打ち消すものであってもよいし、そのオフセット成分より小さい成分であってもよいし、大きい成分であってもよい。

また、パイプライン型ＡＤ変換器１００や後述するサイクリック型ＡＤ変換器２００を用いた複数回のＡＤ変換処理に対応した、複数回のＤＡ変換処理のうち、少なくとも一回をオフセット補償電圧Ｖｏｓｔを供給すべき処理対象とすることができる。たとえば、パイプライン型ＡＤ変換器１００の全ステージのＤＡ変換器のうち、少なくとも一つでオフセット補償電圧Ｖｏｓｔを加えればよい。パイプライン型ＡＤ変換器１００全体として、全ステージのサブＡＤ変換回路で入力許容電圧レンジａｒ１〜ａｒ４内に、各サブＡＤ変換回路に入力される信号の電圧レンジが収まっていればよい。正規レンジｎｒを超えても冗長レンジｒｒ内に収まっていればよい。

図３の例では、第２ステージ２０の第２ＤＡ変換回路２４で、第２サブＡＤ変換回路２２で変換された出力デジタル値に対応するアナログ電圧にオフセット補償電圧Ｖｏｓｔを加えている。具体的には、高電位方向にシフトされた第１ステージ１０からの残差信号を低電位方向に補償するため、第２サブＡＤ変換回路２２で変換された出力デジタル値に対応するアナログ電圧に正のオフセット補償電圧Ｖｏｓｔを加える。すなわち、当該残差信号から減算すべきアナログ信号の値を大きくして、上記オフセット電圧を補償する。

図３の例では、第３ステージ３０の第３ＤＡ変換回路３４ではオフセット補償をしない構成とするため、第２ステージ２０の第２ＤＡ変換回路２４で、第１増幅回路１８で加わったオフセット電圧より大きい値を補償している。この結果、第３サブＡＤ変換回路３２に入力される残差信号の電圧レンジｓｒは、第３サブＡＤ変換回路３２の正規レンジｎｒより低電位方向にシフトされる。ただし、冗長レンジｒｒには収まっている。第３サンプル増幅回路３１および第３増幅回路３８でオフセット電圧が高電位方向に加わるため、第４サブＡＤ変換回路４２に入力される残差信号の電圧レンジｓｒは、第３サブＡＤ変換回路３２に入力される残差信号の電圧レンジｓｒより高電位方向にシフトされ、より正規レンジｎｒに近いレンジとなる。

上述したオフセット補償電圧Ｖｏｓｔの値は、設計者が実験やシミュレーションにより求めた値に設定されることが可能である。オフセット補償電圧Ｖｏｓｔを加えるべきＤＡ変換回路のステージ位置、加えるべきＤＡ変換回路の数、および目標とすべき精度を主なパラメータとしてオフセット補償電圧Ｖｏｓｔの値を求めることができる。

また、最適なオフセット補償電圧Ｖｏｓｔの値を求めるというアプローチではなく、オフセット補償電圧Ｖｏｓｔには新たに生成する必要がない既存の電位を使用し、上述したパラメータのほうを調整してもよい。ここで、既存の電位として、電源電圧、接地電圧、高電位側基準電圧ＶＲＴ、または低電位側基準電圧ＶＲＢを使用することが可能である。これよれば、回路構成をより単純化することができる。

図４は、オフセット補償電圧Ｖｏｓｔを加えるべきＤＡ変換回路のステージを決定するための構成の一例を示す。図４は、実施の形態１に係るパイプライン型ＡＤ変換器１００の構成にオフセット調整部６０を追加した構成である。オフセット調整部６０は、各サブＡＤ変換回路からデジタル信号処理部５０に出力されたデジタル値、より具体的には冗長ビットを参照して、各ステージで加えられるオフセット電圧を推測する。その推測結果を基に、オフセット補償電圧Ｖｏｓｔを供給すべきＤＡ変換回路を決定する。

以下、オフセット補償電圧Ｖｏｓｔを加えるべきＤＡ変換回路の数は一つ、オフセット補償電圧Ｖｏｓｔの値は所与のものとし、オフセット補償電圧Ｖｏｓｔを加えるべきＤＡ変換回路のステージ位置を決定する例を説明する。

まず、所定のテスト電圧、たとえば０Ｖをパイプライン型ＡＤ変換器１００に入力し、どのステージのサブＡＤ変換回路から入力許容電圧レンジを超えるかを特定する。そのステージの位置から、一つのステージで加えられるオフセット電圧を求め、どのステージのＤＡ変換回路にオフセット補償電圧を加えるべきかを決定する。

図５は、図２に示した第２ステージ２０の構成の変形例を示す図である。図２では、オペアンプＯＰの出力端子をそのまま第２ノードＮ２に接続したが、図５では、オペアンプＯＰの出力端子を定電流源ＣＩの制御端子に接続する。定電流源ＣＩは、たとえば、Ｐチャンネルトランジスタで構成することができる。その場合、ドレイン端子に電源電圧Ｖｄｄを印加し、ゲート端子にオペアンプＯＰの出力端子を接続する。定電流源ＣＩは、オペアンプＯＰの出力信号にしたがい、第２ノードＮ２に流すべき電流を制御する。

なお、オペアンプＯＰは、図２では積分回路の一部として機能したが、図５では帰還経路が設けられないため、コンパレータとして機能する。したがって、図４のオペアンプＯＰの出力信号はハイレベル信号またはローレベル信号となり、その信号により定電流源ＣＩをオンオフ制御する。

コンパレータとして機能するオペアンプＯＰは、反転入力端子に入力される第１ノードＮ１の電位が、非反転入力端子に入力される所定の参照電圧を超えると、有意な信号を出力し、定電流源ＣＩをオンする。したがって、第１ノードＮ１の電位が上記参照電圧を超えるタイミングにより、第２ノードＮ２に充電される電荷量が変化する。

図５の構成は図２の構成と比較し、高ゲインのオペアンプＯＰを使用する必要がないため、省面積化、低消費電力化、および低電源電圧化につながる。

図６は、図５に示した第２ステージ２０の構成における第２ノードＮ２の電位を示す図である。第１ノードＮ１の電位が上記参照電圧を超え、オペアンプＯＰの出力信号が反転した後、一定の傾きで、第２ノードＮ２の電位が上昇する。つぎのサンプリングのため、第１ノードＮ１に充電された電荷が放出されると、オペアンプＯＰの出力信号が再び反転し、第２ノードＮ２への充電が停止する。

ここで、コンパレータとして機能するオペアンプＯＰの出力信号の反転が遅延すると、第２ノードＮ２にオフセット成分ｏｓｔが発生する。図６中の点線レベルは、当該オペアンプＯＰが理想的に動作する場合の第２ノードＮ２の電位を示す。図６では、当該オペアンプＯＰの出力信号の反転が遅延した状態を示している。すなわち、第２ノードＮ２に電荷を充電しすぎた状態である。

このように、図５の構成は図２の構成と比較し、上述したメリットがあるが、オフセット成分が発生しやすいというデメリットがある。すなわち、素子バラツキや環境だけでなく、遅延などのタイミングずれによっても、オフセット成分が発生する。したがって、オフセット補償のための手段がより重要となる。

以上説明したように実施の形態１によれば、容量アレイに含まれる容量に、オフセット補償電圧を供給することにより、回路規模の増大を抑制しつつ、オフセット成分の影響を低減し、変換精度を向上させることができる。とくに、ステージ数が多く、増幅回路の数が多い場合や、各ステージを図５に示した回路構成とした場合、オフセット成分の影響が大きくなる。冗長ビットを利用したデジタル処理による誤り訂正では、オフセット成分を十分に補償できないことが多くなる。そこで、オフセット補償電圧を加えることが必要になるが、容量アレイに含まれる容量に供給することにより、既存の回路構成を有効活用することができる。

また、オフセット補償電圧として、電源電圧、接地電圧、高電位側基準電圧ＶＲＴ、または低電位側基準電圧ＶＲＢを使用した場合、ＤＣ−ＤＣコンバータなどを用いて別の電圧を生成する必要なく、回路規模の増大を抑制することができる。また、その電圧の安定性も高い。

つぎに、サイクリック型ＡＤ変換器について説明する。
図７は、実施の形態２に係るサイクリック型ＡＤ変換器２００の全体構成を示す。
サイクリック型ＡＤ変換器２００は２つのステージを備え、第１ステージ１０は４ビット変換し、第２ステージ２０は、冗長１ビットを除き２ビット変換する。第２ステージ２０は、第１ステージ１０からの残差信号を３回回転させて、６ビット変換する。したがって、当該サイクリック型ＡＤ変換器２００は、第１ステージ１０で４ビットおよび第２ステージ２０で６ビット変換し、合計１０ビット変換する。なお、これらのステージ数やビット数は一例であり、これに限るものではない。また、一ステージで複数回回転させる構成も可能である。

第１ステージ１０の構成は、実施の形態１と同様であるため、説明を省略する。第２ステージ２０の第２サンプル増幅回路２１は、第１ステージ１０からの残差信号または第２ステージ２０から帰還される残差信号を、第２サブＡＤ変換回路２２と実質的に同じタイミングでサンプリングする。

第２サンプル増幅回路２１は、サンプリングした残差信号を所定の増幅率で増幅する。図７では２倍に増幅する。なお、１倍に増幅する場合、サンプル・ホールド回路として機能する。第２減算回路２６は、第２サンプル増幅回路２１でサンプリングされ、増幅された残差信号から、第２ＤＡ変換回路２４で変換されたアナログ信号を減算する。第２増幅回路２８は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ２０の入力に帰還する。

実施の形態２に係るサイクリック型ＡＤ変換器２００では、第１ステージ１０と第２ステージ２０との間に、第１入力切替スイッチＳＷ１０および第２入力切替スイッチＳＷ２０が設けられる。第１入力切替スイッチＳＷ１０および第２入力切替スイッチＳＷ２０は、相補的にオンオフする。

第１入力切替スイッチＳＷ１０がオン、第２入力切替スイッチＳＷ２０がオフ状態で、サンプル増幅回路２１および第２サブＡＤ変換回路２２に、第１ステージ１０からの残差信号が入力される。一方、第１入力切替スイッチＳＷ１０がオフ、第２入力切替スイッチＳＷ２０がオン状態で、第２サンプル増幅回路２１および第２サブＡＤ変換回路２２に、第２ステージ２０から帰還される残差信号が入力される。

上述した第２サンプル増幅回路２１は、図２または図５に示した回路構成からサブＡＤ変換回路の部分を除いた回路構成で設計することができる。第２サンプル増幅回路２１では、基本的に、オペアンプＯＰの反転入力端子に接続される容量は一つでよいが、複数にすることも可能である。

複数にした場合、図２または図５に示した第２ＤＡ変換回路２４、第２減算回路２６および第２増幅回路２８を構成する回路ブロックをそのまま転用することができる。当該容量が一つでも複数の場合でも、その入力側端子には入力信号および参照電圧が選択的に印加される構成であればよい。そして、複数の場合、その少なくとも一つに上述したオフセット補償電圧Ｖｏｓｔを上記入力信号または上記参照電圧の代わりに印加することができる。よって、上述したＤＡ変換回路の容量アレイを用いたオフセット電圧補償技術が、第２サンプル増幅回路２１のサンプリング用の容量アレイでも同様に用いることができる。したがって、サイクリック型ＡＤ変換器２００に含まれる、ＤＡ変換回路およびサンプル増幅回路のサンプリング用の容量アレイのうち、少なくとも一つをオフセット電圧補償に利用することができる。

図８は、実施の形態２に係るサイクリック型ＡＤ変換器２００の各ステージを通過する信号の電圧レンジを示す図である。図８では、第１増幅回路１８、第２サンプル増幅回路２１、および第２増幅回路２８に含まれるオペアンプＯＰで、高電位方向にオフセット電圧が加わる例を示している。第１サブＡＤ変換回路１２に入力される信号Ｖｉｎの電圧レンジｓｒは、第１サブＡＤ変換回路１２の正規レンジｎｒに一致またはそのレンジ内に収まる。

第２サブＡＤ変換回路２２に入力される第１ステージ１０の残差信号の電圧レンジｓｒは、第１増幅回路１８のオフセット電圧が加わっているため、高電位方向にシフトされる。これに対して、一周目では第２サンプル増幅回路２１の容量アレイの一つに上述したオフセット電圧補償Ｖｏｓｔを加える。

これにより、第２サンプル増幅回路２１および第２増幅回路２８で加えられるオフセット電圧が補償されるため、第２ステージ２０から第２サブＡＤ変換回路２２に入力される残差信号の電圧レンジｓｒは、正規レンジｎｒに一致する。二周目では第２サンプル増幅回路２１の容量アレイではなく、第２ＤＡ変換回路２４の容量アレイの一つに上述したオフセット電圧補償Ｖｏｓｔを加える。これにより、第２ステージ２０から第２サブＡＤ変換回路２２に再び入力される残差信号の電圧レンジｓｒは、正規レンジｎｒに一致する。

このように、サイクリック型ＡＤ変換器２００のうち、信号が回転するステージでは、周回ごとにオフセット補償電圧Ｖｏｓｔを加えるべき対象を変化させてもよい。上述したように、その対象にはＤＡ変換回路およびサンプル増幅回路が含まれる。また、周回ごとにオフセット補償電圧Ｖｏｓｔの値を変化させてもよい。

また、第２サンプル増幅回路２１および第２ＤＡ変換回路２４の両方でオフセット電圧補償Ｖｏｓｔを加えてもよい。その際、周回ごとに第２サンプル増幅回路２１および第２ＤＡ変換回路２４で加えるべきオフセット電圧補償Ｖｏｓｔを変更してもよい。たとえば、一周目で、第２サンプル増幅回路２１で低電位方向にシフトさせるオフセット補償電圧Ｖｏｓｔを加え、第２ＤＡ変換回路２４で高電位方向にシフトさせるオフセット補償電圧Ｖｏｓｔを加える。二周目で、第２サンプル増幅回路２１で高電位方向にシフトさせるオフセット補償電圧Ｖｏｓｔを加え、第２ＤＡ変換回路２４で低電位方向にシフトさせるオフセット補償電圧Ｖｏｓｔを加える。このような処理では、容量アレイに含まれる容量の素子バラツキや実装位置による環境の違いなどの影響を低減することができる。

以上説明したように実施の形態２によれば、容量アレイに含まれる容量に、オフセット補償電圧を供給することにより、回路規模の増大を抑制しつつ、オフセット成分の影響を低減し、変換精度を向上させることができる。すなわち、サイクリック型ＡＤ変換器でもパイプライン型ＡＤ変換器と同様の効果を奏する。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図９は、変形例に係るサイクリック型ＡＤ変換器２１０の全体構成を示す。
このサイクリック型ＡＤ変換器２１０は２つのステージを備え、第１ステージ１０は３ビット変換し、第２ステージ２０は冗長１ビットを除き２ビット変換する。第２ステージの残差信号は、第２ステージ２０ではなく、第１ステージ１０に帰還される。第１ステージ１０で再び、３ビット変換されて、合計１０ビット変換される。このような回路にも、実施の形態２と同様なオフセット補償手段を組み込むことができる。

なお、各実施の形態に記載した各ステージに、適宜、サンプル増幅回路を設けてもよい。また、各ＡＤ変換回路の変換ビット数、増幅回路の増幅率のパラメータは一例に過ぎず、他の数値を採用してもよい。

実施の形態１に係るパイプライン型ＡＤ変換器の全体構成を示す図である。実施の形態１に係るＡＤ変換器に含まれる第２ステージの詳細な構成を示す図である。実施の形態１に係るパイプライン型ＡＤ変換器の各ステージを通過する信号の電圧レンジを示す図である。オフセット補償電圧Ｖｏｓｔを加えるべきＤＡ変換回路のステージを決定するための構成の一例を示す図である。図２に示した第２ステージの構成の変形例を示す図である。図５に示した第２ステージの構成における第２ノードの電位を示す図である。実施の形態２に係るサイクリック型ＡＤ変換器の全体構成を示す図である。実施の形態２に係るサイクリック型ＡＤ変換器の各ステージを通過する信号の電圧レンジを示す図である。変形例に係るサイクリック型ＡＤ変換器の全体構成を示す図である。

符号の説明

ＣＰ１第１コンパレータ、ＣＰ２第２コンパレータ、ＣＰ３第３コンパレータ、ＣＰ４第４コンパレータ、ＣＰ５第５コンパレータ、ＣＰ６第６コンパレータ、ＣＰ７第７コンパレータ、Ｃ１第１容量、Ｃ２第２容量、Ｃ３第３容量、Ｃ４第４容量、Ｃ５第５容量、Ｃ６第６容量、Ｃ７第７容量、Ｃ８第８容量、Ｃ９第９容量、ＯＰオペアンプ、ＣＩ定電流源、ＳＷ９短絡スイッチ、１０第１ステージ、１２第１サブＡＤ変換回路、１４第１ＤＡ変換回路、１６第１減算回路、１８第１増幅回路、２０第２ステージ、２１第２サンプル増幅回路、２２第２サブＡＤ変換回路、２４第２ＤＡ変換回路、２６第２減算回路、２８第２増幅回路、３０第３ステージ、３１第３サンプル増幅回路、３２第３サブＡＤ変換回路、３４第３ＤＡ変換回路、３６第３減算回路、３８第３増幅回路、４０第４ステージ、４２第４サブＡＤ変換回路、５０デジタル信号処理部、ＳＷ１０第１入力切替スイッチ、ＳＷ２０第２入力切替スイッチ、６０オフセット調整部、１００パイプライン型ＡＤ変換器、２００サイクリック型ＡＤ変換器。

Claims

複数の変換ステージが接続されたパイプライン型であり、入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、デジタル信号に変換するアナログデジタル変換器であって、
サンプリングしたアナログ信号を所定ビット数のデジタル信号に変換するサブＡＤ変換回路と、
つぎの変換処理の対象とすべき残差信号を生成するため、前記サブＡＤ変換回路により変換されたデジタル信号をアナログ信号に変換し、前記サブＡＤ変換回路による変換対象とされたアナログ信号から除去すべき信号を生成するＤＡ変換回路と、
前記複数の変換ステージからそれぞれ出力されるデジタル信号に含まれる冗長ビットを参照して、各変換ステージで加えられるオフセット電圧を推測するオフセット調整部と、を備え、
前記ＤＡ変換回路は、容量アレイ型であり、
その容量アレイの少なくとも一つの容量に、前記サブＡＤ変換回路によりサンプリングされるアナログ信号に加わるオフセット電圧の少なくとも一部を補償するオフセット補償電圧が供給され、
前記オフセット調整部は、推測結果に基づいて、前記複数の変換ステージのうち少なくとも二つの変換ステージにそれぞれ搭載されるＤＡ変換回路の中から、前記オフセット補償電圧を供給すべきＤＡ変換回路を決定することを特徴とするアナログデジタル変換器。
前記容量アレイは、複数の容量を含み、
前記複数の容量のうち一つを除いた容量には、前記サブＡＤ変換回路で変換されたデジタル信号に対応した高電位側基準電圧または低電位側基準電圧が供給され、残り一つの容量には、前記オフセット補償電圧が供給されることを特徴とする請求項１に記載のアナログデジタル変換器。
前記複数回の変換処理に対応した、前記除去すべき信号を生成するための複数回のＤＡ変換処理のうち、少なくとも一回を前記オフセット補償電圧を供給すべき処理対象とすることを特徴とする請求項１または２に記載のアナログデジタル変換器。
前記サブＡＤ変換回路および前記ＤＡ変換回路を含む変換ステージが、サイクリック型の変換ステージを構成し、前記オフセット補償電圧の値が、周回ごとに異なる値に設定されることを特徴とする請求項１または２に記載のアナログデジタル変換器。