JP4470182B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、更に詳しくは、ポリメタルゲート電極構造を有するトランジスタを備える半導体装置の製造方法に関する。
半導体装置の微細化・高集積化・高性能化に伴い、ＤＲＡＭ装置のワード線抵抗の低減が重要な課題の一つである。ワード線の材料として、従来は、タングステン・シリサイド（ＷＳｉ２）とポリシリコンの積層構造であるタングステン・ポリサイド電極が一般的であった。しかし、最近になって、ワード線の抵抗値のより低減化をはかるため、ＷＳｉ２とポリシリコンの積層構造に代えて、タングステン（Ｗ）などの金属膜とポリシリコン膜の積層構造を使用するポリメタル電極が一般的になってきている。タングステン膜を有するポリメタル電極をＤＲＡＭ装置に採用することにより、ワード線の抵抗値が従来比１／３以下に低減できる。なお、このタングステン・ポリメタル電極では、Ｗとポリシリコンの界面における反応を抑え、また、その界面の接触抵抗を低減するために、ポリシリコン上に薄いＷＳｉ２とＷＮ（窒化タングステン）を堆積し、その上にＷを形成する積層構造が一般的に採用される。ＤＲＡＭ装置の一般的な構造は、例えば特許文献１に記載がある。また、ポリメタル電極については、例えば特許文献２に記載がある。
図７は、一般的なＤＲＡＭ装置におけるゲート電極として、ポリメタル電極構造を採用した例を断面図で示すものである。半導体基板（シリコン基板）７０の主面には、素子分離領域７１が形成され、素子分離領域７１は、素子形成領域（アクティブ領域）を区画している。素子形成領域には、図示しない拡散層を含む活性層が形成され、活性層の上には、ゲート絶縁膜７２を介してポリシリコンで形成されたゲート下部電極７３が形成されている。ゲート下部電極７３上には、Ｗ／ＷＮで構成されるゲート上部電極７５が設けられる。ゲート下部電極７３とゲート上部電極７５との界面には、接触抵抗低減のためにＷＳｉ２層７４が形成される。ゲート上部電極７５上には、ゲート電極加工時のマスクとなり、また、セルコンタクト７９を構成するポリシリコンパッドと、ゲート上部電極７５との間の電気的な絶縁を取るために必要なマスク酸化膜７６が形成されている。また、ゲート電極構造全体の側壁には、第１の側壁（サイドウオール）酸化膜７８が形成され、第１の側壁酸化膜７８は、セルコンタクト７９を自己整合的に形成する際に使用され、セルコンタクト７９とゲート電極構造とを絶縁している。ゲート電極構造より上部の構造は、ビット線、容量素子、アルミ配線などを含むＤＲＡＭの一般的な構造である。
ＤＲＡＭ装置のゲート電極の形成に際しては、ゲート電極パターンを形成するエッチングの後に、ゲート電極の側面及び拡散層を酸化する酸化工程が採用される。これは、主にＤＲＡＭ装置のリフレッシュ特性の向上と、ＤＲＡＭセルのトランジスタ（Ｔｒ）特性の信頼性向上のためである。一般に、タングステンは酸化されやすいため、ポリメタルゲート電極の側面酸化時には、水素雰囲気下で酸化（ＷＨ酸化）を行う。しかしながら、このＷＨ酸化時には問題が発生する。まず、ＷＨ酸化時にＷが飛散して、シリコン基板に吸着しリフレッシュ特性を悪化させる問題である。また、ＷＨ酸化時にゲートポリシリコンとタングステンの界面に存在するＷＳｉ２層が酸化され、ゲート電極内で界面抵抗が増加する問題もある。これら問題を解決するために、タングステンを用いたポリメタル電極の形成に際して、ゲートポリシリコンの側壁の一部を含みＷの側壁に保護窒化膜７７を形成し、Ｗの飛散と界面抵抗の増加とを防止する窒化膜保護プロセスが用いられている。
特開平１１−３４０４３６号公報
特開２００１−３２６３５０号公報
ＤＲＡＭ装置の微細化に伴い、ワード線の線幅が小さくなると、保護窒化膜の膜厚分の影響が大きくなってくる。これは、ワード線の線幅から保護窒化膜厚の２倍に相当する幅だけＷの幅を細くしなければならないからである。また、配線抵抗低減のためにＷの膜厚を厚くすると、ワード線のパターン加工が困難になるためその膜厚を厚くできず、ポリメタルゲート電極を用いても、ワード線の配線抵抗の増加が問題となってくる。
更に、側面酸化を水素雰囲気中で行い、ウェット雰囲気下での酸化になるため、ワード線のポリシリコン膜とゲート絶縁膜の界面に酸化が侵攻してバーズビークが形成される。ワード線幅が小さくなると、ワード線両側から酸化が侵攻して、バーズビークがつながってしまい、見かけ上ゲート絶縁膜が厚くなり、セルＴｒの特性を悪化させるおそれがある。そのために、側面酸化量は大きくとれず、リフレッシュ特性にも影響が発生する。
本発明は、上記従来技術の問題に鑑み、ゲート電極にポリメタル電極を用いる半導体装置の製造プロセスにおいて、ゲート側面酸化時に発生するバーズビークを低減でき、また上部メタル電極の幅を充分に大きくでき、上部メタル電極の膜厚も厚く形成できるため、ＤＲＡＭ装置が微細化してもリフレッシュ特性を悪化することなく、またゲート電極の配線抵抗が低減できる半導体装置の製造方法、及び、そのような製造方法によって得られる半導体装置の構造を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を介して下部電極膜及び犠牲膜を順次に堆積する堆積工程と、
前記下部電極膜及び犠牲膜をパターニングし、ゲート下部電極及び犠牲膜パターンを形成するパターニング工程と、
前記ゲート下部電極及び犠牲膜パターンの側壁を覆う側壁酸化膜を形成する側壁形成工程と、
前記犠牲膜パターンをエッチング除去し、前記ゲート下部電極を露出する除去工程と、
前記側壁酸化膜の間に挟まれ前記ゲート下部電極の表面に接するゲート上部電極を形成する上部電極形成工程と、
を有することを特徴とする。
前記下部電極膜及び犠牲膜をパターニングし、ゲート下部電極及び犠牲膜パターンを形成するパターニング工程と、
前記ゲート下部電極及び犠牲膜パターンの側壁を覆う側壁酸化膜を形成する側壁形成工程と、
前記犠牲膜パターンをエッチング除去し、前記ゲート下部電極を露出する除去工程と、
前記側壁酸化膜の間に挟まれ前記ゲート下部電極の表面に接するゲート上部電極を形成する上部電極形成工程と、
を有することを特徴とする。
本発明の半導体装置の製造方法によると、ポリメタル構造のゲート電極を用いた半導体装置の製造に際して、犠牲膜を除去した部分にゲート上部電極を形成できるので、ゲート下部電極の形成工程とゲート上部電極の形成工程との間に、ＤＲＡＭ装置のリフレッシュ特性やセルＴｒの信頼性向上のためなどの酸化工程を、ゲート上部電極に熱的影響を与えることなく、またゲート上部電極とゲート下部電極の界面の抵抗値を増加させないで行うことができ、高性能なＤＲＡＭ装置の実現が可能である。また、犠牲膜を除去した後にゲート上部電極を形成することで、ゲート上部電極のより厚膜化が可能となる。
本発明の好ましい半導体装置の製造方法では、前記パターニング工程と前記側壁形成工程との間に、前記ゲート下部電極の側壁を酸化する酸化工程を更に有する。この酸化工程により、ＤＲＡＭ装置のリフレッシュ特性が改善可能であり、また、Ｔｒの信頼性が向上する。
また、前記側壁形成工程と前記除去工程との間に、前記半導体基板に接続する導電プラグを前記側壁酸化膜と自己整合的に形成する工程と、前記導電プラグと前記半導体基板とのコンタクト抵抗を低減するための熱処理工程とを更に有することも好ましい。この場合、上部電極を低抵抗の金属膜で形成しても、その熱処理の影響を受けないで良好な上部電極の形成が可能である。
前記上部電極形成工程の後に、所定のマスクパターンを用い、前記導電プラグの一部を選択的に除去するプラグ除去工程を更に有することも本発明の好適な態様である。
前記下部電極膜をポリシリコンで構成し、前記ゲート上部電極を、タングステン及びチタンの少なくとも一方を含む金属膜で構成することが好ましい。なお、ゲート上部電極に使用する金属は、これらの金属に限らない。
前記堆積工程に先立って、前記半導体基板上に溝を形成する溝形成工程と、前記溝内に絶縁膜を埋め込む分離領域形成工程と、前記溝内の絶縁膜の上部分を除去する絶縁膜除去工程とを更に有することも好ましい。この場合、三次元構造の拡散層が得られる。
前記堆積工程は、堆積したゲート下部電極膜を平坦化する平坦化工程を含むことが好ましい。この場合、上部電極の形成が容易である。
次に、本発明の実施形態について図面を参照して説明する。図１に本発明の第１の実施形態に係る製造方法で製造される半導体装置の断面図を示す。この半導体装置は、ＤＲＡＭ装置として構成される。図１において、半導体基板１の主面には、素子分離領域２が形成され、素子分離領域２は、素子形成領域を区画している。素子形成領域には、図示しない拡散層を含む活性層が形成され、活性層の上には、ゲート絶縁膜（例えば、酸化膜）３を介してポリシリコンで形成されたゲート下部電極６が形成されている。ゲート下部電極６上には、Ｗ／ＴｉＮ／Ｔｉの積層膜などの金属材料で構成されたゲート上部電極１３が形成される。本実施形態では、ゲート下部電極６とゲート上部電極１３とを別々に形成している。このゲート電極構造の形成は、例えば以下のように行われる。
先ず始めに、ゲート下部電極６と、犠牲膜としても使用するマスク窒化膜とを形成する。この後に、リフレッシュ向上及びセルＴｒの信頼性向上のために、ゲートの側壁を酸化する。このとき、ゲート上部電極のメタル層はまだ形成されていないため、メタル層の異常酸化、飛散、メタルとゲート下部電極のポリシリコンとの界面の酸化に伴う界面抵抗の増加などの問題は発生しない。次に、ゲート及びマスク窒化膜の側壁に第１の側壁酸化膜７を形成する。更に、ビットコンタクト１８及び容量コンタクト用のポリシリコンプラグ２３と、セルの拡散層とを接続するために、セルコンタクト１５用のポリシリコン・パッドを形成する。その後に接触抵抗低減のため、高温の熱処理を行う。ここでは、ゲート上部電極１３のメタル層がまだ形成されていないため、メタル層に熱的影響を与えることなく熱処理を任意に追加できる。
次に、ゲート下部電極６上のマスク窒化膜を除去した後に、その除去した部分にメタルで形成されたゲート上部電極１３を形成する。この後は、ゲート上部電極１３のメタル層に影響のない程度の低温の熱処理でＤＲＡＭ装置が形成できる。このため、ゲート上部電極１３に使用するメタル材料に関しては温度的な制約が少ない。またゲート上部電極１３の形成前に、リフレッシュ特性向上に必要な十分な熱処理を追加できるため、ＤＲＡＭ装置のリフレッシュ特性の劣化が抑制できる。上記構造を用いることにより、ＤＲＡＭ装置のワード線抵抗値の増加が防止でき、かつリフレッシュ特性、セルのＴｒの信頼性などを悪化することなく、ポリメタル構造が可能になるため、高性能なＤＲＡＭ装置が実現できる。
以下、図１の半導体装置を製造するプロセスについて詳細に説明する。図２Ａ〜図２Ｑは、図１の半導体装置を製造する工程を順次に示す断面図である。まず、図２Ａに示すように、シリコン基板１上に素子分離領域（ＳＴＩ）２を形成し、素子形成領域を区画する。次に、素子形成領域内で、ウェル形成及びトランジスタの閾値調整用等のイオン注入を行った後に、図２Ｂに示すように、酸化膜又は酸窒化膜などのゲート絶縁膜３を形成し、ゲート電極の下部電極膜となるポリシリコン膜４を７０ｎｍ厚みに成膜する。次に、このポリシリコン膜４上に、ゲート電極加工に必要なマスク窒化膜（犠牲酸化膜）５ａを１４０ｎｍ程度の厚みに堆積する。
次に、図２Ｃに示すように、公知のフォトリソグラフィ工程を用い、セルアレイ部のワード線となる部分に窒化膜を残して、マスク窒化膜（犠牲膜パターン）５を形成する。次に、図２Ｄに示すように、マスク窒化膜５をマスクにして、ポリシリコン膜４をエッチングし、ポリシリコンのゲート下部電極６を形成する。なお、この工程では、ゲートパターンを有するレジストマスクを用いて、窒化膜５ａ及びポリシリコン膜４をパターニングしてもよい。ゲート下部電極６の形成後に、リフレッシュ対策の側面酸化を行う。このとき、ゲート上部電極が形成されていないため、Ｗの酸化及び飛散を気にすることなく、酸化条件が設定できる。具体的には、高温のドライ酸化を用いることで、ゲート電極へのバーズビーク侵攻を抑制しつつ、側面酸化膜の膜厚を厚くすることが出来る。この側面酸化は、セルのリフレッシュ特性の向上、及び、セルＴｒの信頼性向上に、特に有効である。
次に、ＣＶＤ及びエッチングにより、図２Ｅに示すように、ゲート下部電極６及びマスク窒化膜５の側壁に、第１の側壁酸化膜７を形成する。次に、図２Ｆに示すように、セルコンタクトプラグを形成するためのＰドープポリシリコン膜８を、２００ｎｍ程度の厚みとなるように全面に堆積する。次に、図２Ｇに示すように、堆積したＰドープポリシリコン膜８を公知のＣＭＰ技術にて平坦化し、マスク窒化膜５上のポリシリコン膜８を除去し、ゲート電極の間のみにセルコンタクト９用のポリシリコンプラグを残す。この時点でゲート電極のメタル部であるゲート上部電極を形成していないので、ゲート上部電極のメタルの反応を気にする必要はなく、拡散層とセルコンタクト９の界面の接触抵抗を下げるために、高温の熱処理を追加する。
次に、図２Ｈに示すように、マスク窒化膜５を除去して、ゲート下部電極のポリシリコン膜６の表面を露出する。次に、図２Ｉに示すように、後に形成するビットコンタクト１８とゲート上部電極１３との間の目ずれマージンを拡大するために、第２の側壁酸化膜１０を第１の側壁酸化膜７の側壁表面に形成する。次に、図２Ｊに示すように、露出したゲート下部電極６のポリシリコン膜上に、コバルトシリサイド層１１を公知のサリサイド技術を用いて形成する。
次に、図２Ｋに示すように、ゲート上部電極１３となる、Ｗ／ＴｉＮ／Ｔｉの積層膜１２を全面に堆積する。次に、図２Ｌに示すように、公知のＣＭＰ技術を用いて、マスク窒化膜を除去してできた溝の部分のみにＷ／ＴｉＮ／Ｔｉの積層膜を残し、ゲート上部電極１３を形成する。これにより、ゲートポリメタル電極が形成できる。ゲート上部電極１３の厚さは、除去したマスク窒化膜５の厚みで決定する。ゲート上部電極１３であるメタルを直接にエッチングするのではなく、マスク窒化膜５をエッチング加工することから、ゲート上部電極１３の厚膜化が可能になる。また、このメタル電極の形成前に、ゲート側壁酸化を行い、且つ、セルコンタクト・ポリシリコン形成後の高温熱処理を行うため、メタル電極に影響を与えることなく、側壁酸化や高熱処理が可能である。メタル電極形成後には、低温の熱処理のみで足りるので、ゲートポリメタル電極の低抵抗化及び界面抵抗の低抵抗化が実現できる。
次に、図２Ｍに示すように、セルコンタクトを構成するポリシリコン・パッドを形成する際に利用する酸化マスクを形成するための酸化膜１４ａを堆積する。次に、図２Ｎに示すように、公知のフォトリソグラフィ工程を用いて、レジストパターンを形成し、このレジストパターンをマスクにして酸化膜１４ａをエッチングし、マスク酸化膜１４とする。このときの平面レイアウトを図３に示す。図３に示すように、拡散層パターン６１の上部にゲート電極６２が相互に平行に延びている。拡散層パターン６１の中央にはビットコンタクト６３を配置する。このビットコンタクト６３に接続するように、ゲート電極６２と直交方向に延びるビット線６４を配置する。
図４は、図３の構造を得るために形成した酸化膜マスク６５のパターンを示している。隣接するゲート電極６２間のみにセルコンタクト用のポリシリコンを形成するため、図４に示すような酸化膜マスク６５のパターンで、ポリシリコン・プラグ９を加工する。これにより、素子分離領域６６上のポリシリコンを除去し、拡散層パターン６１の上部に隣接して延びるゲート電極パターン６２間にのみ、セルコンタクト用のポリシリコン・プラグ（パッド）が形成できる。
次に、図２Ｏに示すように、マスク酸化膜１４をマスクにし、素子分離領域２上のポリシリコン・プラグ９を選択的にエッチング除去して、セルコンタクト用のポリシリコン・パッド１５とする。次に、図２Ｐに示すように、第１の層間絶縁膜１６を堆積して、セル上を平坦化する。次に、図２Ｑに示すように第１の層間絶縁膜１６を周辺回路部分でエッチングするなど、周辺回路部分にゲート電極を含むＴｒ構造を形成する。
次に、図１に示すように、周辺回路部及びメモリセル部に第２の層間絶縁膜１７を形成し、更に、通常のＤＲＡＭプロセスにおける後工程で、ビットコンタクト１８と、ビット線１９、マスク窒化膜２０及び側壁窒化膜２１を含む配線構造と、第３の層間絶縁膜２２と、容量コンタクト２３と、容量素子形成のためのシリンダコア酸化膜２４と、容量下部電極２５、容量絶縁膜２６及び容量上部電極２７を含む容量素子と、その上を覆う第４の層間絶縁膜２８と、第１アルミ配線２９とを形成する。これにより、図１に示すＤＲＡＭ装置が完成する。
本発明の第１の実施形態に係る製造方法で作成した半導体記憶装置は、ゲート下部電極６とゲート上部電極１３とを別々に形成することから、ゲートポリシリコンで形成されたゲート下部電極の形成後に、ＤＲＡＭ装置のリフレッシュ特性及びセルＴｒの信頼性に必要なゲート側面酸化を行い、更には、より微細化したセル部の接触抵抗値低減のために高温の熱処理などを追加しても、ゲートポリメタル電極には影響がなく、高性能なＤＲＡＭ装置を実現できる。
次に本発明の第２の実施形態に係る半導体装置の製造方法について、更に図面を参照して説明する。 図５Ａ〜５Ｅは本発明の第２の実施形態に係る半導体装置の製造プロセスを順次に示すもので、半導体装置をワード線（ゲート電極）と垂直な方向に沿う断面で示している。また、図６Ａ〜６Ｅは、同じ製造プロセスをワード線と平行な方向に沿う断面で示している。本実施形態に係る方法で製造される半導体装置は、フィン型の拡散層で形成されたセルＴｒを有する。図５Ａ及び図６Ａに示すように、シリコン基板４１上に、素子分離領域（ＳＴＩ）４２を形成する。次に、図５Ｂ及び図６Ｂに示すように、セルＴｒの拡散層を３次元的構造とするために、ＳＴＩ４２の上部分をエッチングする。つまり、ＳＴＩ４２の上部側壁部分で拡散層を露出させる。
次に、図５Ｃ及び図６Ｃに示すように、３次元的構造になった拡散層に対して、チャネル注入を行い、トランジスタのチャネルになる部分に不純物をドーピングする。次いで、ゲート酸化を行い、基板の露出した表面上に図示しないゲート絶縁膜を形成する。そのゲート絶縁膜上に、ゲート下部電極となるポリシリコン膜４３を堆積する。このとき、下地拡散層の表面形状を反映して、ポリシリコン膜４３の表面が凸凹形状を有する。次に図５Ｄ及び図６Ｄに示すように、公知のＣＭＰ技術を用いてゲート下部電極となるポリシリコン膜を平坦化して、ゲート下部電極４４を形成する。次に、ゲート下部電極４４上にゲートマスク窒化膜４５を堆積する。図５Ｅ及び図６Ｅに示す構造は、第１の実施形態における図２Ｂの工程で示す構造とほぼ同じであり、これ以降は、第１の実施形態における図２Ｃ以降の工程と同様な工程を経てＤＲＡＭ装置が完成する。
第２の実施形態に係る製造方法で作成した半導体装置は、フィン型などの三次元的拡散層構造に対して、カバレッジの良いポリシリコン電極でゲート下部電極を形成した後に平坦化する。この平坦化により、ゲート上部電極となるメタル電極に対しては、ゲート下部電極の表面が平坦面となるので、上部メタル電極の形成が容易になり、高性能なＤＲＡＭ装置を実現できる。三次元構造の拡散層を有するＴｒでは、同一電圧及び同一しきい値で比較した際に、得られるオン電流が大きくなる。また、ゲート電極から基板に向かう電界が三方向になるので、基板バイアスへの依存度が小さくなり、Ｓ値が改善する結果としてトランジスタの能力が向上する利点がある。
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。例えば、上記実施形態では、ゲート上部電極にタングステンを使用したが、これに限らず、チタンやその他の低抵抗金属の使用が可能である。また、本発明の製造方法をＤＲＡＭ装置の製造に適用した例を示したが、ポリメタル構造を有するゲート電極を備えるＭＯＳＦＥＴであれば、他の半導体装置にも適用可能である。
１，４１，７０ シリコン基板（拡散層）
２，４２，７１ 素子分離領域（ＳＴＩ）
３，７２ ゲート絶縁膜
４，４３ ポリシリコン膜
５，４５ マスク窒化膜
７６ マスク酸化膜
６，７３ ゲート下部電極
７，７８ 第１の側壁酸化膜
８ ポリシリコン膜
９，７９ セルコンタクト
１０ 第２の側壁酸化膜
１１，７４ シリサイド（Ｗｓｉ２）層
１２ メタル電極
１３，７５ ゲート上部電極（メタル）
１４ マスク酸化膜
１５ セルコンタクト
１６，８０ 第１の層間絶縁膜
１７，８１ 第２の層間絶縁膜
１８，８２ ビットコンタクト
１９，８３ ビット線
２０，８４ ビット線上マスク窒化膜
２１，８５ ビット線サイドウォール窒化膜
２２，８６ 第３の層間絶縁膜
２３，８７ 容量コンタクト用ポリシリコンプラグ
２４，８８ シリンダコア酸化膜
２５，８９ 容量下部電極
２６，９０ 容量絶縁膜
２７，９１ 容量上部電極
２８，９２ 第４の層間絶縁膜
２９，９３ 第１アルミ配線
４４ 平坦化したゲートポリシリコン
６１ 拡散層パターン
６２ ゲートパターン
６３ ビットコンパターン
６４ ビット線パターン
６５ セルコンパッドパターン
７７ 保護窒化膜
２，４２，７１ 素子分離領域（ＳＴＩ）
３，７２ ゲート絶縁膜
４，４３ ポリシリコン膜
５，４５ マスク窒化膜
７６ マスク酸化膜
６，７３ ゲート下部電極
７，７８ 第１の側壁酸化膜
８ ポリシリコン膜
９，７９ セルコンタクト
１０ 第２の側壁酸化膜
１１，７４ シリサイド（Ｗｓｉ２）層
１２ メタル電極
１３，７５ ゲート上部電極（メタル）
１４ マスク酸化膜
１５ セルコンタクト
１６，８０ 第１の層間絶縁膜
１７，８１ 第２の層間絶縁膜
１８，８２ ビットコンタクト
１９，８３ ビット線
２０，８４ ビット線上マスク窒化膜
２１，８５ ビット線サイドウォール窒化膜
２２，８６ 第３の層間絶縁膜
２３，８７ 容量コンタクト用ポリシリコンプラグ
２４，８８ シリンダコア酸化膜
２５，８９ 容量下部電極
２６，９０ 容量絶縁膜
２７，９１ 容量上部電極
２８，９２ 第４の層間絶縁膜
２９，９３ 第１アルミ配線
４４ 平坦化したゲートポリシリコン
６１ 拡散層パターン
６２ ゲートパターン
６３ ビットコンパターン
６４ ビット線パターン
６５ セルコンパッドパターン
７７ 保護窒化膜
Claims (5)
- 半導体基板上に、ゲート絶縁膜を介してポリシリコンからなる下部電極膜及び犠牲膜を順次に堆積する堆積工程と、
前記下部電極膜及び犠牲膜をパターニングし、ゲート下部電極及び犠牲膜パターンを形成するパターニング工程と、
前記パターニング工程の後に、前記ゲート下部電極の側壁をドライ酸化によって酸化する酸化工程と、
前記酸化工程の後に、前記ゲート下部電極及び犠牲膜パターンの側壁を覆う側壁酸化膜を形成する側壁形成工程と、
前記側壁形成工程の後に、リンをドープしたポリシリコン膜を前記半導体基板上に堆積した後に、ＣＭＰ法によって前記犠牲膜の表面が露出するまで平坦化することによって、前記半導体基板に接続する導電材料を、隣接する前記ゲート下部電極及び犠牲膜パターンの間に前記側壁酸化膜と自己整合的に埋め込む導電材料埋め込み工程と、
前記導電材料埋め込み工程の後に、前記犠牲膜パターンをエッチング除去し、前記ゲート下部電極を露出する除去工程と、
前記除去工程の後に、前記側壁酸化膜の間に挟まれ前記ゲート下部電極の表面に接するゲート上部電極を、タングステン及びチタンの少なくとも一方を含む材料を前記半導体基板上に堆積した後に、ＣＭＰ法によって、前記犠牲膜パターンをエッチング除去して形成された溝の部分のみに残存させて形成する上部電極形成工程と、
前記上部電極形成工程の後に、所定のマスクパターンを用い、前記導電材料埋め込み工程で埋め込んだ導電材料の一部を除去して前記半導体基板に接続するコンタクトプラグを形成するプラグ形成工程と、
前記プラグ形成工程の後に、前記上部電極および前記コンタクトプラグを覆う層間絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記除去工程と前記上部電極形成工程との間に、前記下部電極の表面にコバルトシリサイド層を形成する工程を更に有する、請求項１に記載の半導体装置の製造方法。
- 前記導電材料埋め込み工程と前記除去工程との間に、前記コンタクトプラグと前記半導体基板とのコンタクト抵抗を低減するための熱処理工程とを更に有する、請求項１又は２に記載の半導体装置の製造方法。
- 前記堆積工程に先立って、前記半導体基板上に溝を形成する溝形成工程と、前記溝内に絶縁膜を埋め込む分離領域形成工程と、前記溝内の絶縁膜の上部分を除去する絶縁膜除去工程とを更に有する、請求項１〜３の何れか一項に記載の半導体装置の製造方法。
- 前記堆積工程は、堆積した下部電極膜を平坦化する平坦化工程を含む、請求項４に記載の半導体装置の製造方法。
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