JP4463503B2 - メモリモジュール及びメモリシステム - Google Patents
メモリモジュール及びメモリシステム Download PDFInfo
- Publication number
- JP4463503B2 JP4463503B2 JP2003196861A JP2003196861A JP4463503B2 JP 4463503 B2 JP4463503 B2 JP 4463503B2 JP 2003196861 A JP2003196861 A JP 2003196861A JP 2003196861 A JP2003196861 A JP 2003196861A JP 4463503 B2 JP4463503 B2 JP 4463503B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- chip
- access
- data
- random access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、擬似ＳＲＡＭと大容量フラッシュメモリとを組み合わせたメモリモジュールに関する。
【０００２】
【従来の技術】
本願発明者等は、携帯電話等に代表される携帯用機器に使用される不揮発性メモリとランダムアクセスメモリとが一パッケージに実装されたメモリモジュールについて検討を行ってきた。携帯電話が取り扱うアプリケーション、データ、ワークエリアは、携帯電話に付加される機能（音楽やゲームの配信等）が増えるにつれて大きくなり、より大きな記憶容量が必要とされている。
【０００３】
一般的なメモリモジュールでは、不揮発性メモリとしてＮＯＲ型フラッシュメモリチップを、ランダムアクセスメモリとしてＳＲＡＭチップが用いられ、ＳＲＡＭインタフェースによりＮＯＲ型フラッシュメモリチップまたはＳＲＡＭチップへのアクセスがなされる。これに対して、本願発明者等はメモリモジュールの大容量化を実現するために、ランダムアクセスメモリとしてＤＲＡＭチップを、不揮発性メモリとしてＮＡＮＤ型フラッシュチップやＡＮＤ型フラッシュチップに代表される大容量フラッシュメモリチップを用いたメモリモジュールを提案した（特許文献１の図３５）。
【０００４】
ここで、ＳＲＡＭと異なり、ＤＲＡＭで情報を保持するためにはリフレッシュ動作を実行する必要がある。そのため、ＤＲＡＭチップを２つ設けて、それぞれのDRAMへ同一のデータを書き込むことでデータの２重化を実現させ、リフレッシュ動作を隠蔽するようにした。
さらに、ＳＲＡＭインタフェースは直接ＤＲＡＭチップ、大容量フラッシュメモリチップにアクセスすることはできない。
【０００５】
そのため、特許文献１記載のメモリモジュールでは、これらメモリチップの他に、ＤＲＡＭのリフレッシュ動作を隠蔽する制御及びＳＲＡＭインタフェースによる外部制御信号を受け付けＤＲＡＭチップまたは大容量フラッシュメモリチップにアクセスする制御とを行うコントローラチップを一パッケージに実装している。
【特許文献１】
特開２００２−３６６４２９号公報
【０００６】
【発明が解決しようとする課題】
ところが、このような構成のメモリモジュールにおいてはＤＲＡＭチップからデータを読み出す場合、データは必ずコントローラチップを介して出力する。そのため、ＤＲＡＭチップへのアクセスに要する時間は、ＤＲＡＭ本来の遅延時間に加えて、コントローラチップの入出力回路における遅延時間が加わることとなり、ランダムアクセス時間が遅くなってしまう。ランダムアクセス時間が遅くなると、ＣＰＵの待ち時間が増えることにより、全体の処理が遅くなるおそれがある。また、データの書き込み時は２つのＤＲＡＭに対して同一のデータを書き込む必要があるため、データ読み出し時と比較して約２倍の電力が必要となる。
【０００７】
【課題を解決するための手段】
このため、本発明においては揮発性メモリとしてＳＲＡＭインタフェースから直接アクセス可能な擬似ＳＲＡＭチップを用い、この擬似ＳＲＡＭチップに大容量フラッシュメモリチップのコントローラを内蔵させる。この構成により擬似ＳＲＡＭチップから直接外部にデータを読み出すことができるため、ランダムアクセス時間が遅くなることはない。また、リフレッシュ隠蔽は１チップ内で行えるため、書き込み時の電力は読み出し時と同程度となり、低電力化が可能となる。
【０００８】
さらに、コントローラチップとランダムアクセスメモリとの配線が不必要となり、配線による電力損失がないため低電力化にも寄与することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図を用いて詳細に説明する。
【００１０】
図１は、第１の実施の形態である情報処理装置MS１とメモリモジュールMM１とから構成されるメモリシステムを示したものである。
【００１１】
情報処理装置MS1は、中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される。なお、DRAMコントローラを有しない情報処理装置であっても本実施の形態に適用可能である。
【００１２】
メモリモジュールMM１はフラッシュメモリチップFLASH１と擬似ＳＲＡＭチップPSRAM１とから構成される。フラッシュメモリチップFLASH１はＮＡＮＤインタフェースNAND IFを装備している大容量フラッシュメモリである。フラッシュメモリチップFLASH１は、データを保持する不揮発性メモリアレイMA、不揮発性メモリアレイからのデータの読み出しおよび書き込みを制御する制御回路FCTL１、エラー検出訂正回路ECC、代替処理回路REPから構成される。なお、メモリアレイMAの構成には、NAND構成とAND構成があり、どちらの構成を用いてもよい。
【００１３】
擬似ＳＲＡＭチップPSRAM１は、ＮＡＮＤインタフェースNAND IFとＳＲＡＭインタフェースSRAM IFとを有している点が一つの特徴である。図示されるように、擬似ＳＲＡＭチップPSRAM１は、メモリマネージメント回路SMU、アクセス制御回路SCTL、アドレス検出回路ATD、アドレスバッファABF、アクセス調停回路SARB、初期化回路SINT、リフレッシュ制御回路SREF、バッファSBUF、コントロールレジスタSREGおよびフラッシュ制御回路PSFCON、メモリバンクB0から構成される。また、メモリバンクB0は、ロウデコーダXDEC、カラムデコーダYDEC、センスアンプSA、メモリセル領域MCELから構成される。アドレスはアドレス信号線ADから、読み出し命令や書き込み命令は制御信号線CMから入力される。
【００１４】
擬似ＳＲＡＭチップPSRAM１のメモリセル領域MCELは、ＤＲＡＭで用いられているように、１個のトランジスタTRと１個の記憶素子（キャパシタ）CAPで構成されたメモリセルCELから形成されている。このようなメモリセルは定期的にリフレッシュ動作を行わないとメモリセルに保持されているデータが失われるという特性を持つ。リフレッシュ制御回路SREFが、擬似ＳＲＡＭ内部でリフレッシュ動作を行うことにより、擬似ＳＲＡＭチップPSRAM１外部からのリフレッシュ制御が不要となり、ＳＲＡＭインタフェースSRAM IF互換で動作可能となっている。このように擬似ＳＲＡＭとは、１個のトランジスタでメモリセルを形成し、かつリフレッシュ動作を隠蔽することにより、ＳＲＡＭインタフェースSRAM IF互換の低コストかつ大容量ランダムアクセスメモリを実現する。
【００１５】
図２は、メモリマネージメント回路SMUによるメモリマップの例示である。例えば、フラッシュメモリチップFLASH１の記憶領域が128Mbit＋4Mbit（４Mbitは代替領域）、擬似ＳＲＡＭチップPSRAM１の記憶領域が256Mbit、データバッファSBUFが32ｋbit、コントロールレジスタSREGが1kbitとする。なお、図２は、ＳＲＡＭインタフェースSRAM IFを通じて入力したアドレスを元に、メモリマネージメント回路SMUがコントロールレジスタSREG（1kbit）、擬似ＳＲＡＭチップPSRAM1のワーク領域WK（128Mbit）、コピー領域CP（128Mbit）、ブート領域SBoot（16kbit）、フラッシュメモリチップFLASH１の（128Mbit）にアドレスを変換したメモリマップを示している。
【００１６】
図２の例では、擬似ＳＲＡＭのアドレス空間には、アドレス空間の上部からコントロールレジスタSREG、ワーク領域WK、コピー領域CP、ブート領域SBootがマッピングされている。なお、擬似ＳＲＡＭのブート領域はバッファSBUFの一部の領域(16ｋbit)が割り当てられている。また、コピー領域CPは、フラッシュメモリチップFLASH１のデータが転送され保持される領域であり、初期自動転送領域CIPを含んでいる。
【００１７】
一方、フラッシュメモリチップFLASH１は、メインデータ領域FM、初期プログラム領域FBootおよび代替領域FREPとに分かれている。
【００１８】
初期プログラム領域FBootにはシステムの立ち上げを行うブートデータが格納されている。また、メインデータ領域FMには、電源投入時に擬似ＳＲＡＭチップPSRAM１へ自動転送される初期自動転送領域IPが含まれている。その他のメインデータ領域FMには、プログラムやデータが格納されている。また、フラッシュメモリは頻繁な書き換え等の原因により信頼性が低下すると、書き込み時に書いたデータが読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域FREPはこのように不良となった初期プログラム領域FBootやメインデータ領域FMのデータを置き換えるために設けられている。代替領域の大きさは、フラッシュメモリの保証する信頼性が確保できるように決められる。
【００１９】
次に、擬似ＳＲＡＭチップPSRAM１の動作を説明する。
【００２０】
擬似ＳＲＡＭチップPSRAM１に電源投入を行うと、初期化回路SINTは初期化を行い、その後リフレッシュ制御回路SREFはリフレッシュ動作を開始する。フラッシュ制御回路PSFCONは、メモリマネージメント回路SMU によって指定されているアドレスによって、フラッシュメモリチップFLASH１の初期プログラム領域FBootに格納されているブートデータおよび自動転送領域指定データを、ＮＡＮＤインタフェースNAND IFを通じて、バッファSBUFへ転送する。
【００２１】
フラッシュ制御回路PSFCONがＮＡＮＤインタフェースNAND IFを通じて読み出し命令を制御回路FCTL1へ発行すると、制御回路FCTL１は、この読み出し命令によりメモリアレイMAから初期プログラム領域FBoot内のデータを読み出し、エラー検出訂正回路ECCにて、エラーがあるかどうかをチェックする。エラーがなければ、フラッシュ制御回路PSFCONへ転送し、エラーがあれば訂正を行いフラッシュ制御回路PSFCONへ転送する。その後、フラッシュ制御回路PSFCONは、読み出されたブートデータおよび自動転送領域指定データをバッファSBUFに転送する。処理装置MS1は、このブートデータを読み出して起動される。このように、電源投入直後にブートデータをフラッシュメモリチップFLASH１からバッファSBUFへ自動転送することにより、情報処理装置MS1はこのブートデータを読み出し、すばやく自らを立ち上げることができる。なお、フラッシュメモリチップFLASH１に格納されたブートデータや自動転送領域指定データを変更することにより、機器の要求に応じて、柔軟に電源投入直後のブート方法やデータ転送領域を変えることができ、高機能化を図ることができる。
【００２２】
情報処理装置MS1が立ち上げを行っている間に、フラッシュ制御回路PSFCONは自動転送領域指定データをバッファSBUFより読み出し、このデータに示されている範囲のフラッシュメモリチップFLASH１のデータを順に読み出し、バッファSBUFへ転送する。フラッシュメモリチップFLASH１からデータを読み出す時は、前述のようにエラー検出訂正回路ECCにてエラーチェック及び訂正がなされる。以下に記述するフラッシュメモリチップFLASH1のデータ読み出しにおいても同様である。フラッシュ制御回路PSFCONは、フラッシュメモリチップFLASH１から出力されたデータをデータバッファSBUFへ転送し、アクセス調停回路SARBはデータバッファＳBUFに保持されているデータを順にメモリセル領域MCELへ転送する。データ転送中は、バックグランドデータ転送信号BGTがHighとなり、転送が終了した時点でLowとなりデータ転送の終了を伝える。さらに、アクセス調停回路SARBはコントロールレジスタSREGに対してデータ転送の完了を示す転送完了フラグを書き込む。
【００２３】
したがって、情報処理装置MS1はバックグランドデータ転送信号BGTにて電源投入直後のデータ転送が完了したことを知ることができる。あるいは、ＳＲＡＭインタフェースSRAM IFでコントロールレジスタSREGへアクセスを行い、コントロールレジスタSREGの転送完了フラグを読み出すことによっても、電源投入直後のデータ転送が完了したことを知ることができる。このように、情報処理装置MS1が立ち上げを行っている間に、フラッシュメモリチップFLASH１のデータを擬似ＳＲＡＭチップPSRAM１へ自動転送することにより、情報処理装置MS1が立ちあがった時点で、すぐにメモリモジュールMM1へアクセスすることができるため高性能化が図れる。
【００２４】
電源投入時の動作シーケンスが終了した後のフラッシュメモリチップFLASH１と擬似ＳＲＡＭチップPSRAM１間のデータ転送は、情報処理装置MS1がＳＲＡＭインタフェースでコントロールレジスタSREGへアクセスし、ロード命令やストア命令コードを書きこむことで行われる。ロード命令によりフラッシュメモリチップFLASH１のデータを擬似ＳＲＡＭチップPSRAM１のコピー領域CPに転送でき、ストア命令により擬似ＳＲＡＭチップPSRAM１のデータをフラッシュメモリチップFLASH１のメインデータ領域FMへ転送できる。
【００２５】
例えば、情報処理装置MS1がＳＲＡＭインタフェースSRAM IFからコントロールレジスタSREGへロード命令コードとロード開始アドレスと転送データサイズを書きこむと、フラッシュメモリチップFLASH１のデータの内、ロード開始アドレスから転送サイズ分のデータが擬似ＳＲＡＭチップPSRAM1へ転送される。このとき、フラッシュ制御回路PSFCONは、フラッシュメモリチップFLASH１に対して順に読み出し動作を行う。読み出されたデータはデータバッファSBUFへ転送され、アクセス調停回路ＳARBはバッファSBUFに保持されているデータを順にメモリセル領域MSELへ転送する。
【００２６】
なお、フラッシュメモリチップFLASH1から擬似ＳＲＡＭチップPSRAM1へデータ転送中は、バックグランドデータ転送信号BGTがHighとなり、転送が終了した時点でLowとなりデータ転送の終了を伝える。さらに、アクセス調停回路SARBはコントロールレジスタＳREGに対してデータ転送の完了を示す転送完了フラグを書き込む。
【００２７】
一方、情報処理装置MS1がＳＲＡＭインタフェースSRAM IFからコントロールレジスタSREGへストア命令コードとストア開始アドレスと転送データサイズを書きこむと、擬似ＳＲＡＭチップPSRAM1のデータの内、ストア開始アドレスから転送サイズ分のデータがフラッシュメモリチップFLASH１へ転送される。このとき、アクセス調停回路SARBは、メモリセル領域MCELからデータを読み出す。読み出されたデータは、データバッファSBUFへ転送され、フラッシュ制御回路PSFCONは、データバッファSBUFへ転送されたデータを読出し、フラッシュメモリFLASH１に対して書き込みを行い、制御回路FCTL1によってメモリセルMAへデータが書き込まれる。
【００２８】
代替処理回路REPは書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、フラッシュメモリチップFLASH１にあらかじめ用意されている代替用の新たなアドレス（代替領域FREP）に対して書き込みを行う。代替え処理を行った際は、不良アドレスと、該不良アドレスに対してどのアドレスに代替え処理を行ったかというアドレス情報とを保持し管理する。
【００２９】
同様に、擬似ＳＲＡＭチップPSRAM1からフラッシュメモリチップFLASH1へデータ転送中はバックグランドデータ転送信号BGTがHighとなり、転送が終了した時点でLowとなりデータ転送の終了を伝える。さらに、アクセス調停回路SARBはコントロールレジスタＳREGに対してデータ転送の完了を示す転送完了フラグを書き込む。
【００３０】
フラッシュメモリチップFLASH１は、エラー検出訂正回路ECC、代替処理回路REPを内蔵することで、データ読み出し時のエラー検出とエラー訂正を高速に行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化を図ることができるようになっている。
【００３１】
このように大容量フラッシュメモリチップFLASH１の読み出し時間は25μsecから50μsecで、書き込み時間は数msecであり、擬似ＳＲＡＭチップPSRAM１の読み出しおよび書き込み時間は60ns程度と、違いがある。そのため、フラッシュメモリチップFLASH１のデータを擬似ＳＲＡＭチップPSRAM1のコピー領域CPへ前もって転送し、読み出すことで、フラッシュメモリチップFLASH１のデータを擬似ＳＲＡＭチップPSRAM1と同程度の高速で読み出すことができる。また、書き込みに関しても、一旦、60ns程度の書き込み時間をもつ擬似ＳＲＡＭチップPSRAM１のコピー領域CPに書き込んで、必要に応じてフラッシュメモリチップFLASH１へ書き戻すことにより、フラッシュメモリチップFLASH1への書き込みも、見かけ上、擬似ＳＲＡＭへの書き込みと同じ書き込み速度とすることができる。どのようにデータ転送を行うかは図３〜図８を用いて詳細に説明する。
【００３２】
なお、擬似ＳＲＡＭチップPSRAM１が非同期型ＳＲＡＭインタフェースと同期型ＳＲＡＭインタフェースとを備えていれば、それぞれのインタフェースで読み出しおよび書き込みができる。この場合、コントロールレジスタSREGへ同期および非同期選択命令を書き込むことで、どちらかのＳＲＡＭインタフェースを選択することができる。
【００３３】
また、メモリモジュールMM１のフラッシュメモリチップFLASH1としてＡＮＤ型フラッシュを用いた場合には、フラッシュメモリチップと擬似ＳＲＡＭチップとのデータ転送はＡＮＤインタフェースを用いて実現できる。
【００３４】
図３は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFから、サイクル時間60nsで、ランダム読み出しアクセス(▲１▼READ1および▲１▼READ2)が生じ、さらに擬似ＳＲＡＭチップPSRAM1内部のリフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）とストア命令によるフラッシュ制御回路PSFCONからの読み出しアクセス（▲３▼READ3）が生じた際の動作を示す図である。
【００３５】
ＳＲＡＭインタフェースSRAM IFからの読み出しアクセス(▲１▼READ1)では、アドレス信号線ADから入力されたアドレスは、アドレス検出回路ATDにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファABFに保持される。さらに、アドレス検出回路ATDは本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかをアクセス調停回路SARBへ伝える。ロウアドレスが変化すればランダム読み出しアクセスで、カラムアドレスのみが変化すればページ読み出しアクセスとなる。なお、ページアクセスについては図５及び図６を用いて詳細に説明する。ランダムアクセスにおいては、アクセス調停回路SARBは先ず、すでに選択されているワード線（WLｎ〜WLo）があれば非選択にする。なお、ページ読み出しアクセスであれば選択されているワード線を選択状態に保ち続けることになる。これら一連の動作SPは、アクセスが生じた直後で行われる。
【００３６】
ランダム読み出しアクセスの場合、アクセス調停回路SARBは、先ず、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。このリフレッシュ動作では、所望のワード線を選択し、その後、非選択とする動作が行われる。この様なリフレッシュ動作を、定期的に全ワード線（WLｎ〜WLo）に対して行うことでメモリセルCELの情報を失うことなく保持できる。リフレッシュ動作後の、次の25nsで、ランダム読み出しアクセスによる読み出し動作（▲１▼READ1）を実行する。
【００３７】
アドレスバッファに保持されたロウアドレスおよびカラムアドレスは、それぞれロウデコーダおよびカラムデコーダに入力される。ロウデコーダによって、先ずワード線WLｎが選択され、１ページ分のデータがビット線（BLｎ〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによってセンスアンプSAに保持されているデータDO1が選択され、アクセス調停回路SARBを経由して、入出力データ信号線DQから出力される(▲１▼DO1)。このとき、データDO1の出力までの時間は60nsである。
【００３８】
次の読み出しアクセス（▲１▼READ２）が、ランダム読み出しアクセスであれば、アクセス調停回路SARBは、現在、選択されているワード線WLｎを非選択にする。その後、いままで、待機していたストア命令による読み出しアクセス（▲３▼READ3）を処理し、そして、次に読み出しアクセス（▲１▼READ2）を処理する。
【００３９】
ストア命令による読み出しアクセス（▲３▼READ3）では、新たなロウアドレスに対応するワード線WLoを選択し、ワード線WLoに接続されている１ページ分のデータがビット線（BLn〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによってセンスアンプSAに保持されているデータが選択され、アクセス調停回路SARBへ出力される。データ（▲３▼DO3）がアクセス調停回路SARBへ出力された後は、選択されているワード線WLoを非選択にする。アクセス調停回路SARBへ出力されたデータ（▲３▼DO3）、はバッファSBUFへ転送される。ストア命令による読み出し動作中は、バックグランドデータ転送信号BGTがHighとなり、ストア命令によるデータ転送が行われていることを示す。
【００４０】
その次の、読み出しアクセス（▲１▼READ2）では、新たなロウアドレスに対応するワード線WLnを選択し、ワード線WLnに接続されている１ページ分のデータがビット線（BLn〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによってセンスアンプSAに保持されているデータDO2が選択され、アクセス調停回路SARBを経由して、入出力データ信号線DQから出力される(▲１▼DO2)。このときのデータDO2の出力までの時間も60nsとなる。
【００４１】
擬似ＳＲＡＭチップPSRAM1が非選択となった（▲１▼DES）場合、現在選択されているワード線WLnを非選択とし、ページを閉じる。ランダム読み出しサイクルは60nsとなる。
【００４２】
このように、ＳＲＡＭインタフェースからのランダム読み出しアクセスのサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での読み出しおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され、ＳＲＡＭインタフェースと互換性を保つことができる。
【００４３】
図４は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが非同期型SRAMインタフェースであって、ＳＲＡＭインタフェースSRAM IFから、サイクル時間60nsでランダム書き込みアクセス(▲１▼WRITE1および▲１▼WRITE2)が生じ、さらに擬似ＳＲＡＭチップPSRAM1内部のリフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）とロード命令によるフラッシュ制御回路PSFCONからの書き込みアクセス（▲３▼WRITE3）が生じた際の動作を示している。
【００４４】
ＳＲＡＭインタフェースSRAM IFからの書き込みアクセス(▲１▼WRITE1)では、アドレス信号線ADから入力されたアドレスは、アドレス検出回路ATDにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファABFに保持される。さらに、アドレス検出回路ATDは本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかをアクセス調停回路SARBへ伝える。ロウアドレスが変化すればランダム書き込みアクセスで、カラムアドレスのみが変化すればページ書き込みアクセスとなる。ランダムアクセスにおいては、アクセス調停回路SARBは先ず、すでに選択されているワード線（WLｎ〜WLo ）があれば、非選択にする。なお、ページ読み出しアクセスであれば選択されているワード線を選択状態に保ち続けることになる。これら一連の動作SPは、アクセスが生じた直後で行われる。
【００４５】
ランダム書き込みアクセスの場合、アクセス調停回路SARBは、先ず、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。このリフレッシュ動作では、所望のワード線を選択し、その後、非選択とする動作が行われる。この様なリフレッシュ動作を、定期的に全ワード線（WLｎ〜WLo）に対して行うことでメモリセルCELの情報を失うことなく保持できる。
そして、その次の25nsで、ランダム書き込みアクセスによる書き込み動作（▲１▼WRITE1）を実行する。アドレスバッファに保持されたロウアドレスおよびカラムアドレスは、それぞれロウデコーダおよびカラムデコーダに入力される。ロウデコーダによって、先ずワード線WLｎが選択され、１ページ分のデータがビット線（BLｎ〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによって選択されたセンスアンプSA内のデータが入出力データ信号DQから入力されたデータDI1によって書き換えられ、ビット線を通じてメモリセルに書き込まれる。このとき、データDI1が書き込まれるまでの時間は60nsとなる。
【００４６】
次の書き込みアクセス（▲１▼WRITE２）が、ランダム書き込みアクセスであれば、アクセス調停回路SARBは、いままで待機していたロード命令による書き込みアクセス（▲３▼WRITE3）を処理し、そして、次に書き込みアクセス（▲１▼WRITE2）を処理する。
【００４７】
ロード命令による書き込みアクセス（▲３▼WRITE3）では、新たなロウアドレスに対応するワード線WLoを選択し、ワード線WLoに接続されている１ページ分のデータがビット線（BLn〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによって選択されたセンスアンプSA内のデータがバッファSBUFへ保持されているデータDI3によって書き換えられ、ビット線を通じてメモリセルに書き込まれる。データ（▲３▼DI3）がメモリへ書き込まれた後は、選択されているワード線WLoを非選択にする。ロード命令による書き込み動作中は、バックグランドデータ転送信号BGTがHighとなり、ロード命令によるデータ転送が行われていることを示す。
【００４８】
その次の書き込みアクセス（▲１▼WRITE2）では、新たなロウアドレスに対応するワード線WLnを選択し、ワード線WLnに接続されている１ページ分のデータがビット線（BLn〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによって選択されたセンスアンプSA内のデータが入出力データ信号DQから入力されたデータDI2によって書き換えられ、ビット線を通じてメモリセルに書き込まれる。このときも、データDI2が書き込まれるまでの時間は60nsとなる。
【００４９】
擬似ＳＲＡＭチップPSRAM1が非選択となった（▲１▼DES）場合、現在選択されていたワード線WLnを非選択としページを閉じる。
【００５０】
このように、ＳＲＡＭインタフェースからのランダム書き込みアクセスのサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での書き込みおよびリフレッシュ動作を行うことで、リフレッシュ動作およびロード命令による書き込み動作は外部から完全に隠蔽され、ＳＲＡＭインタフェースと互換性を保つことができる。
【００５１】
図５は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFからページ読み出しアクセス(▲１▼RD1、▲１▼RD2、▲１▼RD３、▲１▼RD4、▲１▼RD5、▲１▼RD6)と、リフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）と、ストア命令による読み出しアクセス（▲３▼RD７）が生じた際の動作を示している。この例では４回のページ読み出しアクセスに対する動作を示している。
【００５２】
ＳＲＡＭインタフェースSRAM IFからの読み出しアクセス(▲１▼RD1)では、アドレス信号線ADから入力されたアドレスは、アドレス検出回路ATDにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファABFに保持される。さらに、アドレス検出回路ATDはアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかをアクセス調停回路SARBへ伝える。これら一連の動作SPは、アクセスが生じた直後に行われる。
【００５３】
読み出しアクセス(▲１▼RD1)がランダム読み出しアクセスの時、アクセス調停回路SARBによって、先ず、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。その次の25nsで、ランダム読み出しアクセスによる読み出し動作（▲１▼RD1）を実行する。このとき、読み出しアクセス(▲１▼RD1)の発生からデータDO1の出力までの時間は60nsとなる。
【００５４】
次の読み出しアクセス（▲１▼RD２、▲１▼RD３、▲１▼RD４）は、ページ読み出しアクセスである。これらのページアクセスでは必要とするデータはすでにセンスアンプSAに保持されており、直接センスアンプから読み出すことができる。そのため、読み出し時間は30nsと高速にデータ（▲１▼DO2、▲１▼DO3、▲１▼DO4）を順に読み出すことができる。
【００５５】
さらに、次の読み出しアクセス（▲１▼RD５）がランダム読み出しアクセスの時、アクセス調停回路SARBは、いままで待機していたストア命令による読み出しアクセス（▲３▼RD7）を処理し、そして、次に読み出しアクセス（▲１▼RD5）を処理する。ストア命令による読み出しアクセス（▲３▼RD７）で読み出されたデータ（▲３▼DO７）はアクセス調停回路SARBを経由してバッファSBUFへ転送される。ストア命令による読み出し動作中は、バックグランドデータ転送信号BGTがHighとなってストア命令によるデータ転送が行われていることを示し、転送が終了するとバックグランド転送信号BGTはLowとなる。
【００５６】
その次の読み出しアクセス（▲１▼RD5）は、読み出しアクセス（▲１▼RD1）と同様の読み出し動作を行いデータ（▲１▼DO5）を出力する。さらに次の読み出しアクセス（▲１▼RD6）は、ページ読み出しアクセスであり、このページアクセスでは、必要とするデータはすでにセンスアンプへ保持されており、直接センスアンプから読み出すことができるので、読み出しアクセス▲１▼RD２〜▲１▼RD4と同様に、読み出し時間は30nsと高速にデータを読み出すことができる。
【００５７】
このように、ＳＲＡＭインタフェースからのページ読み出しアクセスにおいても、ランダム読み出しサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での読み出しおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。さらに、ページ読み出しでは、センスアンプから直接データを読み出せるため、読み出しサイクル時間は30nsとなり、ランダムサイクル時間の半分に短縮できデータ読み出しの高速化が図れる。
【００５８】
図６は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFからのページ書き込みアクセス(▲１▼WT1、▲１▼WT2、▲１▼WT3、▲１▼WT4、▲１▼WT5、▲１▼WT6)とリフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）と、ロード命令による書き込みアクセス（▲３▼WT７）が生じた際の動作を示している。この例では４回のページアクセスに対する動作を示している。
【００５９】
ＳＲＡＭインタフェースSRAM IFからの書き込みアクセス(▲１▼WT1)では、アドレス信号線ADから入力されたアドレスは、アドレス検出回路ATDにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファABFに保持される。さらに、アドレス検出回路ATDはアクセスがランダム書き込みアクセスなのかページ書き込みアクセスなのかをアクセス調停回路SARBへ伝える。これら一連の動作SPは、アクセスが生じた直後で行われる。
【００６０】
書き込みアクセス(▲１▼WT1)が、ランダム書き込みアクセスの時、アクセス調停回路SARBによって、先ず、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。その次の25nsでランダム書き込みアクセスによる書き込み動作（▲１▼WT1）を実行する。このとき、書き込みアクセス(▲１▼WT1)が生じて、データDI1が書き込まれるまでの時間は60nsとなる。
【００６１】
次の書き込みアクセス（▲１▼WT２、▲１▼WT３、▲１▼WT４）は、ページ書き込みアクセスである。これらのページアクセスでは、書き換えが必要なデータはすでにセンスアンプへ保持されており、直接センスアンプへ書き込むことができるので、書き込み時間は30nsと高速にデータ（▲１▼DI2、▲１▼DI3、▲１▼DI4）を順に書き込むことができる。さらに、次の書き込みアクセス（▲１▼WT５）がランダム書き込みアクセスの時、アクセス調停回路SARBは、いままで待機していたロード命令による書き込みアクセス（▲３▼WT7）を処理し、そして、次に書き込みアクセス（▲１▼WT5）を処理する。ロード命令による書き込みアクセス（▲３▼WT７）でバッファSBUFに保持されているデータDI7が所定のアドレスに書き込まれる。ロード命令による読み出し動作中は、バックグランドデータ転送信号BGTがHighとなり、ロード命令によるデータ転送が行われていることを示し、転送が終了するとバックグランド信号BGTはLowとなる。
【００６２】
次の書き込み動作（▲１▼WT５）では、書き込み動作（▲１▼WT1）と同様の書き込み動作が行われ、▲１▼DI5の書き込みが行われる。さらに次の書き込みアクセス（▲１▼WT6）は、ページ書き込みアクセスであり、このページ書き込みアクセスでは、書き換えが必要なデータはすでにセンスアンプへ保持されており、直接センスアンプへ書き込むことができるので、▲１▼WT２と同様に、書き込み時間は25nsと高速にデータを書き込むことができる。
【００６３】
このように、ＳＲＡＭインタフェースからのページ書き込みアクセスにおいても、ランダム書き込みサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での書き込みおよびリフレッシュ動作を行うことで、リフレッシュ動作およびロード命令による書き込み動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。さらに、ページ書き込みでは、センスアンプへ直接データを書き込めるため、書き込みサイクル時間は30nsとなり、ランダムサイクル時間の半分に短縮できデータ書き込みの高速化が図れる。
【００６４】
図７は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFからの、バースト読み出しアクセス(▲１▼RD1、▲１▼RD2、▲１▼RD3、▲１▼RD4、▲１▼RD5、▲１▼RD6)とリフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）と、ストア命令による読み出しアクセス（▲３▼RD９）が生じた際の動作を示している。この例では４回のバーストアクセスに対する動作を示している。なお、バーストアクセスの回数はコントロールレジスタSREGへその回数を設定することで変更できる。
【００６５】
同期型ＳＲＡＭインタフェースSRAM IFからの読み出しアクセス(▲１▼RD1)が生じた場合、クロックCLKの立ち上がりで、アドレス信号線ADから入力されたアドレスは、直接アドレスバッファABFに保持され、ロウアドレスとカラムアドレスに分離される。次に、アクセス調停回路SARBは、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。その次の25nsで、読み出し動作（▲１▼RD1）を実行する。このとき、バースト読み出しアクセスの発生からデータDO1の出力までの時間は60nsとなる。
【００６６】
次の読み出しアクセス（▲１▼RD２、▲１▼RD３、▲１▼RD４）は、アクセス調停回路SARB内部でクロックに同期させて発生させたアクセスであり、カラムアドレスのみを１つずつ増やしていくバースト読み出しアクセスである。これらのバーストアクセスでは、必要とするデータはすでにセンスアンプへ保持されており、直接センスアンプから読み出すことができ、さらに、アドレス検出回路ATDによってアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する必要がないため、読み出し時間は20nsと高速にデータ（▲１▼DO1、▲１▼DO2、▲１▼DO3、▲１▼DO4）を順に読み出すことができる。
なお、バーストアクセス終了後は、ワード線を非選択にし、センスアンプのデータをクリアする。
【００６７】
次の読み出しアクセス（▲１▼RD５）が生じた場合アクセス調停回路SARBは、いままで待機していたストア命令による読み出しアクセス（▲３▼RD９）を処理し、次に読み出しアクセス（▲１▼RD5）を処理する。ストア命令による読み出しアクセス（▲３▼RD９）で読み出されたデータ▲３▼DO9はアクセス調停回路SARBを経由して（▲３▼DO3）、バッファSBUFへ転送される。ストア命令による読み出し動作中は、バックグランドデータ転送信号BGTがHighとなり、ストア命令によるデータ転送が行われていることを示し、転送が終了するとバックグランドデータ転送信号BGTはLowとなる。次の読み出し動作（▲１▼RD5）では、読み出しアクセス（▲１▼RD1）での読み出し動作と同様に、読み出し動作を行う。
【００６８】
このように、ＳＲＡＭインタフェースからのバースト読み出しアクセスにおいても、読み出しサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での読み出しおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。
さらに、バースト書き込みでは、アドレス検出回路ATDによってアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する必要がなく、センスアンプから直接データを読み出せるため、読み出しサイクル時間は20nsとなり、ランダムサイクル時間の3分の１に短縮できデータ読み出しの高速化が図れる。
【００６９】
図８は擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFからの、バースト書き込みアクセス(▲１▼WT1、▲１▼WT2、▲１▼WT3、▲１▼WT4、▲１▼WT5、▲１▼WT6)と、リフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）と、ロード命令による書き込みアクセス（▲３▼WT９）とが生じた際の動作を示している。この例では４回のバーストアクセスに対する動作を示している。なお、バーストアクセスの回数およびアクセス時間はコントロールレジスタSREGへその回数を設定することで変更できる。
【００７０】
同期型ＳＲＡＭインタフェースSRAM IFからの書き込みアクセス(▲１▼WT1)が生じた場合、クロックCLKの立ち上がりで、アドレス信号線ADから入力されたアドレスは、直接アドレスバッファABFに保持され、ロウアドレスとカラムアドレスに分離される。次に、アクセス調停回路SARBは、最初の25nsの期間でリフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。その次の25nsで、書き込み動作（▲１▼WT1）を実行する。このとき、書き込みアクセス（▲１▼WT1）が生じてからデータDI1が書き込まれるまでの時間は60nsとなる。
【００７１】
つぎの書き込みアクセス（▲１▼WT２、▲１▼WT３、▲１▼WT４）は、アクセス調停回路SARB内部でクロックに同期させて発生させたアクセスであり、カラムアドレスのみを１つずつ増やしていくバーストアクセスである。これらのバーストアクセスでは、書き換えが必要とするデータはすでにセンスアンプへ保持されており、直接センスアンプへ書き込むことができ、さらに、アドレス検出回路ATDによってアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する必要がないため、書き込み時間は20nsと高速に、データ（▲１▼DI1、▲１▼DI2、▲１▼DI3、▲１▼DI4）を順に書き込むことができる。
なお、バーストアクセス終了後は、選択されているワード線を非選択にし、センスアンプのデータをクリアする。
【００７２】
次の書き込みアクセス（▲１▼WT５）が生じた場合、アクセス調停回路SARBは、いままで待機していたロード命令による書き込みアクセス（▲３▼WT9）を処理し、そして、次に書き込みアクセス（▲１▼WT5）を処理する。ロード命令による書き込みアクセス（▲３▼WT９）では、バッファSBUFへ保持されているデータ▲３▼DI9が、所定のアドレスのメモリセルに書き込まれる。ロード命令による書き込み動作中は、バックグランドデータ転送信号BGTがHighとなり、ロード命令によるデータ転送が行われていることを示し、転送が終了するとバックグランドデータ転送信号BGTはLowとなる。次の書き込み動作（▲１▼WT5）では、書き込みアクセス（▲１▼WT1）での書き込み動作と同様に、書き込みを行う。
【００７３】
このように、ＳＲＡＭインタフェースからのバースト書き込みアクセスにおいても、書き込みサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での書き込みおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。
さらに、バースト書き込みでは、アドレス検出回路ATDによってアクセスがランダム書き込みアクセスなのかページ書き込みアクセスなのかを判定する必要がなく、センスアンプへ直接データを書き込めるため、書き込みサイクル時間は20nsとなり、ランダムサイクル時間の3分の１に短縮でき、データ書き込みの高速化が図れる。
【００７４】
図９は擬似ＳＲＡＭチップの別の構成例である。図１に示した擬似ＳＲＡＭチップPSRAM1にエラー検出訂正回路ECCおよび代替処理回路REPが内蔵した点に特徴を有する。大容量フラッシュメモリの中には図１に示したフラッシュメモリチップFLASH1のようにエラー検出訂正回路ECC及び代替処理回路REPを内蔵していないものもある。そのような場合であっても、擬似ＳＲＡＭチップPSRAM2がエラー検出訂正回路ECCおよび代替処理回路REPを有することにより、図１と同様にメモリモジュールの信頼性を維持することができる。なお、同じ符号で表した構成は、特に説明のない場合には同じ機能を有するものであり、以下も同様である。
【００７５】
したがって、この場合擬似ＳＲＡＭチップPSRAM2とエラー検出訂正回路ECCと代替処理回路REPを内蔵しない大容量フラッシュメモリチップとでメモリモジュールを構成することが望ましい。
【００７６】
また、図１０は擬似ＳＲＡＭチップの別の構成例である。図１に示した擬似ＳＲＡＭチップPSRAM1が１つのメモリバンクB0から構成されていたのに対して、図１０に示す擬似ＳＲＡＭチップPSRAM３は複数のメモリバンクB0及びB1から構成されている。メモリバンクB0およびB1は、それぞれ、ロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、センスアンプＳＡ、メモリセル領域ＭＣＥＬから構成されている。
【００７７】
メモリバンクB0とメモリバンクB１とはそれぞれ独立に動作し、例えば、ロード命令やストア命令によるメモリバンクB0への書き込みおよびメモリバンクB0からの読み出しアクセスは、ＳＲＡＭインタフェースSRAM IFからのメモリバンクB１への書き込みアクセス及びメモリバンクB1からの読み出しアクセスとは独立に行うことができるため、高速にフラッシュメモリとのデータ転送を行うことができる。
【００７８】
このようにマルチバンク構成とする場合には、どのバンクに対してバックグラウンドでのデータ転送を行っているかを示すための転送バンク信号TBKが設けられる。例えば、ロード命令やストア命令によりメモリバンクB１へのデータ転送が生じている間は、バックグランドデータ転送信号BGTがHighとなり、転送バンク信号TBKがHighとなる。また、ロード命令やストア命令によりメモリバンクB0へのデータ転送が生じている間は、バックグランドデータ転送信号BGTがHighとなり、転送バンク信号TBKがLowとなる。どちらの場合も、データ転送が終了するとバックグランドデータ転送信号BGTがLowとなる。図１０の例のように２バンクであれば転送バンク信号は１ビットで足りるが、さらにそれより多い場合には転送バンク信号はバンク数に応じたビット数が必要になる。
【００７９】
この様に、メモリバンクを複数持つことによって、データ転送速度の高速化を可能とすることができる。
【００８０】
擬似ＳＲＡＭチップPSRAM1に代えて、擬似ＳＲＡＭチップPSRAM3を用いてメモリモジュールを構成し、図１に示すようなメモリシステムを構成する場合には、バックグランド転送信号BGTに加えて、転送バンク信号TBKが情報処理装置MS1に伝達される。また、図１１は擬似ＳＲＡＭチップPSRAM3を用いてメモリモジュールを形成した場合のメモリマネージメントSMUによるメモリマップの一例を示したものである。
【００８１】
この例では、擬似ＳＲＡＭチップPSRAM3のアドレス空間は、アドレス空間の上部から、コントロールレジスタSREG、メモリバンクB1にワーク領域WK、メモリバンクB0にコピー領域CP、バッファSBUFの一部の領域がマッピングされている。フラッシュメモリチップFLASH1のメインデータ領域FMおよび代替領域FREP内のデータは、ＳＲＡＭインタフェースSRAM IFからのロード命令により、擬似ＳＲＡＭチップPSRAM3のコピー領域CP（メモリバンクB0）へ転送される。
【００８２】
こうして、フラッシュメモリFLASH1に格納されたデータは予めロード命令によりデータ転送してメモリバンクB0に格納されたデータを読み出す。したがって、全アドレス空間を通じて擬似ＳＲＡＭの読み出し速度で読み出すことができる。一方、フラッシュメモリFLASH1に格納するデータは最初にメモリバンクB0に書き込み、その後ストア命令によりデータ転送してメモリバンクB0に格納されたデータをフラッシュメモリFLASH1に書き込むことができる。したがって、全アドレス空間を通じて擬似ＳＲＡＭの書き込み速度で書き込むことができる。さらに、メモリバンクB0とメモリバンクB1が独立に動作可能であるため、メモリバンクB１へのアクセス中でも、メモリバンクB0のデータ転送は停止せず行うことができるため、より高速なデータ転送が可能となる。
図１１では、フラッシュメモリFLASH1に格納されたデータはメモリバンクB0にのみ割り当てられている例を示したが、もちろん、複数のメモリバンク（B0、B1）に割り当てることも可能である。
【００８３】
図１２は第２の実施の形態である情報処理装置MS2とメモリモジュールMM2とから構成されるメモリシステムを示したものである。メモリモジュールMM2は、複数の擬似ＳＲＡＭチップPSRAM4から構成されている。フラッシュメモリチップFLASH2は、第１の実施の形態と同様なフラッシュメモリチップであって、ＮＡＮＤインタフェースNAND IFを装備している。２つの擬似ＳＲＡＭチップは同じメモリチップであり、マスター選択信号MSLを有している点に特徴がある。その他の構成は、図１、図９、図１０において説明したような構成を有する。このように、擬似ＳＲＡＭを複数用いることによりメモリモジュールの記憶容量を増やすことができる。
【００８４】
擬似ＳＲＡＭチップ１PSRAM４aおよび擬似ＳＲＡＭチップ２PSRAM４bとフラッシュメモリチップFLASH2との間のデータ転送はＮＡＮＤインタフェースNAND IFで行われ、擬似ＳＲＡＭチップ１PSRAM４aおよび擬似ＳＲＡＭチップ２PSRAM４bと情報処理装置MS2との間のデータ転送はＳＲＡＭインタフェースSRAM IFで行われる。
【００８５】
マスター選択信号MSLは、擬似ＳＲＡＭチップ１PSRAM４aおよび擬似ＳＲＡＭチップ２PSRAM４bのどちらが、主体的にフラッシュメモリチップFLASH2へアクセスを行うのかどうかを選択する信号である。図１２の例では、擬似ＳＲＡＭチップ１PSRAM４aではマスター選択信号MSLが電源端子VDDに接続され、主体的にフラッシュメモリチップFLASH2へアクセスするマスター擬似ＳＲＡＭになる。一方、擬似ＳＲＡＭチップPSRAM４bではマスター選択信号MSLが接地端子VSS（０V）に接続され、フラッシュメモリチップFLASH2へは主体的にアクセスしないスレーブ擬似ＳＲＡＭとなる。
【００８６】
マスター擬似ＳＲＡＭとなった擬似ＳＲＡＭチップ１PSRAM４aのフラッシュ制御回路PSFCONがフラッシュメモリチップFLASH2とのデータ転送のために制御信号を発生する。スレーブ擬似ＳＲＡＭとなった擬似ＳＲＡＭチップ２PSRAM４bのフラッシュ制御回路PSFCONはデータ転送のための制御信号やデータを発生せず、擬似ＳＲＡＭチップ１PSRAM４aのフラッシュ制御回路PSFCONが発生する制御信号を用いて、フラッシュメモリチップFLASH2とのデータ転送を行う。
【００８７】
フラッシュメモリへ主体的にアクセスするマスター擬似ＳＲＡＭが複数あると、フラッシュメモリへの制御信号が競合状態となり、フラッシュメモリと擬似ＳＲＡＭとの間のデータ転送がうまくいかず、複数の擬似ＳＲＡＭチップを用いて記憶容量を増大することが困難となる。本実施の形態によれば、マスター選択信号MSLを設けることによって、マスター擬似ＳＲＡＭとスレーブ擬似ＳＲＡＭを選択でき、複数の擬似ＳＲＡＭチップを用いて記憶容量を増大することができるため、携帯機器の要求に柔軟に対応できる。
図１３は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールの構成例を示したものである。図１３（Ａ）は上面図であり、図１３（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【００８８】
本実施の形態のマルチチップモジュールは、ボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボード)PCB上に、チップCHIPM1とチップCHIPM2とが積層されている。チップCHIPM1はフラッシュメモリで、チップCHIPM2は擬似ＳＲＡＭである。マルチチップモジュールにより、図１に示すメモリモジュールMM1を１つの封止体に集積できる。チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH1で接続されている。また、チップCHIPM1とチップCHIPM2とはボンディングワイヤPATH３で接続される。
【００８９】
チップの搭載された基盤PCBの上面は樹脂モールドが行われて、各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバーCOVERを使用しても良い。
【００９０】
本実施の形態例ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基盤PCB間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【００９１】
さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【００９２】
図１４は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールの別の構成例を示したものである。図１４（Ａ）は上面図であり、図１４（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。本構成例においては、チップCHIPM1、チップCHIPM2、チップCHIPM3が積層されている。例えば、チップCHIPM1がフラッシュメモリ、チップCHIPM2が擬似ＳＲＡＭ、チップCHIPM3が中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される情報処理装置MSである。本マルチチップ・モジュールによって図１で示すメモリシステムを１つの封止体に集積できる。
【００９３】
チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH1で接続されている。チップCHIPM1とチップCHIPM2はボンディングワイヤPATH３で接続される。また、チップCHIPM3の実装および配線にボールグリッドアレイが用いられている。
【００９４】
本実装方法では３チップを積層することができるので実装面積を小さく保つことができる。さらに、チップCHIPM3と基盤間の接続はボールグリッドアレイを用いるのでボンディングは不要となりボンディング配線の本数を削減することができるため、組み立て工数を削減でき、より信頼性の高いマルチチップモジュールが実現できる。
【００９５】
図１５は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールのさらに別の構成例を示したものである。図１５（Ａ）は上面図であり、図１５（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。チップCHIPM1とチップCHIPM2が積層され、チップCHIPM3とチップCHIPM4が積層されている。例えば、チップCHIPM1は不揮発性メモリ、チップCHIPM2およびチップCHIPM3は擬似ＳＲＡＭである。チップCHIPM4は中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される情報処理装置MSである。本実装方法では、第２の実施の形態として示したメモリモジュールを用いたメモリシステムを１つの封止体に集積できる。
【００９６】
チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH１で接続され、チップCHIPM３と基盤PCB上のボンディングパットはボンディングワイヤPATH４で接続されている。また、チップCHIPM２とチップCHIPM３はボンディングワイヤPATH５で接続され、チップCHIPM１とチップCHIPM２はボンディングワイヤPATH３で接続される。CHIPM4の実装および配線にボールグリッドアレイ（BGA）が用いられている。
図１６は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールのさらに別の構成例を示したものである。図１６（Ａ）は上面図であり、図１６（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。ボールグリッドアレイ(BGA)によって装置に実装する基盤PCB上に、チップCHIPM1とチップCHIPM2とを積層し、チップCHIPM3を並べている。例えば、チップCHIPM1はフラッシュメモリ、チップCHIPM2およびチップCHIPM3は擬似ＳＲＡＭである。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。本実装方法では、第２の実施形態として示したメモリモジュールMM2を１つの封止体に集積できる。
【００９７】
チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH１で接続され、チップCHIPM３と基盤PCB上のボンディングパットはボンディングワイヤPATH３で接続されている。
図１７は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールのさらに別の構成例を示したものである。図１７（Ａ）は上面図であり、図１７（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。ボールグリッドアレイ(BGA)によって装置に実装する基盤PCB上に、チップCHIPM1とチップCHIPM2を積層し、チップCHIPM3とチップCHIPM4とを積層している。例えば、チップCHIPM1は不揮発性メモリ、チップCHIPM2およびチップCHIPM3は擬似ＳＲＡＭである。チップCHIPM4は中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される情報処理装置MSである。本マルチチップ・モジュールでは、第２の実施形態として示したメモリモジュールMM2を用いたメモリシステムを１つの封止体に集積できる。
【００９８】
チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH１で接続され、チップCHIPM３と基盤PCB上のボンディングパットはボンディングワイヤPATH３で接続されている。CHIPM4の実装および配線にボールグリッドアレイ（BGA）が用いられている。
【００９９】
図１８は第４の実施の形態であるメモリモジュールを利用した携帯電話機の構成例を示す。携帯電話機は、アンテナANT、無線ブロックRF、ベースバンドブロックBB、音声コーデックブロックSP、スピーカーSK、マイクロホンMK、プロセッサCPU、液晶表示部LCD、キーボードKEYおよび本発明のメモリモジュールMEMPで構成される。
【０１００】
通話時の動作を説明する。 アンテナANTを通って受信された音声は無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、音声のアナログ信号をデジタル信号に変換し、エラー訂正と復号処理を行い、音声コーデックブロックSPへ出力する。音声コーデックブロックがデジタル信号をアナログ信号に変換しスピーカーSKに出力すると、スピーカーから相手の声が聞こえる。
【０１０１】
携帯電話機から、インターネットのホームページにアクセスし、音楽データをダウンロードし、再生して聞き、最後にダウンロードした音楽データを保存するという一連の作業を行うときの動作を説明する。
【０１０２】
メモリモジュールMEMPには、基本プログラム、アプリケーションプログラム（メール、Webブラウザ、音楽再生、ゲームなど）が格納されている。キーボードより、Webブラウザの起動を指示すると、メモリモジュールMEMP内のFLASHに格納されているWebブラウザのプログラムが、同じメモリモジュールMEMP内の擬似ＳＲＡＭへと転送される。擬似ＳＲＡＭへの転送が終了するとプロセッサCPUは擬似ＳＲＡＭ内のWebブラウザのプログラムを実行し、液晶表示LCDにWebブラウザが表示される。所望のホームページにアクセスし、気に入った音楽データのダウンロードをキーボードKEYより指示すると、音楽データは、アンテナANTを通って受信され、無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、アナログ信号である音楽データをデジタル信号に変換し、エラー訂正と復号処理を行う。最終的に、デジタル信号化された音楽データはメモリモジュールMEMPの擬似ＳＲＡＭへ一旦、格納され、フラッシュメモリへと転送される。
【０１０３】
次に、キーボードKEYより、音楽再生プログラムの起動を指示するとメモリモジュールMEMP内のフラッシュメモリに格納されている音楽再生プログラムが、同じメモリモジュールMEMP内の擬似ＳＲＡＭへと転送される。擬似ＳＲＡＭへの転送が終了するとプロセッサCPUは擬似ＳＲＡＭ内の音声再生プログラムを実行し、液晶表示LCDに音楽再生プログラムが表示される。
【０１０４】
キーボードKEYより、擬似ＳＲＡＭへダウンロードした音楽データを聞くための指示を行うと、プロセッサCPUは音楽再生プログラムを実行し、擬似ＳＲＡＭに保持している音楽データを処理し、最終的にスピーカーSKから音楽を聞くことができる。
このとき、本発明のメモリモジュールは大容量の擬似ＳＲＡＭを用いているため、Webブラウザと音楽再生プログラムは擬似ＳＲＡＭに保持されており、どちらのプログラムもCPUによって同時に実行されている。さらに、電子メールプログラムを起動し、電子メールプログラム、メールの送受信も同時にできる。また、Webのブラウザを停止した場合でも、メモリモジュール内の擬似ＳＲＡＭには保持しているため、再起動時はすぐに起動することができる。キーボードKEYより電源遮断の指示が入力されると、メモリモジュールMEMPは、ディープスタンバイ状態に移行し、最低限のデータ保持を行い、消費電力を極端に小さくできる。
【０１０５】
このように、本発明に係るメモリモジュールを用いることにより、大量のメール、音楽再生、アプリケ-ションプログラムや音楽データ、静止画像データ、動画データなどを格納でき、さらに複数のプログラムを同時に実行できる。図１８の構成に代えて、プロセッサCPUとメモリモジュールMEMPとを１つの封止体に集積した本発明のメモリシステムを用いてもよい。１つの封止体に集積したメモリシステムを用いることによって、部品点数を削減できるため、低コスト化ができ、携帯電話の信頼性が向上する。
【０１０６】
【発明の効果】
ＳＲＡＭインタフェースと大容量フラッシュインタフェースの双方を装備した擬似ＳＲＡＭチップと大容量フラッシュメモリとでメモリモジュールを構成することにより、高速にデータを読み出し、書き出しが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態であるメモリシステムの構成図である。
【図２】第１の実施の形態であるメモリシステムのアドレスマップの一例を示す図である。
【図３】擬似ＳＲＡＭへのランダム読み出しアクセスのタイミングチャートである。
【図４】擬似ＳＲＡＭへのランダム書き込みアクセスのタイミングチャートである。
【図５】擬似ＳＲＡＭへのページ読み出しアクセスのタイミングチャートである。
【図６】擬似ＳＲＡＭへのページ書き込みアクセスのタイミングチャートである。
【図７】擬似ＳＲＡＭへのバースト読み出しアクセスのタイミングチャートである。
【図８】擬似ＳＲＡＭへのバースト書き込みアクセスのタイミングチャートである。
【図９】メモリモジュールを構成する擬似ＳＲＡＭの別の構成図である。
【図１０】メモリモジュールを構成する擬似ＳＲＡＭのさらに別の構成図である。
【図１１】図１０の擬似ＳＲＡＭを用いた場合におけるメモリシステムのアドレスマップの一例を示す図である。
【図１２】第２の実施の形態であるメモリシステムの構成図である。
【図１３】図１３（Ａ）は、メモリモジュールを実装したマルチチップモジュールの構成例の上面図であり、図１３（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１４】図１４（Ａ）は、メモリモジュールを実装したマルチチップモジュールの別の構成例の上面図であり、図１４（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１５】図１５（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図１５（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１６】図１６（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図１６（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１７】図１７（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図１７（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１８】本発明によるメモリシステムを利用した携帯電話の構成例を示すブロック図である。
【符号の説明】
CLK…クロック、AD…アドレス信号線、CM…コマンド信号線、DQ…データ入出力信号線、BGT…バックグランドデータ転送信号、SCTL…制御回路、SARB…アクセス調停回路、SMU…メモリマネージメント回路、SINT…初期化回路、SREF…リフレッシュ制御回路、 SREG…コントロールレジスタ、 SBUF…バッファ、PSRAM1…擬似ＳＲＡＭ、YDEC…カラムデコーダ、XDEC…ロウデコーダ、SA…センスアンプ、WLｎ、WLo…ワード線、 BLｎ、BLo…ビット線、ECC…エラー検出訂正回路、REP…代替処理回路、PSFCON…フラッシュ制御回路、FCTL1…制御回路、MA…メモリアレイ、WK…ワーク領域、CP…コピー領域、CPU…中央演算装置、MS1…情報処理装置、MM1…メモリモジュール、FLASH１…フラッシュメモリ、NAND IF…ＮＡＮＤインタフェース、SDRAM IF…ＳＤＲＡＭインタフェース、SRAM IF…ＳＲＡＭインターフェース、SRC…SRAMコントローラ、SBoot…ブート領域、CIP…初期自動転送領域、FM…メインデータ領域、Fboot…初期プログラム領域、FREP…代替領域、IP…初期自動転送領域、AutoLoad…自動転送、AutoBootLoad…自動ブートデータ転送、Load…ロード転送、Store…ストア転送、VDD…電源端子、VDDQ…IO電源端子、VSS…接地端子、MSL…マスター選択信号、PCB…プリント回路基板、COVER…モジュールの封止カバー、PATH1〜PATH5…ボンディング配線、ANT…アンテナ、RF…無線ブロック、BB…ベースバンドブロック、SP…音声コーデックブロック、SK…スピーカー、MK…マイクロホン、CPU…プロセッサ、LCD…液晶表示部、KEY…キーボード、MEMP…メモリモジュール。
【発明の属する技術分野】
本発明は、擬似ＳＲＡＭと大容量フラッシュメモリとを組み合わせたメモリモジュールに関する。
【０００２】
【従来の技術】
本願発明者等は、携帯電話等に代表される携帯用機器に使用される不揮発性メモリとランダムアクセスメモリとが一パッケージに実装されたメモリモジュールについて検討を行ってきた。携帯電話が取り扱うアプリケーション、データ、ワークエリアは、携帯電話に付加される機能（音楽やゲームの配信等）が増えるにつれて大きくなり、より大きな記憶容量が必要とされている。
【０００３】
一般的なメモリモジュールでは、不揮発性メモリとしてＮＯＲ型フラッシュメモリチップを、ランダムアクセスメモリとしてＳＲＡＭチップが用いられ、ＳＲＡＭインタフェースによりＮＯＲ型フラッシュメモリチップまたはＳＲＡＭチップへのアクセスがなされる。これに対して、本願発明者等はメモリモジュールの大容量化を実現するために、ランダムアクセスメモリとしてＤＲＡＭチップを、不揮発性メモリとしてＮＡＮＤ型フラッシュチップやＡＮＤ型フラッシュチップに代表される大容量フラッシュメモリチップを用いたメモリモジュールを提案した（特許文献１の図３５）。
【０００４】
ここで、ＳＲＡＭと異なり、ＤＲＡＭで情報を保持するためにはリフレッシュ動作を実行する必要がある。そのため、ＤＲＡＭチップを２つ設けて、それぞれのDRAMへ同一のデータを書き込むことでデータの２重化を実現させ、リフレッシュ動作を隠蔽するようにした。
さらに、ＳＲＡＭインタフェースは直接ＤＲＡＭチップ、大容量フラッシュメモリチップにアクセスすることはできない。
【０００５】
そのため、特許文献１記載のメモリモジュールでは、これらメモリチップの他に、ＤＲＡＭのリフレッシュ動作を隠蔽する制御及びＳＲＡＭインタフェースによる外部制御信号を受け付けＤＲＡＭチップまたは大容量フラッシュメモリチップにアクセスする制御とを行うコントローラチップを一パッケージに実装している。
【特許文献１】
特開２００２−３６６４２９号公報
【０００６】
【発明が解決しようとする課題】
ところが、このような構成のメモリモジュールにおいてはＤＲＡＭチップからデータを読み出す場合、データは必ずコントローラチップを介して出力する。そのため、ＤＲＡＭチップへのアクセスに要する時間は、ＤＲＡＭ本来の遅延時間に加えて、コントローラチップの入出力回路における遅延時間が加わることとなり、ランダムアクセス時間が遅くなってしまう。ランダムアクセス時間が遅くなると、ＣＰＵの待ち時間が増えることにより、全体の処理が遅くなるおそれがある。また、データの書き込み時は２つのＤＲＡＭに対して同一のデータを書き込む必要があるため、データ読み出し時と比較して約２倍の電力が必要となる。
【０００７】
【課題を解決するための手段】
このため、本発明においては揮発性メモリとしてＳＲＡＭインタフェースから直接アクセス可能な擬似ＳＲＡＭチップを用い、この擬似ＳＲＡＭチップに大容量フラッシュメモリチップのコントローラを内蔵させる。この構成により擬似ＳＲＡＭチップから直接外部にデータを読み出すことができるため、ランダムアクセス時間が遅くなることはない。また、リフレッシュ隠蔽は１チップ内で行えるため、書き込み時の電力は読み出し時と同程度となり、低電力化が可能となる。
【０００８】
さらに、コントローラチップとランダムアクセスメモリとの配線が不必要となり、配線による電力損失がないため低電力化にも寄与することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図を用いて詳細に説明する。
【００１０】
図１は、第１の実施の形態である情報処理装置MS１とメモリモジュールMM１とから構成されるメモリシステムを示したものである。
【００１１】
情報処理装置MS1は、中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される。なお、DRAMコントローラを有しない情報処理装置であっても本実施の形態に適用可能である。
【００１２】
メモリモジュールMM１はフラッシュメモリチップFLASH１と擬似ＳＲＡＭチップPSRAM１とから構成される。フラッシュメモリチップFLASH１はＮＡＮＤインタフェースNAND IFを装備している大容量フラッシュメモリである。フラッシュメモリチップFLASH１は、データを保持する不揮発性メモリアレイMA、不揮発性メモリアレイからのデータの読み出しおよび書き込みを制御する制御回路FCTL１、エラー検出訂正回路ECC、代替処理回路REPから構成される。なお、メモリアレイMAの構成には、NAND構成とAND構成があり、どちらの構成を用いてもよい。
【００１３】
擬似ＳＲＡＭチップPSRAM１は、ＮＡＮＤインタフェースNAND IFとＳＲＡＭインタフェースSRAM IFとを有している点が一つの特徴である。図示されるように、擬似ＳＲＡＭチップPSRAM１は、メモリマネージメント回路SMU、アクセス制御回路SCTL、アドレス検出回路ATD、アドレスバッファABF、アクセス調停回路SARB、初期化回路SINT、リフレッシュ制御回路SREF、バッファSBUF、コントロールレジスタSREGおよびフラッシュ制御回路PSFCON、メモリバンクB0から構成される。また、メモリバンクB0は、ロウデコーダXDEC、カラムデコーダYDEC、センスアンプSA、メモリセル領域MCELから構成される。アドレスはアドレス信号線ADから、読み出し命令や書き込み命令は制御信号線CMから入力される。
【００１４】
擬似ＳＲＡＭチップPSRAM１のメモリセル領域MCELは、ＤＲＡＭで用いられているように、１個のトランジスタTRと１個の記憶素子（キャパシタ）CAPで構成されたメモリセルCELから形成されている。このようなメモリセルは定期的にリフレッシュ動作を行わないとメモリセルに保持されているデータが失われるという特性を持つ。リフレッシュ制御回路SREFが、擬似ＳＲＡＭ内部でリフレッシュ動作を行うことにより、擬似ＳＲＡＭチップPSRAM１外部からのリフレッシュ制御が不要となり、ＳＲＡＭインタフェースSRAM IF互換で動作可能となっている。このように擬似ＳＲＡＭとは、１個のトランジスタでメモリセルを形成し、かつリフレッシュ動作を隠蔽することにより、ＳＲＡＭインタフェースSRAM IF互換の低コストかつ大容量ランダムアクセスメモリを実現する。
【００１５】
図２は、メモリマネージメント回路SMUによるメモリマップの例示である。例えば、フラッシュメモリチップFLASH１の記憶領域が128Mbit＋4Mbit（４Mbitは代替領域）、擬似ＳＲＡＭチップPSRAM１の記憶領域が256Mbit、データバッファSBUFが32ｋbit、コントロールレジスタSREGが1kbitとする。なお、図２は、ＳＲＡＭインタフェースSRAM IFを通じて入力したアドレスを元に、メモリマネージメント回路SMUがコントロールレジスタSREG（1kbit）、擬似ＳＲＡＭチップPSRAM1のワーク領域WK（128Mbit）、コピー領域CP（128Mbit）、ブート領域SBoot（16kbit）、フラッシュメモリチップFLASH１の（128Mbit）にアドレスを変換したメモリマップを示している。
【００１６】
図２の例では、擬似ＳＲＡＭのアドレス空間には、アドレス空間の上部からコントロールレジスタSREG、ワーク領域WK、コピー領域CP、ブート領域SBootがマッピングされている。なお、擬似ＳＲＡＭのブート領域はバッファSBUFの一部の領域(16ｋbit)が割り当てられている。また、コピー領域CPは、フラッシュメモリチップFLASH１のデータが転送され保持される領域であり、初期自動転送領域CIPを含んでいる。
【００１７】
一方、フラッシュメモリチップFLASH１は、メインデータ領域FM、初期プログラム領域FBootおよび代替領域FREPとに分かれている。
【００１８】
初期プログラム領域FBootにはシステムの立ち上げを行うブートデータが格納されている。また、メインデータ領域FMには、電源投入時に擬似ＳＲＡＭチップPSRAM１へ自動転送される初期自動転送領域IPが含まれている。その他のメインデータ領域FMには、プログラムやデータが格納されている。また、フラッシュメモリは頻繁な書き換え等の原因により信頼性が低下すると、書き込み時に書いたデータが読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域FREPはこのように不良となった初期プログラム領域FBootやメインデータ領域FMのデータを置き換えるために設けられている。代替領域の大きさは、フラッシュメモリの保証する信頼性が確保できるように決められる。
【００１９】
次に、擬似ＳＲＡＭチップPSRAM１の動作を説明する。
【００２０】
擬似ＳＲＡＭチップPSRAM１に電源投入を行うと、初期化回路SINTは初期化を行い、その後リフレッシュ制御回路SREFはリフレッシュ動作を開始する。フラッシュ制御回路PSFCONは、メモリマネージメント回路SMU によって指定されているアドレスによって、フラッシュメモリチップFLASH１の初期プログラム領域FBootに格納されているブートデータおよび自動転送領域指定データを、ＮＡＮＤインタフェースNAND IFを通じて、バッファSBUFへ転送する。
【００２１】
フラッシュ制御回路PSFCONがＮＡＮＤインタフェースNAND IFを通じて読み出し命令を制御回路FCTL1へ発行すると、制御回路FCTL１は、この読み出し命令によりメモリアレイMAから初期プログラム領域FBoot内のデータを読み出し、エラー検出訂正回路ECCにて、エラーがあるかどうかをチェックする。エラーがなければ、フラッシュ制御回路PSFCONへ転送し、エラーがあれば訂正を行いフラッシュ制御回路PSFCONへ転送する。その後、フラッシュ制御回路PSFCONは、読み出されたブートデータおよび自動転送領域指定データをバッファSBUFに転送する。処理装置MS1は、このブートデータを読み出して起動される。このように、電源投入直後にブートデータをフラッシュメモリチップFLASH１からバッファSBUFへ自動転送することにより、情報処理装置MS1はこのブートデータを読み出し、すばやく自らを立ち上げることができる。なお、フラッシュメモリチップFLASH１に格納されたブートデータや自動転送領域指定データを変更することにより、機器の要求に応じて、柔軟に電源投入直後のブート方法やデータ転送領域を変えることができ、高機能化を図ることができる。
【００２２】
情報処理装置MS1が立ち上げを行っている間に、フラッシュ制御回路PSFCONは自動転送領域指定データをバッファSBUFより読み出し、このデータに示されている範囲のフラッシュメモリチップFLASH１のデータを順に読み出し、バッファSBUFへ転送する。フラッシュメモリチップFLASH１からデータを読み出す時は、前述のようにエラー検出訂正回路ECCにてエラーチェック及び訂正がなされる。以下に記述するフラッシュメモリチップFLASH1のデータ読み出しにおいても同様である。フラッシュ制御回路PSFCONは、フラッシュメモリチップFLASH１から出力されたデータをデータバッファSBUFへ転送し、アクセス調停回路SARBはデータバッファＳBUFに保持されているデータを順にメモリセル領域MCELへ転送する。データ転送中は、バックグランドデータ転送信号BGTがHighとなり、転送が終了した時点でLowとなりデータ転送の終了を伝える。さらに、アクセス調停回路SARBはコントロールレジスタSREGに対してデータ転送の完了を示す転送完了フラグを書き込む。
【００２３】
したがって、情報処理装置MS1はバックグランドデータ転送信号BGTにて電源投入直後のデータ転送が完了したことを知ることができる。あるいは、ＳＲＡＭインタフェースSRAM IFでコントロールレジスタSREGへアクセスを行い、コントロールレジスタSREGの転送完了フラグを読み出すことによっても、電源投入直後のデータ転送が完了したことを知ることができる。このように、情報処理装置MS1が立ち上げを行っている間に、フラッシュメモリチップFLASH１のデータを擬似ＳＲＡＭチップPSRAM１へ自動転送することにより、情報処理装置MS1が立ちあがった時点で、すぐにメモリモジュールMM1へアクセスすることができるため高性能化が図れる。
【００２４】
電源投入時の動作シーケンスが終了した後のフラッシュメモリチップFLASH１と擬似ＳＲＡＭチップPSRAM１間のデータ転送は、情報処理装置MS1がＳＲＡＭインタフェースでコントロールレジスタSREGへアクセスし、ロード命令やストア命令コードを書きこむことで行われる。ロード命令によりフラッシュメモリチップFLASH１のデータを擬似ＳＲＡＭチップPSRAM１のコピー領域CPに転送でき、ストア命令により擬似ＳＲＡＭチップPSRAM１のデータをフラッシュメモリチップFLASH１のメインデータ領域FMへ転送できる。
【００２５】
例えば、情報処理装置MS1がＳＲＡＭインタフェースSRAM IFからコントロールレジスタSREGへロード命令コードとロード開始アドレスと転送データサイズを書きこむと、フラッシュメモリチップFLASH１のデータの内、ロード開始アドレスから転送サイズ分のデータが擬似ＳＲＡＭチップPSRAM1へ転送される。このとき、フラッシュ制御回路PSFCONは、フラッシュメモリチップFLASH１に対して順に読み出し動作を行う。読み出されたデータはデータバッファSBUFへ転送され、アクセス調停回路ＳARBはバッファSBUFに保持されているデータを順にメモリセル領域MSELへ転送する。
【００２６】
なお、フラッシュメモリチップFLASH1から擬似ＳＲＡＭチップPSRAM1へデータ転送中は、バックグランドデータ転送信号BGTがHighとなり、転送が終了した時点でLowとなりデータ転送の終了を伝える。さらに、アクセス調停回路SARBはコントロールレジスタＳREGに対してデータ転送の完了を示す転送完了フラグを書き込む。
【００２７】
一方、情報処理装置MS1がＳＲＡＭインタフェースSRAM IFからコントロールレジスタSREGへストア命令コードとストア開始アドレスと転送データサイズを書きこむと、擬似ＳＲＡＭチップPSRAM1のデータの内、ストア開始アドレスから転送サイズ分のデータがフラッシュメモリチップFLASH１へ転送される。このとき、アクセス調停回路SARBは、メモリセル領域MCELからデータを読み出す。読み出されたデータは、データバッファSBUFへ転送され、フラッシュ制御回路PSFCONは、データバッファSBUFへ転送されたデータを読出し、フラッシュメモリFLASH１に対して書き込みを行い、制御回路FCTL1によってメモリセルMAへデータが書き込まれる。
【００２８】
代替処理回路REPは書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、フラッシュメモリチップFLASH１にあらかじめ用意されている代替用の新たなアドレス（代替領域FREP）に対して書き込みを行う。代替え処理を行った際は、不良アドレスと、該不良アドレスに対してどのアドレスに代替え処理を行ったかというアドレス情報とを保持し管理する。
【００２９】
同様に、擬似ＳＲＡＭチップPSRAM1からフラッシュメモリチップFLASH1へデータ転送中はバックグランドデータ転送信号BGTがHighとなり、転送が終了した時点でLowとなりデータ転送の終了を伝える。さらに、アクセス調停回路SARBはコントロールレジスタＳREGに対してデータ転送の完了を示す転送完了フラグを書き込む。
【００３０】
フラッシュメモリチップFLASH１は、エラー検出訂正回路ECC、代替処理回路REPを内蔵することで、データ読み出し時のエラー検出とエラー訂正を高速に行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化を図ることができるようになっている。
【００３１】
このように大容量フラッシュメモリチップFLASH１の読み出し時間は25μsecから50μsecで、書き込み時間は数msecであり、擬似ＳＲＡＭチップPSRAM１の読み出しおよび書き込み時間は60ns程度と、違いがある。そのため、フラッシュメモリチップFLASH１のデータを擬似ＳＲＡＭチップPSRAM1のコピー領域CPへ前もって転送し、読み出すことで、フラッシュメモリチップFLASH１のデータを擬似ＳＲＡＭチップPSRAM1と同程度の高速で読み出すことができる。また、書き込みに関しても、一旦、60ns程度の書き込み時間をもつ擬似ＳＲＡＭチップPSRAM１のコピー領域CPに書き込んで、必要に応じてフラッシュメモリチップFLASH１へ書き戻すことにより、フラッシュメモリチップFLASH1への書き込みも、見かけ上、擬似ＳＲＡＭへの書き込みと同じ書き込み速度とすることができる。どのようにデータ転送を行うかは図３〜図８を用いて詳細に説明する。
【００３２】
なお、擬似ＳＲＡＭチップPSRAM１が非同期型ＳＲＡＭインタフェースと同期型ＳＲＡＭインタフェースとを備えていれば、それぞれのインタフェースで読み出しおよび書き込みができる。この場合、コントロールレジスタSREGへ同期および非同期選択命令を書き込むことで、どちらかのＳＲＡＭインタフェースを選択することができる。
【００３３】
また、メモリモジュールMM１のフラッシュメモリチップFLASH1としてＡＮＤ型フラッシュを用いた場合には、フラッシュメモリチップと擬似ＳＲＡＭチップとのデータ転送はＡＮＤインタフェースを用いて実現できる。
【００３４】
図３は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFから、サイクル時間60nsで、ランダム読み出しアクセス(▲１▼READ1および▲１▼READ2)が生じ、さらに擬似ＳＲＡＭチップPSRAM1内部のリフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）とストア命令によるフラッシュ制御回路PSFCONからの読み出しアクセス（▲３▼READ3）が生じた際の動作を示す図である。
【００３５】
ＳＲＡＭインタフェースSRAM IFからの読み出しアクセス(▲１▼READ1)では、アドレス信号線ADから入力されたアドレスは、アドレス検出回路ATDにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファABFに保持される。さらに、アドレス検出回路ATDは本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかをアクセス調停回路SARBへ伝える。ロウアドレスが変化すればランダム読み出しアクセスで、カラムアドレスのみが変化すればページ読み出しアクセスとなる。なお、ページアクセスについては図５及び図６を用いて詳細に説明する。ランダムアクセスにおいては、アクセス調停回路SARBは先ず、すでに選択されているワード線（WLｎ〜WLo）があれば非選択にする。なお、ページ読み出しアクセスであれば選択されているワード線を選択状態に保ち続けることになる。これら一連の動作SPは、アクセスが生じた直後で行われる。
【００３６】
ランダム読み出しアクセスの場合、アクセス調停回路SARBは、先ず、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。このリフレッシュ動作では、所望のワード線を選択し、その後、非選択とする動作が行われる。この様なリフレッシュ動作を、定期的に全ワード線（WLｎ〜WLo）に対して行うことでメモリセルCELの情報を失うことなく保持できる。リフレッシュ動作後の、次の25nsで、ランダム読み出しアクセスによる読み出し動作（▲１▼READ1）を実行する。
【００３７】
アドレスバッファに保持されたロウアドレスおよびカラムアドレスは、それぞれロウデコーダおよびカラムデコーダに入力される。ロウデコーダによって、先ずワード線WLｎが選択され、１ページ分のデータがビット線（BLｎ〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによってセンスアンプSAに保持されているデータDO1が選択され、アクセス調停回路SARBを経由して、入出力データ信号線DQから出力される(▲１▼DO1)。このとき、データDO1の出力までの時間は60nsである。
【００３８】
次の読み出しアクセス（▲１▼READ２）が、ランダム読み出しアクセスであれば、アクセス調停回路SARBは、現在、選択されているワード線WLｎを非選択にする。その後、いままで、待機していたストア命令による読み出しアクセス（▲３▼READ3）を処理し、そして、次に読み出しアクセス（▲１▼READ2）を処理する。
【００３９】
ストア命令による読み出しアクセス（▲３▼READ3）では、新たなロウアドレスに対応するワード線WLoを選択し、ワード線WLoに接続されている１ページ分のデータがビット線（BLn〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによってセンスアンプSAに保持されているデータが選択され、アクセス調停回路SARBへ出力される。データ（▲３▼DO3）がアクセス調停回路SARBへ出力された後は、選択されているワード線WLoを非選択にする。アクセス調停回路SARBへ出力されたデータ（▲３▼DO3）、はバッファSBUFへ転送される。ストア命令による読み出し動作中は、バックグランドデータ転送信号BGTがHighとなり、ストア命令によるデータ転送が行われていることを示す。
【００４０】
その次の、読み出しアクセス（▲１▼READ2）では、新たなロウアドレスに対応するワード線WLnを選択し、ワード線WLnに接続されている１ページ分のデータがビット線（BLn〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによってセンスアンプSAに保持されているデータDO2が選択され、アクセス調停回路SARBを経由して、入出力データ信号線DQから出力される(▲１▼DO2)。このときのデータDO2の出力までの時間も60nsとなる。
【００４１】
擬似ＳＲＡＭチップPSRAM1が非選択となった（▲１▼DES）場合、現在選択されているワード線WLnを非選択とし、ページを閉じる。ランダム読み出しサイクルは60nsとなる。
【００４２】
このように、ＳＲＡＭインタフェースからのランダム読み出しアクセスのサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での読み出しおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され、ＳＲＡＭインタフェースと互換性を保つことができる。
【００４３】
図４は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが非同期型SRAMインタフェースであって、ＳＲＡＭインタフェースSRAM IFから、サイクル時間60nsでランダム書き込みアクセス(▲１▼WRITE1および▲１▼WRITE2)が生じ、さらに擬似ＳＲＡＭチップPSRAM1内部のリフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）とロード命令によるフラッシュ制御回路PSFCONからの書き込みアクセス（▲３▼WRITE3）が生じた際の動作を示している。
【００４４】
ＳＲＡＭインタフェースSRAM IFからの書き込みアクセス(▲１▼WRITE1)では、アドレス信号線ADから入力されたアドレスは、アドレス検出回路ATDにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファABFに保持される。さらに、アドレス検出回路ATDは本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかをアクセス調停回路SARBへ伝える。ロウアドレスが変化すればランダム書き込みアクセスで、カラムアドレスのみが変化すればページ書き込みアクセスとなる。ランダムアクセスにおいては、アクセス調停回路SARBは先ず、すでに選択されているワード線（WLｎ〜WLo ）があれば、非選択にする。なお、ページ読み出しアクセスであれば選択されているワード線を選択状態に保ち続けることになる。これら一連の動作SPは、アクセスが生じた直後で行われる。
【００４５】
ランダム書き込みアクセスの場合、アクセス調停回路SARBは、先ず、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。このリフレッシュ動作では、所望のワード線を選択し、その後、非選択とする動作が行われる。この様なリフレッシュ動作を、定期的に全ワード線（WLｎ〜WLo）に対して行うことでメモリセルCELの情報を失うことなく保持できる。
そして、その次の25nsで、ランダム書き込みアクセスによる書き込み動作（▲１▼WRITE1）を実行する。アドレスバッファに保持されたロウアドレスおよびカラムアドレスは、それぞれロウデコーダおよびカラムデコーダに入力される。ロウデコーダによって、先ずワード線WLｎが選択され、１ページ分のデータがビット線（BLｎ〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによって選択されたセンスアンプSA内のデータが入出力データ信号DQから入力されたデータDI1によって書き換えられ、ビット線を通じてメモリセルに書き込まれる。このとき、データDI1が書き込まれるまでの時間は60nsとなる。
【００４６】
次の書き込みアクセス（▲１▼WRITE２）が、ランダム書き込みアクセスであれば、アクセス調停回路SARBは、いままで待機していたロード命令による書き込みアクセス（▲３▼WRITE3）を処理し、そして、次に書き込みアクセス（▲１▼WRITE2）を処理する。
【００４７】
ロード命令による書き込みアクセス（▲３▼WRITE3）では、新たなロウアドレスに対応するワード線WLoを選択し、ワード線WLoに接続されている１ページ分のデータがビット線（BLn〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによって選択されたセンスアンプSA内のデータがバッファSBUFへ保持されているデータDI3によって書き換えられ、ビット線を通じてメモリセルに書き込まれる。データ（▲３▼DI3）がメモリへ書き込まれた後は、選択されているワード線WLoを非選択にする。ロード命令による書き込み動作中は、バックグランドデータ転送信号BGTがHighとなり、ロード命令によるデータ転送が行われていることを示す。
【００４８】
その次の書き込みアクセス（▲１▼WRITE2）では、新たなロウアドレスに対応するワード線WLnを選択し、ワード線WLnに接続されている１ページ分のデータがビット線（BLn〜BLo）を経由してセンスアンプSAへ転送され保持される。その後、カラムデコーダによって選択されたセンスアンプSA内のデータが入出力データ信号DQから入力されたデータDI2によって書き換えられ、ビット線を通じてメモリセルに書き込まれる。このときも、データDI2が書き込まれるまでの時間は60nsとなる。
【００４９】
擬似ＳＲＡＭチップPSRAM1が非選択となった（▲１▼DES）場合、現在選択されていたワード線WLnを非選択としページを閉じる。
【００５０】
このように、ＳＲＡＭインタフェースからのランダム書き込みアクセスのサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での書き込みおよびリフレッシュ動作を行うことで、リフレッシュ動作およびロード命令による書き込み動作は外部から完全に隠蔽され、ＳＲＡＭインタフェースと互換性を保つことができる。
【００５１】
図５は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFからページ読み出しアクセス(▲１▼RD1、▲１▼RD2、▲１▼RD３、▲１▼RD4、▲１▼RD5、▲１▼RD6)と、リフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）と、ストア命令による読み出しアクセス（▲３▼RD７）が生じた際の動作を示している。この例では４回のページ読み出しアクセスに対する動作を示している。
【００５２】
ＳＲＡＭインタフェースSRAM IFからの読み出しアクセス(▲１▼RD1)では、アドレス信号線ADから入力されたアドレスは、アドレス検出回路ATDにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファABFに保持される。さらに、アドレス検出回路ATDはアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかをアクセス調停回路SARBへ伝える。これら一連の動作SPは、アクセスが生じた直後に行われる。
【００５３】
読み出しアクセス(▲１▼RD1)がランダム読み出しアクセスの時、アクセス調停回路SARBによって、先ず、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。その次の25nsで、ランダム読み出しアクセスによる読み出し動作（▲１▼RD1）を実行する。このとき、読み出しアクセス(▲１▼RD1)の発生からデータDO1の出力までの時間は60nsとなる。
【００５４】
次の読み出しアクセス（▲１▼RD２、▲１▼RD３、▲１▼RD４）は、ページ読み出しアクセスである。これらのページアクセスでは必要とするデータはすでにセンスアンプSAに保持されており、直接センスアンプから読み出すことができる。そのため、読み出し時間は30nsと高速にデータ（▲１▼DO2、▲１▼DO3、▲１▼DO4）を順に読み出すことができる。
【００５５】
さらに、次の読み出しアクセス（▲１▼RD５）がランダム読み出しアクセスの時、アクセス調停回路SARBは、いままで待機していたストア命令による読み出しアクセス（▲３▼RD7）を処理し、そして、次に読み出しアクセス（▲１▼RD5）を処理する。ストア命令による読み出しアクセス（▲３▼RD７）で読み出されたデータ（▲３▼DO７）はアクセス調停回路SARBを経由してバッファSBUFへ転送される。ストア命令による読み出し動作中は、バックグランドデータ転送信号BGTがHighとなってストア命令によるデータ転送が行われていることを示し、転送が終了するとバックグランド転送信号BGTはLowとなる。
【００５６】
その次の読み出しアクセス（▲１▼RD5）は、読み出しアクセス（▲１▼RD1）と同様の読み出し動作を行いデータ（▲１▼DO5）を出力する。さらに次の読み出しアクセス（▲１▼RD6）は、ページ読み出しアクセスであり、このページアクセスでは、必要とするデータはすでにセンスアンプへ保持されており、直接センスアンプから読み出すことができるので、読み出しアクセス▲１▼RD２〜▲１▼RD4と同様に、読み出し時間は30nsと高速にデータを読み出すことができる。
【００５７】
このように、ＳＲＡＭインタフェースからのページ読み出しアクセスにおいても、ランダム読み出しサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での読み出しおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。さらに、ページ読み出しでは、センスアンプから直接データを読み出せるため、読み出しサイクル時間は30nsとなり、ランダムサイクル時間の半分に短縮できデータ読み出しの高速化が図れる。
【００５８】
図６は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFからのページ書き込みアクセス(▲１▼WT1、▲１▼WT2、▲１▼WT3、▲１▼WT4、▲１▼WT5、▲１▼WT6)とリフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）と、ロード命令による書き込みアクセス（▲３▼WT７）が生じた際の動作を示している。この例では４回のページアクセスに対する動作を示している。
【００５９】
ＳＲＡＭインタフェースSRAM IFからの書き込みアクセス(▲１▼WT1)では、アドレス信号線ADから入力されたアドレスは、アドレス検出回路ATDにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファABFに保持される。さらに、アドレス検出回路ATDはアクセスがランダム書き込みアクセスなのかページ書き込みアクセスなのかをアクセス調停回路SARBへ伝える。これら一連の動作SPは、アクセスが生じた直後で行われる。
【００６０】
書き込みアクセス(▲１▼WT1)が、ランダム書き込みアクセスの時、アクセス調停回路SARBによって、先ず、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。その次の25nsでランダム書き込みアクセスによる書き込み動作（▲１▼WT1）を実行する。このとき、書き込みアクセス(▲１▼WT1)が生じて、データDI1が書き込まれるまでの時間は60nsとなる。
【００６１】
次の書き込みアクセス（▲１▼WT２、▲１▼WT３、▲１▼WT４）は、ページ書き込みアクセスである。これらのページアクセスでは、書き換えが必要なデータはすでにセンスアンプへ保持されており、直接センスアンプへ書き込むことができるので、書き込み時間は30nsと高速にデータ（▲１▼DI2、▲１▼DI3、▲１▼DI4）を順に書き込むことができる。さらに、次の書き込みアクセス（▲１▼WT５）がランダム書き込みアクセスの時、アクセス調停回路SARBは、いままで待機していたロード命令による書き込みアクセス（▲３▼WT7）を処理し、そして、次に書き込みアクセス（▲１▼WT5）を処理する。ロード命令による書き込みアクセス（▲３▼WT７）でバッファSBUFに保持されているデータDI7が所定のアドレスに書き込まれる。ロード命令による読み出し動作中は、バックグランドデータ転送信号BGTがHighとなり、ロード命令によるデータ転送が行われていることを示し、転送が終了するとバックグランド信号BGTはLowとなる。
【００６２】
次の書き込み動作（▲１▼WT５）では、書き込み動作（▲１▼WT1）と同様の書き込み動作が行われ、▲１▼DI5の書き込みが行われる。さらに次の書き込みアクセス（▲１▼WT6）は、ページ書き込みアクセスであり、このページ書き込みアクセスでは、書き換えが必要なデータはすでにセンスアンプへ保持されており、直接センスアンプへ書き込むことができるので、▲１▼WT２と同様に、書き込み時間は25nsと高速にデータを書き込むことができる。
【００６３】
このように、ＳＲＡＭインタフェースからのページ書き込みアクセスにおいても、ランダム書き込みサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での書き込みおよびリフレッシュ動作を行うことで、リフレッシュ動作およびロード命令による書き込み動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。さらに、ページ書き込みでは、センスアンプへ直接データを書き込めるため、書き込みサイクル時間は30nsとなり、ランダムサイクル時間の半分に短縮できデータ書き込みの高速化が図れる。
【００６４】
図７は、擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFからの、バースト読み出しアクセス(▲１▼RD1、▲１▼RD2、▲１▼RD3、▲１▼RD4、▲１▼RD5、▲１▼RD6)とリフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）と、ストア命令による読み出しアクセス（▲３▼RD９）が生じた際の動作を示している。この例では４回のバーストアクセスに対する動作を示している。なお、バーストアクセスの回数はコントロールレジスタSREGへその回数を設定することで変更できる。
【００６５】
同期型ＳＲＡＭインタフェースSRAM IFからの読み出しアクセス(▲１▼RD1)が生じた場合、クロックCLKの立ち上がりで、アドレス信号線ADから入力されたアドレスは、直接アドレスバッファABFに保持され、ロウアドレスとカラムアドレスに分離される。次に、アクセス調停回路SARBは、最初の25nsの期間で、リフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。その次の25nsで、読み出し動作（▲１▼RD1）を実行する。このとき、バースト読み出しアクセスの発生からデータDO1の出力までの時間は60nsとなる。
【００６６】
次の読み出しアクセス（▲１▼RD２、▲１▼RD３、▲１▼RD４）は、アクセス調停回路SARB内部でクロックに同期させて発生させたアクセスであり、カラムアドレスのみを１つずつ増やしていくバースト読み出しアクセスである。これらのバーストアクセスでは、必要とするデータはすでにセンスアンプへ保持されており、直接センスアンプから読み出すことができ、さらに、アドレス検出回路ATDによってアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する必要がないため、読み出し時間は20nsと高速にデータ（▲１▼DO1、▲１▼DO2、▲１▼DO3、▲１▼DO4）を順に読み出すことができる。
なお、バーストアクセス終了後は、ワード線を非選択にし、センスアンプのデータをクリアする。
【００６７】
次の読み出しアクセス（▲１▼RD５）が生じた場合アクセス調停回路SARBは、いままで待機していたストア命令による読み出しアクセス（▲３▼RD９）を処理し、次に読み出しアクセス（▲１▼RD5）を処理する。ストア命令による読み出しアクセス（▲３▼RD９）で読み出されたデータ▲３▼DO9はアクセス調停回路SARBを経由して（▲３▼DO3）、バッファSBUFへ転送される。ストア命令による読み出し動作中は、バックグランドデータ転送信号BGTがHighとなり、ストア命令によるデータ転送が行われていることを示し、転送が終了するとバックグランドデータ転送信号BGTはLowとなる。次の読み出し動作（▲１▼RD5）では、読み出しアクセス（▲１▼RD1）での読み出し動作と同様に、読み出し動作を行う。
【００６８】
このように、ＳＲＡＭインタフェースからのバースト読み出しアクセスにおいても、読み出しサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での読み出しおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。
さらに、バースト書き込みでは、アドレス検出回路ATDによってアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する必要がなく、センスアンプから直接データを読み出せるため、読み出しサイクル時間は20nsとなり、ランダムサイクル時間の3分の１に短縮できデータ読み出しの高速化が図れる。
【００６９】
図８は擬似ＳＲＡＭチップPSRAM1のＳＲＡＭインタフェースが同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースSRAM IFからの、バースト書き込みアクセス(▲１▼WT1、▲１▼WT2、▲１▼WT3、▲１▼WT4、▲１▼WT5、▲１▼WT6)と、リフレッシュ制御回路SREFからのリフレッシュアクセス（▲２▼REF）と、ロード命令による書き込みアクセス（▲３▼WT９）とが生じた際の動作を示している。この例では４回のバーストアクセスに対する動作を示している。なお、バーストアクセスの回数およびアクセス時間はコントロールレジスタSREGへその回数を設定することで変更できる。
【００７０】
同期型ＳＲＡＭインタフェースSRAM IFからの書き込みアクセス(▲１▼WT1)が生じた場合、クロックCLKの立ち上がりで、アドレス信号線ADから入力されたアドレスは、直接アドレスバッファABFに保持され、ロウアドレスとカラムアドレスに分離される。次に、アクセス調停回路SARBは、最初の25nsの期間でリフレッシュアクセス（▲２▼REF）によるリフレッシュ動作を行う。その次の25nsで、書き込み動作（▲１▼WT1）を実行する。このとき、書き込みアクセス（▲１▼WT1）が生じてからデータDI1が書き込まれるまでの時間は60nsとなる。
【００７１】
つぎの書き込みアクセス（▲１▼WT２、▲１▼WT３、▲１▼WT４）は、アクセス調停回路SARB内部でクロックに同期させて発生させたアクセスであり、カラムアドレスのみを１つずつ増やしていくバーストアクセスである。これらのバーストアクセスでは、書き換えが必要とするデータはすでにセンスアンプへ保持されており、直接センスアンプへ書き込むことができ、さらに、アドレス検出回路ATDによってアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する必要がないため、書き込み時間は20nsと高速に、データ（▲１▼DI1、▲１▼DI2、▲１▼DI3、▲１▼DI4）を順に書き込むことができる。
なお、バーストアクセス終了後は、選択されているワード線を非選択にし、センスアンプのデータをクリアする。
【００７２】
次の書き込みアクセス（▲１▼WT５）が生じた場合、アクセス調停回路SARBは、いままで待機していたロード命令による書き込みアクセス（▲３▼WT9）を処理し、そして、次に書き込みアクセス（▲１▼WT5）を処理する。ロード命令による書き込みアクセス（▲３▼WT９）では、バッファSBUFへ保持されているデータ▲３▼DI9が、所定のアドレスのメモリセルに書き込まれる。ロード命令による書き込み動作中は、バックグランドデータ転送信号BGTがHighとなり、ロード命令によるデータ転送が行われていることを示し、転送が終了するとバックグランドデータ転送信号BGTはLowとなる。次の書き込み動作（▲１▼WT5）では、書き込みアクセス（▲１▼WT1）での書き込み動作と同様に、書き込みを行う。
【００７３】
このように、ＳＲＡＭインタフェースからのバースト書き込みアクセスにおいても、書き込みサイクル時間（60ns）と比較し、短いサイクル時間（25ns）で擬似ＳＲＡＭチップPSRAM1内部での書き込みおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。
さらに、バースト書き込みでは、アドレス検出回路ATDによってアクセスがランダム書き込みアクセスなのかページ書き込みアクセスなのかを判定する必要がなく、センスアンプへ直接データを書き込めるため、書き込みサイクル時間は20nsとなり、ランダムサイクル時間の3分の１に短縮でき、データ書き込みの高速化が図れる。
【００７４】
図９は擬似ＳＲＡＭチップの別の構成例である。図１に示した擬似ＳＲＡＭチップPSRAM1にエラー検出訂正回路ECCおよび代替処理回路REPが内蔵した点に特徴を有する。大容量フラッシュメモリの中には図１に示したフラッシュメモリチップFLASH1のようにエラー検出訂正回路ECC及び代替処理回路REPを内蔵していないものもある。そのような場合であっても、擬似ＳＲＡＭチップPSRAM2がエラー検出訂正回路ECCおよび代替処理回路REPを有することにより、図１と同様にメモリモジュールの信頼性を維持することができる。なお、同じ符号で表した構成は、特に説明のない場合には同じ機能を有するものであり、以下も同様である。
【００７５】
したがって、この場合擬似ＳＲＡＭチップPSRAM2とエラー検出訂正回路ECCと代替処理回路REPを内蔵しない大容量フラッシュメモリチップとでメモリモジュールを構成することが望ましい。
【００７６】
また、図１０は擬似ＳＲＡＭチップの別の構成例である。図１に示した擬似ＳＲＡＭチップPSRAM1が１つのメモリバンクB0から構成されていたのに対して、図１０に示す擬似ＳＲＡＭチップPSRAM３は複数のメモリバンクB0及びB1から構成されている。メモリバンクB0およびB1は、それぞれ、ロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、センスアンプＳＡ、メモリセル領域ＭＣＥＬから構成されている。
【００７７】
メモリバンクB0とメモリバンクB１とはそれぞれ独立に動作し、例えば、ロード命令やストア命令によるメモリバンクB0への書き込みおよびメモリバンクB0からの読み出しアクセスは、ＳＲＡＭインタフェースSRAM IFからのメモリバンクB１への書き込みアクセス及びメモリバンクB1からの読み出しアクセスとは独立に行うことができるため、高速にフラッシュメモリとのデータ転送を行うことができる。
【００７８】
このようにマルチバンク構成とする場合には、どのバンクに対してバックグラウンドでのデータ転送を行っているかを示すための転送バンク信号TBKが設けられる。例えば、ロード命令やストア命令によりメモリバンクB１へのデータ転送が生じている間は、バックグランドデータ転送信号BGTがHighとなり、転送バンク信号TBKがHighとなる。また、ロード命令やストア命令によりメモリバンクB0へのデータ転送が生じている間は、バックグランドデータ転送信号BGTがHighとなり、転送バンク信号TBKがLowとなる。どちらの場合も、データ転送が終了するとバックグランドデータ転送信号BGTがLowとなる。図１０の例のように２バンクであれば転送バンク信号は１ビットで足りるが、さらにそれより多い場合には転送バンク信号はバンク数に応じたビット数が必要になる。
【００７９】
この様に、メモリバンクを複数持つことによって、データ転送速度の高速化を可能とすることができる。
【００８０】
擬似ＳＲＡＭチップPSRAM1に代えて、擬似ＳＲＡＭチップPSRAM3を用いてメモリモジュールを構成し、図１に示すようなメモリシステムを構成する場合には、バックグランド転送信号BGTに加えて、転送バンク信号TBKが情報処理装置MS1に伝達される。また、図１１は擬似ＳＲＡＭチップPSRAM3を用いてメモリモジュールを形成した場合のメモリマネージメントSMUによるメモリマップの一例を示したものである。
【００８１】
この例では、擬似ＳＲＡＭチップPSRAM3のアドレス空間は、アドレス空間の上部から、コントロールレジスタSREG、メモリバンクB1にワーク領域WK、メモリバンクB0にコピー領域CP、バッファSBUFの一部の領域がマッピングされている。フラッシュメモリチップFLASH1のメインデータ領域FMおよび代替領域FREP内のデータは、ＳＲＡＭインタフェースSRAM IFからのロード命令により、擬似ＳＲＡＭチップPSRAM3のコピー領域CP（メモリバンクB0）へ転送される。
【００８２】
こうして、フラッシュメモリFLASH1に格納されたデータは予めロード命令によりデータ転送してメモリバンクB0に格納されたデータを読み出す。したがって、全アドレス空間を通じて擬似ＳＲＡＭの読み出し速度で読み出すことができる。一方、フラッシュメモリFLASH1に格納するデータは最初にメモリバンクB0に書き込み、その後ストア命令によりデータ転送してメモリバンクB0に格納されたデータをフラッシュメモリFLASH1に書き込むことができる。したがって、全アドレス空間を通じて擬似ＳＲＡＭの書き込み速度で書き込むことができる。さらに、メモリバンクB0とメモリバンクB1が独立に動作可能であるため、メモリバンクB１へのアクセス中でも、メモリバンクB0のデータ転送は停止せず行うことができるため、より高速なデータ転送が可能となる。
図１１では、フラッシュメモリFLASH1に格納されたデータはメモリバンクB0にのみ割り当てられている例を示したが、もちろん、複数のメモリバンク（B0、B1）に割り当てることも可能である。
【００８３】
図１２は第２の実施の形態である情報処理装置MS2とメモリモジュールMM2とから構成されるメモリシステムを示したものである。メモリモジュールMM2は、複数の擬似ＳＲＡＭチップPSRAM4から構成されている。フラッシュメモリチップFLASH2は、第１の実施の形態と同様なフラッシュメモリチップであって、ＮＡＮＤインタフェースNAND IFを装備している。２つの擬似ＳＲＡＭチップは同じメモリチップであり、マスター選択信号MSLを有している点に特徴がある。その他の構成は、図１、図９、図１０において説明したような構成を有する。このように、擬似ＳＲＡＭを複数用いることによりメモリモジュールの記憶容量を増やすことができる。
【００８４】
擬似ＳＲＡＭチップ１PSRAM４aおよび擬似ＳＲＡＭチップ２PSRAM４bとフラッシュメモリチップFLASH2との間のデータ転送はＮＡＮＤインタフェースNAND IFで行われ、擬似ＳＲＡＭチップ１PSRAM４aおよび擬似ＳＲＡＭチップ２PSRAM４bと情報処理装置MS2との間のデータ転送はＳＲＡＭインタフェースSRAM IFで行われる。
【００８５】
マスター選択信号MSLは、擬似ＳＲＡＭチップ１PSRAM４aおよび擬似ＳＲＡＭチップ２PSRAM４bのどちらが、主体的にフラッシュメモリチップFLASH2へアクセスを行うのかどうかを選択する信号である。図１２の例では、擬似ＳＲＡＭチップ１PSRAM４aではマスター選択信号MSLが電源端子VDDに接続され、主体的にフラッシュメモリチップFLASH2へアクセスするマスター擬似ＳＲＡＭになる。一方、擬似ＳＲＡＭチップPSRAM４bではマスター選択信号MSLが接地端子VSS（０V）に接続され、フラッシュメモリチップFLASH2へは主体的にアクセスしないスレーブ擬似ＳＲＡＭとなる。
【００８６】
マスター擬似ＳＲＡＭとなった擬似ＳＲＡＭチップ１PSRAM４aのフラッシュ制御回路PSFCONがフラッシュメモリチップFLASH2とのデータ転送のために制御信号を発生する。スレーブ擬似ＳＲＡＭとなった擬似ＳＲＡＭチップ２PSRAM４bのフラッシュ制御回路PSFCONはデータ転送のための制御信号やデータを発生せず、擬似ＳＲＡＭチップ１PSRAM４aのフラッシュ制御回路PSFCONが発生する制御信号を用いて、フラッシュメモリチップFLASH2とのデータ転送を行う。
【００８７】
フラッシュメモリへ主体的にアクセスするマスター擬似ＳＲＡＭが複数あると、フラッシュメモリへの制御信号が競合状態となり、フラッシュメモリと擬似ＳＲＡＭとの間のデータ転送がうまくいかず、複数の擬似ＳＲＡＭチップを用いて記憶容量を増大することが困難となる。本実施の形態によれば、マスター選択信号MSLを設けることによって、マスター擬似ＳＲＡＭとスレーブ擬似ＳＲＡＭを選択でき、複数の擬似ＳＲＡＭチップを用いて記憶容量を増大することができるため、携帯機器の要求に柔軟に対応できる。
図１３は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールの構成例を示したものである。図１３（Ａ）は上面図であり、図１３（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【００８８】
本実施の形態のマルチチップモジュールは、ボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボード)PCB上に、チップCHIPM1とチップCHIPM2とが積層されている。チップCHIPM1はフラッシュメモリで、チップCHIPM2は擬似ＳＲＡＭである。マルチチップモジュールにより、図１に示すメモリモジュールMM1を１つの封止体に集積できる。チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH1で接続されている。また、チップCHIPM1とチップCHIPM2とはボンディングワイヤPATH３で接続される。
【００８９】
チップの搭載された基盤PCBの上面は樹脂モールドが行われて、各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバーCOVERを使用しても良い。
【００９０】
本実施の形態例ではプリント回路ボードPCB上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基盤PCB間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【００９１】
さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【００９２】
図１４は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールの別の構成例を示したものである。図１４（Ａ）は上面図であり、図１４（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。本構成例においては、チップCHIPM1、チップCHIPM2、チップCHIPM3が積層されている。例えば、チップCHIPM1がフラッシュメモリ、チップCHIPM2が擬似ＳＲＡＭ、チップCHIPM3が中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される情報処理装置MSである。本マルチチップ・モジュールによって図１で示すメモリシステムを１つの封止体に集積できる。
【００９３】
チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH1で接続されている。チップCHIPM1とチップCHIPM2はボンディングワイヤPATH３で接続される。また、チップCHIPM3の実装および配線にボールグリッドアレイが用いられている。
【００９４】
本実装方法では３チップを積層することができるので実装面積を小さく保つことができる。さらに、チップCHIPM3と基盤間の接続はボールグリッドアレイを用いるのでボンディングは不要となりボンディング配線の本数を削減することができるため、組み立て工数を削減でき、より信頼性の高いマルチチップモジュールが実現できる。
【００９５】
図１５は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールのさらに別の構成例を示したものである。図１５（Ａ）は上面図であり、図１５（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。チップCHIPM1とチップCHIPM2が積層され、チップCHIPM3とチップCHIPM4が積層されている。例えば、チップCHIPM1は不揮発性メモリ、チップCHIPM2およびチップCHIPM3は擬似ＳＲＡＭである。チップCHIPM4は中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される情報処理装置MSである。本実装方法では、第２の実施の形態として示したメモリモジュールを用いたメモリシステムを１つの封止体に集積できる。
【００９６】
チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH１で接続され、チップCHIPM３と基盤PCB上のボンディングパットはボンディングワイヤPATH４で接続されている。また、チップCHIPM２とチップCHIPM３はボンディングワイヤPATH５で接続され、チップCHIPM１とチップCHIPM２はボンディングワイヤPATH３で接続される。CHIPM4の実装および配線にボールグリッドアレイ（BGA）が用いられている。
図１６は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールのさらに別の構成例を示したものである。図１６（Ａ）は上面図であり、図１６（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。ボールグリッドアレイ(BGA)によって装置に実装する基盤PCB上に、チップCHIPM1とチップCHIPM2とを積層し、チップCHIPM3を並べている。例えば、チップCHIPM1はフラッシュメモリ、チップCHIPM2およびチップCHIPM3は擬似ＳＲＡＭである。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。本実装方法では、第２の実施形態として示したメモリモジュールMM2を１つの封止体に集積できる。
【００９７】
チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH１で接続され、チップCHIPM３と基盤PCB上のボンディングパットはボンディングワイヤPATH３で接続されている。
図１７は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールのさらに別の構成例を示したものである。図１７（Ａ）は上面図であり、図１７（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。ボールグリッドアレイ(BGA)によって装置に実装する基盤PCB上に、チップCHIPM1とチップCHIPM2を積層し、チップCHIPM3とチップCHIPM4とを積層している。例えば、チップCHIPM1は不揮発性メモリ、チップCHIPM2およびチップCHIPM3は擬似ＳＲＡＭである。チップCHIPM4は中央演算装置CPUとSRAMコントローラSRCとDRAMコントローラSDCとから構成される情報処理装置MSである。本マルチチップ・モジュールでは、第２の実施形態として示したメモリモジュールMM2を用いたメモリシステムを１つの封止体に集積できる。
【００９８】
チップCHIPM1と基盤PCB上のボンディングパットはボンディングワイヤPATH2で接続され、チップCHIPM2と基盤PCB上のボンディングパットはボンディングワイヤPATH１で接続され、チップCHIPM３と基盤PCB上のボンディングパットはボンディングワイヤPATH３で接続されている。CHIPM4の実装および配線にボールグリッドアレイ（BGA）が用いられている。
【００９９】
図１８は第４の実施の形態であるメモリモジュールを利用した携帯電話機の構成例を示す。携帯電話機は、アンテナANT、無線ブロックRF、ベースバンドブロックBB、音声コーデックブロックSP、スピーカーSK、マイクロホンMK、プロセッサCPU、液晶表示部LCD、キーボードKEYおよび本発明のメモリモジュールMEMPで構成される。
【０１００】
通話時の動作を説明する。 アンテナANTを通って受信された音声は無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、音声のアナログ信号をデジタル信号に変換し、エラー訂正と復号処理を行い、音声コーデックブロックSPへ出力する。音声コーデックブロックがデジタル信号をアナログ信号に変換しスピーカーSKに出力すると、スピーカーから相手の声が聞こえる。
【０１０１】
携帯電話機から、インターネットのホームページにアクセスし、音楽データをダウンロードし、再生して聞き、最後にダウンロードした音楽データを保存するという一連の作業を行うときの動作を説明する。
【０１０２】
メモリモジュールMEMPには、基本プログラム、アプリケーションプログラム（メール、Webブラウザ、音楽再生、ゲームなど）が格納されている。キーボードより、Webブラウザの起動を指示すると、メモリモジュールMEMP内のFLASHに格納されているWebブラウザのプログラムが、同じメモリモジュールMEMP内の擬似ＳＲＡＭへと転送される。擬似ＳＲＡＭへの転送が終了するとプロセッサCPUは擬似ＳＲＡＭ内のWebブラウザのプログラムを実行し、液晶表示LCDにWebブラウザが表示される。所望のホームページにアクセスし、気に入った音楽データのダウンロードをキーボードKEYより指示すると、音楽データは、アンテナANTを通って受信され、無線ブロックRFで増幅され、ベースバンドブロックBBへ入力される。ベースバンドブロックBBでは、アナログ信号である音楽データをデジタル信号に変換し、エラー訂正と復号処理を行う。最終的に、デジタル信号化された音楽データはメモリモジュールMEMPの擬似ＳＲＡＭへ一旦、格納され、フラッシュメモリへと転送される。
【０１０３】
次に、キーボードKEYより、音楽再生プログラムの起動を指示するとメモリモジュールMEMP内のフラッシュメモリに格納されている音楽再生プログラムが、同じメモリモジュールMEMP内の擬似ＳＲＡＭへと転送される。擬似ＳＲＡＭへの転送が終了するとプロセッサCPUは擬似ＳＲＡＭ内の音声再生プログラムを実行し、液晶表示LCDに音楽再生プログラムが表示される。
【０１０４】
キーボードKEYより、擬似ＳＲＡＭへダウンロードした音楽データを聞くための指示を行うと、プロセッサCPUは音楽再生プログラムを実行し、擬似ＳＲＡＭに保持している音楽データを処理し、最終的にスピーカーSKから音楽を聞くことができる。
このとき、本発明のメモリモジュールは大容量の擬似ＳＲＡＭを用いているため、Webブラウザと音楽再生プログラムは擬似ＳＲＡＭに保持されており、どちらのプログラムもCPUによって同時に実行されている。さらに、電子メールプログラムを起動し、電子メールプログラム、メールの送受信も同時にできる。また、Webのブラウザを停止した場合でも、メモリモジュール内の擬似ＳＲＡＭには保持しているため、再起動時はすぐに起動することができる。キーボードKEYより電源遮断の指示が入力されると、メモリモジュールMEMPは、ディープスタンバイ状態に移行し、最低限のデータ保持を行い、消費電力を極端に小さくできる。
【０１０５】
このように、本発明に係るメモリモジュールを用いることにより、大量のメール、音楽再生、アプリケ-ションプログラムや音楽データ、静止画像データ、動画データなどを格納でき、さらに複数のプログラムを同時に実行できる。図１８の構成に代えて、プロセッサCPUとメモリモジュールMEMPとを１つの封止体に集積した本発明のメモリシステムを用いてもよい。１つの封止体に集積したメモリシステムを用いることによって、部品点数を削減できるため、低コスト化ができ、携帯電話の信頼性が向上する。
【０１０６】
【発明の効果】
ＳＲＡＭインタフェースと大容量フラッシュインタフェースの双方を装備した擬似ＳＲＡＭチップと大容量フラッシュメモリとでメモリモジュールを構成することにより、高速にデータを読み出し、書き出しが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態であるメモリシステムの構成図である。
【図２】第１の実施の形態であるメモリシステムのアドレスマップの一例を示す図である。
【図３】擬似ＳＲＡＭへのランダム読み出しアクセスのタイミングチャートである。
【図４】擬似ＳＲＡＭへのランダム書き込みアクセスのタイミングチャートである。
【図５】擬似ＳＲＡＭへのページ読み出しアクセスのタイミングチャートである。
【図６】擬似ＳＲＡＭへのページ書き込みアクセスのタイミングチャートである。
【図７】擬似ＳＲＡＭへのバースト読み出しアクセスのタイミングチャートである。
【図８】擬似ＳＲＡＭへのバースト書き込みアクセスのタイミングチャートである。
【図９】メモリモジュールを構成する擬似ＳＲＡＭの別の構成図である。
【図１０】メモリモジュールを構成する擬似ＳＲＡＭのさらに別の構成図である。
【図１１】図１０の擬似ＳＲＡＭを用いた場合におけるメモリシステムのアドレスマップの一例を示す図である。
【図１２】第２の実施の形態であるメモリシステムの構成図である。
【図１３】図１３（Ａ）は、メモリモジュールを実装したマルチチップモジュールの構成例の上面図であり、図１３（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１４】図１４（Ａ）は、メモリモジュールを実装したマルチチップモジュールの別の構成例の上面図であり、図１４（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１５】図１５（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図１５（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１６】図１６（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図１６（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１７】図１７（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図１７（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１８】本発明によるメモリシステムを利用した携帯電話の構成例を示すブロック図である。
【符号の説明】
CLK…クロック、AD…アドレス信号線、CM…コマンド信号線、DQ…データ入出力信号線、BGT…バックグランドデータ転送信号、SCTL…制御回路、SARB…アクセス調停回路、SMU…メモリマネージメント回路、SINT…初期化回路、SREF…リフレッシュ制御回路、 SREG…コントロールレジスタ、 SBUF…バッファ、PSRAM1…擬似ＳＲＡＭ、YDEC…カラムデコーダ、XDEC…ロウデコーダ、SA…センスアンプ、WLｎ、WLo…ワード線、 BLｎ、BLo…ビット線、ECC…エラー検出訂正回路、REP…代替処理回路、PSFCON…フラッシュ制御回路、FCTL1…制御回路、MA…メモリアレイ、WK…ワーク領域、CP…コピー領域、CPU…中央演算装置、MS1…情報処理装置、MM1…メモリモジュール、FLASH１…フラッシュメモリ、NAND IF…ＮＡＮＤインタフェース、SDRAM IF…ＳＤＲＡＭインタフェース、SRAM IF…ＳＲＡＭインターフェース、SRC…SRAMコントローラ、SBoot…ブート領域、CIP…初期自動転送領域、FM…メインデータ領域、Fboot…初期プログラム領域、FREP…代替領域、IP…初期自動転送領域、AutoLoad…自動転送、AutoBootLoad…自動ブートデータ転送、Load…ロード転送、Store…ストア転送、VDD…電源端子、VDDQ…IO電源端子、VSS…接地端子、MSL…マスター選択信号、PCB…プリント回路基板、COVER…モジュールの封止カバー、PATH1〜PATH5…ボンディング配線、ANT…アンテナ、RF…無線ブロック、BB…ベースバンドブロック、SP…音声コーデックブロック、SK…スピーカー、MK…マイクロホン、CPU…プロセッサ、LCD…液晶表示部、KEY…キーボード、MEMP…メモリモジュール。
Claims (7)
- スタティックランダムアクセスメモリチップと不揮発性メモリチップとを有するメモリモジュールであって、
上記スタティックランダムアクセスメモリチップは、
それぞれキャパシタと上記キャパシタに接続されるトランジスタを含む複数のメモリセルを有するメモリアレイと、
上記メモリセルに対するリフレッシュ動作を制御するリフレッシュ制御回路と、
上記不揮発性メモリチップとのアクセスを制御する不揮発性メモリ制御回路と、
上記メモリモジュールの外部から上記スタティックランダムアクセスメモリチップにアクセスするためのスタティックランダムアクセスメモリインタフェースと、
上記スタティックランダムアクセスメモリチップから上記不揮発性メモリチップにアクセスするための不揮発性メモリインタフェースと、を有し、
上記スタティックランダムアクセスメモリインタフェースを介する第１ランダムアクセスと、上記リフレッシュ制御回路からのリフレッシュアクセスと、上記不揮発性メモリ制御回路からの第１アクセスとが重なった場合に、
上記スタティックランダムアクセスメモリインタフェースのアクセスのサイクル時間内に、上記第１ランダムアクセスに基づく上記メモリアレイへのアクセスと上記リフレッシュアクセスに基づく上記メモリアレイへのアクセスとを行い、次に続く上記スタティックランダムアクセスメモリインタフェースのアクセスのサイクル時間内に、上記第１アクセスに基づく上記メモリアレイへのアクセスを行うメモリモジュール。 - 請求項１において、
上記第１ランダムアクセスに連続して、上記スタティックランダムアクセスメモリインタフェースを介する第２ランダムアクセスが発生した場合に、
上記第１アクセスに基づく上記メモリセルへのアクセスと上記第２ランダムアクセスに基づく上記メモリセルアレイへのアクセスとを、上記スタティックランダムアクセスメモリインタフェースのアクセスのサイクル時間内に行うメモリモジュール。 - 請求項１において、
上記スタティックランダムアクセスメモリチップは、第１のアドレス空間と第２のアドレス空間とを有し、
上記第２のアドレス空間は、不揮発性メモリチップのアドレス空間とされているメモリモジュール。 - 請求項３において、
上記不揮発性メモリチップの所定のアドレス領域にブートデータが格納されており、
上記スタティックランダムアクセスメモリチップに電源投入後、上記ブートデータを上記スタティックランダムアクセスメモリチップの上記第２のアドレス空間の所定のアドレス領域に転送するメモリモジュール。 - 請求項３において、
上記スタティックランダムアクセスメモリチップの上記メモリアレイは第１のバンクと第２のバンクとを有し、
上記第１のバンクに上記第１のアドレス空間が割り当てられ、上記第２のバンクに上記第２のアドレス空間が割り当てられたメモリモジュール。 - 請求項１において、
上記不揮発性メモリはＮＡＮＤ型フラッシュメモリまたはＡＮＤ型フラッシュメモリであるメモリモジュール。 - 請求項１において、
上記スタティックランダムアクセスメモリチップと上記不揮発性メモリチップとが１パッケージに実装されたメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003196861A JP4463503B2 (ja) | 2003-07-15 | 2003-07-15 | メモリモジュール及びメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003196861A JP4463503B2 (ja) | 2003-07-15 | 2003-07-15 | メモリモジュール及びメモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005038454A JP2005038454A (ja) | 2005-02-10 |
| JP4463503B2 true JP4463503B2 (ja) | 2010-05-19 |
Family
ID=34207168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003196861A Expired - Fee Related JP4463503B2 (ja) | 2003-07-15 | 2003-07-15 | メモリモジュール及びメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4463503B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7451263B2 (en) * | 2006-02-08 | 2008-11-11 | Infineon Technologies Ag | Shared interface for components in an embedded system |
| KR101300657B1 (ko) | 2007-07-06 | 2013-08-27 | 삼성전자주식회사 | 비휘발성 메모리 및 버퍼 메모리를 포함하는 메모리 시스템및 그것의 데이터 읽기 방법 |
| US7623365B2 (en) | 2007-08-29 | 2009-11-24 | Micron Technology, Inc. | Memory device interface methods, apparatus, and systems |
| US8106520B2 (en) | 2008-09-11 | 2012-01-31 | Micron Technology, Inc. | Signal delivery in stacked device |
| JP5756622B2 (ja) | 2010-11-30 | 2015-07-29 | 株式会社日立製作所 | 半導体装置 |
| CN102681946B (zh) * | 2012-05-11 | 2015-03-11 | 龙芯中科技术有限公司 | 内存访问方法和装置 |
| JP6335616B2 (ja) * | 2013-04-30 | 2018-05-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5620557B2 (ja) * | 2013-09-30 | 2014-11-05 | 株式会社日立製作所 | 情報処理システム |
-
2003
- 2003-07-15 JP JP2003196861A patent/JP4463503B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005038454A (ja) | 2005-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1717662B (zh) | 存储器模块、存储器系统和信息仪器 | |
| KR100928364B1 (ko) | 메모리 모듈 | |
| KR100940163B1 (ko) | 메모리 시스템 | |
| JP4463503B2 (ja) | メモリモジュール及びメモリシステム | |
| KR100958767B1 (ko) | 메모리 모듈 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060713 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090721 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090924 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100216 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100217 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140226 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |