JP4463377B2 - Semiconductor device and manufacturing method thereof - Google Patents

Description

【００２６】
このような条件で作製された酸化窒化シリコン膜（Ａ）〜（Ｃ）の諸特性を表２にまとめて示す。表２には、ラザフォード・バックスキャッタリング・スペクトロメトリー（Rutherford Backscattering Spectrometry：以下、ＲＢＳと省略して記す。使用装置 システム；３Ｓ−Ｒ１０、加速器；ＮＥＣ３ＳＤＨ pelletron エンドステーション；ＣＥ＆Ａ ＲＢＳ−４００）から求めた水素（Ｈ）、窒素（Ｎ）、酸素（Ｏ）、シリコン（Ｓｉ）の組成比と密度、フーリエ変換赤外分光法（以下、ＦＴ−ＩＲと記す。使用装置 Nicolet Magna-IR 760）から求めたＮ−Ｈ結合とＳｉ−Ｈ結合の密度、フッ化水素アンモニウム（ＮＨ₄ＨＦ₂）を７．１３％とフッ化アンモニウム（ＮＨ₄Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度、および熱アニールによる内部応力の変化量を示す。内部応力の測定器はIonic System社製のModel-30114を使用し、シリコンウエハー基板上に作製した試料で測定した。内部応力の表記で（＋）の記号は引張り応力（膜を内側にして変形する応力）を表し、（―）の記号は圧縮応力（膜を外側にして変形する応力）を表している。
【００２７】
【表２】

【００２８】
酸化窒化シリコン膜（Ａ）は酸素に対する窒素の組成比が０．９１であり、酸化窒化シリコン膜（Ｂ）の０．１２と比較して、窒素の含有比率が高くなる条件とした。このとき、酸化窒化シリコン膜（Ａ）では酸素に対する水素の組成比が０．６２となり、酸化窒化シリコン膜（Ｂ）では０．０３であった。その結果膜の密度が高まり、ウエットエッチング速度は酸化窒化シリコン膜（Ｂ）の９６nm/min（熱アニール後）と比較して酸化窒化シリコン膜（Ａ）４４nm/min（熱アニール後）となり、速度が遅くなることから緻密な膜であることが推定できた。ウエットエッチング速度から比較すると、酸化窒化シリコン膜（Ｃ）は酸化窒化シリコン膜（Ｂ）よりも速く、密度が小さい膜であることが推定できる。
【００２９】
勿論、酸化窒化シリコン膜の作製条件は表１に限定されるものではない。酸化窒化シリコン膜（Ａ）は、ＳｉＨ₄とＮＨ₃とＮ₂Ｏとを用い、基板温度２５０〜４５０℃、反応圧力１０〜１００Pa、電源周波数１３．５６MHz以上を用い、放電電力密度０．１５〜０．８０W/cm²として、水素濃度１０〜３０atomic％、窒素濃度２０〜３０atomic％、酸素濃度２０〜３０atomic％、密度８×１０²²〜２×１０²³/cm³、上記フッ化水素アンモニウム（ＮＨ₄ＨＦ₂）を７．１３％とフッ化アンモニウム（ＮＨ₄Ｆ）を１５．４％含む混合溶液エッチング速度が４０〜７０nm/minとなるようにすれば良い。一方、酸化窒化シリコン膜（Ｂ）は、ＳｉＨ₄とＮ₂Ｏとを用い、基板温度２５０〜４５０℃、反応圧力１０〜１００Pa、電源周波数１３．５６MHz以上を用い、放電電力密度０．１５〜０．８０W/cm²として、水素濃度０．１〜１０atomic％、窒素濃度１〜２０atomic％、酸素濃度５５〜６５atomic％、密度６×１０²²〜９×１０²²/cm³、上記フッ化水素アンモニウム（ＮＨ₄ＨＦ₂）を７．１３％とフッ化アンモニウム（ＮＨ₄Ｆ）を１５．４％含む混合溶液エッチング速度が９０〜１３０nm/minとなるようにすれば良い。
【００３０】
また、表２では結合水素量、ウエットエッチング速度、内部応力については膜の堆積後の値と、熱処理（５００℃、１時間＋５５０℃、４時間：結晶化の工程における処理条件と同等なもの）後の値を示した。表２の特性から明らかなように、この熱処理によって酸化窒化シリコン膜から水素が放出され、また膜が緻密化して引張り応力が大きくなる方向へ変化した。
【００３１】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施形態では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、ブロッキング層１０２と非晶質半導体層１０３ａとは両者を連続形成しても良い。例えば、ブロッキング層１０２ｂをプラズマＣＶＤ法で成膜後、反応ガスをＳｉＨ₄、Ｎ₂ＯからＳｉＨ₄とＨ₂或いはＳｉＨ₄のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、ブロッキング層１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００３２】
＜結晶化の工程：図１（Ｂ）＞
そして、公知の結晶化技術を使用して非晶質半導体層１０３ａから結晶質半導体層１０３ｂを形成する。例えば、レーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用すれば良い。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが肝要であり、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させることが望ましい。
【００３３】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm²(代表的には３００〜４００mJ/cm²)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして結晶質半導体層を形成することができる。
【００３４】
その他にも個体レーザーであるＹＡＧレーザー、ＹＶＯ₄レーザー、ＹＡｌＯ₃レーザー、ＹＬＦレーザーなどを用いることができる。これらの個体レーザーは１０６４nmの基本波よりは、むしろその第２高調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）が利用される。光の侵入長により、第２高調波（５３２nm）を用いる場合には半導体膜の表面及び内部から、第３高調波（３５５nm）や第４高調波（２６６nm）の場合にはエキシマレーザーと同様に半導体膜の表面から加熱して結晶化を行うことができる。
【００３５】
非晶質半導体膜の結晶化条件の一例は、Ｎｄ：ＹＡＧレーザーのパルス発振周波数を１〜１０kHzとし、レーザーエネルギー密度を１００〜５００mJ/cm²(代表的には１００〜４００mJ/cm²)として、シリンドリカルレンズなどを含む光学系にて形成した線状レーザー光３０６をその長手方向に対し垂直な方向に走査して（或いは、相対的に基板を移動させて）する。線状レーザー光の線幅は１００〜１０００μm、例えば４００μmとする。このようにして熱結晶化法とレーザー結晶化法を併用することにより、結晶性の高い結晶質半導体膜を形成することができる。
【００３６】
熱アニール法による場合にはファーネスアニール炉を用い、窒素雰囲気中で６００〜６６０℃程度の温度でアニールを行う。いずれにしても非晶質半導体層を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質半導体層の厚さは当初の非晶質半導体層の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。
【００３７】
＜島状半導体層形成、マスク層形成：図１（Ｃ）＞
そして、結晶質半導体層１０３ｂ上にフォトレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割して島状半導体層１０４、１０５ａを形成し活性層とする。ドライエッチングにはＣＦ₄とＯ₂の混合ガスを用いた。その後、プラズマＣＶＤ法や減圧ＣＶＤ法、またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層１０６を形成する。例えば、プラズマＣＶＤ法による場合、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させ、１００〜１５０nm代表的には１３０nmの厚さに形成する。
【００３８】
＜チャネルドープ工程：図１（Ｄ）＞
そしてフォトレジストマスク１０７を設け、ｎチャネル型ＴＦＴを形成する島状半導体層１０５ａにしきい値電圧を制御する目的で１×１０¹⁶〜５×１０¹⁷atoms／cm³程度の濃度でｐ型を付与する不純物元素を添加する。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。ここではイオンドープ法でジボラン（Ｂ₂Ｈ₆）を用いホウ素（Ｂ）を添加した。ホウ素（Ｂ）添加は必ずしも必要でなく省略しても差し支えないが、ホウ素（Ｂ）を添加した半導体層１０５ｂはｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することができた。
【００３９】
＜ｎ^-ドープ工程：図１（Ｅ）＞
ｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層１０５ｂに選択的に添加する。半導体に対してｎ型を付与する不純物元素には、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）など周期律表第１５族の元素が知られている。フォトレジストマスク１０８を形成し、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）を用いたイオンドープ法を適用した。形成される不純物領域１０９におけるリン（Ｐ）濃度は２×１０¹⁶〜５×１０¹⁹atoms／cm³の範囲とする。本明細書中では、不純物領域１０９に含まれるｎ型を付与する不純物元素の濃度を（ｎ^-）と表す。
【００４０】
＜マスク層除去、レーザー活性化、ゲート絶縁膜形成：図１（Ｆ）＞
次に、マスク層１０６を純水で希釈したフッ酸などのエッチング液により除去した。そして、図１（Ｄ）と図１（Ｅ）で島状半導体層１０５ｂに添加した不純物元素を活性化させる工程を行う。活性化は窒素雰囲気中で５００〜６００℃で１〜４時間の熱アニールや、レーザーアニールなどの方法により行うことができる。また、両方の方法を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ²として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【００４１】
次に、ゲート絶縁膜１１０をプラズマＣＶＤ法またはスパッタ法を用いて４０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜（Ｂ）で形成すると良い。その他に、ゲート絶縁膜を他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４２】
＜第１の導電層の形成：図２（Ａ）＞
ゲート絶縁膜上には、ゲート電極を形成するために導電層を成膜する。この導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造とすることもできる。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）１１１と金属膜から成る導電層（Ｂ）１１２とを積層させた。導電層（Ｂ）１１２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１１１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などで形成する。また、導電層（Ａ）１１１はタングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）１１２は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００４３】
導電層（Ａ）１１１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１１２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）１１１に３０ｎｍの厚さのＴａＮ膜を、導電層（Ｂ）１１２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。ＴａＮ膜はＴａをターゲットとしてスパッタガスにＡｒと窒素との混合ガスを用いて成膜した。ＴａはスパッタガスにＡｒを用いた。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とすすには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られた。尚、図示しないが、導電層（Ａ）１１１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜１１０に拡散するのを防ぐことができる。いずれにしても、導電層（Ｂ）は抵抗率を１０〜５００μΩcmの範囲ですることが好ましい。
【００４４】
＜ゲート電極形成：図２（Ｂ）＞
次に、フォトレジストマスク１１３を形成し、導電層（Ａ）１１１と導電層（Ｂ）１１２とを一括でエッチングしてゲート電極１１４、１１５を形成する。例えば、ドライエッチング法によりＣＦ₄とＯ₂の混合ガス、またはＣｌ₂を用いて１〜２０Paの反応圧力で行うことができる。ゲート電極１１４、１１５は、導電層（Ａ）から成る１１４ａ、１１５ａと、導電層（Ｂ）から成る１１４ｂ、１１５ｂとが一体として形成されている。この時、ｎチャネル型ＴＦＴのゲート電極１１５は不純物領域１０９の一部と、ゲート絶縁膜１１０を介して重なるように形成する。また、ゲート電極は導電層（Ｂ）のみで形成することも可能である。
【００４５】
＜ｐ⁺ドープ工程：図２（Ｃ）＞
次いで、ｐチャネル型ＴＦＴのソース領域およびドレイン領域とする不純物領域１１７を形成する。ここでは、ゲート電極１１４をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層はフォトレジストマスク１１６で被覆しておく。そして、不純物領域１１７はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。この領域のボロン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／cm³となるようにする。本明細書中では、ここで形成された不純物領域１１７に含まれるｐ型を付与する不純物元素の濃度を（ｐ⁺）と表す。
【００４６】
＜ｎ⁺ドープ工程：図２（Ｄ）＞
次に、ｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成する不純物領域１１８の形成を行った。ここでは、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹atoms／cm³とした。本明細書中では、ここで形成された不純物領域１１８に含まれるｎ型を付与する不純物元素の濃度を（ｎ⁺）と表す。不純物領域１１７にも同時にリン（Ｐ）が添加されるが、既に前の工程で添加されたボロン（Ｂ）濃度と比較して不純物領域１１７に添加されたリン（Ｐ）濃度はその１／２〜１／３程度なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００４７】
＜保護絶縁層形成、活性化工程、水素化工程：図２（Ｅ）＞
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を熱アニール法で行う。この工程はファーネスアニール炉を用いれば良い。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。アニール処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、アニール処理の前に、５０〜２００nmの厚さの保護絶縁層１１９を酸化窒化シリコン膜や酸化シリコン膜などで形成すると良い。酸化窒化シリコン膜は表１のいずれの条件でも形成できるが、その他にも、ＳｉＨ₄を２７SCCM、Ｎ₂Ｏを９００SCCMとして反応圧力１６０Pa、基板温度３２５℃、放電電力密度０．１W/cm²で形成すると良い。
【００４８】
レーザーアアニール法による結晶化は、エキシマレーザーや、ＹＡＧレーザー、ＹＶＯ₄レーザー、ＹＡｌＯ₃レーザー、ＹＬＦレーザーなどで行う。ＹＡＧレーザーなどの個体レーザーは基本波から第２、第３高調波のいずれかを適用すると良い。
【００４９】
活性化の工程の後、さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００５０】
＜層間絶縁層、ソース配線およびドレイン配線形成、パッシベーション膜形成：図２（Ｆ）＞
活性化および水素化の工程が終了したら、保護絶縁層上にさらに酸化窒化シリコン膜または酸化シリコン膜を積層させ、層間絶縁層１２０を形成する。酸化窒化シリコン膜は保護絶縁層１１９と同様にしてＳｉＨ₄を２７SCCM、Ｎ₂Ｏを９００SCCMとして反応圧力１６０Pa、基板温度３２５℃とし、放電電力密度を０．１５W/cm²として、５００〜１５００nm（好ましくは６００〜８００nm）の厚さで形成する。
【００５１】
そして、層間絶縁層１２０および保護絶縁層１１９ＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線１２１、１２４と、ドレイン配線１２２、１２３を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００５２】
次に、パッシベーション膜１２５として、窒化シリコン膜または酸化窒化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。さらに、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。
【００５３】
こうして基板１０１上に、ｎチャネル型ＴＦＴ１３４とｐチャネル型ＴＦＴ１３３とを完成させることができた。ｐチャネル型ＴＦＴ１３３には、島状半導体層１０４にチャネル形成領域１２６、ソース領域１２７、ドレイン領域１２８を有している。ｎチャネル型ＴＦＴ１３４には、島状半導体層１０５にチャネル形成領域１２９、ゲート電極１１５と重なるＬＤＤ領域１３０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域１３２、ドレイン領域１３１を有している。このＬov領域のチャネル長方向の長さは、チャネル長３〜８μmに対して、０．５〜３．０μm（好ましくは１．０〜１．５μm）とした。図２ではそれぞれのＴＦＴをシングルゲート構造としたが、ダブルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００５４】
このように作製したＴＦＴの特性を評価した。ＴＦＴで形成した回路を所望の駆動電圧で正常に動作させるために着目する特性は、Ｖｔｈ、Ｓ値、電界効果移動度などであり、ここでは特にＶｔｈとＳ値について着目した。ＴＦＴのサイズはpチャネル型およびｎチャネル型ＴＦＴ共にチャネル長Ｌ＝８μm、チャネル幅Ｗ＝８μmであり、ｎチャネル型ＴＦＴにはＬＤＤとしてＬov＝２μmを設けてある。
【００５５】
図３は、チャネルドープをしていないｎチャネル型ＴＦＴのＳ値とＶshiftの関係を、各種ブロッキング層の膜厚をパラメータとして示したものである。ここで、Ｖshiftとは図２３（Ｃ）に示すように、ドレイン電流（Ｉd）対ゲート電圧（Ｖｇ）のサブスレッショルド特性において、傾きが最大になる点に引かれた接線がＩd＝１×１０^-12Ａの水平線と交差する電圧値として定義する。Ｖshiftは小さいほど良く、理想的にはＶshift＝０Ｖであることが望ましい。図３に示すデータでは、Ｓ値とＶshiftの間には明らかな相間が見られ、Ｖshiftが０Ｖに近づくほどＳ値が小さくなり、ＴＦＴの特性として理想的な状態になって行くことが明らかである。
【００５６】
図３では、ｎチャネル型ＴＦＴのＶshiftの値ブロッキング層１０２を構成する酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）との膜厚について検討した結果である。図３でプロットしたデータはいずれもチャネルドープをしていない試料のものであり、Ｖshiftの値を所定の範囲内にするには最適な膜厚の組み合わせがあることを示している。例えば、Ｖshiftをー１．５〜―０．５Ｖの範囲にするには、酸化窒化シリコン膜（Ａ）の厚さを５０nmまたは２００nmとし、酸化窒化シリコン膜（Ｂ）の厚さを３０nmまたは２００nmとすれば良いことがわかる。
【００５７】
図４（Ａ）〜（Ｆ）は、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおけるＶｔｈ、Ｓ値、Ｖshiftの第１のブロッキング層１０２ａの膜厚依存性を示す。第２のブロッキング層１０２ｂの厚さは２００nm一定とした。第１のブロッキング層１０２ａの膜厚の変化５０〜２００nmに対して特性の変化は観測されていない。
【００５８】
また、図５（Ａ）〜（Ｆ）は、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおけるＶｔｈ、Ｓ値、Ｖshiftの第２のブロッキング層１０２ｂの膜厚依存性を示す。第１のブロッキング層１０２ａの厚さは５０nm一定とした。図５に示すデータには、第２のブロッキング層１０２ｂに酸化窒化シリコン膜（Ｂ）を適用した場合と、酸化窒化シリコン膜（Ｃ）を適用した場合とを示した。その結果、まず第２のブロッキング層１０２ｂが厚くなるとＳ値が悪くなり、Ｖｔｈの変動も大きくなった。その傾向は酸化窒化シリコン膜（Ｃ）を適用した場合において顕著であった。その原因は十分明らかでないが、表２で示したように酸化窒化シリコン膜（Ｂ）と（Ｃ）とではウエットエッチング速度に差があり、酸化窒化シリコン膜（Ｂ）のようにウエットエッチング速度が遅く、緻密で硬い膜の方が良いことが明らであった。
【００５９】
図６は、ブロッキング層１０２のアルカリ金属元素の汚染防止効果を、２次イオン質量分析法（ＳＩＭＳ）で測定した結果を示す。測定に用いた装置は、Physical Electronics社製Model-6600であり、試料は、ガラス基板上にまず酸化窒化シリコン膜（Ａ）を５０nmの厚さに密接形成し、その上に酸化窒化シリコン膜（Ｂ）を１２５nm、さらにシリコン膜を５０nm形成し、ファーネスアニール炉を用い熱アニール法による結晶化温度（５００℃で１時間と、５５０℃で４時間の熱アニール処理）で処理したものである。図６のデータは、シリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）の分布を２次イオン強度で表し、その分布に対するナトリウム（Ｎａ）の分布を定量化して示した。その結果、ガラス基板から酸化窒化シリコン膜（Ａ）への拡散もしくはしみ出しは観測されず、酸化窒化シリコン膜（Ａ）の膜厚が５０nmでも十分ブロッキング層として効果があることが確認できた。
【００６０】
図７は、前述の結晶化温度における処理前後のブロッキング層の内部応力変化に対するＶshiftの変化を示す。酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）との膜厚の組み合わせについて検討されているが、内部応力の変化量が少ない程Ｖshiftが小さくなることが明らかとなった。
【００６１】
完成したＴＦＴにおいてｎチャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、Ｖｔｈを０．５Ｖ以上２．５Ｖ以下、電界効果移動度は１２０cm²/V・sec以上２５０cm²/V・sec以下とすることができる。また、ｐチャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、Ｖｔｈを−０．５Ｖ以上−２．５Ｖ以下、電界効果移動度は８０cm²/V・sec以上１５０cm²/V・sec以下とすることができる。このようにバックチャネル側に設ける酸化窒化シリコン膜を用いたブロッキング層の膜厚および膜質には最適な範囲があり、適した組み合わせとすることによりＴＦＴの特性を安定化させることができる。
【００６２】
[実施形態２]
実施形態１で示したブロッキング層を設けることで、図３で示したようにＶｔｈをー０．５〜―１．５Ｖ程度の範囲とすることができ、チャネルドープ工程を簡略化することができる。実施形態１と同様にして図１（Ｃ）までの工程を行い、基板１０１上にブロッキング層１０２、島状半導体層１０４、１０５、マスク層１０６を形成する。そして、図２１に示すようにしきい値電圧を制御する目的で実施形態１と同様に、イオンドープ法でジボラン（Ｂ₂Ｈ₆）を用いホウ素（Ｂ）を添加して、ボロン（Ｂ）が添加された島状半導体層１０４ｂ、１０５ｂを形成する。これは特別にフォトレジストマスクを設けずに行う全面チャネルドープ工程とする。添加するボロン（Ｂ）濃度を１×１０¹⁶atoms／cm³で添加するとｎチャネル型ＴＦＴのＶｔｈを０．５〜２．５Ｖの範囲にすることができた。このボロン（Ｂ）濃度では、ｐチャネル型ＴＦＴのＶｔｈは殆ど変化せず、−０．５〜―１．５Ｖの範囲であった。その他の方法として、非晶質半導体層を形成するときにジボラン（Ｂ₂Ｈ₆）を同時に添加しても同様な効果を得ることができる。以降は図１（Ｅ）以降の工程を実施形態１と同様にして行えば図２（Ｆ）に示す構造のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成できる。ここでチャネル形成領域１２６、１２９には図２１で添加した濃度のボロン（Ｂ）が含まれている。このような工程とすることで、チャネルドープ用のフォトマスクを１枚削減でき、実施形態１と比較して工程数を削減することができる。
【００６３】
[実施形態３]
本実施形態では、Ｖｔｈの値を精密に制御する形態について示す。まず、実施形態１と同様にして図１（Ｃ）までの工程を行い、基板１０１上にブロッキング層１０２、島状半導体層１０４、１０５、マスク層１０６を形成する。そして、図２２（Ａ）で示すように実施形態２と同様にして全面チャネルドープ工程を行い、ボロン（Ｂ）が添加された島状半導体層１０４ｂ、１０５ｂを形成する。さらに、図２２（Ｂ）に示すように、フォトレジストマスク１０７を形成し、１×１０¹⁶〜５×１０¹⁷atoms／cm³程度の濃度でｐ型を付与する不純物元素を添加して、ボロン（Ｂ）が添加された島状半導体層１０５ｃを形成する。以降は図１（Ｅ）以降の工程を実施形態１と同様にして行えば図２（Ｆ）に示す構造のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成できる。ここでチャネル形成領域１２６、１２９には図２１で添加した濃度のボロン（Ｂ）が含まれている。このような工程とすることで、ｎチャネル型ＴＦＴのＶｔｈを０．５〜２．５Ｖの範囲に精密に制御することが可能となり、ｐチャネル型ＴＦＴのＶｔｈを−０．５〜―１．５Ｖの範囲とすることができる。
【００６４】
【実施例】
［実施例１］
本発明の実施例を図８〜図１２を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することにする。
【００６５】
図８（Ａ）において、基板２０１にはバリウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス基板を用いる。本実施例ではアルミノホウケイ酸ガラス基板を用いた。この時ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板２０１のＴＦＴを形成する表面には、基板２０１からのアルカリ金属元素をはじめとする不純物拡散を防ぐために、酸化窒化シリコン膜（Ａ）２０２ａを５０nmの厚さに形成し、さらにその上に酸化窒化シリコン膜（Ｂ）２０２ｂを１００nmを積層させてブロッキング層２０２とする。
【００６６】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層２０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、ブロッキング層２０２と非晶質シリコン層２０３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図８（Ａ））
【００６７】
そして、公知の結晶化技術を使用して非晶質シリコン層２０３ａから結晶質シリコン層２０３ｂを形成する。例えば、レーザーアニール法や熱アニール法（固相成長法）を適用すれば良いが、ここでは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン層２０３ｂを形成した。まず、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層を形成した（図示せず）。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程までで結晶質シリコン膜を得ることができる。この状態で表面に残存する触媒元素の濃度は３×１０¹⁰〜２×１０¹¹atoms/cm²であった。その後、結晶化率を高めるためにレーザーアニール法を併用しても良い。例えば、ＸＣｌエキシマレーザー（波長３０８nm）を用い、光学系で線状ビームを形成して、発振周波数５〜５０Hz、エネルギー密度１００〜５００mJ/cm²として線状ビームのオーバーラップ割合を８０〜９８％として照射する。このようにして、結晶性シリコン膜２０３ｂを得る。（図８（Ｂ））
【００６８】
そして、結晶質シリコン膜２０３ｂをエッチング処理して島状に分割し、島状半導体層２０４〜２０７を形成し活性層とする。その後、プラズマＣＶＤ法や減圧ＣＶＤ法、またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層２０８を形成する。例えば、減圧ＣＶＤ法でＳｉＨ₄とＯ₂との混合ガスを用い、２６６Paにおいて４００℃に加熱して酸化シリコン膜を形成する。（図８（Ｃ））
【００６９】
そしてチャネルドープ工程を行う。まず、フォトレジストマスク２０９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層２０５〜２０７の全面にしきい値電圧を制御する目的で１×１０¹⁶〜５×１０¹⁷atoms／cm³程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層２１０〜２１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。このチャネルドープ工程は、実施形態２または実施形態３で示した方法で行っても良い。（図８（Ｄ））
【００７０】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層２１０、２１１に選択的に添加する。そのため、あらかじめフォトレジストマスク２１３〜２１６を形成した。ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）を用いたイオンドープ法を適用した。形成された不純物領域（ｎ^-）２１７、２１８のリン（Ｐ）濃度は２×１０¹⁶〜５×１０¹⁹atoms／cm³のとする。また、不純物領域２１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図９（Ａ））
【００７１】
次に、マスク層２０８をフッ酸などにより除去して、図８（Ｄ）と図９（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱アニールや、レーザーアニールの方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ²として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【００７２】
そして、ゲート絶縁膜２２０をプラズマＣＶＤ法またはスパッタ法を用いて４０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば酸化窒化シリコン膜（Ｂ）で形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図９（Ｂ））
【００７３】
次に、ゲート電極を形成するために第１の導電層を成膜する。本実施例では導電性の窒化物金属膜から成る導電層（Ａ）２２１と金属膜から成る導電層（Ｂ）２２２とを積層させた。ここでは、Ｔａをターゲットとしたスパッタ法で導電層（Ｂ）２２２をタンタル（Ｔａ）で２５０nmの厚さに形成し、導電層（Ａ）２２１は窒化タンタル（ＴａＮ）で５０nmの厚さに形成した。（図９（Ｃ））
【００７４】
次に、フォトレジストマスク２２３〜２２７を形成し、導電層（Ａ）２２１と導電層（Ｂ）２２２とを一括でエッチングしてゲート電極２２８〜２３１と容量配線２３２を形成する。ゲート電極２２８〜２３１と容量配線２３２は、導電層（Ａ）から成る２２８ａ〜２３２ａと、導電層（Ｂ）から成る２２８ｂ〜２３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極２２９、２３０は不純物領域２１７、２１８の一部と、ゲート絶縁膜２２０を介して重なるように形成する。（図９（Ｄ））
【００７５】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極２２８をマスクとして、自己整合的に不純物領域を形成する。ｎチャネル型ＴＦＴが形成される領域はフォトレジストマスク２３３で被覆しておく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で不純物領域（ｐ⁺）２３４を１×１０²¹atoms／cm³の濃度で形成した。（図１０（Ａ））
【００７６】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク２３５〜２３７を形成し、ｎ型を付与する不純物元素が添加して不純物領域２３８〜２４２を形成した。これは、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行い、不純物領域（ｎ⁺）２３８〜２４２の（Ｐ）濃度を５×１０²⁰atoms／cm³とした。不純物領域２３８には、既に前工程で添加されたボロン（Ｂ）が含まれているが、それに比して１／２〜１／３の濃度でリン（Ｐ）が添加されるので、添加されたリン（Ｐ）の影響は考えなくても良く、ＴＦＴの特性に何ら影響を与えることはなかった。（図１０（Ｂ））
【００７７】
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物添加の工程を行った。ここではゲート電極２３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は５×１０¹⁶atoms／cm³とし、図９（Ａ）および図１０（Ａ）と図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域（ｎ^--）２４３、２４４のみが形成される。（図１０（Ｃ））
【００７８】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール炉を用いた熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。
【００７９】
この熱アニールにおいて、ゲート電極２２８〜２３１と容量配線２３２形成するＴａ膜２２８ｂ〜２３２ｂは、表面から５〜８０ｎｍの厚さでＴａＮから成る導電層（Ｃ）２２８ｃ〜２３２ｃが形成される。その他に導電層（Ｂ）２２８ｂ〜２３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、チタン（Ｔｉ）の場合には窒化チタン（ＴｉＮ）を形成することができる。また、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極２２８〜２３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱アニールを行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８０】
本実施例のように、島状半導体層を非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製した場合、島状半導体層中には微量（１×１０¹⁷〜１×１０¹⁹atoms/cm³程度）の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ⁺）と同程度であれば良く、ここで実施される活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素を不純物領域２３８〜２４２に偏析させゲッタリングをすることができた。その結果不純物領域２３８〜２４２には１×１０¹⁷〜１×１０¹⁹atoms/cm³程度の触媒元素が偏析した。（図３（Ｄ））
【００８１】
図１３（Ａ）および図１４（Ａ）はここまでの工程におけるＴＦＴの上面図であり、Ａ−Ａ'断面およびＣ−Ｃ'断面は図１０（Ｄ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ａ）および図１６（Ａ）の断面図に対応している。図１３および図１４の上面図はゲート絶縁膜を省略しているが、ここまでの工程で少なくとも島状半導体層２０４〜２０７上にゲート電極２２８〜２３１と容量配線２３２が図に示すように形成されている。
【００８２】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電層を形成する。この第２の導電層は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）で形成する。いずれにしても、第２の導電層の抵抗率は０．１〜１０μΩcm程度とする。さらに、チタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）を積層形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）２４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）２４６として形成した。導電層（Ｄ）２４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）２４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１１（Ａ））
【００８３】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）２４６と導電層（Ｄ）２４５とをエッチング処理して、ゲート配線２４７、２４８と容量配線２４９を形成た。エッチング処理は最初にＳｉＣｌ₄とＣｌ₂とＢＣｌ₃との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【００８４】
図１３（Ｂ）および図１４（Ｂ）はこの状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図１１（Ｂ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ｂ）および図１６（Ｂ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図１３（Ｂ）および図１４（Ｂ）において、ゲート配線１４７、１４８の一部は、ゲート電極１２８、１２９、１３１の一部と重なり電気的に接触している。この様子はＢ−Ｂ'断面およびＤ−Ｄ'断面に対応した図１５（Ｂ）および図１６（Ｂ）の断面構造図からも明らかで、第１の導電層を形成する導電層（Ｃ）と第２の導電層を形成する導電層（Ｄ）とが電気的に接触している。
【００８５】
第１の層間絶縁膜２５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成する。本実施例では、ＳｉＨ4を２７SCCM、Ｎ2Ｏを９００SCCM、として反応圧力１６０Pa、基板温度３２５℃で放電電力密度０．１５W/cm²で形成した。その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線２５１〜２５４と、ドレイン配線２５５〜２５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００８６】
次に、パッシベーション膜２５９として、窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜２５９に開口部を形成しておいても良い。（図１１（Ｃ））
【００８７】
図１３（Ｃ）および図１４（Ｃ）のはこの状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図１１（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ｃ）および図１６（Ｃ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図１３（Ｃ）と図１４（Ｃ）では第１の層間絶縁膜を省略して示すが、島状半導体層２０４、２０５、２０７の図示されていないソースおよびドレイン領域にソース配線２５１、２５２、２５４とドレイン配線２５５、２５６、２５８が第１の層間絶縁膜に形成されたコンタクトホールを介して接続している。
【００８８】
その後、有機樹脂からなる第２の層間絶縁膜２６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜２６０にドレイン配線２５８に達するコンタクトホールを形成し、画素電極２６１、２６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１２）
【００８９】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ３０１、第１のｎチャネル型ＴＦＴ３０２、第２のｎチャネル型ＴＦＴ３０３、画素部には画素ＴＦＴ３０４、保持容量３０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００９０】
駆動回路のｐチャネル型ＴＦＴ３０１には、島状半導体層２０４にチャネル形成領域３０６、ソース領域３０７ａ、３０７ｂ、ドレイン領域３０８ａ，３０８ｂを有している。第１のｎチャネル型ＴＦＴ３０２には、島状半導体層２０５にチャネル形成領域３０９、ゲート電極２２９と重なるＬＤＤ領域（Ｌov）３１０、ソース領域３１１、ドレイン領域３１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ３０３には、島状半導体層２０６にチャネル形成領域３１３、Ｌov領域とＬoff領域（ゲート電極と重ならないＬＤＤ領域であり、以降Ｌoff領域と記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ３０４には、島状半導体層２０７にチャネル形成領域３１８、３１９、Ｌoff領域３２０〜３２３、ソースまたはドレイン領域３２４〜３２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線２３２、２４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ３０４のドレイン領域３２６に接続し、ｎ型を付与する不純物元素が添加された半導体層３２７とから保持容量３０５が形成されている。図１２では画素ＴＦＴ３０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００９１】
以上の様に本発明は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、表示領域（画面サイズ）が４インチクラス以上の表示装置に適用することができる。そして、実施形態で示したように、ブロッキング層２０２を酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）で形成することにより、完成したＴＦＴにおいてｎチャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、Ｖｔｈを０．５Ｖ以上２．５Ｖ以下、電界効果移動度は１２０cm²/V・sec以上２５０cm²/V・sec以下とすることができる。また、ｐチャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、Ｖｔｈを−０．５Ｖ以上−２．５Ｖ以下、電界効果移動度は８０cm²/V・sec以上１５０cm²/V・sec以下とすることができる。その結果、駆動電圧を低くすることができ消費電力を低くすることができる。
【００９２】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図１８に示すように、図１２の状態のアクティブマトリクス基板に対し、配向膜６０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の対向基板６０２には、遮光膜６０３、透明導電膜６０４および配向膜６０５を形成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。そして、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料６０６を注入し、封止剤（図示せず）によって完全に封止した。液晶材料には公知の液晶材料を用いれば良い。このようにして図１８に示すアクティブマトリクス型液晶表示装置が完成した。
【００９３】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１９の斜視図および図２０の上面図を用いて説明する。尚、図１９と図２０は、図８〜図１２と図１８の断面構造図と対応付けるため、共通の符号を用いている。また、図２０で示すＥ―Ｅ’に沿った断面構造は、図１２に示す画素マトリクス回路の断面図に対応している。
【００９４】
図１９においてアクティブマトリクス基板は、ガラス基板２０１上に形成された、画素部４０６と、走査信号駆動回路４０４と、画像信号駆動回路４０５で構成される。表示領域には画素ＴＦＴ３０４が設けられ、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路４０４と、画像信号駆動回路４０５はそれぞれゲート配線２３１とソース配線２５４で画素ＴＦＴ３０４に接続している。また、ＦＰＣ（Flexible Print Circuit）７３１が外部入力端子７３４に接続され、入力配線４０２、４０３でそれぞれの駆動回路に接続している。
【００９５】
図２０は表示領域４０６のほぼ一画素分を示す上面図である。ゲート配線２４８は、図示されていないゲート絶縁膜を介してその下の半導体層２０７と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、ｎ^--領域でなるＬoff領域が形成されている。また、２６３はソース配線２５４とソース領域３２４とのコンタクト部、２６４はドレイン配線２５８とドレイン領域３２６とのコンタクト部、２６５はドレイン配線２５８と画素電極２６１のコンタクト部である。保持容量３０５は、画素ＴＦＴ３０４のドレイン領域３２６から延在する半導体層３２７とゲート絶縁膜を介して容量配線２３２、２４９が重なる領域で形成されている。
【００９６】
なお、本実施例のアクティブマトリクス型液晶表示装置は、実施例１で説明した構造と照らし合わせて説明したが、実施例１の構成に限定されるものでなく、実施形態１〜３で示した工程を実施例１に応用して完成させたアクティブマトリクス基板を用いても良い。いずれにしても、本発明におけるブロッキング層を設けたアクティブマトリクス基板であれば自由に組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【００９７】
［実施例３］
図１７は液晶表示装置の入出力端子、表示領域、駆動回路の配置の一例を示す図である。画素部４０６にはｍ本のゲート配線とｎ本のソース配線がマトリクス状に交差している。例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり、１８インチクラスの場合には４６０ｍｍとなる。このような液晶表示装置を実現するには、ゲート配線を実施例１で示したような低抵抗材料で形成する必要がある。ゲート配線の時定数（抵抗×容量）が大きくなると走査信号の応答速度が遅くなり、液晶を高速で駆動できなくなる。例えば、ゲート配線を形成する材料の比抵抗が１００μΩcmである場合には６インチクラスの画面サイズがほぼ限界となるが、３μΩcmである場合には２７インチクラスの画面サイズまで対応できる。
【００９８】
表示領域４０６の周辺には走査信号駆動回路４０４と画像信号駆動回路４０５が設けられている。これらの駆動回路のゲート配線の長さも表示領域の画面サイズの大型化と共に必然的に長くなるので、大画面を実現するためには実施例１で示したようなアルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗材料で形成することが好ましい。また、本発明は入力端子４０１から各駆動回路までを接続する入力配線４０２、４０３をゲート配線と同じ材料で形成することができ、配線抵抗の低抵抗化に寄与することができる。
【００９９】
［実施例４］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。それらの一例を図２４に示す。
【０１００】
図２４（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１０１】
図２４（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１０２】
図２４（Ｃ）は携帯情報端末であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用することができる。
【０１０３】
図２４（Ｄ）はテレビゲームまたはビデオゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路２３０８、記録媒体２３０４などが搭載された本体２３０１、コントローラ２３０５、表示装置２３０３、本体２３０１に組み込まれた表示装置２３０２で構成される。表示装置２３０３と本体２３０１に組み込まれた表示装置２３０２とは、同じ情報を表示しても良いし、前者を主表示装置とし、後者を副表示装置として記録媒体２３０４の情報を表示したり、機器の動作状態を表示したり、或いはタッチセンサーの機能を付加して操作盤とすることもできる。また、本体２３０１とコントローラ２３０５と表示装置２３０３とは、相互に信号を伝達するために有線通信としても良いし、センサ部２３０６、２３０７を設けて無線通信または光通信としても良い。本発明は、表示装置２３０２、２３０３に適用することができる。表示装置２３０３は従来のＣＲＴを用いることもできる。
【０１０４】
図２４（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１０５】
図２４（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１０６】
図２５（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図２５（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１０７】
なお、図２５（Ｃ）に、図２５（Ａ）および図２５（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２５（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２５（Ｃ）中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２５（Ｄ）は図２５（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２５（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１０８】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などにも適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施形態１〜３および、実施例１〜３のどのような組み合わせから成る構成を用いても実現することができる。
［実施例５］
本実施例では、実施例１と同様なアクティブマトリクス基板を、エレクトロルミネッセンス（ＥＬ：Electro Luminescence）材料を用いた自発光型の表示パネル（以下、ＥＬ表示装置と記す）に応用する例について説明する。図２６（Ａ）はそのＥＬ表示パネルの上面図を示す。図２６（Ａ）において、１０は基板、１１は画素部、１２はソース側駆動回路、１３はゲート側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器へと接続される。
【０１０９】
図２６（Ａ）のＡ−Ａ'線に対応する断面図を図２６（Ｂ）に示す。このとき少なくとも画素部の上方、好ましくは駆動回路及び画素部の上方に対向板８０を設ける。対向板８０はシール材１９でＴＦＴとＥＬ材料を用いた自発光層が形成されているアクティブマトリクス基板と貼り合わされている。シール剤１９にはフィラー（図示せず）が混入されていて、このフィラーによりほぼ均一な間隔を持って２枚の基板が貼り合わせられている。さらに、シール材１９の外側とＦＰＣ１７の上面及び周辺は封止剤８１で密封する構造とする。封止剤８１はシリコーン樹脂、エポキシ樹脂、フェノール樹脂、ブチルゴムなどの材料を用いる。
【０１１０】
このように、シール剤１９によりアクティブマトリクス基板１０と対向基板８０とが貼り合わされると、その間には空間が形成される。その空間には充填剤８３が充填される。この充填剤８３は対向板８０を接着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、自発光層は水分をはじめ湿気に弱く劣化しやすいので、この充填剤８３の内部に酸化バリウムなどの乾燥剤を混入させておくと吸湿効果を保持できるので望ましい。また、自発光層上に窒化シリコン膜や酸化窒化シリコン膜などで形成するパッシベーション膜８２を形成し、充填剤８３に含まれるアルカリ元素などによる腐蝕を防ぐ構造としていある。
【０１１１】
対向板８０にはガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム（デュポン社の商品名）、ポリエステルフィルム、アクリルフィルムまたはアクリル板などを用いることができる。また、数十μｍのアルミニウム箔をＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用い、耐湿性を高めることもできる。このようにして、ＥＬ素子は密閉された状態となり外気から遮断されている。
【０１１２】
また、図１７（Ｂ）において基板１０、ブロッキング層２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している）が形成されている。
ブロッキング層２１は実施例１と同様に酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）とを積層して形成してある。ｎチャネル型ＴＦＴにははホットキャリア効果によるオン電流の低下や、Ｖthシフトやバイアスストレスによる特性低下を防ぐため、本実施形態で示す構成のＬＤＤ領域が設けられている。
【０１１３】
例えば、駆動回路用ＴＦＴ２２として、図１２に示すｐチャネル型ＴＦＴ３０１とｎチャネル型ＴＦＴ３０２を用いれば良い。また、画素部のＴＦＴには、駆動電圧にもよるが、１０Ｖ以上であれば図１２に示す第１のｎチャネル型ＴＦＴ３０４またはそれと同様な構造を有するｐチャネル型ＴＦＴを用いれば良い。第１のｎチャネル型ＴＦＴ３０２はドレイン側にゲート電極とオーバーラップするＬＤＤが設けられた構造であるが、駆動電圧が１０Ｖ以下であれば、ホットキャリア効果によるＴＦＴの劣化は殆ど無視できるので、あえて設ける必要はない。
【０１１４】
図１２の状態のアクティブマトリクス基板からＥＬ表示装置を作製するには、ソース配線、ドレイン配線上に樹脂材料でなる層間絶縁膜（平坦化膜）２６を形成し、その上に画素部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する。透明導電膜には酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成したら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【０１１５】
次に形成する自発光層２９は、公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１１６】
自発光層はシャドーマスクを用いて蒸着法、またはインクジェット法、ディスペンサー法などで形成する。いずれにしても、画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１１７】
自発光層２９を形成したら、その上に陰極３０を形成する。陰極３０と自発光層２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で自発光層２９と陰極３０を連続して形成するか、自発光層２９を不活性雰囲気で形成し、大気解放しないで真空中で陰極３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１１８】
なお、本実施例では陰極３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的には自発光層２９上に蒸着法で１nm厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極３０は３１で示される領域において配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給線であり、異方性導電性ペースト材料３２を介してＦＰＣ１７に接続される。ＦＰＣ１７上にはさらに樹脂層８０が形成され、この部分の接着強度を高めている。
【０１１９】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２８のエッチング時（自発光層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１２０】
また、配線１６はシーリル１９と基板１０との間を隙間（但し封止剤８１で塞がれている。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電気的に接続される。
【０１２１】
ここで画素部のさらに詳細な断面構造を図２７に、上面構造を図２８（Ａ）に、回路図を図２８（Ｂ）に示す。図２７（Ａ）において、基板２４０１上には最初にブロッキング層が形成されており、その上に形成されるスイッチング用ＴＦＴ２４０２は実施例１の図１２の画素ＴＦＴ３０４と同じ構造で形成する。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。尚、本実施例ではダブルゲート構造としているがトリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。
【０１２２】
また、電流制御用ＴＦＴ２４０３は図１２で示す第１のｎチャネル型ＴＦＴ３０２を用いて形成する。このＴＦＴ構造は、ドレイン側にのみゲート電極とオーバーラップするＬＤＤが設けられた構造であり、ゲートとドレイン間の寄生容量や直列抵抗を低減させて電流駆動能力を高める構造となっている。別な観点からも、構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴにゲート電極と一部が重なるＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、動作の安定性を高めることができる。また、電流によって制御されるＥＬ層は電流制御用ＴＦＴの特性ばらつきがそのまま表示斑となってしまう懸念がある。しかし、本発明のようにブロッキング層の応力管理をすることにより、ＶthやＳ値が規定の範囲に収めることによりそのばらつきを少なくすることができる。スイッチング用ＴＦＴ２４０２のドレイン線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０２のゲート電極３９a、３９bを電気的に接続するゲート線である。
【０１２３】
また、本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１２４】
また、図２８（Ａ）に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン線４０と絶縁膜を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。このコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン線４０は電流供給線（電源線）２５０１に接続され、常に一定の電圧が加えられている。
【０１２５】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される自発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、自発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１２６】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。尚、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１２７】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０nm（好ましくは４０〜１００nm）とすれば良い。但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて自発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１２８】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造の自発光層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１２９】
陽極４７まで形成された時点で自発光素子２４０５が完成する。なお、ここでいうＥＬ素子２４０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２８（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１３０】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１３１】
以上のように本願発明のＥＬ表示パネルは図２８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０１３２】
図２７（Ｂ）は自発光層の構造を反転させた例を示す。電流制御用ＴＦＴ２６０１は図１のｐチャネル型ＴＦＴ１４６と同じ構造て形成する。作製プロセスは実施例１を参照すれば良い。本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１３３】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子２６０２が形成される。本実施例の場合、発光層５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０１３４】
以上のような、本実施例で示すＥＬ表示装置は、実施例７の電子機器の表示部として用いることができる。
【０１３５】
[実施例６]
本実施例では、図２８（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２９に示す。なお、本実施例において、２７０１はスイッチング用ＴＦＴ２７０２のソース配線、２７０３はスイッチング用ＴＦＴ２７０２のゲート配線、２７０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７０６、２７０８は電流供給線、２７０７はＥＬ素子とする。
【０１３６】
図２９（Ａ）は、二つの画素間で電流供給線２７０６を共通とした場合の例である。即ち、二つの画素が電流供給線２７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１３７】
また、図２９（Ｂ）は、電流供給線２７０８をゲート配線２７０３と平行に設けた場合の例である。尚、図２９（Ｂ）では電流供給線２７０８とゲート配線２７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２７０８とゲート配線２７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１３８】
また、図２９（Ｃ）は、図２９（Ｂ）の構造と同様に電流供給線２７０８をゲート配線２７０３と平行に設け、さらに、二つの画素を電流供給線２７０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線２７０８をゲート配線２７０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。図２９（Ａ）、図２９（Ｂ）では電流制御用ＴＦＴ２７０４のゲートにかかる電圧を保持するためにコンデンサ２７０５を設ける構造としているが、コンデンサ２７０５を省略することも可能である。
【０１３９】
電流制御用ＴＦＴ２４０３として図２７（Ａ）に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ２４０４の代わりとして積極的に用いる点に特徴がある。この寄生容量のキャパシタンスは上記ゲート電極とＬＤＤ領域とが重なり合った面積で変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。また、図２９（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ２７０５を省略することは可能である。
【０１４０】
尚、本実施例で示すＥＬ表示装置の回路構成は、実施例１で示すＴＦＴの構成から選択して図２９に示す回路を形成すれば良い。また、実施例４の電子機器の表示部として本実施例のＥＬ表示パネルを用いることが可能である。
【０１４１】
【発明の効果】
ガラス基板上に形成したＴＦＴを有する半導体装置において、ガラス基板に密接してＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜（Ａ）を形成することで、活性層がアルカリ金属元素などの不純物で汚染されるのを防止することができる。
【０１４２】
さらに、酸化窒化シリコン膜（Ａ）にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜（Ｂ）を積層してブロッキング層とし、これらの膜が含有する酸素、窒素、水素の濃度や、原子密度、エッチング速度、および熱アニールによる内部応力の変化をある範囲内の値とすることにより、ＴＦＴのＶｔｈやＳ値などの特性を所望の値とすることができる。
【０１４３】
このようなＴＦＴを用いれば低消費電力で駆動できるアクティブマトリクス型の液晶表示装置に代表される電気光学装置を作製することができる。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す断面図。
【図２】 ＴＦＴの作製工程を示す断面図。
【図３】 Ｓ値とＶshiftとの関係をブロッキング層の膜厚をパラメータとして説明するグラフ図。
【図４】 第１のブロッキング層膜厚に対するＶｔｈ、Ｖshift、Ｓ値の特性変化を示すグラフ図。
【図５】 第２のブロッキング層膜厚に対するＶｔｈ、Ｖshift、Ｓ値の特性変化を示すグラフ図。
【図６】 ガラス基板上に酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）とシリコン膜とを積層し、熱アニールした後のナトリウム（Ｎａ）の分布をＳＩＭＳで分析した結果を示すグラフ図。
【図７】 ブロッキング層の熱アニールによる内部応力変化量とＶshiftの関係を示すグラフ図。
【図８】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図９】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図１０】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図１２】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの断面図。
【図１３】 駆動回路のＴＦＴの作製工程を示す上面図。
【図１４】 画素ＴＦＴ、保持容量のＴＦＴの作製工程を示す上面図。
【図１５】 駆動回路のＴＦＴの作製工程を示す上面図。
【図１６】 画素ＴＦＴの作製工程を示す上面図。
【図１７】 液晶表示装置の入出力端子、配線回路配置を示す上面図。
【図１８】 液晶表示装置の構造を示す断面図。
【図１９】 液晶表示装置の構造を示す斜視図。
【図２０】 表示領域の画素を示す上面図。
【図２１】 ＴＦＴの作製工程を示す断面図。
【図２２】 ＴＦＴの作製工程を示す断面図。
【図２３】 Ｖｔｈ、Ｓ値、Ｖshiftの定義を説明する図。
【図２４】 半導体装置の一例を示す図。
【図２５】 半導体装置の一例を示す図。
【図２６】 ＥＬ表示装置の構造を示す上面図及び断面図。
【図２７】 ＥＬ表示装置の画素部の断面図。
【図２８】 ＥＬ表示装置の画素部の上面図と回路図。
【図２９】 ＥＬ表示装置の画素部の回路図の例。
【符号の説明】
１０１、２０１ 基板
１０２ａ、２０２ａ 酸化窒化シリコン膜（Ａ）
１０２ｂ、２０２ｂ 酸化窒化シリコン膜（Ｂ）
１０３ａ、２０３ａ 非晶質半導体層
１０３ｂ、２０３ｂ 結晶質半導体層
１０４、１０５、２０４〜２０７ 島状半導体層
１０６、２０８ マスク層
１１０、２２０ ゲート絶縁膜
１１４、１１５、２２８〜２３１ ゲート電極
１１９ 保護絶縁膜
１２０、２５０ 第１の層間絶縁膜
１２１、１２４、２５１〜２５４ ソース配線
１２２、１２３、２５５〜２５８ ドレイン配線
１２５、２５９ パッシベーション膜
２３２ 保持容量電極
２４７、２４９ ゲート配線
２６０ 第２の層間絶縁膜
２６１ 画素電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device provided with a circuit formed of a thin film transistor (hereinafter referred to as TFT) formed on a substrate and a manufacturing method thereof. In particular, the present invention relates to an insulating film provided between a semiconductor layer serving as an active layer of a TFT and a substrate. Such an insulating film is also called a blocking layer or a base film. The present invention relates to a structure of an insulating film suitable for obtaining good TFT characteristics and preventing deterioration of the TFT, and a manufacturing method thereof.
[0002]
The semiconductor device of the present invention includes TFTs and electro-optical devices such as display devices and image sensors having semiconductor circuits made of TFTs. Further, the semiconductor device of the present invention includes these display devices and electro-optical devices. This category includes electronic devices equipped with.
[0003]
[Prior art]
In recent years, an active matrix display device using a thin film transistor (hereinafter abbreviated as TFT) in which an active layer is formed of a crystalline semiconductor layer as a switching element of a pixel or a driver circuit has been developed with high definition and high image quality. It attracts attention as a means for realizing image display. As a material for the crystalline semiconductor layer, for example, a crystalline silicon layer obtained by crystallizing an amorphous silicon layer by a method such as a laser annealing method or a thermal annealing method is preferably used. A TFT using a crystalline silicon layer can realize high field effect mobility and high current drive capability, and thus can be finely processed and can have a high aperture ratio in a pixel portion.
[0004]
In order to realize a large area and inexpensive display device in such an active matrix display device, it is assumed that a glass substrate that is cheaper than a quartz substrate is used. The temperature is required to be 600 to 700 ° C. or lower. However, since the glass substrate contains a trace amount of alkali metal such as sodium (Na), a blocking layer made of a silicon oxide film, a silicon nitride film, or the like is provided on at least the surface of the glass substrate on which the TFT is formed. It was necessary to form and prevent the alkali metal element from being mixed into the active layer of the TFT.
[0005]
A TFT manufactured on a glass substrate has a known structure of a top gate type and a bottom gate type (or an inverted stagger type). The top gate type has a structure in which at least a gate insulating film and a gate electrode are provided on the surface of the active layer opposite to the substrate. The blocking layer as described above is formed on the opposite surface (hereinafter referred to as the back channel side for convenience in this specification) where the active layer is in contact with the gate insulating film.
[0006]
The characteristics of the TFT can be represented by field effect mobility, threshold voltage (hereinafter abbreviated as Vth) and the like as typical parameters. Vth is (drain current (hereinafter abbreviated as Id) as shown in FIG. ^1/2 In the characteristics with respect to the gate voltage (hereinafter abbreviated as Vg), it can be obtained as a voltage value that intersects the Vg axis by extrapolating the linear region. Further, the relationship between the drain current and the gate voltage in the vicinity of Vth or lower is also called a subthreshold characteristic, which is an important characteristic that determines the performance of the TFT as a switching element. A subthreshold coefficient (hereinafter abbreviated as S value) is used as a constant representing the goodness of the subthreshold characteristic. The S value is defined as the gate voltage required for the drain current to change by one digit when the subthreshold characteristic is plotted on a semilogarithmic graph as shown in FIG. The smaller the S value, the faster the TFT can operate at low power consumption. In the shift register circuit formed in the driver circuit, when the S value is large (if the subthreshold characteristic is poor), charge loss due to leakage current occurs, causing a fatal malfunction.
[0007]
By the way, in order to operate the circuit, the value of Vth may be about 0.5 to 2.5 V for an n-channel TFT and about −0.5 to −2.5 V for a p-channel TFT. If the active layer becomes n-type conductivity, Vth may shift to about -4 to -3V. Then, the n-channel TFT is turned on even when no gate voltage is applied, and switching characteristics cannot be obtained as designed, and the circuit cannot be operated.
[0008]
In order to control the value of Vth, the channel formation region of the active layer is 1 × 10 ¹⁶ ~ 5x10 ¹⁷ atoms / cm ^Three A method of adding an impurity element imparting p-type at a certain concentration is employed. Such a treatment is called channel dope and is important in the TFT manufacturing process.
[0009]
[Problems to be solved by the invention]
In a top-gate TFT, when a voltage is applied to the gate electrode, depending on the polarity, ionized alkali metal elements in the glass substrate are attracted to the active layer side. If the quality of the blocking layer is poor, it is easily mixed into the active layer, the electrical characteristics of the TFT are changed, and reliability over time cannot be ensured.
[0010]
When a silicon nitride film is used as the blocking layer, the impurity ion blocking effect is high, but there are concerns that TFT characteristics may be problematic if formed in direct contact with the active layer because of many trap levels and large internal stress. . On the other hand, a silicon oxide film has advantages in that it has a wider band gap, better insulation, and fewer trap levels than a silicon nitride film. However, it has a disadvantage that it is hygroscopic and has a low blocking effect against impurity ions.
[0011]
When such a blocking layer is provided, an amorphous semiconductor layer is formed thereon, and a crystalline semiconductor layer is formed by laser annealing or thermal annealing, the internal stress of the blocking layer changes. As a result, the crystalline semiconductor layer is distorted, and even if the TFT is completed in such a situation, the electrical characteristics such as Vth and S value deviate from the target values. As a result, it becomes impossible to operate the TFT with a desired voltage.
[0012]
Channel doping is an effective method for controlling Vth. When a CMOS circuit or the like is formed by forming both an n-channel TFT and a p-channel TFT on the same substrate, Vth is − If it is shifted to about 4 to -3V, it is difficult to control the Vth of both TFTs by one channel doping. That is, the amounts of impurity elements that must be added to make the Vth of the n-channel TFT 0.5 to 2.5 V and the Vth of the p-channel TFT −0.5 to −2.5 V are not the same. It was. When channel dope was performed twice, the number of processes increased, resulting in a high manufacturing cost.
[0013]
The present invention provides a TFT which can be manufactured without variation in characteristics of TFTs typified by Vth and S value, and can provide stable characteristics, and a manufacturing method thereof. An active matrix using such TFTs is provided. An object of the present invention is to provide a liquid crystal display device of a type.
[0014]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a SiH on the back channel side of the TFT. _Four , NH _Three , N ₂ A silicon oxynitride film (A) made of O and SiH _Four , N ₂ A blocking layer in which a silicon oxynitride film (B) manufactured from O is stacked is provided. With such a stacked structure of silicon oxynitride films, contamination of alkali metal elements from the substrate can be prevented, and the influence of stress caused by internal stress on the TFT can be reduced.
[0015]
As a method for manufacturing the silicon oxynitride film, a plasma CVD method, a low pressure CVD method, an ECR-CVD method, or the like is used. The source gas is SiH _Four , NH _Three , N ₂ O is used. The composition ratio can be controlled by controlling the supply amount of the source gas or by adjusting the parameters related to film formation such as reaction pressure, discharge power, discharge frequency, and substrate temperature. NH _Three Supplements the nitridation of the silicon oxynitride film, and the nitrogen content of the silicon oxynitride film can be effectively controlled by appropriately adjusting the supply amount.
[0016]
The silicon oxynitride film (A) has an oxygen concentration of 20 atomic% to 30 atomic% and a nitrogen concentration of 20 atomic% to 30 atomic%. Alternatively, the composition ratio of nitrogen to oxygen is set to 0.6 to 1.5. In addition, the silicon oxynitride film (B) has an oxygen concentration of 55 atomic% to 65 atomic% and a nitrogen concentration of 1 atomic% to 20 atomic%. Alternatively, the composition ratio of nitrogen to oxygen is set to 0.01 to 0.4. The hydrogen concentration of the silicon oxynitride film (A) is 10 atomic% or more and 20 atomic% or less, and the hydrogen concentration of the silicon oxynitride film (B) is 0.1 atomic% or more and 10 atomic% or less.
[0017]
In order to increase the blocking property of the alkali metal element, it is necessary to densify the film by increasing the nitrogen content of the silicon oxynitride film. However, if the ratio of nitrogen contained in the silicon oxynitride film is increased, the trap level increases and the internal stress increases, so that it is not suitable to form an active layer directly thereon. Accordingly, a silicon oxynitride film having another composition in which the nitrogen content is lower than the oxygen content is provided.
[0018]
In addition, the internal stress of the blocking layer formed before the amorphous semiconductor layer changes before and after the crystallization process of the amorphous semiconductor layer. Therefore, considering the influence on the crystalline semiconductor layer, the amount of change in internal stress needs to be small. In order to provide such characteristics in the blocking layer, an appropriate range is required for the composition and thickness of the silicon oxynitride film, and the present invention has found such a value.
[0019]
The blocking property against an alkali metal element is that a silicon oxynitride film (A) provided in close contact with a glass substrate is provided with a thickness of 10 to 150 nm, preferably 20 to 60 nm, and a silicon oxynitride film (B) is provided thereon with a thickness of 10 The thickness is set to ˜250 nm, preferably 20 to 100 nm.
[0020]
The silicon oxynitride film (A) has a density of 8 × 10. ^{twenty two} /cm ^Three 2 × 10 or more ^{twenty three} /cm ^Three The silicon oxynitride film (B) has a density of 6 × 10 ^{twenty two} /cm ^Three 9 × 10 or more ^{twenty two} /cm ^Three The following. Ammonium hydrogen fluoride (NH) of such a silicon oxynitride film (A) _Four HF ₂ ) 7.13% and ammonium fluoride (NH _Four The etching rate at 20 ° C. of the mixed aqueous solution containing 15.4% of F) is 60 to 70 nm / min (500 ° C., 1 hour + 550 ° C., after the heat treatment of 4 hours, 40 to 50 nm / min). The etching rate of the film (B) is 110 to 130 nm / min (500 ° C., 1 hour + 550 ° C., after 4 hours of heat treatment, 90 to 100 nm / min). The etching rate defined here is NH as an etching solution. _Four HF ₂ 7.13% NH _Four This is a value obtained at 20 ° C. using an aqueous solution containing 15.4% of F.
[0021]
Since the blocking layer is formed by laminating the silicon oxynitride film (A) and the silicon oxynitride film (B), it is necessary to consider the internal stress in the laminated state, and the internal stress before and after the crystallization step is considered. Change amount is 1 × 10 ^Four It should be less than Pa.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
[Embodiment 1]
In this embodiment, a manufacturing process of a CMOS circuit including an n-channel TFT and a p-channel TFT will be described. In addition, the process leading to the present invention will be described. An embodiment of the present invention will be described with reference to FIGS. Here, a method for manufacturing an n-channel TFT and a p-channel TFT necessary for forming a CMOS circuit on the same substrate will be described in detail according to the process. And the composition and structure of the blocking layer suitable for making Vth and S value of TFT into a desired value were clarified.
[0023]
<Formation of Blocking Layer and Amorphous Semiconductor Layer: FIG. 1A>
In FIG. 1A, barium borosilicate glass or aluminoborosilicate glass represented by Corning # 7059 glass or # 1737 glass base is used for the substrate 101. Such a glass substrate contained a small amount of an alkali metal element such as sodium. And you may heat-process in advance at the temperature about 10-20 degreeC lower than a glass strain point. A blocking layer 102 is formed on the surface of the substrate 101 on which the TFT is to be formed in order to prevent contamination of the alkali metal element and other impurities from the substrate 101. The blocking layer 102 is made of SiH _Four , NH _Three , N ₂ A silicon oxynitride film (A) 102a made of O, and SiH _Four , N ₂ A silicon oxynitride film (B) 102b formed from O is used. The silicon oxynitride film (A) 102a is formed with a thickness of 10 to 100 nm (preferably 20 to 60 nm), and the silicon oxynitride film (B) 102b is formed with a thickness of 10 to 200 nm (preferably 20 to 100 nm). To do.
[0024]
The silicon oxynitride film (A) and the silicon oxynitride film (B) may be formed by a known film formation method, but it is most preferable to use a plasma CVD method. Table 1 shows typical manufacturing conditions at that time. Table 1 also shows a manufacturing condition suitable for use as an interlayer insulating film as a comparison, and a silicon oxynitride film (C) was used. The gas flow rate ratio is as shown in Table 1, and under other manufacturing conditions, the silicon oxynitride film (A) has a substrate temperature of 325 ° C., a reaction pressure of 40 Pa, and a discharge power density of 0.41 W / cm. ² The discharge frequency was 60 MHz. The manufacturing conditions of the silicon oxynitride film (B) were the substrate temperature of 400 ° C., and the manufacturing conditions other than the gas flow ratio were the same as those of the silicon oxynitride film (A). The silicon oxynitride film (C) has a gas flow ratio different from that of the silicon oxynitride film (B), and further has a reaction pressure of 93 Pa and a discharge power density of 0.12 W / cm. ² The discharge frequency was 13.56 MHz.
[0025]
[Table 1]

[0026]
Table 2 summarizes various characteristics of the silicon oxynitride films (A) to (C) manufactured under such conditions. In Table 2, it calculated | required from Rutherford Backscattering Spectrometry (Rutherford Backscattering Spectrometry: Hereafter, it abbreviates as RBS. Used apparatus system; 3S-R10, accelerator; NEC3SDH pelletron end station; CE & A RBS-400). Composition ratio and density of hydrogen (H), nitrogen (N), oxygen (O), silicon (Si), and Fourier transform infrared spectroscopy (hereinafter referred to as FT-IR; used apparatus Nicolet Magna-IR 760) N—H bond and Si—H bond density, ammonium hydrogen fluoride (NH _Four HF ₂ ) 7.13% and ammonium fluoride (NH _Four The etching rate in 20 degreeC of the mixed solution (The Stella Chemifa company make, brand name LAL500) containing 15.4% of F) and the variation | change_quantity of the internal stress by thermal annealing are shown. As a measuring instrument for internal stress, Model-30114 manufactured by Ionic System was used, and measurement was performed on a sample prepared on a silicon wafer substrate. In the notation of internal stress, the symbol (+) indicates tensile stress (stress that deforms with the membrane facing inward), and the symbol (-) indicates compressive stress (stress that deforms with the membrane facing outward).
[0027]
[Table 2]

[0028]
The silicon oxynitride film (A) had a nitrogen-to-oxygen composition ratio of 0.91, and the nitrogen content ratio was higher than 0.12 in the silicon oxynitride film (B). At this time, the composition ratio of hydrogen to oxygen in the silicon oxynitride film (A) was 0.62, and 0.03 in the silicon oxynitride film (B). As a result, the density of the film increases, and the wet etching rate becomes 44 nm / min (after thermal annealing) of the silicon oxynitride film (A) compared with 96 nm / min (after thermal annealing) of the silicon oxynitride film (B). It was estimated that the film was dense because the film was slowed. In comparison with the wet etching rate, it can be estimated that the silicon oxynitride film (C) is faster than the silicon oxynitride film (B) and has a lower density.
[0029]
Of course, the conditions for forming the silicon oxynitride film are not limited to those shown in Table 1. The silicon oxynitride film (A) is made of SiH. _Four And NH _Three And N ₂ O, a substrate temperature of 250 to 450 ° C., a reaction pressure of 10 to 100 Pa, a power frequency of 13.56 MHz or more, and a discharge power density of 0.15 to 0.80 W / cm. ² As follows: hydrogen concentration 10-30 atomic%, nitrogen concentration 20-30 atomic%, oxygen concentration 20-30 atomic%, density 8 × 10 ^{twenty two} ~ 2x10 ^{twenty three} /cm ^Three , Ammonium hydrogen fluoride (NH _Four HF ₂ ) 7.13% and ammonium fluoride (NH _Four The etching rate of the mixed solution containing 15.4% of F) may be 40 to 70 nm / min. On the other hand, the silicon oxynitride film (B) is made of SiH. _Four And N ₂ O, a substrate temperature of 250 to 450 ° C., a reaction pressure of 10 to 100 Pa, a power frequency of 13.56 MHz or more, and a discharge power density of 0.15 to 0.80 W / cm. ² As follows: hydrogen concentration 0.1 to 10 atomic%, nitrogen concentration 1 to 20 atomic%, oxygen concentration 55 to 65 atomic%, density 6 × 10 ^{twenty two} ~ 9x10 ^{twenty two} /cm ^Three , Ammonium hydrogen fluoride (NH _Four HF ₂ ) 7.13% and ammonium fluoride (NH _Four The etching rate of the mixed solution containing 15.4% of F) may be 90 to 130 nm / min.
[0030]
In Table 2, the amount of bonded hydrogen, wet etching rate, and internal stress are the values after deposition of the film and heat treatment (500 ° C., 1 hour + 550 ° C., 4 hours: equivalent to the treatment conditions in the crystallization step). Later values are shown. As is apparent from the characteristics in Table 2, hydrogen was released from the silicon oxynitride film by this heat treatment, and the film became dense and the tensile stress increased.
[0031]
Next, a semiconductor layer 103a having an amorphous structure with a thickness of 25 to 80 nm (preferably 30 to 60 nm) is formed by a known method such as a plasma CVD method or a sputtering method. In this embodiment, the amorphous silicon film is formed to a thickness of 55 nm by plasma CVD. As the semiconductor film having an amorphous structure, there are an amorphous semiconductor film and a microcrystalline semiconductor film, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be applied. Further, the blocking layer 102 and the amorphous semiconductor layer 103a may be formed continuously. For example, after the blocking layer 102b is formed by plasma CVD, the reaction gas is SiH. _Four , N ₂ O to SiH _Four And H ₂ Or SiH _Four If it is switched to only, it can be continuously formed without being once exposed to the air atmosphere. As a result, it is possible to prevent the surface of the blocking layer 102b from being contaminated, and it is possible to reduce variations in characteristics and threshold voltage of a TFT to be manufactured.
[0032]
<Step of crystallization: FIG. 1 (B)>
Then, a crystalline semiconductor layer 103b is formed from the amorphous semiconductor layer 103a using a known crystallization technique. For example, a laser annealing method, a thermal annealing method (solid phase growth method), or a rapid thermal annealing method (RTA method) may be applied. In the RTA method, an infrared lamp, a halogen lamp, a metal halide lamp, a xenon lamp, or the like is used as a light source. Alternatively, the crystalline semiconductor layer 103b can be formed by a crystallization method using a catalytic element in accordance with the technique disclosed in Japanese Patent Application Laid-Open No. 7-130652. In the crystallization process, it is important to first release the hydrogen contained in the amorphous semiconductor layer. After heat treatment at 400 to 500 ° C. for about 1 hour to reduce the amount of hydrogen contained to 5 atom% or less. It is desirable to crystallize.
[0033]
When crystallization is performed by laser annealing, a pulse oscillation type or continuous light emission type excimer laser or argon laser is used as the light source. In the case of using a pulse oscillation type excimer laser, laser annealing is performed by processing laser light into a linear shape. The laser annealing conditions are appropriately selected by the practitioner. For example, the laser pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 500 mJ / cm. ² (Typically 300-400mJ / cm ² ). Then, a linear beam is irradiated over the entire surface of the substrate, and the linear beam superposition ratio (overlap ratio) at this time is set to 80 to 98%. In this way, a crystalline semiconductor layer can be formed.
[0034]
In addition, YAG laser and YVO are solid lasers _Four Laser, YAlO _Three A laser, a YLF laser, or the like can be used. These solid lasers use the second harmonic (532 nm), the third harmonic (355 nm), and the fourth harmonic (266 nm) rather than the fundamental wave of 1064 nm. Due to the penetration depth of light, the second harmonic (532 nm) is used from the surface and inside of the semiconductor film, and the third harmonic (355 nm) and the fourth harmonic (266 nm) are used in the same manner as the excimer laser. Crystallization can be performed by heating from the surface of the semiconductor film.
[0035]
An example of the crystallization condition of the amorphous semiconductor film is that the pulse oscillation frequency of the Nd: YAG laser is 1 to 10 kHz and the laser energy density is 100 to 500 mJ / cm. ² (Typically 100-400mJ / cm ² ) And scanning the linear laser beam 306 formed by an optical system including a cylindrical lens in a direction perpendicular to the longitudinal direction (or relatively moving the substrate). The line width of the linear laser beam is 100 to 1000 μm, for example 400 μm. Thus, a crystalline semiconductor film with high crystallinity can be formed by using the thermal crystallization method and the laser crystallization method in combination.
[0036]
In the case of the thermal annealing method, a furnace annealing furnace is used and annealing is performed at a temperature of about 600 to 660 ° C. in a nitrogen atmosphere. In any case, when the amorphous semiconductor layer is crystallized, the rearrangement of atoms occurs, and the amorphous semiconductor layer is densified. Therefore, the thickness of the crystalline semiconductor layer to be manufactured is the same as the thickness of the initial amorphous semiconductor layer (this example In this case, it was reduced by about 1 to 15% from 55 nm.
[0037]
<Island Semiconductor Layer Formation, Mask Layer Formation: FIG. 1C>
Then, a photoresist pattern is formed on the crystalline semiconductor layer 103b, and the crystalline semiconductor layer is divided into islands by dry etching to form island-like semiconductor layers 104 and 105a as active layers. CF for dry etching _Four And O ₂ The mixed gas was used. Thereafter, a mask layer 106 made of a silicon oxide film having a thickness of 50 to 100 nm is formed by plasma CVD, low pressure CVD, or sputtering. For example, in the case of the plasma CVD method, tetraethyl orthosilicate (TEOS) and O 2 are mixed, the reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.00. 8W / cm ² And is formed to a thickness of 100 to 150 nm, typically 130 nm.
[0038]
<Channel Doping Process: FIG. 1D>
Then, a photoresist mask 107 is provided, and the island-like semiconductor layer 105a for forming the n-channel TFT is controlled to have a threshold voltage of 1 × 10. ¹⁶ ~ 5x10 ¹⁷ atoms / cm ^Three An impurity element imparting p-type is added at a moderate concentration. As an impurity element imparting p-type to a semiconductor, elements of Group 13 of the periodic table such as boron (B), aluminum (Al), and gallium (Ga) are known. Here, diborane (B ₂ H ₆ ) And boron (B) was added. The addition of boron (B) is not necessarily required and may be omitted, but the semiconductor layer 105b to which boron (B) is added is formed in order to keep the threshold voltage of the n-channel TFT within a predetermined range. I was able to.
[0039]
<N ^- Doping process: FIG. 1 (E)>
In order to form the LDD region of the n-channel TFT, an impurity element imparting n-type conductivity is selectively added to the island-shaped semiconductor layer 105b. As an impurity element imparting n-type to a semiconductor, elements of Group 15 of the periodic table such as phosphorus (P), arsenic (As), and antimony (Sb) are known. A photoresist mask 108 is formed, and here phosphine (PH) is added to add phosphorus (P). _Three ) Was applied. The phosphorus (P) concentration in the impurity region 109 to be formed is 2 × 10 ¹⁶ ~ 5x10 ¹⁹ atoms / cm ^Three The range. In this specification, the concentration of an impurity element imparting n-type contained in the impurity region 109 is defined as (n ^- ).
[0040]
<Mask layer removal, laser activation, gate insulating film formation: FIG. 1 (F)>
Next, the mask layer 106 was removed with an etching solution such as hydrofluoric acid diluted with pure water. Then, a step of activating the impurity element added to the island-shaped semiconductor layer 105b in FIGS. 1D and 1E is performed. The activation can be performed by a method such as thermal annealing or laser annealing at 500 to 600 ° C. for 1 to 4 hours in a nitrogen atmosphere. Moreover, you may carry out using both methods together. In this embodiment, a laser activation method is used, a KrF excimer laser beam (wavelength 248 nm) is used to form a linear beam, an oscillation frequency of 5 to 50 Hz, and an energy density of 100 to 500 mJ / cm. ² As a result, the entire surface of the substrate on which the island-shaped semiconductor layer was formed was processed by scanning the linear beam with an overlap ratio of 80 to 98%. Note that there are no particular limitations on the irradiation conditions of the laser beam, and the practitioner may make an appropriate decision.
[0041]
Next, the gate insulating film 110 is formed with an insulating film containing silicon with a thickness of 40 to 150 nm by plasma CVD or sputtering. For example, a silicon oxynitride film (B) is preferably formed with a thickness of 120 nm. In addition, an insulating film containing other silicon may be used for the gate insulating film as a single layer or a stacked structure.
[0042]
<Formation of First Conductive Layer: FIG. 2A>
A conductive layer is formed on the gate insulating film to form a gate electrode. Although this conductive layer may be formed as a single layer, it may have a laminated structure of two layers or three layers as required. In this example, a conductive layer (A) 111 made of a conductive nitride metal film and a conductive layer (B) 112 made of a metal film were laminated. The conductive layer (B) 112 is an element selected from tantalum (Ta), titanium (Ti), molybdenum (Mo), and tungsten (W), an alloy containing the element as a main component, or an alloy film in which the elements are combined. (Typically, the conductive layer (A) 111 may be formed of tantalum nitride (TaN), tungsten nitride (WN), titanium nitride (TiN) film, nitride). It is made of molybdenum (MoN) or the like. Further, tungsten silicide, titanium silicide, or molybdenum silicide may be applied to the conductive layer (A) 111. In the conductive layer (B) 112, the concentration of impurities contained in the conductive layer (B) 112 should be reduced in order to reduce the resistance. In particular, the oxygen concentration should be 30 ppm or less. For example, tungsten (W) was able to realize a specific resistance value of 20 μΩcm or less by setting the oxygen concentration to 30 ppm or less.
[0043]
The conductive layer (A) 111 may be 10 to 50 nm (preferably 20 to 30 nm), and the conductive layer (B) 112 may be 200 to 400 nm (preferably 250 to 350 nm). In this embodiment, a 30 nm thick TaN film was used for the conductive layer (A) 111 and a 350 nm Ta film was used for the conductive layer (B) 112, both of which were formed by sputtering. The TaN film was formed using Ta as a target and a mixed gas of Ar and nitrogen as a sputtering gas. Ta used Ar as the sputtering gas. In addition, when an appropriate amount of Xe or Kr is added to these sputtering gases, the internal stress of the film to be formed can be relaxed and the film can be prevented from peeling. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used for the gate electrode, but the resistivity of the β-phase Ta film is about 180 μΩcm and is not suitable for the gate electrode. Since the TaN film has a crystal structure close to an α phase, an α phase Ta film can be easily obtained by forming a Ta film thereon. Although not shown, it is effective to form a silicon film doped with phosphorus (P) with a thickness of about 2 to 20 nm under the conductive layer (A) 111. This improves adhesion and prevents oxidation of the conductive film formed thereon, and at the same time, an alkali metal element contained in a trace amount in the conductive layer (A) or the conductive layer (B) diffuses into the gate insulating film 110. Can be prevented. In any case, the conductive layer (B) preferably has a resistivity in the range of 10 to 500 μΩcm.
[0044]
<Formation of gate electrode: FIG. 2B>
Next, a photoresist mask 113 is formed, and the conductive layer (A) 111 and the conductive layer (B) 112 are etched together to form gate electrodes 114 and 115. For example, CF by dry etching _Four And O ₂ Mixed gas, or Cl ₂ At a reaction pressure of 1 to 20 Pa. The gate electrodes 114 and 115 are formed integrally with 114a and 115a made of a conductive layer (A) and 114b and 115b made of a conductive layer (B). At this time, the gate electrode 115 of the n-channel TFT is formed so as to overlap a part of the impurity region 109 with the gate insulating film 110 interposed therebetween. Alternatively, the gate electrode can be formed using only the conductive layer (B).
[0045]
<P ⁺ Doping process: FIG. 2 (C)>
Next, impurity regions 117 serving as a source region and a drain region of the p-channel TFT are formed. Here, an impurity element imparting p-type conductivity is added using the gate electrode 114 as a mask, and an impurity region is formed in a self-aligning manner. At this time, the island-shaped semiconductor layer for forming the n-channel TFT is covered with a photoresist mask 116. The impurity region 117 is diborane (B ₂ H ₆ ) Using an ion doping method. The boron (B) concentration in this region is 3 × 10 ²⁰ ~ 3x10 ^{twenty one} atoms / cm ^Three To be. In this specification, the concentration of the impurity element imparting p-type contained in the impurity region 117 formed here is defined as (p ⁺ ).
[0046]
<N ⁺ Doping process: FIG. 2 (D)>
Next, an impurity region 118 for forming a source region or a drain region of the n-channel TFT was formed. Here, phosphine (PH _Three ), And the phosphorus (P) concentration in this region is 1 × 10 ²⁰ ~ 1x10 ^{twenty one} atoms / cm ^Three It was. In this specification, the concentration of the impurity element imparting n-type contained in the impurity region 118 formed here is defined as (n ⁺ ). Phosphorus (P) is also added to the impurity region 117 at the same time, but the phosphorus (P) concentration added to the impurity region 117 is half that of the boron (B) concentration already added in the previous step. Since it was about １ ／, p-type conductivity was ensured and the TFT characteristics were not affected at all.
[0047]
<Protective insulating layer formation, activation process, hydrogenation process: FIG. 2 (E)>
Thereafter, a step of activating the impurity element imparting n-type or p-type added at each concentration is performed by a thermal annealing method. A furnace annealing furnace may be used for this step. In addition, it can be performed by a laser annealing method or a rapid thermal annealing method (RTA method). The annealing treatment is performed in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less, at 400 to 700 ° C., typically 500 to 600 ° C. In this embodiment, heat treatment is performed at 550 ° C. for 4 hours. Went. Further, before the annealing treatment, a protective insulating layer 119 having a thickness of 50 to 200 nm may be formed using a silicon oxynitride film, a silicon oxide film, or the like. The silicon oxynitride film can be formed under any of the conditions in Table 1, but in addition, SiH _Four 27SCCM, N ₂ Reaction pressure 160Pa, substrate temperature 325 ° C, discharge power density 0.1W / cm with O as 900SCCM ² It is good to form with.
[0048]
Crystallization by laser annealing is performed by excimer laser, YAG laser, YVO. _Four Laser, YAlO _Three Laser, YLF laser, etc. are used. For a solid laser such as a YAG laser, any one of the second to third harmonics from the fundamental wave may be applied.
[0049]
After the activation step, a heat treatment was performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0050]
<Interlayer insulating layer, source wiring and drain wiring formation, passivation film formation: FIG. 2F>
After the activation and hydrogenation steps are completed, a silicon oxynitride film or a silicon oxide film is further stacked over the protective insulating layer, so that the interlayer insulating layer 120 is formed. The silicon oxynitride film is made of SiH in the same manner as the protective insulating layer 119. _Four 27SCCM, N ₂ O is 900 SCCM, the reaction pressure is 160 Pa, the substrate temperature is 325 ° C., and the discharge power density is 0.15 W / cm. ² As described above, it is formed with a thickness of 500 to 1500 nm (preferably 600 to 800 nm).
[0051]
Then, contact holes reaching the source region or the drain region of the interlayer insulating layer 120 and the protective insulating layer 119 TFT are formed, and source wirings 121 and 124 and drain wirings 122 and 123 are formed. Although not shown, in this embodiment, this electrode is a laminated film having a three-layer structure in which a Ti film is 100 nm, an aluminum film containing Ti is 300 nm, and a Ti film is 150 nm continuously formed by sputtering.
[0052]
Next, a silicon nitride film or a silicon oxynitride film is formed as the passivation film 125 with a thickness of 50 to 500 nm (typically 100 to 300 nm). Furthermore, when the hydrogenation treatment was performed in this state, a favorable result was obtained for improving the characteristics of the TFT. For example, heat treatment may be performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen, or the same effect can be obtained by using a plasma hydrogenation method.
[0053]
Thus, the n-channel TFT 134 and the p-channel TFT 133 were completed on the substrate 101. The p-channel TFT 133 has a channel formation region 126, a source region 127, and a drain region 128 in the island-shaped semiconductor layer 104. The n-channel TFT 134 includes a channel formation region 129 and an LDD region 130 that overlaps the gate electrode 115 (hereinafter, such an LDD region is referred to as Lov), a source region 132, and a drain region 131 on the island-shaped semiconductor layer 105. ing. The length of the Lov region in the channel length direction was 0.5 to 3.0 μm (preferably 1.0 to 1.5 μm) with respect to the channel length of 3 to 8 μm. Although each TFT has a single gate structure in FIG. 2, it may have a double gate structure or a multi-gate structure in which a plurality of gate electrodes are provided.
[0054]
The characteristics of the TFT produced in this way were evaluated. Characteristics to be focused on in order to cause a circuit formed of TFTs to operate normally at a desired drive voltage are Vth, S value, field effect mobility, and the like. Here, particular attention was paid to Vth and S value. The TFT has a channel length L = 8 μm and a channel width W = 8 μm for both the p-channel and n-channel TFTs. The n-channel TFT is provided with Lov = 2 μm as an LDD.
[0055]
FIG. 3 shows the relationship between the S value and Vshift of an n-channel TFT that is not channel-doped, with the film thicknesses of various blocking layers as parameters. Here, as shown in FIG. 23C, Vshift is a tangent drawn to a point where the slope becomes maximum in the subthreshold characteristic of drain current (Id) versus gate voltage (Vg), where Id = 1 × 10. ^-12 It is defined as a voltage value crossing the horizontal line of A. The smaller Vshift is, the better, and ideally Vshift = 0V. In the data shown in FIG. 3, there is a clear phase difference between the S value and Vshift, and it is clear that the S value decreases as Vshift approaches 0 V, and the TFT characteristics become ideal. is there.
[0056]
FIG. 3 shows the results of studies on the film thicknesses of the silicon oxynitride film (A) and the silicon oxynitride film (B) constituting the Vshift value blocking layer 102 of the n-channel TFT. All of the data plotted in FIG. 3 are for samples not channel-doped, indicating that there is an optimum combination of film thicknesses to bring the value of Vshift within a predetermined range. For example, in order to make Vshift in the range of −1.5 to −0.5 V, the thickness of the silicon oxynitride film (A) is set to 50 nm or 200 nm, and the thickness of the silicon oxynitride film (B) is set to 30 nm or 200 nm. You can see that
[0057]
4A to 4F show the dependence of Vth, S value, and Vshift on the thickness of the first blocking layer 102a in an n-channel TFT and a p-channel TFT. The thickness of the second blocking layer 102b was constant at 200 nm. No change in characteristics is observed with respect to a change in film thickness of the first blocking layer 102a of 50 to 200 nm.
[0058]
5A to 5F show the dependence of Vth, S value, and Vshift on the thickness of the second blocking layer 102b in the n-channel TFT and the p-channel TFT. The thickness of the first blocking layer 102a was constant at 50 nm. The data shown in FIG. 5 shows the case where the silicon oxynitride film (B) is applied to the second blocking layer 102b and the case where the silicon oxynitride film (C) is applied. As a result, when the second blocking layer 102b was first thickened, the S value was deteriorated and the variation in Vth was also increased. This tendency was remarkable when the silicon oxynitride film (C) was applied. Although the cause is not sufficiently clear, as shown in Table 2, there is a difference in wet etching rate between the silicon oxynitride films (B) and (C), and the wet etching rate is different as in the silicon oxynitride film (B). It was clear that a slow, dense and hard film was better.
[0059]
FIG. 6 shows the results of measuring the alkali metal element contamination prevention effect of the blocking layer 102 by secondary ion mass spectrometry (SIMS). The apparatus used for the measurement was Model-6600 manufactured by Physical Electronics, and the sample was formed by closely forming a silicon oxynitride film (A) with a thickness of 50 nm on a glass substrate, and then a silicon oxynitride film ( B) was formed to 125 nm, and a silicon film was further formed to 50 nm, and processed at a crystallization temperature (thermal annealing treatment at 500 ° C. for 1 hour and 550 ° C. for 4 hours) using a furnace annealing furnace. The data in FIG. 6 represents the distribution of silicon (Si), oxygen (O), and nitrogen (N) in terms of secondary ion intensity, and quantifies the distribution of sodium (Na) relative to the distribution. As a result, no diffusion or exudation from the glass substrate to the silicon oxynitride film (A) was observed, and it was confirmed that the silicon oxynitride film (A) was sufficiently effective as a blocking layer even when the thickness of the silicon oxynitride film (A) was 50 nm.
[0060]
FIG. 7 shows changes in Vshift with respect to changes in the internal stress of the blocking layer before and after the treatment at the crystallization temperature. A combination of film thicknesses of the silicon oxynitride film (A) and the silicon oxynitride film (B) has been studied. It has been clarified that the smaller the amount of change in internal stress, the smaller the Vshift.
[0061]
In the completed TFT, an n-channel TFT has an S value of 0.10 V / dec to 0.30 V / dec, Vth of 0.5 V to 2.5 V, and a field effect mobility of 120 cm. ² / V ・ sec or more 250cm ² / V · sec or less. In the p-channel TFT, the S value is 0.10 V / dec or more and 0.30 V / dec or less, the Vth is −0.5 V or more and −2.5 V or less, and the field effect mobility is 80 cm. ² / V ・ sec or more 150cm ² / V · sec or less. As described above, the thickness and quality of the blocking layer using the silicon oxynitride film provided on the back channel side have an optimum range, and the characteristics of the TFT can be stabilized by using an appropriate combination.
[0062]
[Embodiment 2]
By providing the blocking layer shown in the first embodiment, Vth can be in the range of about −0.5 to −1.5 V as shown in FIG. 3, and the channel doping process can be simplified. . The steps up to FIG. 1C are performed in the same manner as in Embodiment Mode 1 to form the blocking layer 102, the island-shaped semiconductor layers 104 and 105, and the mask layer 106 over the substrate 101. Then, as shown in FIG. 21, for the purpose of controlling the threshold voltage, diborane (B ₂ H ₆ ) To add boron (B) to form island-like semiconductor layers 104b and 105b to which boron (B) is added. This is a full surface channel doping process that is performed without a special photoresist mask. The boron (B) concentration to be added is 1 × 10 ¹⁶ atoms / cm ^Three When added at V, the Vth of the n-channel TFT could be in the range of 0.5 to 2.5V. At this boron (B) concentration, the Vth of the p-channel TFT hardly changed and was in the range of −0.5 to −1.5V. As another method, when forming an amorphous semiconductor layer, diborane (B ₂ H ₆ ) Can be added simultaneously to obtain the same effect. Thereafter, if the steps after FIG. 1E are performed in the same manner as in Embodiment Mode 1, an n-channel TFT and a p-channel TFT having the structure shown in FIG. 2F can be formed. Here, the channel formation regions 126 and 129 contain boron (B) having the concentration added in FIG. With such a process, one photomask for channel doping can be reduced, and the number of processes can be reduced as compared with the first embodiment.
[0063]
[Embodiment 3]
In the present embodiment, a mode in which the value of Vth is precisely controlled will be described. First, similarly to Embodiment Mode 1, the steps up to FIG. 1C are performed, so that the blocking layer 102, the island-shaped semiconductor layers 104 and 105, and the mask layer 106 are formed over the substrate 101. Then, as shown in FIG. 22A, an entire surface channel doping process is performed in the same manner as in Embodiment 2 to form island-like semiconductor layers 104b and 105b to which boron (B) is added. Further, as shown in FIG. 22B, a photoresist mask 107 is formed, and 1 × 10 6 is formed. ¹⁶ ~ 5x10 ¹⁷ atoms / cm ^Three An impurity element imparting p-type conductivity is added at a moderate concentration to form the island-shaped semiconductor layer 105c to which boron (B) is added. Thereafter, if the steps after FIG. 1E are performed in the same manner as in Embodiment Mode 1, an n-channel TFT and a p-channel TFT having the structure shown in FIG. 2F can be formed. Here, the channel formation regions 126 and 129 contain boron (B) having the concentration added in FIG. By adopting such a process, it becomes possible to precisely control the Vth of the n-channel TFT in the range of 0.5 to 2.5 V, and the Vth of the p-channel TFT is -0.5 to -1. It can be in the range of 5V.
[0064]
【Example】
[Example 1]
An embodiment of the present invention will be described with reference to FIGS. Here, a method for manufacturing the pixel TFT of the pixel portion and the TFT of the driver circuit provided around the pixel portion over the same substrate will be described in detail according to the process. However, in order to simplify the description, a CMOS circuit that is a basic circuit such as a shift register circuit and a buffer circuit is shown in the control circuit, and an n-channel TFT that forms a sampling circuit.
[0065]
In FIG. 8A, a barium borosilicate glass substrate or an alumino borosilicate glass substrate is used for the substrate 201. In this example, an aluminoborosilicate glass substrate was used. At this time, heat treatment may be performed in advance at a temperature lower by about 10 to 20 ° C. than the glass strain point. A silicon oxynitride film (A) 202a having a thickness of 50 nm is formed on the surface of the substrate 201 on which the TFT is formed in order to prevent impurities such as alkali metal elements from the substrate 201 from being diffused. A 100 nm thick silicon oxynitride film (B) 202b is stacked to form the blocking layer 202.
[0066]
Next, a semiconductor layer 203a having an amorphous structure with a thickness of 25 to 80 nm (preferably 30 to 60 nm) is formed by a known method such as a plasma CVD method or a sputtering method. In this embodiment, an amorphous silicon film having a thickness of 55 nm is formed by plasma CVD. As the semiconductor film having an amorphous structure, there are an amorphous semiconductor film and a microcrystalline semiconductor film, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be applied. Further, since the blocking layer 202 and the amorphous silicon layer 203a can be formed by the same film formation method, both may be formed continuously. After the formation of the base film, it is possible to prevent contamination of the surface by not exposing it to the air atmosphere, and it is possible to reduce variations in characteristics of TFTs to be manufactured and variations in threshold voltage. (Fig. 8 (A))
[0067]
Then, a crystalline silicon layer 203b is formed from the amorphous silicon layer 203a using a known crystallization technique. For example, a laser annealing method or a thermal annealing method (solid phase growth method) may be applied. Here, a crystalline silicon layer is formed by a crystallization method using a catalytic element according to the technique disclosed in Japanese Patent Laid-Open No. 7-130652. 203b was formed. First, an aqueous solution containing 10 ppm of the catalyst element in terms of weight was applied by spin coating to form a layer containing the catalyst element (not shown). Catalyst elements include nickel (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), gold (Au). In the crystallization step, first, heat treatment is performed at 400 to 500 ° C. for about 1 hour, so that the amount of hydrogen contained in the amorphous silicon film is 5 atom% or less. Then, using a furnace annealing furnace, thermal annealing is performed at 550 to 600 ° C. for 1 to 8 hours in a nitrogen atmosphere. A crystalline silicon film can be obtained through the above steps. In this state, the concentration of the catalytic element remaining on the surface is 3 × 10 ^Ten ~ 2x10 ¹¹ atoms / cm ² Met. Thereafter, a laser annealing method may be used in combination to increase the crystallization rate. For example, an XCl excimer laser (wavelength 308 nm) is used to form a linear beam with an optical system, and an oscillation frequency of 5 to 50 Hz and an energy density of 100 to 500 mJ / cm. ² Irradiation is performed with a linear beam overlap ratio of 80 to 98%. In this way, a crystalline silicon film 203b is obtained. (Fig. 8 (B))
[0068]
Then, the crystalline silicon film 203b is etched to be divided into islands, and island-like semiconductor layers 204 to 207 are formed as active layers. Thereafter, a mask layer 208 made of a silicon oxide film having a thickness of 50 to 100 nm is formed by plasma CVD, low pressure CVD, or sputtering. For example, SiH by the low pressure CVD method _Four And O ₂ A silicon oxide film is formed by heating to 400 ° C. at 266 Pa. (Fig. 8 (C))
[0069]
Then, a channel doping process is performed. First, a photoresist mask 209 is provided, and 1 × 10 6 for the purpose of controlling the threshold voltage over the entire surface of the island-like semiconductor layers 205 to 207 forming the n-channel TFT. ¹⁶ ~ 5x10 ¹⁷ atoms / cm ^Three Boron (B) was added as an impurity element imparting p-type at a moderate concentration. Boron (B) may be added by an ion doping method, or may be added simultaneously with the formation of an amorphous silicon film. Although boron (B) is not necessarily added here, the semiconductor layers 210 to 212 to which boron (B) is added are preferably formed in order to keep the threshold voltage of the n-channel TFT within a predetermined range. It was good. This channel doping step may be performed by the method shown in the second embodiment or the third embodiment. (Fig. 8 (D))
[0070]
In order to form the LDD region of the n-channel TFT of the driver circuit, an impurity element imparting n-type conductivity is selectively added to the island-like semiconductor layers 210 and 211. Therefore, photoresist masks 213 to 216 are formed in advance. Here, phosphine (PH) is added to add phosphorus (P). _Three ) Was applied. Impurity region (n ^- ) The phosphorus (P) concentration of 217, 218 is 2 × 10 ¹⁶ ~ 5x10 ¹⁹ atoms / cm ^Three Let's say. The impurity region 219 is a semiconductor layer for forming a storage capacitor of the pixel portion, and phosphorus (P) is added to this region at the same concentration. (Fig. 9 (A))
[0071]
Next, the mask layer 208 is removed with hydrofluoric acid or the like, and a step of activating the impurity element added in FIGS. 8D and 9A is performed. Activation can be performed by a method of thermal annealing or laser annealing at 500 to 600 ° C. for 1 to 4 hours in a nitrogen atmosphere. Moreover, you may carry out using both together. In this embodiment, a laser activation method is used, a KrF excimer laser beam (wavelength 248 nm) is used to form a linear beam, an oscillation frequency of 5 to 50 Hz, and an energy density of 100 to 500 mJ / cm. ² As a result, the entire surface of the substrate on which the island-shaped semiconductor layer was formed was processed by scanning the linear beam with an overlap ratio of 80 to 98%. Note that there are no particular limitations on the irradiation conditions of the laser beam, and the practitioner may make an appropriate decision.
[0072]
Then, the gate insulating film 220 is formed with an insulating film containing silicon with a thickness of 40 to 150 nm by plasma CVD or sputtering. For example, it is formed of a silicon oxynitride film (B). As the gate insulating film, another insulating film containing silicon may be used as a single layer or a stacked structure. (Fig. 9 (B))
[0073]
Next, a first conductive layer is formed to form a gate electrode. In this embodiment, a conductive layer (A) 221 made of a conductive nitride metal film and a conductive layer (B) 222 made of a metal film are laminated. Here, the conductive layer (B) 222 is formed with tantalum (Ta) to a thickness of 250 nm by sputtering using Ta as a target, and the conductive layer (A) 221 is formed with tantalum nitride (TaN) to a thickness of 50 nm. did. (Figure 9 (C))
[0074]
Next, photoresist masks 223 to 227 are formed, and the conductive layer (A) 221 and the conductive layer (B) 222 are etched together to form gate electrodes 228 to 231 and a capacitor wiring 232. The gate electrodes 228 to 231 and the capacitor wiring 232 are integrally formed of 228a to 232a made of a conductive layer (A) and 228b to 232b made of a conductive layer (B). At this time, the gate electrodes 229 and 230 formed in the driver circuit are formed so as to overlap with part of the impurity regions 217 and 218 with the gate insulating film 220 interposed therebetween. (Figure 9 (D))
[0075]
Next, in order to form a source region and a drain region of the p-channel TFT of the driver circuit, a step of adding an impurity element imparting p-type is performed. Here, the impurity region is formed in a self-aligning manner using the gate electrode 228 as a mask. A region where the n-channel TFT is formed is covered with a photoresist mask 233. And diborane (B ₂ H ₆ The impurity region (p ⁺ 234 is 1 × 10 ^{twenty one} atoms / cm ^Three Formed at a concentration of. (Fig. 10 (A))
[0076]
Next, in the n-channel TFT, an impurity region functioning as a source region or a drain region was formed. Resist masks 235 to 237 were formed, and an impurity element imparting n-type conductivity was added to form impurity regions 238 to 242. This is the phosphine (PH _Three The impurity region (n ⁺ ) The (P) concentration of 238 to 242 is 5 × 10 ²⁰ atoms / cm ^Three It was. The impurity region 238 already contains boron (B) added in the previous step, but phosphorus (P) is added at a concentration of 1/2 to 1/3 as compared with it. The influence of phosphorus (P) is not considered, and the TFT characteristics were not affected at all. (Fig. 10 (B))
[0077]
Then, in order to form an LDD region of the n-channel TFT in the pixel portion, an impurity addition step for imparting n-type was performed. Here, an impurity element imparting n-type in a self-aligning manner is added by ion doping using the gate electrode 231 as a mask. The concentration of phosphorus (P) to be added is 5 × 10 ¹⁶ atoms / cm ^Three 9A, FIG. 10A, and FIG. 10B, the impurity region is substantially reduced by adding it at a concentration lower than that of the impurity element added in FIG. ^- ) Only 243 and 244 are formed. (Fig. 10 (C))
[0078]
Thereafter, a heat treatment process is performed to activate the impurity element imparting n-type or p-type added at each concentration. This step can be performed by a thermal annealing method using a furnace annealing furnace, a laser annealing method, or a rapid thermal annealing method (RTA method). Here, the activation process was performed by furnace annealing. The heat treatment is performed at 400 to 700 ° C., typically 500 to 600 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, the heat treatment is performed at 550 ° C. for 4 hours. went.
[0079]
In this thermal annealing, conductive films (C) 228c to 232c made of TaN are formed on the Ta electrodes 228b to 232b to be formed from the gate electrodes 228 to 231 and the capacitor wiring 232 at a thickness of 5 to 80 nm from the surface. In addition, tungsten nitride (WN) can be formed when the conductive layers (B) 228b to 232b are tungsten (W), and titanium nitride (TiN) can be formed when the conductive layers (B) 228b to 232b are titanium (Ti). Alternatively, the gate electrodes 228 to 231 can be formed in the same manner by being exposed to a plasma atmosphere containing nitrogen using nitrogen or ammonia. Further, thermal annealing was performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0080]
When the island-shaped semiconductor layer is formed from an amorphous silicon film by a crystallization method using a catalytic element as in this embodiment, a small amount (1 × 10 10 ¹⁷ ~ 1x10 ¹⁹ atoms / cm ^Three Catalyst element) remained. Of course, it is possible to complete the TFT even in such a state, but it is more preferable to remove at least the remaining catalyst element from the channel formation region. As one of means for removing the catalyst element, there is a means for utilizing the gettering action by phosphorus (P). The concentration of phosphorus (P) necessary for gettering is the impurity region (n) formed in FIG. ⁺ ), And the thermal annealing in the activation step performed here causes the catalytic element to segregate from the channel formation region of the n-channel TFT and the p-channel TFT to the impurity regions 238 to 242 to perform gettering. We were able to. As a result, the impurity regions 238 to 242 have 1 × 10 ¹⁷ ~ 1x10 ¹⁹ atoms / cm ^Three About a catalytic element segregated. (Fig. 3 (D))
[0081]
13A and 14A are top views of the TFT in the steps up to here, and the AA ′ cross section and the CC ′ cross section are taken along the lines AA ′ and CC in FIG. It corresponds to '. Further, the BB ′ section and the DD ′ section correspond to the sectional views of FIG. 15A and FIG. Although the gate insulating film is omitted in the top views of FIGS. 13 and 14, the gate electrodes 228 to 231 and the capacitor wiring 232 are formed on at least the island-like semiconductor layers 204 to 207 as shown in the drawings through the steps so far. Has been.
[0082]
When the activation and hydrogenation steps are completed, a second conductive layer serving as a gate wiring is formed. The second conductive layer is formed of a conductive layer (D) mainly composed of aluminum (Al) or copper (Cu) which is a low resistance material. In any case, the resistivity of the second conductive layer is about 0.1 to 10 μΩcm. Further, a conductive layer (E) made of titanium (Ti), tantalum (Ta), tungsten (W), or molybdenum (Mo) is preferably stacked. In this embodiment, an aluminum (Al) film containing 0.1 to 2% by weight of titanium (Ti) is formed as the conductive layer (D) 245, and a titanium (Ti) film is formed as the conductive layer (E) 246. The conductive layer (D) 245 may be 200 to 400 nm (preferably 250 to 350 nm), and the conductive layer (E) 246 may be 50 to 200 (preferably 100 to 150 nm). (Fig. 11 (A))
[0083]
Then, in order to form a gate wiring connected to the gate electrode, the conductive layer (E) 246 and the conductive layer (D) 245 were etched to form gate wirings 247 and 248 and a capacitor wiring 249. The etching process starts with SiCl _Four And Cl ₂ And BCl _Three The conductive layer (E) is removed from the surface of the conductive layer (E) to the middle of the conductive layer (D) by a dry etching method using a mixed gas and then the conductive layer (D) is removed by wet etching with a phosphoric acid-based etching solution. Thus, the gate wiring can be formed while maintaining the selective processability with the base.
[0084]
FIGS. 13B and 14B are top views of this state, and the AA ′ and CC ′ sections correspond to AA ′ and CC ′ in FIG. 11B. ing. Further, the BB ′ section and the DD ′ section correspond to BB ′ and DD ′ in FIGS. 15B and 16B. 13B and 14B, part of the gate wirings 147 and 148 overlaps with part of the gate electrodes 128, 129, and 131 and is in electrical contact. This state is also apparent from the cross-sectional structure diagrams of FIGS. 15B and 16B corresponding to the BB ′ cross section and the DD ′ cross section, and the conductive layer (C) forming the first conductive layer. And the conductive layer (D) forming the second conductive layer are in electrical contact.
[0085]
The first interlayer insulating film 250 is formed with a silicon oxide film or a silicon oxynitride film with a thickness of 500 to 1500 nm. In this embodiment, SiH4 is 27 SCCM, N2 O is 900 SCCM, the reaction pressure is 160 Pa, the substrate temperature is 325 ° C., and the discharge power density is 0.15 W / cm. ² Formed with. After that, contact holes reaching the source region or the drain region formed in each island-shaped semiconductor layer are formed, and source wirings 251 to 254 and drain wirings 255 to 258 are formed. Although not shown, in this embodiment, this electrode is a laminated film having a three-layer structure in which a Ti film is 100 nm, an aluminum film containing Ti is 300 nm, and a Ti film is 150 nm continuously formed by sputtering.
[0086]
Next, a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is formed as the passivation film 259 with a thickness of 50 to 500 nm (typically 100 to 300 nm). When the hydrogenation treatment was performed in this state, favorable results were obtained with respect to the improvement of TFT characteristics. For example, heat treatment may be performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen, or the same effect can be obtained by using a plasma hydrogenation method. Note that an opening may be formed in the passivation film 259 at a position where a contact hole for connecting the pixel electrode and the drain wiring is formed later. (Fig. 11 (C))
[0087]
FIGS. 13C and 14C are top views of this state, and the AA ′ and CC ′ sections correspond to AA ′ and CC ′ in FIG. 11C. is doing. Further, the BB ′ section and the DD ′ section correspond to BB ′ and DD ′ in FIGS. 15C and 16C. Although the first interlayer insulating film is omitted in FIGS. 13C and 14C, source wirings 251, 252, and non-illustrated source and drain regions of the island-like semiconductor layers 204, 205, and 207 are shown. H.254 and drain wirings 255, 256, and 258 are connected through a contact hole formed in the first interlayer insulating film.
[0088]
Thereafter, a second interlayer insulating film 260 made of an organic resin is formed to a thickness of 1.0 to 1.5 μm. As the organic resin, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. Here, it was formed by baking at 300 ° C. using a type of polyimide that is thermally polymerized after being applied to the substrate. Then, a contact hole reaching the drain wiring 258 is formed in the second interlayer insulating film 260, and pixel electrodes 261 and 262 are formed. The pixel electrode may be a transparent conductive film in the case of a transmissive liquid crystal display device, and may be a metal film in the case of a reflective liquid crystal display device. In this embodiment, an indium tin oxide (ITO) film having a thickness of 100 nm is formed by sputtering to form a transmissive liquid crystal display device. (Fig. 12)
[0089]
In this way, a substrate having the TFT of the driving circuit and the pixel TFT of the pixel portion on the same substrate was completed. A p-channel TFT 301, a first n-channel TFT 302, and a second n-channel TFT 303 are formed in the driver circuit, and a pixel TFT 304 and a storage capacitor 305 are formed in the pixel portion. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
[0090]
The p-channel TFT 301 of the driver circuit includes a channel formation region 306, source regions 307a and 307b, and drain regions 308a and 308b in the island-shaped semiconductor layer 204. The first n-channel TFT 302 includes a channel formation region 309, an LDD region (Lov) 310 that overlaps with the gate electrode 229, a source region 311, and a drain region 312 in the island-shaped semiconductor layer 205. The length of the Lov region in the channel length direction is 0.5 to 3.0 μm, preferably 1.0 to 1.5 μm. In the second n-channel TFT 303, a channel formation region 313, an Lov region, and an Loff region (an LDD region that does not overlap with the gate electrode, hereinafter referred to as an Loff region) are formed on the island-shaped semiconductor layer 206. The length of the region in the channel length direction is 0.3 to 2.0 μm, preferably 0.5 to 1.5 μm. The pixel TFT 304 has channel formation regions 318 and 319, Loff regions 320 to 323, and source or drain regions 324 to 326 in the island-shaped semiconductor layer 207. The length of the Loff region in the channel length direction is 0.5 to 3.0 μm, preferably 1.5 to 2.5 μm. Further, the storage capacitor 305 includes capacitor wirings 232 and 249, an insulating film made of the same material as the gate insulating film, and a semiconductor layer 327 connected to the drain region 326 of the pixel TFT 304 and doped with an impurity element imparting n-type conductivity. Is formed. Although the pixel TFT 304 has a double gate structure in FIG. 12, it may have a single gate structure or a multi-gate structure provided with a plurality of gate electrodes.
[0091]
As described above, the present invention can optimize the structure of TFTs constituting each circuit in accordance with specifications required by the pixel TFT and the drive circuit, and can improve the operation performance and reliability of the semiconductor device. it can. Furthermore, the LDD region, the source region, and the drain region can be easily activated by forming the gate electrode from a heat-resistant conductive material, and the wiring resistance can be sufficiently reduced by forming the gate electrode from a low-resistance material. Therefore, the present invention can be applied to a display device having a display area (screen size) of 4 inches class or more. Then, as shown in the embodiment, by forming the blocking layer 202 with the silicon oxynitride film (A) and the silicon oxynitride film (B), in the completed TFT, the S value is 0. 10 V / dec or more and 0.30 V / dec or less, Vth is 0.5 V or more and 2.5 V or less, and field effect mobility is 120 cm. ² / V ・ sec or more 250cm ² / V · sec or less. In the p-channel TFT, the S value is 0.10 V / dec or more and 0.30 V / dec or less, the Vth is −0.5 V or more and −2.5 V or less, and the field effect mobility is 80 cm. ² / V ・ sec or more 150cm ² / V · sec or less. As a result, the drive voltage can be lowered and the power consumption can be lowered.
[0092]
[Example 2]
In this embodiment, a process of manufacturing an active matrix liquid crystal display device from the active matrix substrate manufactured in Embodiment 1 will be described. As shown in FIG. 18, an alignment film 601 is formed on the active matrix substrate in the state of FIG. Usually, a polyimide resin is often used for the alignment film of the liquid crystal display element. A light shielding film 603, a transparent conductive film 604, and an alignment film 605 were formed on the counter substrate 602 on the counter side. After the alignment film was formed, rubbing treatment was performed so that the liquid crystal molecules were aligned with a certain pretilt angle. Then, the pixel matrix circuit, the active matrix substrate on which the CMOS circuit is formed, and the counter substrate are bonded to each other through a sealing material, a spacer (both not shown), or the like by a known cell assembling process. Thereafter, a liquid crystal material 606 was injected between both substrates and completely sealed with a sealant (not shown). A known liquid crystal material may be used as the liquid crystal material. Thus, the active matrix liquid crystal display device shown in FIG. 18 was completed.
[0093]
Next, the configuration of the active matrix liquid crystal display device will be described with reference to the perspective view of FIG. 19 and the top view of FIG. 19 and 20 use the same reference numerals in order to correspond to the cross-sectional structure diagrams of FIGS. 8 to 12 and FIG. Further, the cross-sectional structure along the line EE ′ shown in FIG. 20 corresponds to the cross-sectional view of the pixel matrix circuit shown in FIG.
[0094]
In FIG. 19, the active matrix substrate includes a pixel portion 406, a scanning signal driving circuit 404, and an image signal driving circuit 405 formed on the glass substrate 201. A pixel TFT 304 is provided in the display area, and a driving circuit provided in the periphery is configured based on a CMOS circuit. The scanning signal driving circuit 404 and the image signal driving circuit 405 are connected to the pixel TFT 304 by a gate wiring 231 and a source wiring 254, respectively. Further, an FPC (Flexible Print Circuit) 731 is connected to the external input terminal 734, and is connected to each drive circuit by input wirings 402 and 403.
[0095]
FIG. 20 is a top view showing almost one pixel in the display area 406. The gate wiring 248 intersects with the underlying semiconductor layer 207 through a gate insulating film (not shown). Although not shown, the semiconductor layer includes a source region, a drain region, and n ^- A Loff region formed of a region is formed. Reference numeral 263 denotes a contact portion between the source wiring 254 and the source region 324, 264 denotes a contact portion between the drain wiring 258 and the drain region 326, and 265 denotes a contact portion between the drain wiring 258 and the pixel electrode 261. The storage capacitor 305 is formed in a region where the capacitor wirings 232 and 249 overlap with the semiconductor layer 327 extending from the drain region 326 of the pixel TFT 304 and the gate insulating film.
[0096]
Note that the active matrix liquid crystal display device of this example has been described with reference to the structure described in Example 1, but is not limited to the configuration of Example 1, and is described in Embodiments 1 to 3. An active matrix substrate completed by applying the process to the first embodiment may be used. In any case, an active matrix liquid crystal display device can be manufactured by freely combining active matrix substrates provided with a blocking layer in the present invention.
[0097]
[Example 3]
FIG. 17 is a diagram illustrating an example of an arrangement of input / output terminals, a display area, and a drive circuit of a liquid crystal display device. In the pixel portion 406, m gate wirings and n source wirings intersect in a matrix. For example, when the pixel density is VGA, 480 gate wirings and 640 source wirings are formed, and in the case of XGA, 768 gate wirings and 1024 source wirings are formed. The screen size of the display area is 340 mm for the 13-inch class and 460 mm for the 18-inch class. In order to realize such a liquid crystal display device, the gate wiring needs to be formed of a low resistance material as shown in the first embodiment. When the time constant (resistance × capacitance) of the gate wiring is increased, the response speed of the scanning signal is decreased, and the liquid crystal cannot be driven at a high speed. For example, when the specific resistance of the material forming the gate wiring is 100 μΩcm, the screen size of the 6 inch class is almost the limit, but when it is 3 μΩcm, the screen size of the 27 inch class can be handled.
[0098]
A scanning signal driving circuit 404 and an image signal driving circuit 405 are provided around the display area 406. Since the lengths of the gate wirings of these drive circuits are inevitably increased with the increase in the screen size of the display area, in order to realize a large screen, aluminum (Al) or copper (Cu It is preferable to use a low resistance material such as Further, according to the present invention, the input wirings 402 and 403 that connect the input terminal 401 to each driving circuit can be formed of the same material as the gate wiring, which can contribute to a reduction in wiring resistance.
[0099]
[Example 4]
The active matrix substrate and the liquid crystal display device manufactured by implementing the present invention can be used for various electro-optical devices. The present invention can be applied to all electronic devices in which such an electro-optical device is incorporated as a display medium. Examples of electronic devices include personal computers, digital cameras, video cameras, portable information terminals (mobile computers, mobile phones, electronic books, etc.), navigation systems, and the like. An example of them is shown in FIG.
[0100]
FIG. 24A illustrates a personal computer which includes a main body 2001 including a microprocessor and a memory, an image input portion 2002, a display device 2003, and a keyboard 2004. The present invention can form the display device 2003 and other signal processing circuits.
[0101]
FIG. 24B illustrates a video camera which includes a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 2106. The present invention can be applied to the display device 2102 and other signal control circuits.
[0102]
FIG. 24C illustrates a portable information terminal which includes a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, and a display device 2205. The present invention can be applied to the display device 2205 and other signal control circuits.
[0103]
FIG. 24D illustrates an electronic game device such as a video game or a video game, which is incorporated in a main body 2301, a controller 2305, a display device 2303, and a main body 2301 on which an electronic circuit 2308 such as a CPU and a recording medium 2304 are mounted. A display device 2302 is included. The display device 2303 and the display device 2302 incorporated in the main body 2301 may display the same information, or display the information on the recording medium 2304 using the former as a main display device and the latter as a sub display device. The operation state can be displayed, or a touch sensor function can be added to provide an operation panel. In addition, the main body 2301, the controller 2305, and the display device 2303 may be wired communication in order to transmit signals to each other, or may be wireless communication or optical communication by providing sensor units 2306 and 2307. The present invention can be applied to the display devices 2302 and 2303. The display device 2303 can also use a conventional CRT.
[0104]
FIG. 24D shows a player using a recording medium (hereinafter referred to as a recording medium) in which a program is recorded. The player includes a main body 2401, a display device 2402, a speaker portion 2403, a recording medium 2404, and operation switches 2405. A recording medium such as a DVD (Digital Versatile Disc) or a compact disc (CD) can be used to play music programs, display images, display video games (or video games), and display information via the Internet. . The present invention can be suitably used for the display device 2402 and other signal control circuits.
[0105]
FIG. 24E illustrates a digital camera which includes a main body 2501, a display device 2502, an eyepiece unit 2503, an operation switch 2504, and an image receiving unit (not illustrated). The present invention can be applied to the display device 2502 and other signal control circuits.
[0106]
FIG. 25A shows a front projector, which includes a light source optical system, a display device 2601, and a screen 2602. The present invention can be applied to display devices and other signal control circuits. FIG. 25B shows a rear projector, which includes a main body 2701, a light source optical system and display device 2702, a mirror 2703, and a screen 2704. The present invention can be applied to display devices and other signal control circuits.
[0107]
Note that FIG. 25C illustrates an example of the structure of the light source optical system and the display devices 2601 and 2702 in FIGS. 25A and 25B. The light source optical system and the display devices 2601 and 2702 include a light source optical system 2801, mirrors 2802, 2804 to 2806, a dichroic mirror 2803, a beam splitter 2807, a liquid crystal display device 2808, a phase difference plate 2809, and a projection optical system 2810. The projection optical system 2810 includes a plurality of optical lenses. FIG. 25C illustrates a three-plate type example in which three liquid crystal display devices 2808 are used. However, the present invention is not limited to such a method, and a single-plate optical system may be used. In addition, a suitable optical lens, a film having a polarization function, a film for adjusting a phase, an IR film, or the like may be provided in an optical path indicated by an arrow in FIG. FIG. 25D shows an example of the structure of the light source optical system 2801 in FIG. In this embodiment, the light source optical system 2801 includes a reflector 2811, a light source 2812, lens arrays 2813 and 2814, a polarization conversion element 2815, and a condenser lens 2816. The light source optical system shown in FIG. 25D is an example and is not limited to the illustrated configuration.
[0108]
Although not shown here, the present invention can also be applied to a navigation system, a reading circuit of an image sensor, and the like. As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic apparatus of a present Example is realizable even if it uses the structure which consists of any combination of Embodiment 1-3 and Examples 1-3.
[Example 5]
In this embodiment, an example in which the same active matrix substrate as that in Embodiment 1 is applied to a self-luminous display panel using an electroluminescence (EL) material (hereinafter referred to as an EL display device) will be described. . FIG. 26A shows a top view of the EL display panel. In FIG. 26A, reference numeral 10 denotes a substrate, 11 denotes a pixel portion, 12 denotes a source side driver circuit, and 13 denotes a gate side driver circuit. Each driver circuit reaches the FPC 17 via wirings 14 to 16 and is connected to an external device. Connected.
[0109]
A cross-sectional view corresponding to line AA ′ in FIG. 26A is shown in FIG. At this time, the counter plate 80 is provided at least above the pixel portion, preferably above the driver circuit and the pixel portion. The counter plate 80 is bonded to an active matrix substrate on which a self-luminous layer using a TFT and an EL material is formed with a sealing material 19. A filler (not shown) is mixed in the sealing agent 19, and the two substrates are bonded to each other with a substantially uniform interval. Further, the outside of the sealing material 19 and the upper surface and the periphery of the FPC 17 are sealed with a sealant 81. The sealant 81 is made of a material such as silicone resin, epoxy resin, phenol resin, or butyl rubber.
[0110]
Thus, when the active matrix substrate 10 and the counter substrate 80 are bonded together by the sealant 19, a space is formed between them. The space is filled with a filler 83. This filler 83 also has the effect of bonding the opposing plate 80. As the filler 83, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), EVA (ethylene vinyl acetate), or the like can be used. In addition, since the self-luminous layer is weak and easily deteriorated due to moisture including moisture, it is desirable to mix a desiccant such as barium oxide in the filler 83 because the moisture absorption effect can be maintained. In addition, a passivation film 82 formed of a silicon nitride film, a silicon oxynitride film, or the like is formed over the self-light-emitting layer so that corrosion due to an alkali element or the like contained in the filler 83 is prevented.
[0111]
The counter plate 80 includes a glass plate, an aluminum plate, a stainless steel plate, a FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a Mylar film (trade name of DuPont), a polyester film, an acrylic film, an acrylic plate, etc. Can be used. Moreover, moisture resistance can also be improved using the sheet | seat of the structure which pinched | interposed several tens micrometer aluminum foil with the PVF film or the mylar film. In this way, the EL element is hermetically sealed from the outside air.
[0112]
In FIG. 17B, a driving circuit TFT (however, a CMOS circuit in which an n-channel TFT and a p-channel TFT are combined is illustrated) 22 and a pixel portion on the substrate 10 and the blocking layer 21. TFT 23 for use (however, only the TFT for controlling the current to the EL element is shown here).
The blocking layer 21 is formed by laminating a silicon oxynitride film (A) and a silicon oxynitride film (B) as in the first embodiment. The n-channel TFT is provided with an LDD region having the configuration shown in this embodiment in order to prevent a decrease in on-current due to the hot carrier effect and a decrease in characteristics due to Vth shift and bias stress.
[0113]
For example, a p-channel TFT 301 and an n-channel TFT 302 shown in FIG. Further, although depending on the drive voltage, the TFT in the pixel portion may be the first n-channel TFT 304 shown in FIG. 12 or a p-channel TFT having the same structure as shown in FIG. The first n-channel TFT 302 has a structure in which an LDD that overlaps with the gate electrode is provided on the drain side. However, if the drive voltage is 10 V or less, the TFT degradation due to the hot carrier effect can be almost ignored. There is no need to provide it.
[0114]
In order to manufacture an EL display device from the active matrix substrate in the state shown in FIG. 12, an interlayer insulating film (planarizing film) 26 made of a resin material is formed on the source wiring and the drain wiring, and the pixel portion TFT 23 is formed thereon. A pixel electrode 27 made of a transparent conductive film electrically connected to the drain is formed. A compound of indium oxide and tin oxide (called ITO) or a compound of indium oxide and zinc oxide can be used for the transparent conductive film. Then, after the pixel electrode 27 is formed, an insulating film 28 is formed, and an opening is formed on the pixel electrode 27.
[0115]
The self-emitting layer 29 to be formed next has a laminated structure or a single layer structure by freely combining known EL materials (a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, or an electron injection layer). good. A known technique may be used to determine the structure. EL materials include low-molecular materials and high-molecular (polymer) materials. When a low molecular material is used, a vapor deposition method is used. When a high molecular material is used, a simple method such as a spin coating method, a printing method, or an ink jet method can be used.
[0116]
The self-luminous layer is formed by a vapor deposition method, an inkjet method, a dispenser method, or the like using a shadow mask. In any case, color display is possible by forming light emitting layers (red light emitting layer, green light emitting layer, and blue light emitting layer) capable of emitting light having different wavelengths for each pixel. In addition, there are a method in which a color conversion layer (CCM) and a color filter are combined, and a method in which a white light emitting layer and a color filter are combined, but either method may be used. Needless to say, an EL display device emitting monochromatic light can also be used.
[0117]
When the self-luminous layer 29 is formed, the cathode 30 is formed thereon. It is desirable to remove moisture and oxygen present at the interface between the cathode 30 and the self-luminous layer 29 as much as possible. Therefore, it is necessary to devise such that the self-luminous layer 29 and the cathode 30 are continuously formed in a vacuum, or the self-luminous layer 29 is formed in an inert atmosphere and the cathode 30 is formed in a vacuum without being released to the atmosphere. . In this embodiment, the above-described film formation is possible by using a multi-chamber type (cluster tool type) film formation apparatus.
[0118]
In this embodiment, a laminated structure of a LiF (lithium fluoride) film and an Al (aluminum) film is used as the cathode 30. Specifically, a LiF (lithium fluoride) film having a thickness of 1 nm is formed on the self-light-emitting layer 29 by vapor deposition, and an aluminum film having a thickness of 300 nm is formed thereon. Of course, you may use the MgAg electrode which is a well-known cathode material. The cathode 30 is connected to the wiring 16 in a region indicated by 31. The wiring 16 is a power supply line for applying a predetermined voltage to the cathode 30, and is connected to the FPC 17 through an anisotropic conductive paste material 32. A resin layer 80 is further formed on the FPC 17 to increase the adhesive strength of this portion.
[0119]
In order to electrically connect the cathode 30 and the wiring 16 in the region indicated by 31, it is necessary to form contact holes in the interlayer insulating film 26 and the insulating film 28. These may be formed when the interlayer insulating film 26 is etched (when the pixel electrode contact hole is formed) or when the insulating film 28 is etched (when the opening before the self-light emitting layer is formed). Further, when the insulating film 28 is etched, the interlayer insulating film 26 may be etched all at once. In this case, if the interlayer insulating film 26 and the insulating film 28 are the same resin material, the shape of the contact hole can be improved.
[0120]
In addition, the wiring 16 is electrically connected to the FPC 17 through a gap (but sealed with a sealing agent 81) between the sealil 19 and the substrate 10. Although the wiring 16 has been described here, the other wirings 14 and 15 are similarly electrically connected to the FPC 17 through the sealing material 18.
[0121]
Here, FIG. 27 shows a more detailed cross-sectional structure of the pixel portion, FIG. 28A shows a top structure, and FIG. 28B shows a circuit diagram. In FIG. 27A, a blocking layer is first formed on a substrate 2401, and a switching TFT 2402 formed thereon is formed with the same structure as the pixel TFT 304 of FIG. The double gate structure has a structure in which two TFTs are substantially connected in series, and there is an advantage that the off-current value can be reduced. In this embodiment, a double gate structure is used, but a triple gate structure or a multi-gate structure having more gates may be used.
[0122]
The current control TFT 2403 is formed using the first n-channel TFT 302 shown in FIG. This TFT structure is a structure in which an LDD that overlaps with the gate electrode is provided only on the drain side, and has a structure in which the parasitic capacitance between the gate and the drain and the series resistance are reduced to increase the current driving capability. From another point of view, the structure is very important. Since the current control TFT is an element for controlling the amount of current flowing through the EL element, a large amount of current flows, and it is also an element with a high risk of deterioration due to heat or hot carriers. Therefore, by providing an LDD region that partially overlaps the gate electrode in the current control TFT, it is possible to prevent the TFT from being deteriorated and to improve the operation stability. In addition, there is a concern that the EL layer controlled by the current may cause display variations as a result of variations in characteristics of the current control TFT. However, by managing the stress of the blocking layer as in the present invention, the variation can be reduced by keeping the Vth and S values within specified ranges. The drain line 35 of the switching TFT 2402 is electrically connected to the gate electrode 37 of the current control TFT by a wiring 36. A wiring indicated by 38 is a gate line for electrically connecting the gate electrodes 39a and 39b of the switching TFT 2402.
[0123]
In this embodiment, the current control TFT 2403 is illustrated with a single gate structure, but a multi-gate structure in which a plurality of TFTs are connected in series may be used. Further, a structure may be employed in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of portions so that heat can be emitted with high efficiency. Such a structure is effective as a countermeasure against deterioration due to heat.
[0124]
Further, as shown in FIG. 28A, the wiring to be the gate electrode 37 of the current control TFT 2403 overlaps the drain line 40 of the current control TFT 2403 with an insulating film in the region indicated by 2404. At this time, a capacitor is formed in a region indicated by 2404. This capacitor 2404 functions as a capacitor for holding the voltage applied to the gate of the current control TFT 2403. The drain line 40 is connected to a current supply line (power supply line) 2501, and a constant voltage is always applied.
[0125]
A first passivation film 41 is provided on the switching TFT 2402 and the current control TFT 2403, and a planarizing film 42 made of a resin insulating film is formed thereon. It is very important to flatten the step due to the TFT using the flattening film 42. Since the self-light-emitting layer formed later is very thin, a light emission failure may occur due to the presence of a step. Therefore, it is desirable to planarize the pixel electrode before forming the pixel electrode so that the self-luminous layer can be formed as flat as possible.
[0126]
Reference numeral 43 denotes a pixel electrode (EL element cathode) made of a highly reflective conductive film, which is electrically connected to the drain of the current control TFT 2403. As the pixel electrode 43, it is preferable to use a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film, or a laminated film thereof. Of course, a laminated structure with another conductive film may be used. Further, the light emitting layer 44 is formed in a groove (corresponding to a pixel) formed by banks 44a and 44b formed of an insulating film (preferably resin). Although only one pixel is shown here, a light emitting layer corresponding to each color of R (red), G (green), and B (blue) may be formed separately. A π-conjugated polymer material is used as the organic EL material for the light emitting layer. Typical polymer materials include polyparaphenylene vinylene (PPV), polyvinyl carbazole (PVK), and polyfluorene. There are various types of PPV organic EL materials such as “H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder, and H. Spreitzer,“ Polymers for Light Emitting ”. Materials such as those described in “Diodes”, Euro Display, Proceedings, 1999, p. 33-37 ”and JP-A-10-92576 may be used.
[0127]
As a specific light emitting layer, cyanopolyphenylene vinylene may be used for a light emitting layer that emits red light, polyphenylene vinylene may be used for a light emitting layer that emits green light, and polyphenylene vinylene or polyalkylphenylene may be used for a light emitting layer that emits blue light. The film thickness may be 30 to 150 nm (preferably 40 to 100 nm). However, the above example is an example of an organic EL material that can be used as a light emitting layer, and is not necessarily limited to this. A self-luminous layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light-emitting layer, a charge transport layer, or a charge injection layer. For example, in this embodiment, an example in which a polymer material is used as the light emitting layer is shown, but a low molecular weight organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. As these organic EL materials and inorganic materials, known materials can be used.
[0128]
In this embodiment, a self-luminous layer having a laminated structure in which a hole injection layer 46 made of PEDOT (polythiophene) or PAni (polyaniline) is provided on the light-emitting layer 45 is used. An anode 47 made of a transparent conductive film is provided on the hole injection layer 46. In the case of the present embodiment, since the light generated in the light emitting layer 45 is emitted toward the upper surface side (upward of the TFT), the anode must be translucent. As the transparent conductive film, a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide can be used, but it is possible to form after forming a light-emitting layer or hole injection layer with low heat resistance. What can form into a film at low temperature as much as possible is preferable.
[0129]
When the anode 47 is formed, the self-luminous element 2405 is completed. Note that the EL element 2405 here refers to a capacitor formed by the pixel electrode (cathode) 43, the light emitting layer 45, the hole injection layer 46, and the anode 47. As shown in FIG. 28A, since the pixel electrode 43 substantially matches the area of the pixel, the entire pixel functions as an EL element. Therefore, the use efficiency of light emission is very high, and a bright image display is possible.
[0130]
By the way, in the present embodiment, a second passivation film 48 is further provided on the anode 47. The second passivation film 48 is preferably a silicon nitride film or a silicon nitride oxide film. This purpose is to cut off the EL element from the outside, and has both the meaning of preventing deterioration due to oxidation of the organic EL material and the meaning of suppressing degassing from the organic EL material. This increases the reliability of the EL display device.
[0131]
As described above, the EL display panel according to the present invention has a pixel portion composed of pixels having a structure as shown in FIG. Have. Therefore, an EL display panel having high reliability and capable of displaying a good image can be obtained.
[0132]
FIG. 27B shows an example in which the structure of the self-luminous layer is inverted. The current control TFT 2601 is formed with the same structure as the p-channel TFT 146 of FIG. For the manufacturing process, Example 1 may be referred to. In this embodiment, a transparent conductive film is used as the pixel electrode (anode) 50. Specifically, a conductive film made of a compound of indium oxide and zinc oxide is used. Of course, a conductive film made of a compound of indium oxide and tin oxide may be used.
[0133]
Then, after banks 51a and 51b made of insulating films are formed, a light emitting layer 52 made of polyvinylcarbazole is formed by solution coating. An electron injection layer 53 made of potassium acetylacetonate (denoted as acacK) and a cathode 54 made of an aluminum alloy are formed thereon. In this case, the cathode 54 also functions as a passivation film. Thus, the EL element 2602 is formed. In the case of the present embodiment, the light generated in the light emitting layer 53 is emitted toward the substrate on which the TFT is formed as indicated by an arrow. In the case of the structure as in this embodiment, the current control TFT 2601 is preferably a p-channel TFT.
[0134]
The EL display device shown in this embodiment as described above can be used as a display portion of the electronic apparatus of Embodiment 7.
[0135]
[Example 6]
In this embodiment, an example in which the pixel has a structure different from the circuit diagram illustrated in FIG. 28B is illustrated in FIG. In this embodiment, 2701 is a source wiring of the switching TFT 2702, 2703 is a gate wiring of the switching TFT 2702, 2704 is a current control TFT, 2705 is a capacitor, 2706 and 2708 are current supply lines, and 2707 is an EL element. .
[0136]
FIG. 29A shows an example in which the current supply line 2706 is shared between two pixels. In other words, the two pixels are formed so as to be symmetrical about the current supply line 2706. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined.
[0137]
FIG. 29B illustrates an example in which the current supply line 2708 is provided in parallel with the gate wiring 2703. In FIG. 29B, the current supply line 2708 and the gate wiring 2703 are provided so as not to overlap each other. However, if the wirings are formed in different layers, they overlap with each other through an insulating film. It can also be provided. In this case, since the exclusive area can be shared by the power supply line 2708 and the gate wiring 2703, the pixel portion can be further refined.
[0138]
In FIG. 29C, a current supply line 2708 is provided in parallel with the gate wiring 2703 similarly to the structure of FIG. 29B, and two pixels are symmetrical about the current supply line 2708. It is characterized in that it is formed. It is also effective to provide the current supply line 2708 so as to overlap any one of the gate wirings 2703. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined. In FIGS. 29A and 29B, a capacitor 2705 is provided in order to hold a voltage applied to the gate of the current control TFT 2704; however, the capacitor 2705 can be omitted.
[0139]
Since the n-channel TFT of the present invention as shown in FIG. 27A is used as the current control TFT 2403, it has an LDD region provided so as to overlap with the gate electrode through the gate insulating film. In this overlapping region, a parasitic capacitance generally called a gate capacitance is formed, but this embodiment is characterized in that this parasitic capacitance is actively used in place of the capacitor 2404. The capacitance of this parasitic capacitance 29 changes depending on the overlap area of the gate electrode and the LDD region, and is determined by the length of the LDD region included in the overlap region. Similarly, the capacitor 2705 can be omitted.
[0140]
Note that the circuit configuration of the EL display device shown in this embodiment may be selected from the TFT configuration shown in Embodiment 1 to form the circuit shown in FIG. In addition, the EL display panel of this embodiment can be used as the display unit of the electronic device of Embodiment 4.
[0141]
【The invention's effect】
In a semiconductor device having a TFT formed on a glass substrate, SiH is in close contact with the glass substrate. _Four , NH _Three , N ₂ By forming the silicon oxynitride film (A) made of O, the active layer can be prevented from being contaminated with impurities such as alkali metal elements.
[0142]
Further, SiH is added to the silicon oxynitride film (A). _Four , N ₂ A silicon oxynitride film (B) made from O is laminated to form a blocking layer. The concentration of oxygen, nitrogen, and hydrogen contained in these films, atomic density, etching rate, and changes in internal stress due to thermal annealing are changed. By setting the value within a certain range, characteristics such as Vth and S value of the TFT can be set to desired values.
[0143]
When such a TFT is used, an electro-optical device typified by an active matrix liquid crystal display device that can be driven with low power consumption can be manufactured.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a manufacturing process of a TFT.
FIG. 2 is a cross-sectional view illustrating a manufacturing process of a TFT.
FIG. 3 is a graph for explaining the relationship between S value and Vshift using the thickness of the blocking layer as a parameter.
FIG. 4 is a graph showing changes in characteristics of Vth, Vshift, and S value with respect to the first blocking layer thickness.
FIG. 5 is a graph showing changes in characteristics of Vth, Vshift, and S value with respect to the second blocking layer thickness.
FIG. 6 shows the results of SIMS analysis of sodium (Na) distribution after a silicon oxynitride film (A), a silicon oxynitride film (B), and a silicon film are stacked on a glass substrate and thermally annealed. Graph diagram.
FIG. 7 is a graph showing the relationship between the amount of change in internal stress due to thermal annealing of the blocking layer and Vshift.
FIG. 8 is a cross-sectional view illustrating a manufacturing process of a pixel TFT, a storage capacitor, and a driver circuit TFT;
9 is a cross-sectional view illustrating a manufacturing process of a pixel TFT, a storage capacitor, and a driver circuit TFT; FIG.
10 is a cross-sectional view illustrating a manufacturing process of a pixel TFT, a storage capacitor, and a driver circuit TFT;
FIG. 11 is a cross-sectional view illustrating a manufacturing process of a pixel TFT, a storage capacitor, and a driver circuit TFT;
FIG. 12 is a cross-sectional view of a pixel TFT, a storage capacitor, and a driver circuit TFT.
FIG. 13 is a top view illustrating a manufacturing process of a TFT of a driver circuit.
FIG. 14 is a top view showing a manufacturing process of a pixel TFT and a storage capacitor TFT;
FIG. 15 is a top view illustrating a manufacturing process of a TFT of a driver circuit.
FIG. 16 is a top view illustrating a manufacturing process of a pixel TFT.
FIG. 17 is a top view showing input / output terminals and wiring circuit arrangement of a liquid crystal display device.
FIG. 18 is a cross-sectional view illustrating a structure of a liquid crystal display device.
FIG. 19 is a perspective view illustrating a structure of a liquid crystal display device.
FIG. 20 is a top view illustrating a pixel in a display region.
FIG. 21 is a cross-sectional view showing a manufacturing process of a TFT.
FIG. 22 is a cross-sectional view showing a manufacturing process of a TFT.
FIG. 23 is a diagram for explaining definitions of Vth, S value, and Vshift.
FIG 24 illustrates an example of a semiconductor device.
FIG 25 illustrates an example of a semiconductor device.
26A and 26B are a top view and a cross-sectional view illustrating a structure of an EL display device.
FIG. 27 is a cross-sectional view of a pixel portion of an EL display device.
28A and 28B are a top view and a circuit diagram of a pixel portion of an EL display device.
FIG. 29 is an example of a circuit diagram of a pixel portion of an EL display device.
[Explanation of symbols]
101, 201 substrate
102a, 202a Silicon oxynitride film (A)
102b, 202b Silicon oxynitride film (B)
103a, 203a Amorphous semiconductor layer
103b, 203b Crystalline semiconductor layer
104, 105, 204-207 Island-like semiconductor layer
106, 208 Mask layer
110, 220 Gate insulating film
114, 115, 228-231 Gate electrode
119 Protective insulating film
120, 250 First interlayer insulating film
121, 124, 251 to 254 Source wiring
122, 123, 255-258 Drain wiring
125, 259 Passivation film
232 Retention capacitance electrode
247, 249 Gate wiring
260 Second interlayer insulating film
261 Pixel electrode

Claims (32)

A semiconductor device in which a TFT is provided on a substrate,
A silicon oxynitride film (A) formed in close contact with the substrate;
A silicon oxynitride film (B) formed in close contact with the silicon oxynitride film (A);
A semiconductor layer formed on the silicon oxynitride film (B),
The oxygen concentration in the silicon oxynitride film (A) is less than 20 atomic% or more 30 atomic%, nitrogen concentration is less than 20 atomic% 30 atomic%, the hydrogen concentration is less than 10 atomic% 20 atomic%,
Wherein the oxygen concentration of the silicon oxynitride film (B) is less than 55 atomic% or more 65 atomic%, nitrogen concentration is less 1 atomic% or more 20 atomic%, the hydrogen concentration is less 0.1 atomic% or more 10 atomic% A semiconductor device. In claim 1 ,
The TFT has a gate insulating film thickness of 40 to 150 nm, at least a channel formation region semiconductor layer thickness of 25 to 80 nm, and the TFT has an S value of 0.10 V / dec or more. A semiconductor device having a value of 30 V / dec or less. In claim 1 or 2 ,
The gate electrode of the TFT has a conductive layer containing a component selected from tantalum nitride, tungsten nitride, titanium nitride, and molybdenum nitride as a component. In claim 1 or 2 ,
The gate electrode of the TFT is composed of a conductive layer (A) composed of one kind selected from tantalum nitride, tungsten nitride, titanium nitride, and molybdenum nitride, and one or more kinds selected from tantalum, tungsten, titanium, and molybdenum. A semiconductor device comprising a conductive layer (B) as a component. In claim 1 or 2 ,
The gate electrode of the TFT is a conductive layer containing one or more kinds selected from tantalum, tungsten, titanium, and molybdenum as a component. A semiconductor device including a pixel TFT provided in a pixel portion and an n-channel TFT and a p-channel TFT of a driving circuit provided around the pixel portion on the same substrate,
A silicon oxynitride film (A) formed in close contact with the substrate;
A silicon oxynitride film (B) formed in close contact with the silicon oxynitride film (A);
The pixel TFT formed on the silicon oxynitride film (B), the n-channel TFT and the p-channel TFT of the driving circuit,
The oxygen concentration in the silicon oxynitride film (A) is less than 20 atomic% or more 30 atomic%, nitrogen concentration is less than 20 atomic% 30 atomic%, the hydrogen concentration is less than 10 atomic% 20 atomic%,
Wherein the oxygen concentration of the silicon oxynitride film (B) is less than 55 atomic% or more 65 atomic%, nitrogen concentration is less 1 atomic% or more 20 atomic%, the hydrogen concentration is less 0.1 atomic% or more 10 atomic% A semiconductor device. In claim 6 ,
The pixel TFT has a gate insulating film thickness of 40 to 150 nm, a semiconductor layer thickness of at least a channel formation region of 25 to 80 nm, and an S value of the pixel TFT of 0.10 V / dec or more and 0 A semiconductor device having a voltage of 30 V / dec or less. In claim 6 ,
The pixel TFT has a gate insulating film thickness of 40 to 150 nm, a semiconductor layer thickness of at least a channel formation region of 25 to 80 nm, and a threshold voltage of the pixel TFT of 0.5 V or more 2 A semiconductor device having a voltage of 5 V or less. In claim 6 ,
The pixel TFT has a gate insulating film thickness of 40 to 150 nm and a semiconductor layer thickness of at least a channel formation region of 25 to 80 nm. The pixel TFT has a field effect mobility of 120 cm ² / V. A semiconductor device characterized by being not less than sec and not more than 250 cm ² / V · sec. In claim 6 ,
The n-channel TFT and the p-channel TFT of the driving circuit have a gate insulating film thickness of 40 to 150 nm and at least a semiconductor layer thickness of 25 to 80 nm in the channel formation region. The n-channel TFT and the p-channel TFT have an S value of 0.10 V / dec or more and 0.30 V / dec or less. In claim 6 ,
The n-channel TFT and the p-channel TFT of the driving circuit have a gate insulating film thickness of 40 to 150 nm and at least a semiconductor layer thickness of 25 to 80 nm in the channel formation region. The threshold voltage of the n-channel TFT is 0.5 V or more and 2.5 V or less, and the threshold voltage of the p-channel TFT of the driving circuit is −0.5 V or more and −2.5 V or less. A semiconductor device characterized by the above. In claim 6 ,
The n-channel TFT and the p-channel TFT of the drive circuit each have a gate insulating film thickness of 40 to 150 nm, and at least a channel formation region semiconductor layer thickness of 25 to 80 nm. The field effect mobility of the n-channel TFT is 120 cm ² / V · sec or more and 250 cm ² / V · sec or less, and the field effect mobility of the p-channel TFT of the driving circuit is 80 cm ² / V · sec or more. A semiconductor device having a capacity of 150 cm ² / V · sec or less. In any one of Claims 6 thru | or 12 ,
The gate electrode of each of the pixel TFT and the n-channel TFT and the p-channel TFT of the driving circuit has a conductive layer composed of one kind selected from tantalum nitride, tungsten nitride, titanium nitride, and molybdenum nitride. A featured semiconductor device. In any one of Claims 6 thru | or 12 ,
The gate electrode of each of the pixel TFT and the n-channel TFT and the p-channel TFT of the driving circuit includes a conductive layer (A) having a component selected from tantalum nitride, tungsten nitride, titanium nitride, and molybdenum nitride. And a conductive layer (B) containing one or more selected from tantalum, tungsten, titanium, and molybdenum as a component. In any one of Claims 6 thru | or 12 ,
The gate electrode of each of the pixel TFT and the n-channel TFT and the p-channel TFT of the driving circuit is a conductive layer containing one or more components selected from tantalum, tungsten, titanium, and molybdenum. A semiconductor device. In any one of Claims 1 thru | or 17,
The silicon oxynitride film (A) has a density of 8 × 10 ²² / cm ³ or more and 2 × 10 ²³ / cm ³ or less, and the silicon oxynitride film (B) has a density of 6 × 10 ²² / cm ^3. The semiconductor device is 9 × 10 ²² / cm ³ or less. In any one of Claims 1 to 16 ,
The silicon oxynitride film (A) has an etching rate at 20 ° C. of a mixed aqueous solution containing 7.13% ammonium hydrogen fluoride (NH ₄ HF ₂ ) and 15.4% ammonium fluoride (NH ₄ F). 40 nm / min to 70 nm / min,
The silicon oxynitride film (B) has an etching rate at 20 ° C. of a mixed aqueous solution containing 7.13% ammonium hydrogen fluoride (NH ₄ HF ₂ ) and 15.4% ammonium fluoride (NH ₄ F). A semiconductor device having a thickness of 90 nm / min to 130 nm / min. In any one of claims 1乃optimum 1 7,
The silicon oxynitride film (A) has a thickness of 10 nm to 150 nm,
A semiconductor device, wherein the silicon oxynitride film (B) has a thickness of 10 nm to 250 nm. In any one of claims 1 to 18 ,
The semiconductor device is a personal computer, a video camera, a portable information terminal, a digital camera, a digital video disc player, or an electronic game machine. In a method for manufacturing a semiconductor device in which a TFT is provided over a substrate,
Forming a silicon oxynitride film (A) in close contact with the substrate and a silicon oxynitride film (B) in close contact with the silicon oxynitride film (A);
Forming a semiconductor layer on the silicon oxynitride film (B);
Forming a gate insulating film on the semiconductor layer;
Forming a gate electrode on the gate insulating film;
The oxygen concentration in the silicon oxynitride film (A) is less than 20 atomic% or more 30 atomic%, nitrogen concentration is less than 20 atomic% 30 atomic%, the hydrogen concentration is less than 10 atomic% 20 atomic%,
Wherein the oxygen concentration of the silicon oxynitride film (B) is less than 55 atomic% or more 65 atomic%, nitrogen concentration is less 1 atomic% or more 20 atomic%, the hydrogen concentration is less 0.1 atomic% or more 10 atomic% A method for manufacturing a semiconductor device. In claim 20 ,
The method for manufacturing a semiconductor device, wherein the gate electrode includes a conductive layer containing one kind selected from tantalum nitride, tungsten nitride, titanium nitride, and molybdenum nitride. In claim 20 ,
The gate electrode is composed of a conductive layer (A) having one component selected from tantalum nitride, tungsten nitride, titanium nitride, and molybdenum nitride as a component, and one or more components selected from tantalum, tungsten, titanium, and molybdenum as components. And a conductive layer (B) to be manufactured. In claim 20 ,
The method for manufacturing a semiconductor device, wherein the gate electrode is formed of a conductive layer containing one or more kinds selected from tantalum, tungsten, titanium, and molybdenum as a component. In a method for manufacturing a semiconductor device including a pixel TFT provided in a pixel portion, and an n-channel TFT and a p-channel TFT of a driver circuit provided around the pixel portion on the same substrate,
Forming a silicon oxynitride film (A) in close contact with the substrate and a silicon oxynitride film (B) in close contact with the silicon oxynitride film (A);
Forming the pixel TFT, the n-channel TFT and the p-channel TFT of the driving circuit on the silicon oxynitride film (B),
The oxygen concentration in the silicon oxynitride film (A) is less than 20 atomic% or more 30 atomic%, nitrogen concentration is less than 20 atomic% 30 atomic%, the hydrogen concentration is less than 10 atomic% 20 atomic%,
Wherein the oxygen concentration of the silicon oxynitride film (B) is less than 55 atomic% or more 65 atomic%, nitrogen concentration is less 1 atomic% or more 20 atomic%, the hydrogen concentration is less 0.1 atomic% or more 10 atomic% A method for manufacturing a semiconductor device. In claim 24 ,
The gate electrode of the pixel TFT and the n-channel TFT and the p-channel TFT of the driver circuit has a conductive layer composed of one kind selected from tantalum nitride, tungsten nitride, titanium nitride, and molybdenum nitride. A method for manufacturing a semiconductor device. In claim 24 ,
The gate electrode of the pixel TFT and the n-channel TFT and the p-channel TFT of the driving circuit includes a conductive layer (A) including a component selected from tantalum nitride, tungsten nitride, titanium nitride, and molybdenum nitride, A method for manufacturing a semiconductor device, comprising: a conductive layer (B) including one or more selected from tantalum, tungsten, titanium, and molybdenum as a component. In claim 24 ,
The pixel TFT, the n-channel TFT, the p-channel TFT, and the gate electrode of the driving circuit are formed of a conductive layer including one or more kinds selected from tantalum, tungsten, titanium, and molybdenum as a component. A method for manufacturing a semiconductor device. In any one of claims 25 to 27 ,
A method for manufacturing a semiconductor device, wherein thermal annealing is performed at a temperature of 500 ° C. to 700 ° C. after the gate electrode is formed. A device according to any one of claims 20 to 28 .
The silicon oxynitride film (A) is formed with a density of 8 × 10 ²² / cm ³ or more and 2 × 10 ²³ / cm ³ or less,
The method for manufacturing a semiconductor device is characterized in that the silicon oxynitride film (B) is formed with a density of 6 × 10 ²² / cm ^{3 to} 9 × 10 ²² / cm ³ . 30.In any one of claims 20 to 29 .
The silicon oxynitride film (A), the etching rate in the ammonium hydrogen fluoride _(NH 4 HF ₂₎ 7.13% of 20 ° C. of 15.4% including mixed-solution of ammonium fluoride _(NH 4 F) Is formed to be 40 nm / min or more and 70 nm / min or less,
The silicon oxynitride film (B), the etching rate in the ammonium hydrogen fluoride _(NH 4 HF ₂₎ 7.13% of 20 ° C. of 15.4% including mixed-solution of ammonium fluoride _(NH 4 F) Is formed so as to be 90 nm / min or more and 130 nm / min or less. In any one of claims 20 to 30 ,
The silicon oxynitride film (A) is formed with a thickness of 10 nm to 150 nm,
A method for manufacturing a semiconductor device, wherein the silicon oxynitride film (B) is formed with a thickness of 10 nm to 250 nm. 32. In any one of claims 20 to 31 .
The semiconductor device is a personal computer, a video camera, a portable information terminal, a digital camera, a digital video disk player, or an electronic game machine, and a manufacturing method of the semiconductor device.

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