JP4459410B2 - Slot timing detection method and cell search method incorporating frequency offset adjustment - Google Patents

Description

ここでXは複素乗算を意味する。このような16 X 16 =２５６チップのプライマリーサーチコードを受信機の逆拡散器８において検出するための２重マッチドフィルタの一例を図３に示す。
【００１２】
図３の前置マッチドフィルタ３２において、受信した複素信号（Ｉ＋ｊＱ）に対し乗算素子３３で係数 x₁₆すなわち１を乗算したものを複素加算器３４に送りながら、同時にそれを最初の遅延器３５（Ｉ，Ｑ両方を遅延させる複素遅延素子）によって時間D（１チップ分の遅延）だけ遅延させてから、乗算素子で x₁₅すなわちー１を乗算したものを加算器３４に送る。１チップの長さは、１／（３．８４ＭＨｚ）秒である。遅延器３５の各々は直列接続またはカスケイド接続され、前段の遅延器からの遅延信号を後段の遅延器が受信するようになっている。従って、遅延器からの遅延出力は、図示のように右隣すなわち後段の遅延器によってさらに時間Dだけ遅延され、乗算処理され、あるいはさらに後段の遅延器に送られる。最後の１５番目の遅延器から出力される信号は合計15D（１５チップ分）だけ遅延されることになり、x₁すなわち１を乗算されて複素加算器３４に送られる。複素加算器３４において加算された全体の出力信号０１は、上記数式１に対応するので、サブ系列 (1+j) X a に対応するピークを持っている。
【００１３】
次に前置マッチドフィルタ３２からの出力０１に対して、上記と同様な処理が後段のマッチドフィルタ４４内で行われる。ただし、各遅延ブロック１〜１５内にある各遅延器３９による遅延量は16D（１６チップ分の複素遅延素子）であり、乗算する係数は数式２の変調系列 gである。最初の演算素子g₁₆に関する部分は、遅延素子が無いけれども、本明細書では遅延が零の遅延ブロック０と定義する。遅延ブロック０〜１５の各々は直列接続またはカスケイド接続され、前段の遅延ブロックの遅延素子３９からの遅延信号を後段の遅延ブロックが受信するようになっている。各遅延素子３９の遅延動作は、タイミングコントローラ４８によって制御される。タイミングコントローラ４８はチップレートクロックを受信して、これに同期して動作する。各遅延素子３９からの出力は、図示のようにg系列の各演算素子３７により演算され、複素演算器３８へと送られる。複素演算器３８は、全遅延ブロック（０〜１５）からの全部で16 X 16 =２５６チップ分の入力を加算する。複素演算器３８からの出力は、数式３に対応するので、Cpに対応したピークを持つ相関出力となる。この相関出力信号を用いてスロットタイミングを検出することができる。Cpに対応するピークは、２５６チップ全てを受信した時点で得られるから、図２の符号２４で示す位置に現れる。従って、Cpに対応するピークを得た時点から、２５６チップ分だけ早い時点がプライマリサーチコードの開始時点、すなわちスロットタイミングとなる。
【００１４】
【発明が解決しようとする課題】
基地局側から送信される信号のキャリア周波数とCDMA移動局側の局部発信周波数との間に差が生じると、いわゆるキャリア周波数オフセットが起こり、従来のデジタルマッチドフィルタにおいてプライマリ同期コードの相関出力が理論値とはかけ離れたものになり、スロットタイミングがうまく取れなくなる。すると、移動局が、自分がいるセルが使っているスクランブルコードを検出する作業であるセルサーチをうまく行えないという問題点がある。
【００１５】
この問題点を解決するための従来例として、特開平１０？１６４６５８号に開示された方法がある。それは自分のロングスクランブルコードを検出できないときに、自分のキャリア周波数をある範囲でシフトしてもう１回サーチをし、この周波数シフトとセルサーチを繰り返すものである。周波数シフトはプラス方向とマイナス方向の両方向行う。この方法は時間が大変かかるので、広い周波数オフセットによる問題点を満足に解決するものではなかった。
【００１６】
そこで本発明は、より広い周波数オフセット差に自在に対応できるスロットタイミング検出方法およびセルサーチ方法を提供することを目的としており、とくに周波数オフセット量を推定することにより局部発振周波数を調整しながらスロットタイミング検出をしさらにセルサーチをする方法を提供することを目的とする。
【００１７】
【実施例】
図４を参照しながら、本発明に従った周波数オフセット量推定／スロットタイミング検出方法の実行に用い得るマッチドフィルタおよびマルチモード加算器の動作を説明する。図４のマッチドフィルタ５４は、図３のマッチドフィルタ４４と同様に、前置マッチドフィルタ３２からの出力に対して、遅延処理と複素演算処理とを行う。 g系列の各演算素子３７からの演算出力が、マルチモード複素加算器５８へと送られる。加算器５８は、全ての演算素子３７からの２５６チップ分の演算出力（g₁₆〜g₁）を加算することもできるし、これらのうちの一部の演算素子からの演算出力だけを加算することもできる。どの演算素子からの出力を加算するかは、外部制御器６０からの制御信号によって制御することができる。図１の周波数オフセット推定／セルサーチ部１４の中に、図４のデジタルシグナルプロセッサ（ＤＳＰ）５２および外部制御器６０が含まれる。
【００１８】
キャリア周波数オフセットが十分小さい場合には、２５６チップ分全てを加算した出力でもCpに対応した十分なピークを持つ相関出力が得られ、スロットタイミングを検出することができる。キャリア周波数オフセットが大きくなると、各チップにおける位相ずれが累積していくので、結果としてのピークが弱くなり相関を取れなくなる。そこで、２５６チップ分全てを加算せずに、半分の１２８チップ分だけを加算する。外部制御器６０によって、後半の遅延ブロック８〜１５をスリープさせ、前半の遅延ブロック０〜７のみを動作させ、マルチモード加算器５８は、前半の８個の演算素子からの演算出力（g₁₆〜g₉）のみを加算する。こうして得られた、加算器５８からの加算出力は、数式３のうちの後半部分 (1+j) X < ag₉, ag₁₀, ag₁₁, ag₁₂, ag₁₃, ag₁₄, ag₁₅, ag₁₆ >に対応するピークを有する。この半分の１２８チップ分の出力は、周波数オフセットが大きいときは、２５６チップ分全てを加算したものよりも明瞭なピークを有するので、この結果を用いて暫定的なスロットタイミングを得ることができる。このピークを得た時点より１２７チップ分だけ早い時点がスロットタイミングとなる。
【００１９】
ここでは前半の遅延ブロックのみを動作させたが、逆に前半の遅延ブロックをスリープさせて後半の遅延ブロックからの１２８チップ分の出力のみを加算することもできる。また、１２８チップ分ではなく、６４（g₁₆〜g₁₃），３２（g₁₆〜g₁₅），１６チップ（g₁₆）分、つまり２５６／２^j (j = 1, 2, 3, 4)だけを使用することももちろん可能である。
【００２０】
これらの数チップ分を使用し相関出力を得、この相関出力の絶対値（電力）を複数スロット分サンプリングし、平均処理して最大値 ABSj を検出し、スロットタイミングを得ることができる。２５６チップの加算で最大値 ABS0がしきい値 TH1を越えない場合に、１２８チップだけを加算してみる。１２８チップの加算で、その最大値 ABS1がしきい値 TH1／２を越える場合には、最大値 ABS1の位置より暫定的なスロットタイミングを検出することができる。周波数オフセットが大きく、最大値 ABS1がしきい値 TH1／２を越えない場合には、次に６４チップだけを加算してみる。周波数オフセットがさらに大きい場合には、６４チップ加算でもその最大値 ABS2がしきい値 TH1／４を越えないこともある。その場合には、３２チップだけを加算してみる。３２チップによる最大値 ABS3がしきい値 TH1／３を越えないときは、１６チップだけの加算をして最大値ABS4 を得る。その最大値ABS4 がしきい値 TH1／４を越えるかどうかを判定する。上記最大値 ABSj がしきい値 TH1／２^j を初めて越えたときに、その最大値 ABSj の位置 I_maxj を用いて暫定的なスロットタイミングを検出することができる。より具体的なスロットタイミング検出方法は、後に詳述する。
【００２１】
図６および図７を参照しながら、本発明に従ったスロットタイミング検出段階を説明する。図６に示すように、CDMA移動機内で実行されるセルサーチは、基本的に３段階から構成される。第１段階では、マッチドフィルタ５４を２５６チップモードに設定してプライマリサーチコード（PSC）を受信し、スロットタイミングを検出する。もし周波数オフセットがあると判断した場合には、本発明に従いマッチドフィルタ５４を１６チップモードに変更して周波数オフセット量を推定する。周波数オフセット量が推定されたら、それを用いて局部発振周波数を調整しオフセット量を最小にして再度スロットタイミングを検出する。このようにして、正しいスロットタイミングを検出することができる。本発明の実施例に従った第１段階の実行方法は、後に詳しく述べる。
【００２２】
第２段階は、従来方法に従い、セカンダリサーチコード（SSC）を受信して、スクランブルコードのグループ番号と、フレーム同期とを検出する段階である。１フレームには通常１５スロットが入っている。基地局から全地域へと合計６４個のグループが送信されている。
【００２３】
第３段階は、６４グループのうち第２段階で検出したグループ番号に対応する１つのグループから実際のスクランブルコードを検出する。通常、上記３段階終了後、確認のために再度３段階を実行する。確認ができたら、次にコモンパイロットチャネル（CPICH）を受信し、それを用いて周波数オフセットを検出して、局部発振周波数を最終的に調整する。これで、セルサーチは終了し、後続の通信を開始する。
【００２４】
本発明の実施例に従った第１段階実行方法
開始段階 図７を参照しながら、本発明の実施例について説明する。第１段階を開始したら、先ず２つのパラメータ i, j を i = 0, j = 1 に設定する。ここで iは、サンプリング時間をずらして第１段階を繰り返し実行する際の繰り返し回数パラメータである。 jは、正しいスロットタイミングを検出できるまで、２５６チップモードから順次少ないチップモード（２５６／２^j チップモード）へと変更していく際のチップモードパラメータである。
【００２５】
A. 全チップモードによるスロットタイミング検出段階 マッチドフィルタ５４を全チップモード、すなわち２５６チップモードに設定する。プライマリコード全体（２５６チップ）をマッチングする。複数スロット分、例えば１５スロット分受信し、マッチドフィルタ５４の出力の絶対値を１５スロットに亘り各チップ毎に平均する。各チップの平均値のうち最大値１個を選び出す。その最大値を例えば ABS０として、その最大値 ABS0と位置 I_maxを保存する。最大値 ABS0を所定の第１しきい値 TH1と比較する（ABS0>TH1 ? ）。第１のしきい値 TH1は、ノイズレベルより十分大きい値が望ましい。もし最大値 ABS0が第１しきい値 TH1を越えていれば、信号が十分強く、正しいスロットタイミングが検出されると考えられる。そこで、その最大値 ABS0を用いてスロットタイミングの位置 I_{est slot timing} = (I_max - 255) mod2560を求め、第１段階を終了して、第２段階へと進む。
【００２６】
B. １６チップモードによる周波数オフセット量推定段階 一方、最大値 ABS0がしきい値 TH1を越えていなければ、最大値 ABS0を用いて正しいスロットタイミングが得られるほど信号が強くないと判断される。従って、周波数オフセット量Δf が大きい可能性があるので、Δf を零に近づける努力をする。最大値 ABS0を所定の第２のしきい値と比較する（ABS0>TH2 ?）。第２のしきい値 TH2は、ノイズレベルよりある程度大きい値が望ましい。もし最大値 ABS0が第２しきい値 TH2を越えていれば、信号がある程度強く、ABS0から得たスロットタイミングを用いて周波数オフセット量を推定できると考えられるので、「B. １６チップモードによる周波数オフセット量推定段階」へと進む。
【００２７】
最大値 ABS0を用いてスロットタイミングの位置 I_{est slot timing} = (I_max - 255) mod2560を求め、これを前提として周波数オフセットを推定する。マッチドフィルタ５４を１６チップモードに設定して、周波数オフセット量Δf を推定する。本発明に従ったΔf の推定方法については、後に詳述する。Δf が零に近づくように局部発振器１２の周波数を調整して、「A. 全チップモードによるスロットタイミング検出段階」に戻る。そして新しい局部発振周波数に基づき、全チップモードで正しいスロットタイミングを検出して、第２段階へと進む。
【００２８】
C. マルチモードによるスロットタイミング検出段階 最大値 ABS0を所定の第２のしきい値と比較したとき（ABS0>TH2 ?）、もし最大値 ABS0が第２しきい値 TH2を越えていなければ、信号が弱すぎて、ABS0から得たスロットタイミングが不十分であってこれに基づいては周波数オフセット量を正しく推定できないと考えられるので、「C. マルチモードによるスロットタイミング検出段階」へと進む。
【００２９】
C-1 マッチドフィルタ５４を２５６／２^j チップモードに設定する。最初は j = 1 であるので、１２８チップモードに設定することになる。プライマリコードのうち２５６／２^j チップ、すなわち１２８チップをマッチングする。前半の１２８チップでも後半の１２８チップのいずれでも良いが、ここでは前半の１２８チップを加算するものとする。複数スロット分、例えば１５スロット分受信し、マッチドフィルタ５４の出力の絶対値を１５スロットに亘り各チップ毎に平均する。各チップの平均値のうち最大値１個を選び出す。その最大値を例えば ABSj として、その最大値 ABSj と位置 I_maxjを保存する。最大値 ABSj をしきい値 TH1/2^j と比較する（ABSj >TH1/2^j ? ）。
【００３０】
C-2 もし最大値 ABSj がしきい値 TH1/2^j を越えていれば、２５６／２^j チップモードで得た信号がある程度強く、ABSj から得たスロットタイミングを用いて周波数オフセット量を推定できると考えられるので、「B. １６チップモードによる周波数オフセット量推定段階」へと進むことになる。「B. １６チップモードによる周波数オフセット量推定段階」へ進む前に、ABSj を用いてスロットタイミングの位置を求めておく。スロットタイミングの位置は I_{est slot timing} = (I_maxj - 127) mod2560となる。スロットタイミンぐを求めた後に「B. １６チップモードによる周波数オフセット量推定段階」に入り、ABSj で求めたスロットタイミングに基づいて周波数オフセット量を推定する。
【００３１】
C-3 もし最大値 ABSj がしきい値 TH1/2^j を越えていなければ、２５６／２^jチップモードで得た信号が弱すぎて、ABSj から得たスロットタイミングが不十分であってこれに基づいては周波数オフセット量を正しく推定できないと考えられる。そこでチップモードパラメータ jを j = j + 1 として、上記C-1 段階へ戻り、再度最大値ABSj とその位置 I_maxj を求める。依然として最大値 ABSj がしきい値 TH1/2^j を越えていなければ、チップモードパラメータ jを増加して、この動作を繰り返し、j = 4 になるまで、すなわち１６チップモードになるまで繰り返す。その途中で、もし最大値 ABSj がしきい値 TH1/2^j を越えれば、その２５６／２^j チップモードで得た信号がある程度強く、ABSj から得たスロットタイミングを用いて周波数オフセット量を推定できると考えられるので、「B. １６チップモードによる周波数オフセット量推定段階」へと進めることになる。
【００３２】
D.
１６チップモードになっても依然として最大値 ABSj がしきい値 TH1/2^j を越えていなければ、サンプリングタイミング tを t = t + Δt にずらしてみる。ここでΔt = t_c X 1/N_s であり、t_c は１チップの時間的長さ、N_s は１チップ内のオーバーサンプリング数であり例えば２とか４である。もし、Ns = 2 ならば、サンプリングタイミングを１チップ分の半分だけずらすことになる。繰り返し回数パラメータ i を i = i + 1 に増加し、チップモードパラメータ jを j = 1に設定して、最初の「A. 全チップモードによるスロットタイミング検出段階」に戻り、全行程を再度実行する。サンプリングタイミングをずらすことにより、より良い信号が得られることが期待される。それでもなお信号が弱く正しいスロットタイミングが得られない場合には、サンプリングタイミングをさらにずらして、再び「A. 全チップモードによるスロットタイミング検出段階」に戻り、全行程をまた実行する。このサンプリングタイミングのずらしは、N_s 回だけ（i = N_s）繰り返す。N_s 回だけ繰り返しても依然として信号が弱いときは、移動機がCDMAサービス圏外にいると判定して、第２段階へは進まずセルサーチを終了する。
【００３３】
スロットタイミング検出方法
図４を参照しながら、本発明の周波数オフセット調整を取り入れたスロットタイミング検出方法およびセルサーチ方法において用いることができるスロットタイミングのより具体的な検出方法を各チップモードについて説明する。
【００３４】
１６チップだけ加算する場合
▲１▼ 外部制御器６０により、遅延ブロック１〜遅延ブロック１５をスリープさせる。演算素子g₁₆からの出力のみを直接または加算器５８を通してデジタルシグナルプロセッサ（DSP）５２に入力する。あるいは前置マッチドフィルタ３２からの出力を直接にデジタルシグナルプロセッサ５２に入力しても良い。数式３のうちの各項は aが共通で単にg系列による符号が違うだけであるから、この１６チップ分の出力は +/- aに相当する１６個のピークを有する。DSPで、各スロット内においてこれら１６個のピークをサンプリングして、絶対値を得る。こうして得た１スロット分（図２のスロット＃０）の出力の絶対値（電力に相当）ABSMF₀(I=0~2559)をデジタルシグナルプロセッサ内に保存する。得られた各ピークを t_p1, t_p2, t_p3, …, t_p16で表したものを図５に示す。
▲２▼ 次のスロット（図２のスロット＃１）の出力の絶対値（電力に相当）ABSMF₁(I=0~2559)を、デジタルシグナルプロセッサ内で保存してあるスロット出力絶対値に、対応する各チップ毎に加算する。この加算をＮー１回（スロット＃１〜＃１４）ΣABSMF_k=1~14(I=0~2559)やって平均を取ったものをAVABS(I=0~2559)とする。
▲３▼ ▲２▼の平均値には１または複数のピークが現れる。２５６０チップに相当する２５６０個の電力平均値AVABS(I=0~2559)の大小を比較する。最大値１個AVABS(I_max)とその位置I_max（何チップ目かということ）を選び出し保存する。
▲４▼ 理論的に１６個の有意のピークが現れるはずであり、スロットタイミングを求めるためにその１６個のうち最初のピーク（図２の２６）を求めたい。先ず、最大値AVABS(I_max)を選ぶ。最大値から前後１６チップごとだけ離れた位置((I_max + J X 16)mod2560)における各平均値を前後１５個づつCANABS(J) = AVABS((I_max + J X 16)mod2560), J=-15, -14, …, -1, 0, 1, …, 14, 15,（合計３１個）を選び出して、それらの値と位置を保存する。
▲５▼ 最大値AVABS(I_max)から上記３１個の値をそれぞれ減算ΔABS(J) = AVABS(I_max) - CANABS(J), J= -15 …, 15 する。
▲６▼ 上記の差ΔABS(J)が所定のしきい値Δより小さい値（ΔABS(J)＜Δ＞を選び出し、その差の値と位置を保存する。差が小さいと言うことは、高いピークを意味する。
▲７▼ 保存した差の値の中から保存位置 Jのうち最小値を選び出す。それをJ_{slot timing}とする。これが各ピークのうち最も時間的に早いもの（図２の２６）に相当する。
▲８▼ 推定スロットタイミング I_{est slot timing}を計算する。Iest slot timing = (I_max + 16 X J_{slot timing} - 15) mod2560。この計算値を推定したスロットタイミングとする。スロットタイミングは、最初のピーク２６よりも１５チップ分だけ時間的に早いので（図２参照）、上記式において１５を減算している。
▲９▼ 本当のピークの前後１チップの場所の相関出力にも高いピークが現れるので、推定スロットタイミング I_{est slot timing}の前後１チップの位置も候補として保存しておく。
【００３５】
２５６チップ全部を加算する場合
原則的に１６チップの場合の▲１▼〜▲３▼、▲８▼、▲９▼と同じである。但し、外部制御器６０により、どの遅延ブロックもスリープさせない。各スロットにおいてピークは１個しか現れない。１５スロットの平均値を取って最大のピーク１個の値と位置 I_maxを保存する。スロットタイミングの位置 I_{est slot timing} = (I_max - 255) mod2560となる。
【００３６】
１２８チップの場合
A. 前半の１２８チップにマッチングするとき。
原則的に１６チップの場合の▲１▼〜▲３▼、▲８▼、▲９▼と同じである。但し、外部制御器６０により、遅延ブロック８〜遅延ブロック１５をスリープさせる。各スロットにおいてピークは１個しか現れない。１５スロットの平均値を取って最大のピーク１個の値と位置 I_maxを保存する。スロットタイミングの位置 I_{est slot timing} = (I_max - 127) mod2560となる。
B. 後半の１２８チップにマッチングするとき。
原則的に１６チップの場合の▲１▼〜▲３▼、▲８▼、▲９▼と同じである。但し、外部制御器６０により、遅延ブロック０〜遅延ブロック７をスリープさせる。各スロットにおいてピークは１個しか現れない。１５スロットの平均値を取って最大のピーク１個の値と位置 I_maxを保存する。スロットタイミングの位置 I_{est slot timing} = (I_max - 255) mod2560となる。
【００３７】
６４チップの場合
A．最初の６４チップにマッチングするとき。
▲１▼ １スロット分（スロット＃０）の出力の絶対値（電力に相当）ABSMF₀(I=0~2559)をデジタルシグナルプロセッサ内に保存する。
▲２▼ 次のスロット＃１の出力の絶対値（電力に相当）ABSMF₁(I=0~2559)を前記スロットに加算する。この加算をＮー１回（スロット＃１〜＃１４）ABSMF_k=1~14(I=0~2559)やって平均を取たものを AVABS(I=0~2559)とする。
▲３▼ ▲２▼の平均値には１または複数のピークが現れる。２５６０チップに相当する２５６０個の電力平均値AVABS(I=0~2559)の大小を比較する。最大値１個AVABS(I_max)とその位置I_max（何チップ目か）を選び出し保存する。
▲４▼ 変調系列 gのうち最初の６４チップ（１〜６４チップ目）と、３番目の６４チップ（１２９〜１９２チップ目）とにおいてたまたま同じ形の変調（1, 1, 1, -1）があるので、６４チップ目と１９２チップ目にピークが２つ現れる。これら２個のピークのうち最初の方のピークを求めたい。先ず、最大値 AVABS(I_max)を選び、最大値から前後１２８チップごとだけ離れた位置((I_max + J X 128)mod2560))の各平均値を前後１個づつ CANABS(J)=AVABS((I_max + J X 128)mod2560), J=-1, 0, 1,（合計３個）を選び出し、これらの値と位置を保存する。
▲５▼ 最大値AVABS(I_max)から上記３個の値をそれぞれ減算ΔABS(J) = AVABS(I_max) - CANABS(J), J= -1, 0, 1 する。
▲６▼ 上記の差ΔABS(J)が所定のしきい値Δより小さい値（ΔABS(J)＜Δ＞を選び出し、その差の値と位置を保存する。差が小さいと言うことは、高いピークを意味する。
▲７▼ 保存した差の値の中から保存位置 Jのうち最小値を選び出す。それをJ_{slot timing}とする。これが各ピークのうち最も時間的に早いものに相当する。
▲８▼ 推定スロットタイミング I_{est slot timing}を計算する。Iest slot timing = (I_max + 128 X J_{slot timing} - 63) mod2560。この計算値を推定したスロットタイミングとする。スロットタイミングは、最初のピークよりも６３チップ分だけ時間的に早いので（図２参照）、上記式において６３を減算している。
▲９▼ 本当のピークの前後１チップの場所の相関出力にも高いピークが現れるので、推定スロットタイミング I_{est slot timing}の前後１チップの位置も候補として保存しておく。
【００３８】
B. 任意の連続した６４チップ分にマッチングするとき
PSCの中で任意の位置における連続した６４チップ分の信号が他の位置における連続した６４チップ分の信号と全く同じまたは反転している場合に、それを考慮してスロットタイミングを得ることができる。
【００３９】
３２チップの場合
A. 最初の３２チップにマッチングするとき、
▲１▼ １スロット分（スロット＃０）の出力の絶対値（電力に相当）ABSMF₀(I=0~2559)をデジタルシグナルプロセッサ内に保存する。
▲２▼ 次のスロット＃１の出力の絶対値（電力に相当）ABSMF₁(I=0~2559)を前記スロットに加算する。この加算をＮー１回（スロット＃１〜＃１４）ABSMF_k=1~14(I=0~2559)やって平均を取ったものを AVABS(I=0~2559)とする。
▲３▼ ▲２▼の平均値には１または複数のピークが現れる。２５６０チップに相当する２５６０個の電力平均値 AVABS(I=0~2559)の大小を比較する。最大値１個AVABS(I_max)とその位置I_max（何チップ目か）を選び出して保存する。
▲４▼ 数式２に示す変調 g の特性から、３２チップ目、８０チップ目、１２８チップ目、１６０チップ目、１７６チップ目、２５６チップ目にそれぞれピークが現れる。これら６個のピークのうち最初のピークを求めたい。最大値 AVABS(I_max)を選び、最大値から前後１６チップごとだけ離れた位置((I_max + J X 16)mod2560))の各平均値を前後１4個づつ CANABS(J) = AVABS((I_max + J X 16)mod2560), J=-14, 0, 14,（合計２９個）を選び出して、値と位置を保存する。
▲５▼ 最大値AVABS(I_max)から上記２９個の値をそれぞれ 減算ΔABS(J) = AVABS(I_max) - CANABS(J), J= -14, 0, 14 する。
▲６▼ 上記の差ΔABS(J)が所定のしきい値Δより小さい値（ΔABS(J)＜Δ＞を選び出し、その差の値と位置を保存する。差が小さいと言うことは、高いピークを意味する。
▲７▼ 保存した差の値の中から保存位置 Jのうち最小値を選び出す。それをJ_{slot timing}とする。これが各ピークのうち最も時間的に早いものに相当する。
▲８▼ 推定スロットタイミング I_{est slot timing}を計算する。Iest slot timing = (I_max + 16 X J_{slot timing} - 31) mod2560。この計算値を推定したスロットタイミングとする。スロットタイミングは、最初のピークよりも３１チップ分だけ時間的に早いので、上記式において３１を減算している。
▲９▼ 本当のピークの前後１チップの場所の相関出力にも高いピークが現れるので、推定スロットタイミング I_{est slot timing}の前後１チップの位置も候補として保存しておく。
【００４０】
B. 任意の連続した３２チップ分にマッチングするとき
PSCの中で任意の位置における連続した３２チップ分の信号が他の位置における連続した３２チップ分の信号と全く同じまたは反転している場合に、それを考慮してスロットタイミングを得ることができる。
【００４１】
本発明に従えば、１６の任意の整数倍にマッチングすることができる。マッチングするチップ数を減らしていき、１６チップでもまだピークを見つけることができない場合には、サンプリングタイミングを１／Ｍ（自然数）チップ分ずらして、上記の手順（２５６→１６チップ）を繰り返すことができる。しきい値Δは、ピークと雑音とを区別するために十分な値をとるべきであり、平均雑音の強度から決定することができ、信号・雑音の平均より少し大きいぐらいが適当であろう。本実施例によれば周波数オフセットが +/- 56kHzの範囲まで、スロットタイミングを取ることができる。
【００４２】
周波数オフセット量推定方法
次に、本発明の周波数オフセット量推定／スロットタイミング検出方法において用いることができる周波数オフセット量推定方法を具体的に説明する。２５６チップ分または２５６／２^j チップ分を使用し相関出力を得、この相関出力の絶対値（電力）を複数スロット分サンプリングし、平均処理して最大値を検出し、暫定的なスロットタイミングを得る。暫定的なスロットタイミングが得られた後に、１６分チップのみを使用することにより以下のように周波数オフセット値を求めることができる。
【００４３】
外部制御器６０により、遅延ブロック１〜遅延ブロック１５をスリープさせる。演算素子g₁₆からの出力のみを直接または加算器５８を通してデジタルシグナルプロセッサ（DSP）５２に入力する。あるいは前置マッチドフィルタ３２からの出力を直接にデジタルシグナルプロセッサ５２に入力しても良い。数式３のうちの各項は aが共通で単にg系列による符号が違うだけであるから、この１６チップ分の出力は +/- aに相当する１６個のピークを有する。DSPで、各スロット内においてこれら１６個のピークをサンプリングする。サンプリングした各ピークに対してDSP内で g系列を乗算して g系列による変調を除く。こうして得られた各ピークを y₁, y₂, y₃, …, y₁₆で表す。系列 y_nに対して次に以下に述べるような差動検波をする。周波数オフセットΔfがある場合に y₂は y₁に較べて位相が２πΔf X 16t_cだけ遅れているから、y₁ = aの場合に、y₂ = a X exp（j2πf X 16t_c)となる。
【００４４】
【数４】
y₁* X y₂, y₂* X y₃, y₃* X y₄, ……y₁₅* X y₁₆
の各複素共役乗算を求めると、以下のようになる。
【００４５】
【数５】
a* X a X exp（j2πf X 16t_c),
a* X exp（-j2πf X 16t_c) X a X exp（j2πf X 16t_c X 2)
……………..
すなわち、全ての項が以下のように共通になる。
【００４６】
【数６】
｜a｜² X exp（j2πf X 16t_c)
従って、これらの１５個の平均を取ることによりノイズの少ない精度の良い結果が得られる。aはまた、I + jQとも表せるので、デジタルシグナルプロセッサ内でI, Qを得て位相差θ= arctan Q/Iを計算することができる。こうして求めたθから、オフセット周波数Δf = θ／ 2π x 16tc を推定することができる。
【００４７】
１６チップだけでなく、３２チップ、６４チップ、１２８チップでも周波数オフセット量の推定が可能である。
【図面の簡単な説明】
【図１】本発明を応用できるスペクトル拡散受信装置を簡略化したブロック図で示した図である。
【図２】第３世代移動通信システムに用いる同期チャネルの構造を示した図である。
【図３】本発明を応用できるデジタルマッチドフィルタのブロック図である。
【図４】本発明の一実施例に従い、マッチドフィルタ、マルチモード加算器およびデジタルシグナルプロセッサからなる周波数オフセット量推定／セルサーチ装置のブロック図である。
【図５】 本発明の一実施例に従ったスロットタイミング検出方法における１６個のピークを示す図である。
【図６】 CDMA移動機内で実行される３段階からなるセルサーチを示すフローチャートである。
【図７】 図６に示す第１段階の行程についての本発明の１実施例を示すフローチャートである。
【符号の説明】
１６ 周波数オフセット量推定／セルサーチ装置
１４ 周波数オフセット量推定／セルサーチ部
５４ デジタルマッチドフィルタ
４８ タイミングコントローラ
３７ 複素演算素子
３９ 複素遅延素子
５８ マルチモード加算器
５２ デジタルシグナルプロセッサ
６０ 外部制御器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a spread spectrum signal reception method used in a communication system using, for example, a direct spreading code division multiple access (DSCDMA) system, and more particularly, slot timing incorporating frequency offset adjustment used in such a reception method. The present invention relates to a detection method and a cell search method.
[0002]
BACKGROUND OF THE INVENTION
Spread spectrum communication is communication in which a spectrum of an information signal is spread over a wide band using a spread code and is broadly divided into direct spreading, frequency hopping, time spreading, and the like depending on a spreading method. Direct spread is a method of performing spread spectrum by multiplying an information signal to be transmitted by a spread code. Direct spectrum spread communication has various features such as anti-jamming, anti-interference, low interception rate, multi-fading resistance, and multiple access. These properties are very favorable properties for mobile communication. As a connection method between a mobile station and a base station, a method of identifying a mobile station or a base station by a spreading code used for spread spectrum is adopted. This connection method is a code division multiple access (CDMA: Code Division Multiple Access). ) Method.
[0003]
FIG. 1 shows a very simplified block diagram of a spread spectrum receiver to which the present invention can be applied. The code spread radio frequency signal received from the antenna 2 is amplified by the RF unit 4 and IF unit 6 and dropped to the intermediate frequency, and the signal dropped to the baseband is despread by the despreader 8. Received data is obtained by rake demodulating the signal obtained by despreading by the rake demodulator 10.
[0004]
The cell search device 16 for executing the cell search method according to the present invention comprises a digital matched filter in the despreader 8 and a digital signal processor in the frequency offset estimation / cell search unit 14.
[0005]
The spreading code will be described with reference to FIG. A third generation mobile communication system is currently under development, but an example of its specifications has been published by the 3GPP organization. According to this, the structure of the synchronization channel (SCH) is as shown in FIG.
[0006]
As a first step, the mobile station reliably receives the synchronization channel (SCH) signal transmitted from the base station, detects the primary search code (PSC) Cp, and determines the slot timing. Must be detected. Next, as a second stage, a secondary search code (SSC) Cs is received, and the frame timing and scramble code group number are detected. Finally, as a third stage, a common pilot channel (CPICH, Common Pilot CHannel) is received and a scramble code number is detected. In FIG. 2, the coefficient a of Cp and Cs can be regarded as 1.
[0007]
In the first stage, usually a matched filter is needed to detect the primary search code. The slot timing can be detected using the absolute value of the output of the matched filter. In 3GPP, the number of adders can be reduced and the matched filter can be simplified by using a hierarchical so-called generalized hierarchical Golay code as the primary search code.
[0008]
In order to generate a primary search code, a sub-sequence a consisting of 16 chips and a modulation sequence g which is a Golay complementary sequence are defined as follows.
[0009]
[Expression 1]
Subseries a = <x₁, x₂, x_Three,…, X₁₆ >
= <1, 1, 1, 1, 1, 1, -1, -1, 1, -1, 1, -1, 1, -1, -1, 1>
[0010]
[Expression 2]
Modulation sequence g = <g₁, g₂, g_Three,…, G₁₆ >
= <1, 1, 1, -1, -1, 1, -1, -1, 1, 1, 1, -1, 1, -1, 1, 1>
The primary search code Cp is defined as follows.
[0011]
[Equation 3]

Here, X means complex multiplication. FIG. 3 shows an example of a double matched filter for detecting such a primary search code of 16 × 16 = 256 chips in the despreader 8 of the receiver.
[0012]
In the pre-matched filter 32 of FIG. 3, the multiplier element 33 applies a coefficient x to the received complex signal (I + jQ).₁₆That is, while the product multiplied by 1 is sent to the complex adder 34, it is simultaneously delayed by a time D (delay of one chip) by the first delay device 35 (a complex delay element that delays both I and Q). , X with multiplier₁₅That is, the product of -1 is sent to the adder 34. The length of one chip is 1 / (3.84 MHz) second. Each of the delay devices 35 is connected in series or cascade, so that a delay signal from the preceding delay device is received by the succeeding delay device. Therefore, the delay output from the delay unit is further delayed by the time D by the delay unit on the right side, that is, the subsequent stage, as shown in the figure, is multiplied, or sent to the subsequent delay unit. The signal output from the last 15th delay will be delayed by a total of 15D (15 chips), x₁That is, 1 is multiplied and sent to the complex adder 34. Since the entire output signal 01 added in the complex adder 34 corresponds to the above-described equation 1, it has a peak corresponding to the subsequence (1 + j) X a.
[0013]
Next, the same processing as described above is performed in the subsequent matched filter 44 for the output 01 from the pre-matched filter 32. However, the delay amount by each delay unit 39 in each delay block 1 to 15 is 16D (complex delay element for 16 chips), and the coefficient to be multiplied is the modulation sequence g of Equation 2. First arithmetic element g₁₆The portion relating to is defined as delay block 0 having no delay element but having zero delay in this specification. Each of the delay blocks 0 to 15 is connected in series or cascade, so that a delay signal from the delay element 39 of the preceding delay block is received by the subsequent delay block. The delay operation of each delay element 39 is controlled by the timing controller 48. The timing controller 48 receives the chip rate clock and operates in synchronization therewith. The output from each delay element 39 is calculated by each g-sequence calculation element 37 as shown in the figure and sent to the complex calculator 38. The complex computing unit 38 adds the inputs of 16 × 16 = 256 chips in total from all the delay blocks (0 to 15). Since the output from the complex computing unit 38 corresponds to Equation 3, it becomes a correlation output having a peak corresponding to Cp. The slot timing can be detected using this correlation output signal. Since the peak corresponding to Cp is obtained when all 256 chips are received, it appears at the position indicated by reference numeral 24 in FIG. Therefore, a time point earlier by 256 chips from the time point when the peak corresponding to Cp is obtained is the start time point of the primary search code, that is, the slot timing.
[0014]
[Problems to be solved by the invention]
If there is a difference between the carrier frequency of the signal transmitted from the base station side and the local transmission frequency of the CDMA mobile station side, a so-called carrier frequency offset occurs, and the correlation output of the primary synchronization code is theoretically calculated in the conventional digital matched filter. It becomes far from the value, and the slot timing cannot be taken well. Then, there is a problem that the mobile station cannot perform a cell search, which is an operation for detecting a scramble code used by a cell in which the mobile station is located, well.
[0015]
As a conventional example for solving this problem, there is a method disclosed in JP-A-10-164658. That is, when the long scrambling code cannot be detected, the carrier frequency is shifted within a certain range, the search is performed once again, and the frequency shift and the cell search are repeated. The frequency shift is performed in both the positive and negative directions. This method is time consuming and does not satisfactorily solve the problems caused by wide frequency offsets.
[0016]
Therefore, the present invention has an object to provide a slot timing detection method and a cell search method that can freely cope with a wider frequency offset difference, and in particular, adjust the local oscillation frequency by estimating the frequency offset amount to adjust the slot timing. It is an object of the present invention to provide a method for detecting and further performing a cell search.
[0017]
【Example】
The operation of the matched filter and multimode adder that can be used to execute the frequency offset amount estimation / slot timing detection method according to the present invention will be described with reference to FIG. The matched filter 54 in FIG. 4 performs a delay process and a complex operation process on the output from the pre-matched filter 32, similarly to the matched filter 44 in FIG. The calculation output from each g-sequence calculation element 37 is sent to the multimode complex adder 58. The adder 58 outputs 256 chips of calculation outputs (g₁₆~ G₁) Can be added, or only the arithmetic outputs from some of the arithmetic elements can be added. The output from which arithmetic element is added can be controlled by a control signal from the external controller 60. The frequency offset estimation / cell search unit 14 of FIG. 1 includes a digital signal processor (DSP) 52 and an external controller 60 of FIG.
[0018]
When the carrier frequency offset is sufficiently small, a correlation output having a sufficient peak corresponding to Cp can be obtained even with an output obtained by adding all 256 chips, and slot timing can be detected. As the carrier frequency offset increases, phase shifts at each chip accumulate, resulting in weaker peaks and no correlation. Therefore, instead of adding all 256 chips, only half 128 chips are added. The external controller 60 causes the latter delay blocks 8 to 15 to sleep and operates only the former delay blocks 0 to 7, and the multimode adder 58 outputs the arithmetic outputs (g₁₆~ G₉) Only. The addition output from the adder 58 obtained in this way is the latter half of the equation 3 (1 + j) X <ag₉, ag_Ten, ag₁₁, ag₁₂, ag₁₃, ag₁₄, ag₁₅, ag₁₆ Has a peak corresponding to>. This half 128-chip output has a clearer peak than the sum of all 256 chips when the frequency offset is large, and this result can be used to obtain provisional slot timing. The time point that is 127 chips earlier than the time point when this peak is obtained is the slot timing.
[0019]
Here, only the first-half delay block is operated, but conversely, the first-half delay block can be put to sleep and only the output for 128 chips from the second-half delay block can be added. Also, instead of 128 chips, 64 (g₁₆~ G₁₃), 32 (g₁₆~ G₁₅), 16 chips (g₁₆) Minutes, or 256/2^j It is of course possible to use only (j = 1, 2, 3, 4).
[0020]
Using these several chips, a correlation output is obtained, and the absolute value (power) of the correlation output is sampled for a plurality of slots and averaged to detect the maximum value ABSj, thereby obtaining the slot timing. If the maximum value ABS0 does not exceed the threshold TH1 by adding 256 chips, add only 128 chips. If the maximum value ABS1 exceeds the threshold value TH1 / 2 by adding 128 chips, provisional slot timing can be detected from the position of the maximum value ABS1. If the frequency offset is large and the maximum value ABS1 does not exceed the threshold value TH1 / 2, then add only 64 chips. If the frequency offset is even larger, the maximum value ABS2 may not exceed the threshold value TH1 / 4 even if 64 chips are added. In that case, add only 32 chips. If the maximum value ABS3 by 32 chips does not exceed the threshold TH1 / 3, the maximum value ABS4 is obtained by adding only 16 chips. Judge whether the maximum value ABS4 exceeds the threshold TH1 / 4. Above maximum value ABSj is threshold TH1 / 2^j The maximum value ABSj position I when_maxj Can be used to detect provisional slot timing. A more specific slot timing detection method will be described in detail later.
[0021]
The slot timing detection step according to the present invention will be described with reference to FIGS. As shown in FIG. 6, the cell search executed in the CDMA mobile station basically includes three stages. In the first stage, the matched filter 54 is set to the 256 chip mode, a primary search code (PSC) is received, and slot timing is detected. If it is determined that there is a frequency offset, the matched filter 54 is changed to the 16-chip mode according to the present invention to estimate the frequency offset amount. When the frequency offset amount is estimated, the local oscillation frequency is adjusted using the estimated frequency offset amount to minimize the offset amount and detect the slot timing again. In this way, correct slot timing can be detected. The execution method of the first step according to the embodiment of the present invention will be described in detail later.
[0022]
The second step is a step of receiving a secondary search code (SSC) and detecting the group number of the scramble code and the frame synchronization according to the conventional method. One frame usually contains 15 slots. A total of 64 groups are transmitted from the base station to all regions.
[0023]
In the third stage, an actual scramble code is detected from one group corresponding to the group number detected in the second stage among the 64 groups. Usually, after the above three steps are completed, the three steps are executed again for confirmation. After confirmation, the common pilot channel (CPICH) is received, and the frequency offset is detected by using the common pilot channel (CPICH) to finally adjust the local oscillation frequency. This ends the cell search and starts subsequent communication.
[0024]
First-stage execution method according to an embodiment of the present invention
Start stage  An embodiment of the present invention will be described with reference to FIG. When the first stage is started, first, two parameters i, j are set to i = 0, j = 1. Here, i is a parameter for the number of repetitions when the first stage is repeatedly executed with the sampling time shifted. j starts from 256 chip mode until the correct slot timing can be detected.^jThis is a chip mode parameter when changing to (chip mode).
[0025]
A. Slot timing detection stage in all-chip mode  The matched filter 54 is set to the all chip mode, that is, the 256 chip mode. Match the entire primary code (256 chips). A plurality of slots, for example, 15 slots are received, and the absolute value of the output of the matched filter 54 is averaged for each chip over 15 slots. One maximum value is selected from the average value of each chip. For example, if the maximum value is ABS0, the maximum value ABS0 and position I_maxSave. The maximum value ABS0 is compared with a predetermined first threshold value TH1 (ABS0> TH1?). The first threshold TH1 is desirably a value sufficiently larger than the noise level. If the maximum value ABS0 exceeds the first threshold value TH1, the signal is sufficiently strong and the correct slot timing is detected. Therefore, using the maximum value ABS0, the slot timing position I_{est slot timing} = (I_max -255) Find mod2560, finish the first stage and proceed to the second stage.
[0026]
B. Frequency offset estimation stage in 16-chip mode  On the other hand, if the maximum value ABS0 does not exceed the threshold value TH1, it is determined that the signal is not strong enough to obtain the correct slot timing using the maximum value ABS0. Therefore, since the frequency offset amount Δf may be large, an effort is made to bring Δf close to zero. The maximum value ABS0 is compared with a predetermined second threshold value (ABS0> TH2?). The second threshold TH2 is desirably a value that is somewhat larger than the noise level. If the maximum value ABS0 exceeds the second threshold TH2, the signal is strong to some extent, and the frequency offset can be estimated using the slot timing obtained from ABS0. Proceed to "Offset amount estimation stage".
[0027]
Slot timing position I using the maximum value ABS0_{est slot timing} = (I_max -255) Obtain mod2560 and estimate the frequency offset based on this. The matched filter 54 is set to the 16-chip mode, and the frequency offset amount Δf is estimated. A method for estimating Δf according to the present invention will be described in detail later. The frequency of the local oscillator 12 is adjusted so that Δf approaches zero, and the process returns to “A. Slot timing detection stage in all-chip mode”. Based on the new local oscillation frequency, the correct slot timing is detected in the all-chip mode, and the process proceeds to the second stage.
[0028]
C. Multi-mode slot timing detection stage  When the maximum value ABS0 is compared with a predetermined second threshold value (ABS0> TH2?), If the maximum value ABS0 does not exceed the second threshold value TH2, the signal is too weak and obtained from ABS0 Since it is considered that the slot timing is insufficient and the frequency offset cannot be correctly estimated based on this, the process proceeds to “C. Multi-mode slot timing detection stage”.
[0029]
C-1 Matched filter 54 is set to 256/2^j Set to chip mode. Since j = 1 at first, the 128-chip mode is set. 256/2 of the primary code^j Match chips, ie 128 chips. Either the first half 128 chips or the second half 128 chips may be used, but here, the first half 128 chips are added. A plurality of slots, for example, 15 slots are received, and the absolute value of the output of the matched filter 54 is averaged for each chip over 15 slots. One maximum value is selected from the average value of each chip. For example, the maximum value is ABSj, and the maximum value ABSj and position I_maxjSave. Set the maximum value ABSj to the threshold TH1 / 2^j (ABSj> TH1 / 2^j ?).
[0030]
C-2 If the maximum value ABSj is the threshold TH1 / 2^j 256/2^j Since the signal obtained in the chip mode is strong to some extent and it is considered that the frequency offset amount can be estimated using the slot timing obtained from ABSj, the process proceeds to “B. Frequency offset amount estimation stage in 16-chip mode”. Before proceeding to “B. Frequency Offset Estimation Step in 16-Chip Mode”, the position of the slot timing is obtained using ABSj. Slot timing position is I_{est slot timing} = (I_maxj -127) It becomes mod2560. After obtaining the slot timing, “B. Frequency offset amount estimation stage by 16-chip mode” is entered, and the frequency offset amount is estimated based on the slot timing obtained by ABSj.
[0031]
C-3 If the maximum value ABSj is the threshold TH1 / 2^j 256/2 if not exceeded^jIt is considered that the signal obtained in the chip mode is too weak and the slot timing obtained from ABSj is insufficient, and the frequency offset amount cannot be estimated correctly based on this. Therefore, the chip mode parameter j is set to j = j + 1 and the process returns to the above C-1 stage._maxj Ask for. The maximum value ABSj is still the threshold TH1 / 2^j If not, the chip mode parameter j is increased and this operation is repeated until j = 4, that is, the 16-chip mode. In the middle, if the maximum value ABSj is the threshold TH1 / 2^j If it exceeds, 256/2^j Since the signal obtained in the chip mode is strong to some extent and it is considered that the frequency offset amount can be estimated using the slot timing obtained from ABSj, the process proceeds to “B. Frequency offset amount estimation stage in 16-chip mode”.
[0032]
D.
The maximum value ABSj is still the threshold value TH1 / 2 even in 16-chip mode.^j If not, try shifting the sampling timing t to t = t + Δt. Where Δt = t_c X 1 / N_s And t_c Is the time length of one chip, N_s Is the number of oversampling in one chip, for example 2 or 4. If Ns = 2, the sampling timing is shifted by half of one chip. Increase the number of repetitions parameter i to i = i + 1, set the chip mode parameter j to j = 1, return to the first "A. Slot timing detection stage in all chip mode", and execute the whole process again . It is expected that a better signal can be obtained by shifting the sampling timing. If the signal is still weak and correct slot timing cannot be obtained, the sampling timing is further shifted, and the process returns to “A. Slot timing detection stage in all-chip mode” again, and the entire process is executed again. This sampling timing shift is N_s Only once (i = N_s)repeat. N_s If the signal is still weak after repeating only once, it is determined that the mobile device is out of the CDMA service area, and the cell search is terminated without proceeding to the second stage.
[0033]
Slot timing detection method
With reference to FIG. 4, a more specific detection method of slot timing that can be used in the slot timing detection method and cell search method incorporating the frequency offset adjustment of the present invention will be described for each chip mode.
[0034]
When adding only 16 chips
(1) The external controller 60 causes the delay blocks 1 to 15 to sleep. Arithmetic element g₁₆Only the output from the digital signal processor (DSP) 52 is input directly or through an adder 58. Alternatively, the output from the pre-matched filter 32 may be directly input to the digital signal processor 52. Each term in Equation 3 has a common a and only a different sign based on the g sequence, so the output for 16 chips has 16 peaks corresponding to +/− a. The DSP samples these 16 peaks in each slot to obtain an absolute value. Absolute value of output for one slot (slot # 0 in FIG. 2) thus obtained (corresponding to power) ABSMF₀(I = 0 to 2559) is stored in the digital signal processor. Each peak obtained is t_p1, t_p2, t_p3,…, T_p16This is shown in FIG.
(2) Absolute value of output of the next slot (slot # 1 in FIG. 2) (corresponding to power) ABSMF₁(I = 0 to 2559) is added to the corresponding slot output absolute value stored in the digital signal processor for each corresponding chip. This addition is N-1 times (slots # 1 to # 14) ΣABSMF_{k = 1 ~ 14}A value obtained by averaging (I = 0 to 2559) is defined as AVABS (I = 0 to 2559).
(1) One or more peaks appear in the average value of (2). The magnitudes of 2560 power average values AVABS (I = 0 to 2559) corresponding to 2560 chips are compared. Maximum value 1 piece AVABS (I_max) And its position I_maxSelect (same chip number) and save.
(4) Theoretically, 16 significant peaks should appear, and in order to obtain slot timing, the first peak (26 in FIG. 2) is to be obtained. First, the maximum value AVABS (I_max). Positions away from the maximum value by 16 chips (front and back)_max + J X 16) mod 2560) CANABS (J) = AVABS ((I_max + J X 16) mod2560), J = -15, -14,…, -1, 0, 1,…, 14, 15, (31 in total) are selected and their values and positions are stored.
▲ 5 ▼ Maximum value AVABS (I_max) Subtract the 31 values from ΔABS (J) = AVABS (I_max)-CANABS (J), J = -15…, 15
(6) Select a value (ΔABS (J) <Δ> where the difference ΔABS (J) is smaller than the predetermined threshold value Δ and store the value and position of the difference. Means a peak.
(7) Select the minimum value from the saved positions J from the saved difference values. J_{slot timing}And This corresponds to the earliest in time (26 in FIG. 2) of each peak.
(8) Estimated slot timing I_{est slot timing}Calculate Iest slot timing = (I_max + 16 X J_{slot timing} -15) mod2560. This calculated value is assumed to be the estimated slot timing. Since the slot timing is earlier than the first peak 26 by 15 chips (see FIG. 2), 15 is subtracted in the above equation.
(9) Since a high peak appears in the correlation output at the location of one chip before and after the real peak, the estimated slot timing I_{est slot timing}The positions of one chip before and after are also stored as candidates.
[0035]
When adding all 256 chips
In principle, it is the same as (1) to (3), (8), and (9) in the case of 16 chips. However, no delay block is caused to sleep by the external controller 60. Only one peak appears in each slot. The average value of 15 slots and the value of one peak and the position I_maxSave. Slot timing position I_{est slot timing} = (I_max -255) It becomes mod2560.
[0036]
For 128 chips
A. When matching the first 128 chips.
In principle, it is the same as (1) to (3), (8), and (9) in the case of 16 chips. However, the external controller 60 causes the delay blocks 8 to 15 to sleep. Only one peak appears in each slot. The average value of 15 slots and the value of one peak and the position I_maxSave. Slot timing position I_{est slot timing} = (I_max -127) It becomes mod2560.
B. When matching the last 128 chips.
In principle, it is the same as (1) to (3), (8), and (9) in the case of 16 chips. However, the external controller 60 causes the delay blocks 0 to 7 to sleep. Only one peak appears in each slot. The average value of 15 slots and the value of one peak and the position I_maxSave. Slot timing position I_{est slot timing} = (I_max -255) It becomes mod2560.
[0037]
64 chips
A. When matching the first 64 chips.
(1) Absolute value of output for one slot (slot # 0) (equivalent to power) ABSMF₀(I = 0 to 2559) is stored in the digital signal processor.
(2) Absolute value of output of next slot # 1 (equivalent to power) ABSMF₁(I = 0 to 2559) is added to the slot. This addition is N-1 times (slot # 1 to # 14) ABSMF_{k = 1 ~ 14}The average of (I = 0 ~ 2559) is taken as AVABS (I = 0 ~ 2559).
(1) One or more peaks appear in the average value of (2). The magnitudes of 2560 power average values AVABS (I = 0 to 2559) corresponding to 2560 chips are compared. Maximum value 1 piece AVABS (I_max) And its position I_maxSelect (number of chips) and save.
(4) In the modulation sequence g, the first 64 chips (1st to 64th chips) and the third 64 chips (129th to 192th chips) happen to have the same modulation (1, 1, 1, -1). Therefore, two peaks appear on the 64th chip and the 192nd chip. I want to find the first of these two peaks. First, the maximum value AVABS (I_max), And a position ((I_max + J X 128) mod2560)) average values one by one before and after each CANABS (J) = AVABS ((I_max + J X 128) mod2560), select J = -1, 0, 1, (total 3) and save these values and positions.
▲ 5 ▼ Maximum value AVABS (I_max) Subtract the above three values from ΔABS (J) = AVABS (I_max)-CANABS (J), J = -1, 0, 1
(6) Select a value (ΔABS (J) <Δ> where the difference ΔABS (J) is smaller than the predetermined threshold value Δ and store the value and position of the difference. Means a peak.
(7) Select the minimum value from the saved positions J from the saved difference values. J_{slot timing}And This corresponds to the fastest of the peaks.
(8) Estimated slot timing I_{est slot timing}Calculate Iest slot timing = (I_max + 128 X J_{slot timing} -63) mod2560. This calculated value is assumed to be the estimated slot timing. Since the slot timing is 63 chips earlier than the first peak (see FIG. 2), 63 is subtracted in the above equation.
(9) Since a high peak appears in the correlation output at the location of one chip before and after the real peak, the estimated slot timing I_{est slot timing}The positions of one chip before and after are also stored as candidates.
[0038]
B. When matching any 64 consecutive chips
In the PSC, when the continuous 64 chip signal at an arbitrary position is exactly the same as or inverted from the continuous 64 chip signal at another position, the slot timing can be obtained in consideration thereof. .
[0039]
32 chips
A. When matching the first 32 chips,
(1) Absolute value of output for one slot (slot # 0) (equivalent to power) ABSMF₀(I = 0 to 2559) is stored in the digital signal processor.
(2) Absolute value of output of next slot # 1 (equivalent to power) ABSMF₁(I = 0 to 2559) is added to the slot. This addition is N-1 times (slot # 1 to # 14) ABSMF_{k = 1 ~ 14}The average of (I = 0 ~ 2559) is taken as AVABS (I = 0 ~ 2559).
(1) One or more peaks appear in the average value of (2). The magnitudes of 2560 power average values AVABS (I = 0 to 2559) corresponding to 2560 chips are compared. Maximum value 1 piece AVABS (I_max) And its position I_maxSelect (number of chips) and save.
(4) From the characteristic of modulation g shown in Formula 2, peaks appear at the 32nd chip, 80th chip, 128th chip, 160th chip, 176th chip, and 256th chip, respectively. I want to find the first of these 6 peaks. Maximum value AVABS (I_max) And a position ((I_max + J X 16) mod2560)) each average of 14 before and after CANABS (J) = AVABS ((I_max + J X 16) mod2560), J = -14, 0, 14, (29 in total) are selected and the value and position are stored.
▲ 5 ▼ Maximum value AVABS (I_max) Subtract the above 29 values from ΔABS (J) = AVABS (I_max)-CANABS (J), J = -14, 0, 14
(6) Select a value (ΔABS (J) <Δ> where the difference ΔABS (J) is smaller than the predetermined threshold value Δ and store the value and position of the difference. Means a peak.
(7) Select the minimum value from the saved positions J from the saved difference values. J_{slot timing}And This corresponds to the fastest of the peaks.
(8) Estimated slot timing I_{est slot timing}Calculate Iest slot timing = (I_max + 16 X J_{slot timing} -31) mod2560. This calculated value is assumed to be the estimated slot timing. Since the slot timing is temporally earlier by 31 chips than the first peak, 31 is subtracted in the above equation.
(9) Since a high peak appears in the correlation output at the location of one chip before and after the real peak, the estimated slot timing I_{est slot timing}The positions of one chip before and after are also stored as candidates.
[0040]
B. When matching 32 consecutive chips
Slot signal can be obtained by taking into account when 32 consecutive chips at any position in PSC are exactly the same as or inverted from 32 consecutive chips at other positions. .
[0041]
According to the present invention, it is possible to match to any integer multiple of 16. If the number of matching chips is reduced and a peak cannot be found even with 16 chips, the above procedure (256 → 16 chips) may be repeated by shifting the sampling timing by 1 / M (natural number) chips. it can. The threshold value Δ should take a value sufficient to distinguish between a peak and noise, and can be determined from the intensity of the average noise, and a value slightly larger than the average of the signal and noise may be appropriate. According to the present embodiment, slot timing can be taken up to a frequency offset range of +/− 56 kHz.
[0042]
Frequency offset estimation method
Next, a frequency offset amount estimation method that can be used in the frequency offset amount estimation / slot timing detection method of the present invention will be specifically described. 256 chips or 256/2^j Correlation output is obtained using chips, and the absolute value (power) of this correlation output is sampled for a plurality of slots, averaged to detect the maximum value, and provisional slot timing is obtained. After the provisional slot timing is obtained, the frequency offset value can be obtained as follows by using only the 16 minute chip.
[0043]
The external controller 60 causes the delay block 1 to the delay block 15 to sleep. Arithmetic element g₁₆Only the output from the digital signal processor (DSP) 52 is input directly or through an adder 58. Alternatively, the output from the pre-matched filter 32 may be directly input to the digital signal processor 52. Each term in Equation 3 has a common a and only a different sign based on the g sequence, so the output for 16 chips has 16 peaks corresponding to +/− a. The DSP samples these 16 peaks in each slot. Each sampled peak is multiplied by the g-sequence in the DSP to remove the g-sequence modulation. Each peak thus obtained is₁, y₂, y_Three,…, Y₁₆Represented by Series y_nNext, differential detection as described below is performed. Y if there is a frequency offset Δf₂Is y₁The phase is 2πΔf X 16t compared to_cBecause it's only late₁ if y = y₂ = a X exp (j2πf X 16t_c).
[0044]
[Expression 4]
y₁* X y₂, y₂* X y_Three, y_Three* X y_Four, …… y₁₅* X y₁₆
When each complex conjugate multiplication is obtained, it is as follows.
[0045]
[Equation 5]
a * X a X exp (j2πf X 16t_c),
a * X exp (-j2πf X 16t_c) X a X exp (j2πf X 16t_cX 2)
…………… ..
That is, all terms are common as follows.
[0046]
[Formula 6]
｜ a ｜² X exp (j2πf X 16t_c)
Therefore, an accurate result with less noise can be obtained by taking the average of these fifteen. Since a can also be expressed as I + jQ, the phase difference θ = arctan Q / I can be calculated by obtaining I and Q in the digital signal processor. The offset frequency Δf = θ / 2π × 16tc can be estimated from θ thus obtained.
[0047]
The frequency offset amount can be estimated not only with 16 chips but also with 32 chips, 64 chips, and 128 chips.
[Brief description of the drawings]
FIG. 1 is a simplified block diagram of a spread spectrum receiver to which the present invention can be applied.
FIG. 2 is a diagram illustrating a structure of a synchronization channel used in a third generation mobile communication system.
FIG. 3 is a block diagram of a digital matched filter to which the present invention can be applied.
FIG. 4 is a block diagram of a frequency offset amount estimation / cell search apparatus including a matched filter, a multimode adder, and a digital signal processor according to an embodiment of the present invention.
FIG. 5 is a diagram showing 16 peaks in a slot timing detection method according to an embodiment of the present invention.
FIG. 6 is a flowchart showing a three-step cell search performed in a CDMA mobile station.
FIG. 7 is a flowchart showing one embodiment of the present invention for the first stage process shown in FIG. 6;
[Explanation of symbols]
16 Frequency offset estimation / cell search device
14 Frequency offset estimation / cell search section
54 Digital Matched Filter
48 Timing controller
37 Complex arithmetic elements
39 Complex delay element
58 Multimode adder
52 Digital signal processor
60 External controller

Claims (2)

A method of detecting a slot timing while receiving a complex signal composed of a predetermined complex sequence, estimating a frequency offset amount and adjusting a local oscillation frequency:
An all-chip addition stage for summing outputs of all chips in the complex sequence in a digital matched filter;
Taking an absolute value of the added output and obtaining an average value obtained by averaging a predetermined number of slots;
Selecting a maximum value from the average values and storing the value and position;
Comparing the maximum value with a first threshold;
Detecting a slot timing from the maximum value when the maximum value is greater than a first threshold value, and ending the detection method;
When the maximum value is not greater than a first threshold value, further comparing the maximum value with a second threshold value;
A 1 / N addition step of adding the outputs of 1 / N (N is a natural number) chips of all chips in the complex sequence in the digital matched filter when the maximum value is greater than a second threshold;
Estimating a frequency offset amount based on the output obtained in the 1 / N addition step;
Adjusting the local oscillation frequency based on the estimated frequency offset amount and returning to the all-chip addition step;
When the maximum value is not larger than the second threshold value, a 1/2 ^j addition step of adding the outputs of 1/2 ^j (j is a natural number) of all the chips in the complex sequence in the digital matched filter ;
Increasing ^j and repeating the 1/2 ^j addition step until the proper slot timing is obtained;
Detecting the slot timing according to the characteristic of the complex sequence based on the output obtained in the 1/2 ^j addition step; and the 1 / N addition for estimating the frequency offset amount based on the detected slot timing Step back to stage;
A method consisting of: A method of performing a cell search while receiving a complex signal composed of a predetermined complex sequence, estimating a frequency offset amount and adjusting a local oscillation frequency:
An all-chip addition stage for summing outputs of all chips in the complex sequence in a digital matched filter;
Taking an absolute value of the added output and obtaining an average value obtained by averaging a predetermined number of slots;
Selecting a maximum value from the average values and storing the value and position;
Comparing the maximum value with a first threshold;
Detecting the slot timing from the maximum value when the maximum value is greater than a first threshold and ending the slot timing detection process in the cell search;
When the maximum value is not greater than a first threshold value, further comparing the maximum value with a second threshold value;
A 1 / N addition step of adding the outputs of 1 / N (N is a natural number) chips of all chips in the complex sequence in the digital matched filter when the maximum value is greater than a second threshold;
Estimating a frequency offset amount based on the output obtained in the 1 / N addition step;
Adjusting the local oscillation frequency based on the estimated frequency offset amount and returning to the all-chip addition step;
When the maximum value is not larger than the second threshold value, a 1/2 ^j addition step of adding the outputs of 1/2 ^j (j is a natural number) of all the chips in the complex sequence in the digital matched filter ;
Increasing ^j and repeating the 1/2 ^j addition step until the proper slot timing is obtained;
Detecting slot timing according to characteristics of the complex sequence based on the output obtained in the 1/2 ^j addition step;
Returning to the 1 / N addition step to estimate a frequency offset amount based on the detected slot timing;
After ending the slot timing detection step, detecting a scramble code group number and performing frame synchronization detection and detecting a scramble code in the group of the detected group number; and the detection Estimating and adjusting a frequency offset based on the generated scramble code;
A method consisting of:

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