JP4455612B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に係り、例えば、ＮＡＮＤ型フラッシュメモリに用いられるセンス回路に関する。

近年、モバイル機器で画像や動画などの大容量のデータを扱う用途が増加している。それとともに、モバイル機器に用いられるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置の需要が急激に増加している。ＮＡＮＤ型メモリは、メモリセルを直列接続したＮＡＮＤストリング構造を採用しているため、縮小化に優れているが、メモリセルに流れるセル電流は比較的小さい。従って、ＮＡＮＤ型フラッシュメモリのセンスアンプは、小さいセル電流を精度よく検出する必要がある。

センスアンプは、センスノードに接続されたキャパシタおよびビット線を充電するプリチャージ回路を備えている。プリチャージ回路は、データ検出前に、ビット線およびキャパシタを予め充電するとともに、ビット線電位を保持する役目を果たす。

例えば、ビット線に接続された選択メモリセルが比較的大きな電流（セル電流）を流す場合、即ち、その選択メモリセルがオン状態のメモリセル（以下、オンセルともいう）である場合、データ検出時に、まず、センスノードに接続されたキャパシタがビット線へ電荷を供給する。キャパシタに蓄積された電荷が減少すると、センスノードの電位が低下する。センスノードの電位が所定の電位まで低下すると、プリチャージ回路がキャパシタに代わってビット線に電荷を供給する。このとき、センスノードの電位が充分に低下していないと、センスアンプが正常に動作せず、メモリセルがオンセルであることを認識することができない場合がある。

プリチャージ回路は、複数のトランジスタを介してビット線に接続されている。それらのトランジスタのゲート電圧に応じて、プリチャージ回路による電荷供給時のセンスノードの電位が決まる。従って、センスノードの電位を低くするためには、プリチャージ回路とビット線との間に介在するトランジスタのゲート電圧を下げることが考えられる。しかし、これらのトランジスタのゲート電圧は、データ検出時のビット線電位も決定する。従って、これらのトランジスタのゲート電圧を低下させることは、ビット線電位の低下によりセル電流を低下させる。セル電流の低下は、データ検出時間の増大という問題に繋がる。
米国特許第７０４６５６８号明細書（図１０、図１４、図１８、図２４）

データ検出時のビット線電位を下げることなく、正確にデータを検出することができ、かつ、簡単な回路構成で実現されたセンス部を備えた半導体記憶装置を提供することである。

本発明に係る実施形態に従った半導体記憶装置は、データを記憶するメモリセルと、前記メモリセルに接続されたビット線と、前記メモリセルへ電荷を供給するキャパシタと、前記メモリセルのデータに対応した電位を伝達するセンスノードと、前記ビット線、前記キャパシタおよび前記センスノードを充電するためのプリチャージ部と、前記メモリセルのデータをラッチするラッチ部と、ゲートが前記センスノードに接続され、ソースまたはドレインの一方が電源に接続され、その他方が前記ラッチ部に接続されたセンストランジスタを含むセンス部と、前記ラッチ部と前記センストランジスタとの間の第１のノードを前記ビット線へ接続するクランプ部とを備え、
前記メモリセルのデータの検出時に、前記キャパシタが電荷を前記ビット線へ供給し、尚且つ、前記センスノードの電位に応じて前記センス部が前記クランプ部を介して前記電源からの電荷を前記ビット線へ供給し、
前記クランプ部は、前記第１のノードから前記ビット線までの間に設けられ、前記第１のノードから前記ビット線へ向かって電流を流すダイオード部を含むことを特徴とする。
本発明に係る実施形態に従った半導体記憶装置は、データを記憶するメモリセルと、前記メモリセルに接続されたビット線と、前記メモリセルへ電荷を供給するキャパシタと、前記メモリセルのデータに対応した電位を伝達するセンスノードと、前記ビット線、前記キャパシタおよび前記センスノードを充電するためのプリチャージ部と、前記メモリセルのデータをラッチするラッチ部と、ゲートが前記センスノードに接続され、ソースまたはドレインの一方が電源に接続され、その他方が前記ラッチ部に接続されたセンストランジスタを含むセンス部と、前記ラッチ部と前記センストランジスタとの間の第１のノードを前記ビット線へ接続するクランプ部とを備え、
前記メモリセルのデータの検出時に、前記キャパシタが電荷を前記ビット線へ供給し、尚且つ、前記センスノードの電位に応じて前記センス部が前記クランプ部を介して前記電源からの電荷を前記ビット線へ供給し、
前記クランプ部は、前記センスノードと前記ビット線との間に直列に接続された第1のトランジスタおよび第２のトランジスタと、前記第１のノードから前記第1のトランジスタと前記第２のトランジスタとの間の第２のノードまでの間に設けられ、前記第１のノードから前記第２のノードへ向かって電流を流すダイオード部とを含むことを特徴とする。
本発明に係る実施形態に従った半導体記憶装置は、データを記憶するメモリセルと、前記メモリセルに接続されたビット線と、前記メモリセルへ電荷を供給するキャパシタと、前記メモリセルのデータに対応した電位を伝達するセンスノードと、前記ビット線、前記キャパシタおよび前記センスノードを充電するためのプリチャージ部と、前記メモリセルのデータをラッチするラッチ部と、ゲートが前記センスノードに接続され、ソースまたはドレインの一方が電源に接続され、その他方が前記ラッチ部に接続されたセンストランジスタを含むセンス部と、前記ラッチ部と前記センストランジスタとの間の第１のノードを前記ビット線へ接続するクランプ部とを備え、
前記メモリセルのデータの検出時に、前記キャパシタが電荷を前記ビット線へ供給し、尚且つ、前記センスノードの電位に応じて前記センス部が前記クランプ部を介して前記電源からの電荷を前記ビット線へ供給し、
前記クランプ部は、前記センスノードと前記ビット線との間に直列に接続された第1のトランジスタおよび第２のトランジスタと、前記第１のノードから前記ビット線までの間に設けられ、前記第１のノードから前記ビット線へ向かって電流を流すダイオード部とを含み、前記ビット線、前記キャパシタおよび前記センスノードの充電時における前記第１のトランジスタのゲート電位は、前記メモリセルのデータの検出時における前記第１のトランジスタのゲート電位よりも高いことを特徴とすることを特徴とする。

本発明による半導体記憶装置は、データ検出時のビット線電位を下げることなく、正確にデータを検出することができ、かつ、簡単な回路構成で実現されたセンス部を備えている。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置は、メモリセルアレイ１００と、ロウデコーダ１３０と、カラムデコーダ１６０と、読出し・書込み回路１７０を備えている。

読出し・書込み回路１７０は、カラムデコーダ１６０を介してメモリセルアレイ１００にアクセスすることができるように構成されている。メモリセルアレイ１００内のメモリセルのゲートは、ロウ方向に延びているワード線に接続されている。メモリセルのドレインは、カラム方向に延びているビット線に接続されている。ワード線はロウデコーダ１３０に接続され、ロウデコーダ１３０はアドレスに従って１または複数のワード線を選択する。ビット線はカラムデコーダ１６０に接続され、カラムデコーダ１６０はアドレスに従って１または複数のビット線を選択する。

読出し・書込み回路１７０は、複数のセンスモジュール１８０を含む。センス部としてのセンスモジュール１８０は、ビット線ごとに設けられ、ビット線を介してメモリセルに格納されたデータを読出し、あるいは、メモリセルにデータを書き込むことができるように構成されている。

図２は、メモリセルアレイ１００の内部の一部分を示す回路図である。ＮＡＮＤ型メモリでは、複数のメモリセルが直列に接続されており、一連のセルストリングを成している。セルストリングのソース側は、選択ゲートＳＧＳを介してソース線に接続されており、そのドレイン側は、選択ゲートＳＧＤを介してビット線ＢＬに接続されている。

ビット線間には寄生容量が存在し、かつ、総てのビット線は共通のソース線に接続されている。このため、総てのビット線に充電を行い、充電終了後、ビット線への充電パスを切断し、メモリセルの電流によりビット線の放電を行うセンス方式の場合、ビット線間の結合容量によって、隣接するビット線同士が影響を及ぼし合う。例えば、ビット線間の容量結合がない場合、オンセルに接続されたビット線の電圧は速く降下するが、オフセルに接続されたビット線の電圧降下は遅いか、または、一定のレベルを保つ。しかし、ビット線間の容量結合がある場合、注目のビット線がオフセルに接続されたビット線で、オンセルに接続されたビット線が隣接する場合、オフセルに接続されたビット線の電圧降下は加速される。従って、総てのビット線を同時に駆動させた場合、隣接ビット線の影響により正確なセンスが不可能となる。

このような容量結合の影響を抑制するために、ビット線を１本置きずつ駆動する手法が考えられる。即ち、隣接する２本のビット線のうち一方のビット線を選択したときには、他方のビット線を接地する。逆に、他方のビット線を選択したときには、一方のビット線を接地する。その結果、接地されたビット線のシールド効果によって、容量結合によるビット線の低下を抑制することができる。

しかし、上記の手法では、センスモジュール１８０は、選択ワード線に接続されたすべてのメモリセルからデータを同時に検出することができない。そこで、センスモジュール１８０をビット線ごとに配置し、容量結合によるビット線間干渉を抑制するセンス方式を用いることによって、選択ワード線に接続された全メモリセルからデータを同時に検出することを可能にする。

図３は、本実施形態による１つのセンスモジュール１８０の構成を示す回路図である。センスモジュール１８０は、ビット線ＢＬを介してメモリセルＭＣに接続されている。ビット線ＢＬとセンスモジュール１８０との間には、高耐圧トランジスタＴＨＢが設けられている。高耐圧トランジスタＴＨＢは、ビット線ＢＬとセンスモジュール１８０との間をスイッチングする役目を果たし、充分に高いゲート電圧（例えば、８Ｖ）で駆動される。メモリセルＭＣのデータをセンスモジュール１８０に読み出すときには、高耐圧トランジスタＴＨＢはオン状態を維持する。

センスモジュール１８０は、センスノードＳＥＮと、プリチャージ回路１０と、センス回路２０と、クランプ回路３０と、データラッチ回路４０と、ＢＬリセット回路５０とを備えている。

プリチャージ回路１０は、電源ＦＬＴ＿ＶＤＤとセンスノードＳＥＮとの間に直列に接続されたＰ型トランジスタＴＰ１およびＴＰ２を含む。トランジスタＴＰ１のゲートは、プリチャージ時に活性化される信号ＦＬＴを受け、この信号ＦＬＴにより制御される。トランジスタＴＰ２のゲートは、センス回路２０とラッチ回路４０との間のノードＮ５の電位に基づく信号ＩＮＶを受け、この信号ＩＮＶにより制御される。ノードＮ５の電位は、ラッチ回路４０にラッチされているデータの極性に依存する。

ここで、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もある。例えば、Ｎ型トランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、Ｐ型トランジスタは、ゲートをＬＯＷにすることによって活性化する。また、データの極性とは、二値記憶メモリでは、データ“１”またはデータ“０”のいずれかの電位レベルを示し、多値記憶メモリでは、データ“１”の電位、データ“０”の電位、または、それらの間の単数または複数の電位レベルのいずれかを示す。

センス回路２０は、キャパシタＣ＿ＳＥＮと、Ｐ型トランジスタＴＰ３、ＴＰ４を含む。キャパシタＣ＿ＳＥＮは、センスノードＳＥＮと基準電源ＶＳＳとの間に接続されている。基準電位ＶＳＳは、例えば、接地電位である。キャパシタＣ＿ＳＥＮは、データ検出時にトランジスタＴＮ２、ＴＮ１およびＴＨＢを介してメモリセルＭＣへ電荷を供給する。センストランジスタとしてのＰ型トランジスタＴＰ４のゲートは、センスノードＳＥＮに接続されており、トランジスタＴＰ４のソースまたはドレインの一方がトランジスタＴＰ３を介して電源ＶＤＤに接続されており、さらに、トランジスタＴＰ４のソースまたはドレインの他方が第１のノードＴＳＮに接続されている。トランジスタＴＰ４は、センスノードＳＥＮの電位に基づいて電源ＶＤＤを第１のノードＴＳＮに接続することができる。トランジスタＴＰ３は、電源ＶＤＤとトランジスタＴＰ４との間に接続されている。トランジスタＴＰ３は、信号ＳＥＢの電位に基づいて、電源ＶＤＤをトランジスタＴＰ４に接続することができる。信号ＳＥＢは、最初のプリチャージ後、データ検出時に活性化される信号である。

第１のノードＴＳＮは、センス回路２０、ラッチ回路４０、クランプ回路３０およびＢＬリセット回路５０を接続するノードである。第１のノードＴＳＮの電位は、センスノードＳＥＮに伝達されたデータの極性によって変わる。例えば、センスノードＳＥＮの電位が高レベルである場合には、トランジスタＴＰ４はオフ状態であるので、第１のノードＴＳＮの電位は低レベル（ＶＳＳ）を維持する。一方、センスノードＳＥＮの電位が低レベルである場合には、トランジスタＴＰ４はオン状態になるので、第１のノードＴＳＮの電位は高レベル（ＶＤＤ）に変化する。これにより、センス回路２０は、センスノードＳＥＮの信号を増幅して第１のノードＴＳＮに伝達することができる。

第１のノードＴＳＮは、センス回路２０とクランプ回路３０との間を接続する。データ検出時に、センス回路２０は、センスノードＳＥＮの電位に応じて第１のノードＴＳＮおよびクランプ回路３０を介して電荷をビット線ＢＬへ供給する。その後、ラッチ回路４０は、Ｐ型トランジスタＴＰ５を介して第１のノードＴＳＮの電位を第５のノードＮ５にラッチする。トランジスタＴＰ５は、ラッチ回路４０のノードＮ５とセンス回路４０の第１のノードＴＳＮとの間に接続されている。トランジスタＴＰ５は、信号ＳＴＢの電位に基づいて、ノードＮ５に第１のノードＴＳＮを接続する。信号ＳＴＢは、ラッチ回路４０がデータをラッチするときに活性化されるストローブ信号である。トランジスタＴＰ５がオンすることによって、第１のノードＴＳＮの信号がノードＮ５の信号ＩＮＶに伝達される。

ラッチ回路４０は、電源ＶＤＤとノードＮ５との間に直列に接続されたＰ型トランジスタＴＰ６、ＴＰ７、基準電位ＶＳＳとノードＮ５との間に直列に接続されたＮ型トランジスタＴＮ６、ＴＮ７、並びに、電源ＶＤＤと基準電位ＶＳＳとの間に直列に接続されたＰ型トランジスタＴＰ８、ＴＮ８を備えている。トランジスタＴＰ６のゲートはリセット信号ＲＳＴを受ける。トランジスタＴＮ６のゲートはストローブ信号ＳＴＢを受ける。トランジスタＴＰ７およびＴＮ７のゲートは、ともにトランジスタＴＰ８とＴＮ８との間のノードＮ６に接続されている。トランジスタＴＰ８およびＴＮ８のゲートはともにノードＮ５に接続されている。このような構成により、ラッチ回路４０は、センス回路２０によって増幅された第１のノードＴＳＮにおける電位を、トランジスタＴＰ５を介してノードＮ５に格納することができる。

また、ラッチ回路４０は、Ｎ型トランジスタＴＮ５を備え、リセット信号ＲＳＴに基づいてノードＮ５の電位ＩＮＶを基準電位ＶＳＳ（接地電位）にリセットすることができる。

クランプ回路３０は、Ｎ型トランジスタＴＮ１〜ＴＮ４を備えている。第１のトランジスタＴＮ１および第２のトランジスタＴＮ２は、センスノードＳＥＮとビット線ＢＬとの間に直列に接続されている。トランジスタＴＮ１およびＴＮ２は、第２のノードＮ２で接続されている。プリチャージ回路１０からの電荷およびキャパシタＣ＿ＳＥＮからの電荷は、第２のトランジスタＴＮ２および第１のトランジスタＴＮ１を介してビット線ＢＬへ供給される。このとき、トランジスタＴＮ１のゲート電位がビット線ＢＬの電位を決定する。例えば、ビット線ＢＬの電位を０．５Ｖに設定する場合、トランジスタＴＮ１のゲート電位ＢＬＣを（０．５＋Ｖｔ１）に設定すればよい。Ｖｔ１はトランジスタＴＮ１の閾値電圧である。ノードＮ３の電位はノードＮ２の電位よりも低いため、トランジスタＴＮ１はノードＮ３とＢＬＣとの電位差がＶｔ１を下回るとオフになる。即ち、ビット線ＢＬの電位（ノードＮ３の電位）が０．５Ｖを超えようとするとトランジスタＴＮ１がオフになるため、ビット線ＢＬの電位は、０．５Ｖを超えない。従って、ノードＮ２の電位がノードＮ３の電位よりも高く、電流がノードＮ２からＮ３へ充分に供給されているかぎり、ビット線ＢＬの電位は、０．５Ｖに維持される。

同様の理由から、ノードＮ２の電位はトランジスタＴＮ２のゲート電位ＸＸ０によって決定する。例えば、ノードＮ２の電位を０．７Ｖに設定する場合、トランジスタＴＮ２のゲート電位ＸＸ０を（０．７＋Ｖｔ２）に設定すればよい。Ｖｔ２はトランジスタＴＮ２の閾値電圧である。センスノードＳＥＮの電位がノードＮ２の電位よりも高い場合に、ノードＮ２の電位は、０．７Ｖに維持される。勿論、センスノードＳＥＮの電位がノードＮ２の電位（０．７Ｖ）を下回ると、センスノードＳＥＮの電位に伴ってノードＮ２の電位も低下する。

尚、高耐圧トランジスタＴＨＢは、上述の通り、スイッチング素子として機能しており、充分に高いゲート電位ＢＬＳによって駆動される。よって、電位ＢＬＳはビット線ＢＬの電位とはほぼ無関係である。

トランジスタＴＮ３およびＴＮ４は、第１のノードＴＳＮと第２のノードＮ２との間に直列に接続されている。トランジスタＴＮ３は、スイッチング素子として機能する。トランジスタＴＮ４のゲートは、そのドレインとともに第１のノードＴＳＮに接続されている。これにより、トランジスタＴＮ４は、第１のノードＴＳＮから第２のノードＮ２へ向かって電流を流すダイオード部として機能する。データ検出時にセンスノードＳＥＮの電位が所定電位以下に低下したときに、センス回路２０は、キャパシタＣ＿ＳＥＮからの電荷に代わり、電源ＶＤＤからの電荷を、トランジスタＴＰ４、第１のノードＴＳＮ、トランジスタＴＮ４、ＴＮ３、ＴＮ１を介してビット線ＢＬへ供給する。このとき、トランジスタＴＮ４は、第１のノードＴＳＮと第２のノードＮ２との間においてダイオード接続されているので、電源ＶＤＤからビット線ＢＬへ向かって一方的に電流を流す。

ＢＬリセット回路５０は、第１のノードＴＳＮと第３のノードとの間に設けられている。第３のノードは、クランプ回路３０、ＢＬリセット回路５０およびビット線ＢＬを接続するノードである。ＢＬリセット回路５０は、第３のノードＮ３と基準電位ＶＳＳとの間に直列に接続されたＮ型トランジスタＴＮ９、ＴＮ１０を備えている。トランジスタＴＮ９とＴＮ１０との間のノードは、第１のノードＴＳＮに接続されている。トランジスタＴＮ９のゲートは信号ＩＮＶに接続されており、トランジスタＴＮ１０のゲートは信号ＧＲＳに接続されている。ＢＬリセット回路５０は、メモリセルＭＣが明らかにオンセルであった場合にビット線電位を基準電位ＶＳＳ（接地電位）に維持するように構成されている。ＢＬリセット回路５０は、メモリセルＭＣがオンセルであるか否か不明な場合には、ビット線電位を基準電位ＶＳＳにリセットしない。オンセルに接続されたビット線電位のみを基準電位ＶＳＳ（接地電位）に維持した状態で、オンセル以外のメモリセルＭＣのデータを再度検出する。これにより、オンセルに接続されたビット線とそれ以外のビット線との結合容量を防止することができる。また、オンセルに接続されたビット線に電流を流すと、大量の電荷が共通ソース線に流れるため、共通ソース線の電位が上昇してしまう。オンセルに接続されたビット線を接地電位に維持することによって、データ検出時に共通ソース線の電位の上昇を抑制することができる。その結果、センスモジュール１８０がオンセル以外のメモリセルＭＣのデータを正確に検出することができる。

Ｎ型トランジスタＴＮ１１は、センスノードＳＥＮと外部バスＢＵＳとの間に接続されている。センスノードＳＥＮで検出されたメモリセルＭＣのデータは、トランジスタＴＮ１１を介して外部バスＢＵＳへ読み出される。

次に、本実施形態によるセンスモジュール１８０の動作を説明する。

図４は、本実施形態によるセンスモジュール１８０のデータ検出動作を示すタイミング図である。初期状態として、ノードＮ５の電位ＩＮＶおよび第１のノードＴＳＮの電位は、低レベル電位ＶＳＳにセットされている。従って、当初、図３に示すトランジスタＴＰ２はオン状態であり、トランジスタＴＮ９はオフ状態である。ラッチ回路４０のノードＮ６（ＬＡＴ）の電位は高レベルＶＤＤである。

また、データ検出期間では、トランジスタＴＨＢは、充分に高いゲート電位ＢＬＳ（８Ｖ）により、オン状態を維持している。

（第１のプリチャージ動作：ｔ０〜ｔ１）
ｔ０〜ｔ１において、センスモジュール１８０は第１のプリチャージ動作を実行する。プリチャージ動作では、信号ＦＬＴが低レベルに活性化され、プリチャージ回路１０においてトランジスタＴＰ１がオンになる。このとき、トランジスタＴＰ２がオン状態であるので、センスノードＳＥＮは、電位ＦＬＴ＿ＶＤＤに充電される。電位ＦＬＴ＿ＶＤＤは、ＶＤＤと等しいか、それよりも高い電位である。

トランジスタＴＮ２のゲート電位ＸＸ０は、（０．７Ｖ＋Ｖｔ２）であり、トランジスタＴＮ１のゲート電位ＢＬＣは、（０．５Ｖ＋Ｖｔ１）である。よって、ビット線ＢＬ（ノードＮ３）は、最大０．５Ｖ（ゲート電位ＢＬＣ−Ｖｔ１）に充電され、ノードＮ２は、最大０．７Ｖ（ゲート電位ＸＸ０−Ｖｔ２）に充電される。メモリセルＭＣがオフセルである場合には、ビット線ＢＬは、ほぼ０．５Ｖに充電される。しかし、メモリセルＭＣがオンセルである場合には、比較的大きな電流がメモリセルＭＣを流れるため、ビット線ＢＬは、０．５Ｖまで充電されない可能性がある。例えば、図４に示すように、メモリセルＭＣに流れる電流が１０ｎＡである場合、即ち、メモリセルＭＣがオフセルである場合、ビット線電位ＶＢＬは、０．５Ｖまで充電されている。メモリセルＭＣに流れる電流が１μＡである場合、例えば、ビット線電位ＶＢＬは、０．３Ｖまでしか充電されていない。メモリセルＭＣに流れる電流が２００ｎＡである場合、ビット線電位ＶＢＬは、例えば、０．４Ｖまで充電される。便宜的に、セル電流が１μＡであるメモリセルを第１のオンセル、セル電流が２００ｎＡであるメモリセルを第２のオンセルと呼ぶ。

（第１の検出動作：ｔ１〜ｔ２）
プリチャージ後、センスモジュール１８０は、検出動作を実行する。第１の検出動作では、全ビット線ＢＬに対応するセンスモジュール１８０が検出動作を実行する。

検出動作では、ＦＬＴが高レベル電位に不活性化され、プリチャージ回路１０の電源ＦＬＴ＿ＶＤＤがセンスノードＳＥＮから切断される。それとともに、ＳＥＢが低レベル電位に活性化され、センス回路２０のトランジスタＴＰ３が電源ＶＤＤをトランジスタＴＰ４に接続する。また、ノードＮ６（ＬＡＴ）が高レベル電位ＶＤＤであるので、トランジスタＴＮ３はオン状態である。

電源ＦＬＴ＿ＶＤＤがセンスノードＳＥＮから切断されるので、キャパシタＣ＿ＳＥＮに蓄積された電荷がトランジスタＴＮ２、ＴＮ１、ＴＨＢを介してビット線ＢＬへ供給される。このとき、メモリセルＭＣがオフセルである場合、キャパシタＣ＿ＳＥＮからの電荷の流出は少ないため、センスノードＳＥＮの電位の低下速度は遅い。メモリセルＭＣがオフセルである場合のセンスノードＳＥＮの電位変化はＬ３で示されている。メモリセルＭＣがオンセルである場合、キャパシタＣ＿ＳＥＮからの電荷は速く流出するため、センスノードＳＥＮの電位の低下速度は速い。メモリセルＭＣが第１のオンセルである場合のセンスノードＳＥＮの電位変化はＬ１で示されている。メモリセルＭＣが第２のオンセルである場合のセンスノードＳＥＮの電位変化はＬ２で示されている。

メモリセルＭＣがオンセルである場合、センスノードＳＥＮの電位は速く低下する。センスノードＳＥＮの電位が（ＶＤＤ−｜Ｖｔ４｜）以下になると、トランジスタＴＰ４がオン状態になる。尚、Ｖｔ４は、トランジスタＴＰ４の閾値電圧である。これにより、図４に示すように、ノードＴＳＮの電位が高レベル電位ＶＤＤに立ち上がる。ノードＴＳＮとノードＮ２との電位差がダイオード接続されたトランジスタＴＮ４の閾値を超えるため、電流はノードＴＳＮからノードＮ２へ流れる。このように、センスノードＳＥＮの電位が（ＶＤＤ−｜Ｖｔ４｜）以下になると、センス回路２０がビット線ＢＬへ電荷を供給する。センス回路２０による電荷の供給によって、ノードＮ２およびセンスノードＳＥＮの各電位が上昇しようとするが、センスノードＳＥＮの電位が（ＶＤＤ−｜Ｖｔ４｜）を超えると、トランジスタＴＰ４がオフ状態になるため、結果として、センスノードＳＥＮは、（ＶＤＤ−｜Ｖｔ４｜）に収束する。

第１のオンセルに対応するセンスノードＳＥＮの電位（ＶＤＤ−｜Ｖｔ４｜）は、（ＸＸ０−Ｖｔ２）を超えない限りにおいて、ノードＮ２の電位と等しい。さらに、ノードＮ２の電位は、（ＢＬＣ−Ｖｔ１）を超えない限りにおいて、ビット線ＢＬの電位と等しい。これは、電位（ＶＤＤ−｜Ｖｔ４｜）は、ビット線ＢＬの電位（本実施形態では、０．５Ｖ）まで低下させることが可能であることを意味する。

従来技術では、センス回路２０からビット線ＢＬへ電荷を供給する経路（ノードＴＳＮからノードＮ２までの経路）が存在せず、センスノードＳＥＮの電位が低下した場合には、プリチャージ回路１０がビット線ＢＬへ電荷を供給していた。この場合、プリチャージ回路１０は、センスノードＳＥＮからトランジスタＴＮ２、ＴＮ１を介してビット線ＢＬへ電荷を供給していた。このため、センスノードＳＥＮの電位は、（ＸＸ０−Ｖｔ２）までしか低下させることができなかった。例えば、ＸＸ０の電位を本実施形態と同様に（０．７Ｖ−Ｖｔ２）とすると、センスノードＳＥＮの電位は０．７Ｖまでしか低下させることができなかった。

本実施形態は、センス回路２０からビット線ＢＬへの電荷供給経路を設けることによって、トランジスタＴＮ１のゲート電位ＢＬＣを低下させることなく、センスノードＳＥＮの電位を従来よりも低いレベルまで低下させることを可能とした。これにより、オンセルに対応するビット線ＢＬの電位を下げることなく、オンセルに対応するトランジスタＴＰ４を確実にオンさせることができる。

ｔ１〜ｔ２において、オンセルに対応するセンスモジュール１８０のトランジスタＴＰ４のみがオンになり、ビット線ＢＬに電荷を供給する。オフセルおよび第２のオンセルに対応するセンスモジュール１８０のトランジスタＴＰ４はオフ状態を維持し、ビット線ＢＬへ電荷を供給していない。従って、第１のオンセルに対応するセンスモジュール１８０のノードＴＳＮの電位のみが高レベル電位ＶＤＤに立ち上がり、それ以外の第２のオンセルおよびオフセルに対応するセンスモジュール１８０のノードＴＳＮの電位は低レベル電位ＶＳＳのままである。

（第１のラッチ動作：ｔ２〜ｔ３）
ｔ２〜ｔ３において、ストローブ信号ＳＴＢを低レベル電位に活性化させることにより、トランジスタＴＰ５をオンにする。これにより、トランジスタＴＰ５がノードＴＳＮをノードＮ５に接続する。

第１のオンセルに対応するセンスモジュール１８０では、ノードＮ５の電位ＩＮＶは高レベル電位ＶＤＤになる。ノードＮ５の電位ＩＮＶにより、ノードＮ６の電位ＬＡＴが高レベル電位ＶＤＤから低レベル電位ＶＳＳに反転する。

一方、第１のオンセル以外のセルに対応するセンスモジュール１８０では、ノードＮ５の電位ＩＮＶは低レベル電位ＶＳＳのままである。ノードＮ６の電位ＬＡＴは低レベル電位ＶＳＳを維持する。このように、ノードＴＳＮの電位は、ストローブ信号ＳＴＢの活性化によりラッチ回路４０にラッチされる。

（第２のプリチャージ動作：ｔ３〜ｔ４）
第１のプリチャージ動作および第１の検出動作は、全センスモジュール１８０に対して実行される。つまり、データ検出時に選択ワード線に接続された全メモリセルＭＣに電流（セル電流）を流す。全メモリセルにセル電流を流すと、全体として大きな電流がソース線に流れ込むため、ソース線の電位がＶＳＳから浮いてしまう（上昇してしまう）。ソース電位が浮くと、第１のオンセル以外のメモリセルのセル電流は、非常に小さくなってしまう。そこで、ｔ３以降の第２のプリチャージ動作および第２の検出動作は、第１のオンセル以外のセルに対応するセンスモジュール１８０に対して実行する。この期間、第１のオンセルに対応するセンスモジュール１８０は、それに対応するビット線ＢＬの電位をＶＳＳ（接地電位）にリセットする。第１のオンセルに対応するビット線ＢＬの電位をソース電位と等しく設定することによって、大きなセル電流がソース線に流れない。よって、ソース電位の上昇を抑制した状態のもとで、オフセルのデータおよび第1の検出動作でオンセルと検知されなかった第２のオンセルのデータを検出することができる。

より詳細には、ｔ３の直後、ＢＬリセット回路５０内におけるトランジスタＴＮ１０のゲート電位ＧＲＳを高レベル電位に活性化する。これにより、ノードＴＳＮが接地電位ＶＳＳにリセットされる。トランジスタＴＰ３のゲート電位ＳＥＢは高レベル電位ＶＤＤに不活性化される。

ここで、第１のオンセルに対応するセンスモジュール１８０では、ノードＮ５の電位ＩＮＶが高レベル電位ＶＤＤに保持されているため、トランジスタＴＮ９がオン状態である。よって、ビット線ＢＬは、低レベル電位ＶＳＳにリセットされる。このとき、第１のオンセルに対応するセンスモジュール１８０のノードＴＳＮは、ラインＬ１１に示すように、一旦、低レベル電位ＶＳＳに低下する。ただし、トランジスタＴＰ５はオフ状態であるので、第１のオンセルに対応するラッチ回路４０は、ノードＮ５の電位ＩＮＶとして高レベル電位ＶＤＤをラッチし、ノードＮ６の電位ＬＡＴとして低レベル電位ＶＳＳをラッチし続ける。

一方、第１のオンセル以外のセルに対応するセンスモジュール１８０では、ノードＮ５の電位ＩＮＶが低レベル電位ＶＳＳに保持されているため、トランジスタＴＮ９がオフ状態である。よって、ビット線ＢＬは、リセットされない。尚、第１のオンセル以外のセルに接続されたビット線ＢＬは、第１のオンセルに接続されたビット線ＢＬとの容量結合により、一時的に電位が降下する。しかし、プリチャージ回路１０からの電荷供給により、その電位はすぐにプリチャージ状態の電位に戻る。

このような状態のもとで、第１のプリチャージ動作と同様に、キャパシタＣ＿ＳＥＮ、センスノードＳＥＮおよびビット線ＢＬをプリチャージする。これにより、第１のオンセル以外のセルに対応するキャパシタＣ＿ＳＥＮ、センスノードＳＥＮおよびビット線ＢＬがプリチャージされる。

（第２の検出動作：ｔ４〜ｔ５）
第２の検出動作において、ＧＲＳが低レベル電位ＶＳＳに不活性化され、ＳＥＢが低レベル電位ＶＳＳに活性化されると、ＶＤＤがトランジスタＴＰ４に接続される。

第１のオンセルに対応するセンスモジュール１８０では、センスノードＳＥＮは、低レベル電位ＶＳＳに維持されているので、ノードＴＳＮは、高レベル電位ＶＤＤに充電される。尚、第１のオンセルに対応するセンスモジュール１８０では、ＧＲＳおよびＬＡＴは低レベル電位ＶＳＳであるので、ノードＴＳＮは、ビット線ＢＬに接続されない。

一方、第１のオンセル以外のセルに対応するセンスモジュール１８０では、ＬＡＴが高レベル電位ＶＤＤであるので、センスモジュール１８０は、第１の検出動作と同様に、データ検出動作を実行する。第２の検出動作は、ソース線電位の上昇が抑制された状態のもとで実行される。よって、第２のオンセルに接続されたセンスモジュール１８０では、センスノードＳＥＮが（ＶＤＤ−｜Ｖｔ４｜）を下回り、トランジスタＴＰ４がオンになる。ノードＴＳＮは、ラインＬ１２で示すように、高レベル電位ＶＤＤに立ち上がる。一方、オフセルに対応するセンスモジュール１８０では、センスノードＳＥＮは、（ＶＤＤ−｜Ｖｔ４｜）以上を維持し、トランジスタＴＰ４はオフ状態を維持する。オフセルに対応するノードＴＳＮは、ラインＬ１３で示すように、低レベル電位ＶＳＳを維持する。このように、第２の検出動作はソース線電位の上昇が抑制された状態のもとで実行されるため、センスモジュール１８０は、第２のオンセルとオフセルとを区別することができる。

（第２のラッチ動作：ｔ５〜ｔ６）
ｔ５〜ｔ６において、ストローブ信号ＳＴＢを低レベル電位に活性化させることにより、トランジスタＴＰ５をオンにする。これにより、トランジスタＴＰ５がノードＴＳＮをノードＮ５に接続する。

第１のオンセルおよび第２のオンセルに対応するセンスモジュール１８０では、ノードＴＳＮが高レベル電位ＶＤＤであるので、ノードＮ５の電位ＩＮＶはＶＤＤになる。よって、ラッチ回路４０は、ノードＮ６の電位ＬＡＴとして低レベル電位ＶＳＳをラッチする。

一方、オフセルに対応するセンスモジュール１８０では、ノードＮ５の電位ＩＮＶは低レベル電位ＶＳＳのままである。よって、ラッチ回路４０は、ノードＮ６の電位ＬＡＴとして高レベル電位ＶＤＤを維持する。

以上のように、ｔ０〜ｔ３において、第１のオンセルのデータとそれ以外のセルのデータが識別され、ｔ３〜ｔ６において、第２のオンセルのデータとオフセルのデータとが識別される。

その後、ラッチ回路４０をリセットする場合には、トランジスタＴＮ５のゲート電位ＲＳＴを活性化することによって、ノードＮ５の電位ＩＮＶを低レベル電位ＶＳＳにリセットする。

本実施形態によれば、トランジスタＴＮ１のゲート電位ＢＬＣを低下させることなく、センスノードＳＥＮの電位を従来よりも低いレベルまで低下させることができる。これにより、第１のオンセルに対応するビット線ＢＬの電位を下げることなく、第１のオンセルに対応するトランジスタＴＰ４を確実にオンさせることができる。

特許文献１に記載された従来例では、ビット線電位およびセンスノード電位は、３つ以上のトランジスタのゲート電位によって決定されていた。よって、３種類以上のゲート電位を生成する付加回路が必要であった。しかし、本実施形態では、２つのトランジスタＴＮ１、ＴＮ２のゲート電位ＢＬＣおよびＸＸ０が、ビット線ＢＬの電位およびセンスノードＳＥＮの電位を決定する。従って、本実施形態では、２種類のゲート電位ＢＬＣおよびＸＸ０を生成する付加回路（図示せず）で足りる。即ち、本実施形態では、ＶＳＳとＶＤＤとの間の中間電位が少なくて済む。これにより、本実施形態によるセンスモジュール１８０は、従来よりも簡単な回路構成で実現することができる。

（第２の実施形態）
図５は、メモリチップ内に組み込まれ、センスモジュール１８０を制御するためのレプリカ回路１８０Ｒの構成を示す回路図である。レプリカ回路１８０Ｒは、ストローブ信号ＳＴＢをセンスモジュール１８０へ供給するために、センスモジュール１８０とは別に設けられた回路である。レプリカ回路１８０Ｒは、メモリセルＭＣに代わり、定電流源に接続されている。また、レプリカ回路１８０Ｒは、ストローブ信号ＳＴＢを生成するためのＳＴＢ制御回路６０を備えている。レプリカ回路１８０Ｒのその他の構成は、センスモジュール１８０と同じである。

ＳＴＢ制御回路６０は、ノードＴＳＮの電位とラッチ回路４０の電位ＬＡＴとを受け、これらの電位レベルに基づいてストローブ信号ＳＴＢを駆動する。

例えば、当初、ノードＴＳＮの電位が低レベル電位ＶＳＳであり、ＬＡＴの電位が高レベル電位ＶＤＤであるとき、ＳＴＢ制御回路６０は、ＳＴＢの電位としてＶＤＤを出力する。その後、レプリカ回路１８０Ｒが動作し、ノードＴＳＮが高レベル電位ＶＤＤになると、ＳＴＢ制御回路６０は、ＳＴＢとして低レベル電位ＶＳＳを出力する。このストローブ信号ＳＴＢは、レプリカ回路１８０ＲのトランジスタＴＰ５をも制御する。従って、ノードＴＳＮがＶＤＤに変化してから所定時間だけ経過後、電位ＬＡＴが低レベル電位ＶＳＳに変化する。これにより、ＳＴＢ制御回路６０は、ＳＴＢの電位をＶＤＤに戻す。その結果、所定時間の間だけ（ラッチ時にのみ）ストローブ信号ＳＴＢを活性化させることができる。ストローブ信号ＳＴＢを活性化させる期間は、遅延回路等を組み合わせることによって任意に設定することができる。

よって、レプリカ回路１８０Ｒは、制御が簡単であり、かつ、センスモジュール１８０の動作により近い動作を実行することができる。その結果、レプリカ回路１８０Ｒは、より適切なタイミングでストローブ信号ＳＴＢをセンスモジュール１８０へ出力することができる。第２の実施形態は、さらに、第１の実施形態の効果を得ることができる。

（第３の実施形態）
第３の実施形態では、プリチャージ電位ＦＬＴ＿ＶＤＤをＶＤＤよりも高い電位に設定している点で第１の実施形態と異なる。

図６は、第３の実施形態におけるプリチャージ後のセンスノードＳＥＮの電位とセンスマージンとの関係を示すグラフである。このグラフは、オンセルおよびオフセルに接続された各センスノードＳＥＮの電位を示している。プリチャージ後のセンスノードＳＥＮの電位をＶＤＤよりも高いＦＬＴ＿ＶＤＤにした場合の効果を以下に説明する。

従来では、プリチャージ回路１０がデータ検出時に電荷をビット線ＢＬへ供給していたが、本実施形態では、センス回路２０がデータ検出時に電荷をビット線ＢＬへ供給する。従って、本実施形態では、プリチャージの電位とデータ検出時における電荷供給電位とを相違させることができる。プリチャージの電位をＶＤＤよりも高いＦＬＴ＿ＶＤＤにすることによって、センスマージンを増大させることができる。データ検出時における電荷供給電位をＶＤＤとすることによって、（ＶＤＤ−｜Ｖｔ４Ｌ｜）および（ＶＤＤ−｜Ｖｔ４Ｈ｜）のレベルが決定される。プリチャージの電位をＦＬＴ＿ＶＤＤにすることによって、センスノードＳＥＮの検出時の初期電位がＦＬＴ＿ＶＤＤに決定される。換言すると、本実施形態では、検出時のトランジスタＴＰ４の動作レベルを変更することなく、センスノードＳＥＮのプリチャージ電位を変更することによって、センスマージンを増大させる。

より詳細には、トランジスタＴＰ４の閾値電圧Ｖｔ４は、センスモジュール１８０ごとにばらつく。或るメモリセルアレイの全センスモジュール１８０における最大閾値電圧をＶｔ４Ｈとし、最小閾値電圧をＶｔ４Ｌとする。オンセルにおけるセンスノードＳＥＮの電位が（ＶＤＤ−｜Ｖｔ４Ｌ｜）を下回ったときのセンスマージンを見ると、プリチャージ電位がＦＬＴ＿ＶＤＤと高い場合に、センスマージンは大きくなる。センスマージンは、オンセルのデータとオフセルのデータとの信号差（電位差）である。

ここで、トランジスタＴＮ１のゲート電位ＢＬＣは変化しないので、ビット線ＢＬの電位は変わらず、消費電力は増えない。センスノードＳＥＮの電位の上昇によって消費電力が増えるが、センスノードＳＥＮの容量は非常に小さいため、消費電力の増加はさほど大きなものではない。

また、検出時のトランジスタＴＰ４の動作レベルを変更することなく、センスノードＳＥＮのプリチャージ電位を変更することできるので、電位ＦＬＴ＿ＶＤＤは、トランジスタＴＰ４の閾値電圧Ｖｔ４に応じて変化させることができる。

例えば、図６のＶｔ４Ｈは、温度が低い場合のトランジスタＴＰ４の閾値電圧とし、Ｖｔ４Ｌは、温度が高い場合のトランジスタＴＰ４の閾値電圧とする。温度が低い場合、閾値電圧｜Ｖｔ４｜は高くなるため、ＦＬＴ＿ＶＤＤは低く設定する。逆に、温度が高い場合、閾値電圧｜Ｖｔ４｜は低くなるため、ＦＬＴ＿ＶＤＤは高く設定する。これにより、トランジスタＴＰ４の閾値電圧Ｖｔ４の変化によるセンス時間差ｔｓを小さくすることができる。第３の実施形態は、さらに第１の実施形態の効果を得ることができる。

（第４の実施形態）
第４の実施形態は、キャパシタＣ＿ＳＥＮが第２のノードＮ２と低レベル電位ＶＳＳとの間に接続されている点で第１の実施形態と異なる。また、第４の実施形態は、トランジスタＴＮ１１がノードＮ２に接続されている点で第１の実施形態と異なる。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。

図７は、第４の実施形態によるセンスモジュール１８０の構成を示す回路図である。第４の実施形態では、キャパシタＣ＿ＳＥＮの一方の電極がトランジスタＴＮ１とＴＮ２との間のノードＮ２に接続されており、その他方の電極が低レベル電位ＶＳＳに接続されている。

図８は、第４の実施形態によるセンスモジュール１８０の動作を示すタイミング図である。ノードＮ２の電位は、ＣＡＮで示されている。図８は、第１のプリチャージ動作、第１の検出動作および第１のラッチ期間のみを示す。第２のプリチャージ動作等は、図８から容易に推測することができるので、その説明を省略する。

第４の実施形態では、プリチャージ時にトランジスタＴＮ２のゲート電位ＸＸ０を（ＶＤＤ＋Ｖｔ２）とし、ノードＮ２の電位ＣＡＮをＶＤＤに充電する。その後、検出動作では、ゲート電位ＸＸ０は、（ビット線電位ＶＢＬ＋０．２Ｖ＋Ｖｔ２）に低下させる。第４の実施形態では、ビット線ＢＬの電位を０．６Ｖにプリチャージしている。したがって、検出動作において、ゲート電位ＸＸ０は、（０．８Ｖ＋Ｖｔ２）である。第４の実施形態のその他の制御信号の動作は、第１の実施形態の制御信号の動作と同様でよい。

プリチャージ期間（ｔ１０〜ｔ１１）において、センスノードＳＥＮの電位は、ＦＬＴ＿ＶＤＤに充電される。また、このとき、ゲート電位ＸＸ０が（ＶＤＤ＋Ｖｔ２）であるので、電位ＣＡＮはＶＤＤに充電される。

次の検出期間（ｔ１１〜ｔ１３）におけるＣＡＮおよびＳＥＮの電位の動作に注目されたい。キャパシタＣ＿ＳＥＮが電荷をビット線ＢＬへ供給することによって、電位ＣＡＮが次第に低下する。しかし、電位ＸＸ０が（０．８＋Ｖｔ２）に低下しているので、トランジスタＴＮ２は、電位ＣＡＮが０．８Ｖを下回るまでオフ状態を維持する。ｔ１２において、電位ＣＡＮが０．８Ｖを下回ると、トランジスタＴＮ２がオンし、センスノードＳＥＮがトランジスタＴＮ２、ＴＮ１を介してビット線ＢＬに接続される。このとき、ノードＮ２の電位ＣＡＮは、０．８Ｖ未満に低下しているので、センスノードＳＥＮの電位は、ＦＬＴ＿ＶＤＤから一気に０．８未満に低下する。これは、キャパシタＣ＿ＳＥＮがセンスノードＳＥＮに接続されていないため、センスノードＳＥＮの寄生容量が第１から第３の実施形態と比べて非常に小さいからである。結果として、センスノードＳＥＮの電位および電位ＣＡＮは、ビット線電位まで低下する。

このように、キャパシタＣ＿ＳＥＮを第２のノードＮ２に接続することによって、いわゆる、チャージトランスファセンスを行うことができる。第４の実施形態におけるラッチ動作（ｔ１３〜ｔ１４）は、第１の実施形態におけるそれと同様でよい。

図９は、検出期間（ｔ１２〜ｔ１３）における電位ＣＡＮおよびＳＥＮの動作を示すタイミング図である。この図は、異なるセル電流（２０ｎＡ〜１００ｎＡ）における電位ＣＡＮおよびＳＥＮの動作を示している。図９から、セル電流に関わらず、電位ＣＡＮが０．８Ｖを下回ると、センスノードＳＥＮの電位が急激に低下していることが分かる。センスノードＳＥＮの電位のセンスマージンＳＭ２が電位ＣＡＮのセンスマージンＳＭ１に対して非常に大きい。よって、図６に示すような温度等による閾値電圧Ｖｔ４のばらつきを考慮する必要が無い。換言すると、センスノードＳＥＮの電位が短時間に一気に低下するので、閾値電圧Ｖｔ４がばらついたとしても、センスノードＳＥＮの電位が（ＶＤＤ−Ｖｔ４）を横切る時点（チャージトランスファの生じる時点）がほとんど変わらない。

第４の実施形態は、回路規模において第１の実施形態と変わらないにも関わらず、センスマージンを大きく向上させることができる。第４の実施形態は、ノードＴＳＮからノードＮ２までの経路を有するので、第１の実施形態の効果をも有する。

第４の実施形態は、レプリカ回路としても適用することができる。この場合には、第４の実施形態は、第２の実施形態の効果を得ることができる。さらに、第４の実施形態において、プリチャージ電位ＦＬＴ＿ＶＤＤは、ＶＤＤ以上の電位にしてよい。この場合には、第４の実施形態は、第３の実施形態の効果をも得ることができる。

尚、図９に示すタイミング図において、セル電流が低いほど、セル電流に対するチャージトランスファの生じる時点の時間差が大きくなる。例えば、セル電流が４０ｎＡである場合のチャージトランスファとセル電流が３０ｎＡである場合のチャージトランスファとの時間差ｔ４３は、セル電流が５０ｎＡである場合のチャージトランスファとセル電流が４０ｎＡである場合のチャージトランスファとの時間差ｔ５４よりも長い。また、同様に、セル電流が３０ｎＡである場合のチャージトランスファとセル電流が４０ｎＡである場合のチャージトランスファとの時間差ｔ３２は、ｔ４３よりも長い。これは、セル電流が低いほど、センスマージンが向上していることを意味する。

セル電流が５０ｎＡであるセルをオンセルとし、セル電流が４０ｎＡであるセルをオフセルとした場合、オン／オフ比は１．２５となる。セル電流が４０ｎＡであるセルをオンセルとし、セル電流が３０ｎＡであるセルをオフセルとした場合、オン／オフ比は１．３３となる。セル電流が３０ｎＡであるセルをオンセルとし、セル電流が２０ｎＡであるセルをオフセルとした場合、オン／オフ比は１．５となる。つまり、第４の実施形態では、オン／オフ比が大きいほど、センスマージンが向上していることが分かる。よって、検出動作をより高速に実行するためには、オン／オフ比を可及的に大きくすればよい。

オン／オフ比は、本来、メモリセルＭＣのセル電流によって決定される。しかし、以下の第５の実施形態のような手法を採用することによって、オン／オフ比を大きくすることができる。

（第５の実施形態）
第５の実施形態では、プリチャージ動作におけるトランジスタＴＮ１のゲート電位ＢＬＣを、検出動作におけるそれよりも高くする。

図１０は、本発明に係る第５の実施形態に従ったセンスモジュール１８０の動作を示すタイミング図である。図１０には、プリチャージ動作および検出動作におけるトランジスタＴＮ１のゲート電位ＢＬＣ、ビット線電位ＢＬの動作およびオン／オフ比を示している。オン／オフ比は、オンセルに接続されたS/Aから流れる電流(図７のTN1を流れる電流)とオフセルに接続されたS/Aから流れる電流との比である。第５の実施形態の他の信号の動作は、第４の実施形態と同様でよい。

まず、ｔ２０〜ｔ２１における第１のプリチャージ動作および第１の検出動作は、第４の実施形態と同様である。

次に、第１のプリチャージ動作においてデータ“１”と検出された第１のオンセルに接続されたビット線は、第２のプリチャージ動作では、ＶＳＳ（接地電位）にリセットする。このとき、容量カップリングにより、ＶＳＳにリセットされたビット線に隣接するビット線の電位が大きく下がる。図１０では、ｔ２１直後に、オフセルに接続されたビット線ＢＬの電位が容量カップリングにより大きく低下している。

また、第２のプリチャージ動作の開始（ｔ２１）直後に、ゲート電位ＢＬＣを、第１の検出動作におけるそれよりも高くする（オーバープリチャージ）。これにより、オフセルおよび第２のオンセルに接続されたビット線ＢＬの電位は、第１の検出動作時よりも高いレベルまで充電される。第２のプリチャージ動作の終了時には、ゲート電位ＢＬＣを、第１の検出動作におけるそれと等しい電位へ戻す。これにより、第１のオンセル以外のセルに接続されたビット線は、高レベル電位のフローティング状態にある。その後、オフセルに接続されたビット線電位は、高レベルを維持し、第２のオンセルに接続されたビット線電位は、次第に低下するか、あるいは、低電位で定常状態となる。この状態のもとで、第２の検出動作を実行する。

このように、ビット線ＢＬを高電位へオーバープリチャージすることによって、検出動作時のオンセルとオフセルとのビット線電位差およびオン／オフ比を増大させることができる。例えば、ビット線ＢＬをオーバープリチャージしていない第１の検出動作ではビット線電位差はＤ１であるが、ビット線ＢＬをオーバープリチャージした第２の検出動作ではビット線電位差はＤ２（＞Ｄ１）になる。その結果、第１の検出動作におけるオン／オフ比はＲ１であるが、第２の検出動作におけるオン／オフ比はＲ１よりも大きいＲ２になる。

第５の実施形態では、第２のプリチャージ動作および第２の検出動作においてのみオーバープリチャージを行ったが、第１のプリチャージ動作および第１の検出動作においてもオーバープリチャージを行ってもよい。

また、第５の実施形態は、第４の実施形態だけでなく、第１から第３の実施形態のいずれかにも適用することができる。この場合、第５の実施形態は、第１から第３の実施形態のいずれかの効果をも得ることができる。

本発明に係る第１の実施形態に従った半導体記憶装置の構成を示すブロック図。 メモリセルアレイ１００の内部の一部分を示す回路図。 本実施形態による１つのセンスモジュール１８０の構成を示す回路図。 本実施形態によるセンスモジュール１８０のデータ検出動作を示すタイミング図。 メモリチップ内に組み込まれ、センスモジュール１８０を制御するためのレプリカ回路１８０Ｒの構成を示す回路図。 第３の実施形態におけるプリチャージ後のセンスノードＳＥＮの電位とセンスマージンとの関係を示すグラフ。 第４の実施形態によるセンスモジュール１８０の構成を示す回路図。 第４の実施形態によるセンスモジュール１８０の動作を示すタイミング図。 検出期間（ｔ１２〜ｔ１３）における電位ＣＡＮおよびＳＥＮの動作を示すタイミング図。 本発明に係る第５の実施形態に従ったセンスモジュール１８０の動作を示すタイミング図。

符号の説明

ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬ…ビット線
１８０…センスモジュール
１０…プリチャージ回路
２０…センス回路
３０…クランプ回路
４０…ラッチ回路
５０…ＢＬリセット回路
Ｃ＿ＳＥＮ…キャパシタ
ＳＥＮ…センスノード
ＴＰ１〜ＴＰ８…Ｐ型トランジスタ
ＴＮ１〜ＴＮ１１…Ｎ型トランジスタ

Claims (5)

1. データを記憶するメモリセルと、
   前記メモリセルに接続されたビット線と、
   前記メモリセルへ電荷を供給するキャパシタと、
   前記メモリセルのデータに対応した電位を伝達するセンスノードと、
   前記ビット線、前記キャパシタおよび前記センスノードを充電するためのプリチャージ部と、
   前記メモリセルのデータをラッチするラッチ部と、
   ゲートが前記センスノードに接続され、ソースまたはドレインの一方が電源に接続され、その他方が前記ラッチ部に接続されたセンストランジスタを含むセンス部と、
   前記ラッチ部と前記センストランジスタとの間の第１のノードを前記ビット線へ接続するクランプ部とを備え、
   前記メモリセルのデータの検出時に、前記キャパシタが電荷を前記ビット線へ供給し、尚且つ、前記センスノードの電位に応じて前記センス部が前記クランプ部を介して前記電源からの電荷を前記ビット線へ供給し、
   前記クランプ部は、前記第１のノードから前記ビット線までの間に設けられ、前記第１のノードから前記ビット線へ向かって電流を流すダイオード部を含むことを特徴とする半導体記憶装置。
2. データを記憶するメモリセルと、
   前記メモリセルに接続されたビット線と、
   前記メモリセルへ電荷を供給するキャパシタと、
   前記メモリセルのデータに対応した電位を伝達するセンスノードと、
   前記ビット線、前記キャパシタおよび前記センスノードを充電するためのプリチャージ部と、
   前記メモリセルのデータをラッチするラッチ部と、
   ゲートが前記センスノードに接続され、ソースまたはドレインの一方が電源に接続され、その他方が前記ラッチ部に接続されたセンストランジスタを含むセンス部と、
   前記ラッチ部と前記センストランジスタとの間の第１のノードを前記ビット線へ接続するクランプ部とを備え、
   前記メモリセルのデータの検出時に、前記キャパシタが電荷を前記ビット線へ供給し、尚且つ、前記センスノードの電位に応じて前記センス部が前記クランプ部を介して前記電源からの電荷を前記ビット線へ供給し、
   前記クランプ部は、前記センスノードと前記ビット線との間に直列に接続された第1のトランジスタおよび第２のトランジスタと、前記第１のノードから前記第1のトランジスタと前記第２のトランジスタとの間の第２のノードまでの間に設けられ、前記第１のノードから前記第２のノードへ向かって電流を流すダイオード部とを含むことを特徴とする半導体記憶装置。
3. 前記キャパシタは、前記第２のノードに接続されており、
   前記メモリセルのデータの検出時に、前記キャパシタは、前記第２のトランジスタを介して電荷を前記ビット線へ供給することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記ビット線、前記キャパシタおよび前記センスノードの充電時における前記第１のトランジスタのゲート電位は、前記メモリセルのデータの検出時における前記第１のトランジスタのゲート電位よりも高いことを特徴とする請求項２に記載の半導体記憶装置。
5. データを記憶するメモリセルと、
   前記メモリセルに接続されたビット線と、
   前記メモリセルへ電荷を供給するキャパシタと、
   前記メモリセルのデータに対応した電位を伝達するセンスノードと、
   前記ビット線、前記キャパシタおよび前記センスノードを充電するためのプリチャージ部と、
   前記メモリセルのデータをラッチするラッチ部と、
   ゲートが前記センスノードに接続され、ソースまたはドレインの一方が電源に接続され、その他方が前記ラッチ部に接続されたセンストランジスタを含むセンス部と、
   前記ラッチ部と前記センストランジスタとの間の第１のノードを前記ビット線へ接続するクランプ部とを備え、
   前記メモリセルのデータの検出時に、前記キャパシタが電荷を前記ビット線へ供給し、尚且つ、前記センスノードの電位に応じて前記センス部が前記クランプ部を介して前記電源からの電荷を前記ビット線へ供給し、
   前記クランプ部は、前記センスノードと前記ビット線との間に直列に接続された第1のトランジスタおよび第２のトランジスタと、前記第１のノードから前記ビット線までの間に設けられ、前記第１のノードから前記ビット線へ向かって電流を流すダイオード部とを含み、
   前記ビット線、前記キャパシタおよび前記センスノードの充電時における前記第１のトランジスタのゲート電位は、前記メモリセルのデータの検出時における前記第１のトランジスタのゲート電位よりも高いことを特徴とすることを特徴とする半導体記憶装置。

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