JP4434644B2

JP4434644B2 - Thin film transistor manufacturing method and display device manufacturing method including the thin film transistor

Info

Publication number: JP4434644B2
Application number: JP2003199080A
Authority: JP
Inventors: 弘喜中村
Original assignee: Toshiba Mobile Display Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2003-07-18
Filing date: 2003-07-18
Publication date: 2010-03-17
Anticipated expiration: 2023-07-18
Also published as: JP2005038994A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置やエレクトロルミネッセンス（ＥＬ）装置に代表される表示装置に用いられる低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）領域を有する薄膜トランジスタの製造方法と、この薄膜トランジスタを備える表示装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、透明ガラス基板上に設けること可能なため、アクティブマトリクス型液晶表示装置やアクティブマトリクス型ＥＬ表示装置等の表示装置に用いられている。このＴＦＴをアクティブマトリクス型液晶表示装置の画素スイッチング素子であるｎ型ＴＦＴに適用する場合には、１５〜２０Ｖ程度のゲート電圧が印加され、特にオフ領域のリーク電流を小さくすることが必要とされている。一方、画素スイッチング素子を駆動するために設けられている周辺駆動回路は、基本的にＣＭＯＳ回路で構成され、主にオン領域の特性が重要とされている。
【０００３】
しかしながら、多結晶シリコンを用いたＴＦＴは、初期特性でのオフ領域のリーク電流が大きいため、長時間駆動させるとオン電流が低下し、オフ電流の増加という劣化現象が生じている。この原因の１つは、ドレイン近傍の高電界が原因で発生するホットキャリア注入現象であると考えられている。
【０００４】
半導体集積回路の技術分野では、ＭＯＳトランジスタのオフ電流を下げ、さらにドレイン近傍の高電界を緩和する方法として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。従来技術では、ゲート電極をマスクとして、第１の不純物元素の注入工程によりＬＤＤ領域となる低濃度不純物領域を形成しておき、その後、レジストマスクを用いて第２の不純物元素の注入工程により、ソース領域とドレイン領域となる高濃度不純物領域を形成する方法が用いられている。
【０００５】
しかし、このＬＤＤ構造は通常の構造のＴＦＴと比べて、オフ電流を下げることはできても、構造的に直列抵抗成分が増えてしまうため、結果としてＴＦＴのオン電流も低下させてしまう。また、オン電流の劣化抑制及び前記欠点を補う構造として、ＬＤＤ領域をゲート電極とオーバーラップさせる構造が知られている。
【０００６】
この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-angle implanted drain）などが知られている。このような構造を採用することで、ドレイン近傍の高電界を緩和し、ホットキャリア耐性を高め、同時にオン電流の低下を防ぐことが知られている。
【０００７】
また、ＵＬＳＩに代表される半導体の分野における配線や電極等の金属材料としては、集積度の向上による微細化の進展や、動作スピードの向上等により、従来から用いられているアルミニウム（Ａｌ）よりも、配線抵抗が低く、且つエレクトロマイグレーションやストレスマイグレーション等の耐性が高い、銅（Ｃｕ）を用いた配線に関する検討が進められている。
【０００８】
また、液晶表示装置等に代表される表示装置の分野においても、表示面積の拡大による配線長の増加や、駆動用ドライバ回路や画素内メモリといった、様々な付加機能の取り込みによる周辺回路部分のモノリシック化等の要求によって、半導体分野と同様に低抵抗な配線の要求が高まってきている。金属材料としての銅は、前述したように、従来の金属材料であるＡｌと比較して、低抵抗性、耐マイグレーション性に優れていることから、次世代の配線や電極等の金属材料として期待されている。
【０００９】
しかしながら、従来、微細配線の形成に用いられてきたようにフォトリソグラフィ技術によるマスキングと、反応性イオンエッチング（Reactive Ion Etching）法等の組み合わせにより、銅を用いた微細配線を形成しようとした場合、銅のハロゲン化物は蒸気圧が低い（即ち、蒸発しにくい）ために、上記エッチングによって形成されるハロゲン化物を揮発、除去するためには、プロセス温度として２００〜３００℃でのエッチング処理が必要となるために、銅配線のエッチングによる微細加工は困難であった。
【００１０】
このことから、半導体技術の分野では、銅を用いた微細配線の形成手法としては、例えば特許文献１や特許文献２に開示されている、いわゆる、ダマシン法がある。このダマシン方法では、まず、基板上の絶縁層に対して、あらかじめ所望の配線パターン形状の配線溝を形成し、この溝を埋め込むようにスパッタ法等のＰＶＤ（Physical Vapor Deposition）、メッキ法又は、有機金属材料を用いたＣＶＤ法等の各種手法により、銅薄層を前記溝内をに埋め込み、さらに絶縁層上の全面に渡って形成する。その後、その銅薄層を埋め込まれた溝の上部端面まで、化学的機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）等の研磨法や、エッチバック等を用いて除去することによって、銅薄層を前記溝内部のみに残し、埋め込み型の銅配線パターンを形成している。
【００１１】
【特許文献１】
特開２００１−１８９２９５号公報
【００１２】
【特許文献２】
特開平１１−１３５５０４号公報
【００１３】
【発明が解決しようとする課題】
前述した特許文献１，２等の従来から用いられている種々の形成方法においては、以下に挙げるような課題がある。
ＬＡＴＩＤは、斜め入射のイオン注入により達成されるが、大型基板用の非質量分離型のイオンシャワー注入装置では難しい。
【００１４】
また、ＧＯＬＤ構造においては、通常、第１のゲート電極層を形成して、その第１のゲート電極層をマスクとして低濃度の不純物注入を行う。その後、第１のゲート電極層を覆うように第２のゲート電極層を形成する。この第２のゲート電極層は、第１のゲート電極層のゲート長幅よりも両側に所望幅広く形成されている。そして、その第２のゲート電極層をマスクとして用いて高濃度の不純物注入をする方法で形成される。この形成方法は、プロセス的には容易であるが、ソース側及びドレイン側のＬＤＤ長が露光装置の位置合わせ精度や、エッチングなどの加工精度等が原因となり、大面積基板内であれば、その中央に比べて周辺が不均一となることや製造工程数が多いという問題がある。セルフアラインでＧＯＬＤ構造を作る形成方法としては、ゲート絶縁膜上にポリシリコンゲート電極膜上と酸化膜の２層構造のゲート電極を形成して低濃度の不純物注入を行い、その後にゲート電極上にポリシリコン膜を形成して異方性エッチングすることでゲート電極の両サイドにサイドウォールを形成し、ソース及びドレイン部に高濃度の不純物注入する際にサイドウォール部にも高濃度の不純物注入する方法が提案されている。（"A Novel Self-aligned Gate-overlapped LDD Poly-Si TFT with High Reliability and Performance", Mutsuko Hatano, Hajime Akimoto and Takeshi Sakai, IEDM97 p-523）しかしながら、この形成方法はサイドウォール部の低抵抗化には高温活性化が必要でありサイドウォール部の低抵抗化も難しい。更に、銅からなるゲート電極配線には適用が難しい。
【００１５】
そこで本発明は、大面積基板上への銅等からなる低抵抗な金属を用いて、ＬＤＤ長のばらつきを低減するとともに、製造工程数の低減による製造コストの削減を実現する薄膜トランジスタ製造方法と、この薄膜トランジスタを備える表示装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は上記目的を達成するために、半導体層を設ける第１工程と、前記半導体層上にゲート絶縁層を設ける第２工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける第３工程と、前記金属拡散防止下地層上に、感光性樹脂からなり、ゲート電極を形成するための領域が露出するように開口された溝を有するマスクパターンを形成し、無電解メッキ法を用いて前記溝内に選択的に前記金属層を設ける第４工程と、前記マスクパターンを除去した後、前記金属層をマスクとして、前記金属拡散防止下地層をエッチングする第５工程と、前記金属層をマスクとして、前記半導体層へ低濃度の不純物注入を行う第６工程と、無電解メッキ法により選択的に前記金属層の表面を覆うように第１の金属拡散防止カバー層を設ける第７工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物が注入されている半導体層へ、この第１の金属拡散防止カバー層の層厚分の幅をあけて高濃度の不純物注入を行う第８工程と、前記注入された不純物を活性化する第９工程と、を含むことを特徴とするＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供する。
【００１７】
本発明は更に、半導体層を設ける第１工程と、前記半導体層上にゲート絶縁層を設ける第２工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける第３工程と、前記金属拡散防止下地層上へ金属シード層を設ける第４工程と、前記金属シード層上に、感光性樹脂からなり、ゲート電極を形成するための領域が露出するように開口された溝を有するマスクパターンを形成し、無電解メッキ法又は電解メッキを用いて前記溝内に選択的に前記金属層を設ける第５工程と、前記マスクパターンを除去した後、前記金属層又は前記金属層上に設けたフォトレジスト層をマスクとして、前記金属シード層及び前記金属拡散防止下地層をエッチングする第６工程と、前記金属層をマスクとして、前記半導体層へ低濃度の不純物注入を行う第７工程と、無電解メッキ法により選択的に前記金属層の表面を覆うように第１の金属拡散防止カバー層を設ける第８工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物が注入されている半導体層へ、この第１の金属拡散防止カバー層の層厚分の幅をあけて高濃度の不純物注入を行う第９工程と、前記注入された不純物を活性化する第１０工程と、を含むことを特徴とするＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供する。
【００１８】
本発明は更に、半導体層を設ける第１工程と、前記半導体層上にゲート絶縁層を設ける第２工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける第３工程と、前記金属拡散防止下地層上に、感光性樹脂からなり、ゲート電極を形成するための領域が露出するように開口された溝を有するマスクパターンを形成する第４工程と、無電解メッキ法を用いて前記溝内に選択的に金属シード層を設ける第５工程と、無電解メッキ法又は電解メッキ法を用いて前記金属シード層上に選択的に前記金属層を設ける第６工程と、前記マスクパターンを除去した後、前記金属層をマスクとして、前記金属拡散防止下地層をエッチングする第７工程と、前記金属層をマスクとして、前記半導体層へ低濃度の不純物注入を行う第８工程と、無電解メッキ法により選択的に前記金属層の表面を覆うように第１の金属拡散防止カバー層を設ける第９工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物が注入されている半導体層へ、この第１の金属拡散防止カバー層の層厚分の幅をあけて高濃度の不純物注入を行う第１０工程と、前記注入された不純物を活性化する第１１工程と、を含むことを特徴とするＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供する。
【００１９】
本発明は更に、半導体層を設ける第１工程と、前記半導体層上にゲート絶縁層を設ける第２工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける第３工程と、前記金属拡散防止下地層上に、感光性樹脂からなり、ゲート電極を形成するための領域が露出するように開口された溝を有するマスクパターンを形成し、無電解メッキ法を用いて前記溝内に選択的に前記金属層を設ける第４工程と、前記マスクパターンを除去した後、無電解メッキ法により選択的に前記金属層の表面を覆うように第２の金属拡散防止カバー層を設ける第５工程と、前記第２の金属拡散防止カバー層をマスクとして、前記金属拡散防止層をエッチングする第６工程と、前記第２の金属拡散防止カバー層をマスクとして前記半導体層へ低濃度の不純物注入を行う第７工程と、前記第２の金属拡散防止カバー層上に更に、無電解メッキ法により選択的に第１の金属拡散防止カバー層を設ける第８工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物が注入されている半導体層へ、この第１の金属拡散防止層カバーの層厚分の幅をあけて高濃度の不純物注入を行う第９工程と、前記注入された不純物を活性化する第１０工程と、を含むことを特徴とするＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供する。
【００２０】
本発明は更に、半導体層を設ける第１工程と、前記半導体層上にゲート絶縁層を設ける第２工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける第３工程と、前記金属拡散防止下地層上へ金属シード層を設ける第４工程と、前記金属シード層上に、感光性樹脂からなり、ゲート電極を形成するための領域が露出するように開口された溝を有するマスクパターンを形成し、無電解メッキ法又は電解メッキを用いて前記溝内に選択的に前記金属層を設ける第５工程と、前記マスクパターンを除去した後、無電解メッキ法により選択的に前記金属層の表面を覆うように第２の金属拡散防止カバー層を設ける第６工程と、
前記第２の金属拡散防止カバー層をマスクとして、前記金属シード層及び前記金属拡散防止層をエッチングする第７工程と、前記第２の金属拡散防止カバー層をマスクとして前記半導体層へ低濃度の不純物注入を行う第８工程と、前記第２の金属拡散防止カバー層上に更に、無電解メッキ法により選択的に第１の金属拡散防止カバー層を設ける第９工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物が注入されている半導体層へ、この第１の金属拡散防止カバー層の層厚分の幅をあけて高濃度の不純物注入を行う第１０工程と、前記注入された不純物を活性化する第１１工程と、を含むことを特徴とするＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供する。
【００２１】
本発明は更に、半導体層を設ける第１工程と、前記半導体層上にゲート絶縁層を設ける第２工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける第３工程と、前記金属拡散防止下地層上に、感光性樹脂からなり、ゲート電極を形成するための領域が露出するように開口された溝を有するマスクパターンを形成する第４工程と、無電解メッキ法を用いて前記溝内に選択的に金属シード層を設ける第５工程と、無電解メッキ法又は電解メッキ法を用いて前記金属シード層上に選択的に前記金属層を設ける第６工程と、前記マスクパターンを除去した後、無電解メッキ法により選択的に前記金属層の表面を覆うように第２の金属拡散防止カバー層を設ける第７工程と、前記第２の金属拡散防止カバー層をマスクとして、前記金属拡散防止下地層をエッチングする第８工程と、前記第２の金属拡散防止カバー層をマスクとして前記半導体層へ低濃度の不純物注入を行う第９工程と、前記第２の金属拡散防止カバー層上に更に、無電解メッキ法により選択的に第１の金属拡散防止カバー層を設ける第１０工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物が注入されている半導体層へ、この第１の金属拡散防止カバー層の層厚分の幅をあけて高濃度の不純物注入を行う第１１工程と、前記注入された不純物を活性化する第１２工程と、を含むことを特徴とするＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供する。
【００２２】
本発明は更に、半導体層を設ける第１工程と、前記半導体層上にゲート絶縁層を設ける第２工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける第３工程と、前記金属拡散防止下地層上に、感光性樹脂からなり、ゲート電極を形成するための領域が露出するように開口された溝を有するマスクパターンを形成し、無電解メッキ法を用いて前記溝内に選択的に前記金属層を設ける第４工程と、前記マスクパターンを除去した後、無電解メッキ法により選択的に前記金属層の表面を覆うように第２の金属拡散防止カバー層を設ける第５工程と、前記第２の金属拡散防止カバー層をマスクとして前記半導体層へ低濃度の不純物注入を行う第６工程と、前記第２の金属拡散防止カバー層上に更に、無電解メッキ法により選択的に第１の金属拡散防止カバー層を設ける第７工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物が注入されている半導体層へ、この第１の金属拡散防止カバー層の層厚分の幅をあけて高濃度の不純物注入を行う第８工程と、
前記注入された不純物を活性化する第９工程と、前記第１の金属拡散防止カバー層をマスクとして、前記金属拡散防止層をエッチングする第１０工程と、を含むことを特徴とするＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供する。
【００２３】
本発明は更に、前記金属層を設ける工程が、銅層若しくは銅を含む金属層を選択的に設ける工程を含むことを特徴とする請求項１ないし７のいずれか１項に記載のＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供する。
【００２４】
本発明は更に、請求項１ないし８のいずれか１項に記載の薄膜トランジスタを備える表示装置の製造方法を提供する。
【００２５】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。
図１、図２及び図３は、本発明の薄膜トランジスタの製造方法に係る第１の実施形態として、銅層を用いたゲート電極とＬＤＤ（Lightly Doped Drain）領域を有するＭＯＳ構造ｎチャネル型ＴＦＴ（薄膜トランジスタ）の形成方法について説明するための工程図である。
【００２６】
図１（ａ）に示す工程では、ＰＥ−ＣＶＤ法を用いて、透明体例えばガラス等からなる絶縁基板１上のＴＦＴを形成する領域に不純物の拡散を防ぐための例えば、窒化シリコン（ＳｉＮ）からなる層厚３００ｎｍ程度の下地絶縁層２を堆積させる。その下地絶縁層２上に活性層となる半導体層例えば、層厚例えば５０ｎｍのアモルファスシリコン層３’を堆積する。その後、基板１に対して温度例えば５００℃の雰囲気でアニール処理を施し、アモルファスシリコン層３’中から水素を脱離させる。さらに、ＥＬＡ（Excimer Laser Anneal）法により、アモルファスシリコン層３’をポリシリコン層３に結晶化する。この結晶化工程は、エキシマレーザ光を位相シフタにより位相シフタ部で回折、干渉して逆ピークパターンのレーザ光を出射して、アモルファスシリコン層３’を照射し、ポリシリコン層３に結晶化することが望ましい。
【００２７】
図１（ｂ）に示す工程では、ＰＥＰ（Photo Engraving Process）により感光性樹脂即ち、フォトレジスト層４からなるマスクパターンを形成し後、ＣＤＥ（Chemical Dry Etching）法を用いてアイランド状のポリシリコン層３を形成する。
図１（ｃ）に示す工程では、ポリシリコン層３上を含む基板１上にＰＥ−ＣＶＤ法により、層厚例えば５０ｎｍのゲート絶縁層５を堆積させる。
【００２８】
図１（ｄ）に示す工程では、ゲート絶縁層５上に銅拡散防止下地層例えば、窒化チタン（ＴｉＮ）からなる層厚例えば５０ｎｍ程度の銅拡散防止下地層６を成層した後、さらに、この銅拡散防止下地層６上にＰＥＰを用いてフォトレジスト層７のマスクパターンを形成する。このフォトレジスト層７において開口された溝７ａは、選択的に配線パターンや電極パターン等を形成するものである。選択的に配線パターンや電極パターン等の形成は、配線や電極の材料を省資源化するための工程である。
【００２９】
図２（ａ）に示す工程では、この溝７ａ内に無電解メッキ法を用いて、例えば層厚０．５μｍの銅層８を選択的に形成する。無電解メッキの前処理として触媒能のあるＰｄ核もしくはＣｕ核を置換メッキ法で形成することが望ましい。
【００３０】
図２（ｂ）に示す工程では、この銅層８を形成した後、フォトレジスト層７を除去した後、この銅層８をマスクとして、自己整合的に銅拡散防止下地層６をエッチングして除去する。
【００３１】
図２（ｃ）に示す工程では、第１の銅拡散防止層６上に形成された銅層８をマスクとして、ポリシリコン層３にソース領域、およびドレイン領域を形成するための不純物例えば砒素を、ドーピング量例えば１×１０^１３atoms/cm^２を注入例えばイオンドーピングして、低濃度領域（ｎ⁻）のＬＤＤ領域３ａを形成する。
【００３２】
図３（ａ）に示す工程では、銅層８上に銅拡散防止層を形成例えば無電解メッキ法を用いて、銅層８及び第１の銅拡散防止層６の表面を覆うように、ほぼＬＤＤ長に相当する層厚、例えば０．５μｍを堆積させて、第１の銅拡散防止カバー層９を形成する。
【００３３】
図３（ｂ）に示す工程では、さらにソース領域、およびドレイン領域を高濃度に形成するための不純物例えば砒素を、第２の銅拡散防止層９をマスクとしてドーピング量例えば４×１０^１４atoms/cm^２を銅層８へイオンドーピングして、ＬＤＤ領域３ａ内に高濃度領域（ｎ^＋）のソース・ドレイン領域３ｂを形成する。
図３（ｃ）に示す工程では、ＰＥ−ＣＶＤ法を用いて、例えば酸化シリコンからなる層厚例えば４００ｎｍの層間絶縁層１０を形成する。次にイオンドーピング工程後に、注入した不純物を活性化する工程、例えばレーザーアニール、フラッシュランプアニール、ラピッドサーマルアニール（ＲＴＡ）等による熱処理工程を行う。さらに、この層間絶縁層１０上にフォトレジスト層１１によるマスクパターンを形成して、層間絶縁層１０のエッチングを行い、ポリシリコン層３（ソース・ドレイン領域３ｂ）の表面が露出するようにコンタクトホール１１ａを形成する。
図３（ｄ）に示す工程では、コンタクトホール１１ａ内を例えばアルミニウム（Ａｌ）等の金属で埋め込み、ソース・ドレイン領域３ｂに接続するソース・ドレイン電極１２を形成する。
【００３４】
以上説明した第１の実施形態によれば、上述した製造工程を用いることにより、ソース側とドレイン側の低濃度領域３ａの長さは、第１の銅拡散防止層カバー９の層厚と略等しく構成することができ、低濃度領域３ａの長さが均等性に優れているとともに、ＰＥＰが不要で、且つ選択的に成層することができ、低コストのＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供することができる。
【００３５】
銅拡散防止下地層としては、前述のＴｉＮのみならず銅の拡散防止能のあるＴａＮ、ＴａＳｉＮ、ＴｉＳｉＮ、ＷＳｉＮ、Ｔｉ、Ｔａ等であってもよく、また、前述の材料の積層であってもよい。銅拡散防止層カバー層は、銅の表面に無電解めっき法により選択時に形成できる金属で形成することが好ましい。このような銅拡散防止層カバー層としては、例えばコバルト（Ｃｏ）−タングステン（Ｗ）−ホウ素（Ｂ）合金、コバルト（Ｃｏ）−ホウ素（Ｂ）合金、コバルト（Ｃｏ）−リン（Ｐ）合金、ニッケル（Ｎｉ）−タングステン（Ｗ）−リン（Ｐ）合金等がある。ここで、コバルト系合金やニッケル系合金は、高融点金属であるとともに、不純物の活性化に用いられるエキシマーレーザー光の波長領域では、不純物が注入されたシリコン領域によりも低反射率であり、加えて銅の配線側面も含めた表面を覆っているために光吸収効果も高く、ゲート電極端部に発生しがちな接合欠陥を抑制する効果も有している。
【００３６】
次に第２の実施形態について説明する。
前述した第１の実施形態では、形成した銅配線層８をマスクとして用いて銅拡散防止下地層６をエッチングしたが、本実施形態では、銅配線層を形成した後に、無電解メッキ法を用いて第２の銅拡散防止カバー層を形成し、その後に銅拡散防止下地層をエッチングする。ここで、第２の実施形態の工程において、前述した図１乃至図３で説明した第１の実施形態と同等の工程においては、簡略化して記載する。また薄膜トランジスタを構成する各層の層厚は、第１の実施形態の各層の層厚と同等でよい。
【００３７】
図４（ａ）に示す工程では、前述した図１（ａ）〜（ｃ）における工程と同等に、ガラス等からなる基板１１上に窒化シリコン（ＳｉＮｘ）からなる下地絶縁層１２を堆積させる。さらに、アモルファスシリコン層１３’を堆積し、アニール処理により水素を脱離させた後、ＥＬＡ法を用いて結晶化させてポリシリコン層１３を形成する。そして、ＰＥＰ及びエッチングによりポリシリコン層１３をアイランド状に形成し、このポリシリコン層１３上を含む基板１１上にゲート絶縁層１４を堆積させる。
【００３８】
図４（ｂ）に示す工程は、図１（ｄ）及び図２（ａ）に示す工程と同等であり、ゲート絶縁層１４上に窒化チタン（ＴｉＮ）等からなる銅拡散防止下地層１５を成層した後、ＰＥＰによるレジストマスク１６により開口された溝１５ａに無電解メッキ法を用いて銅配線層１７を選択的に形成する。無電解メッキの前処理として触媒能のあるＰｄ核もしくはＣｕ核を置換メッキ法で形成することが望ましい。
【００３９】
図４（ｃ）に示す工程では、図２（ｂ）に示す工程と同等であり、フォトレジスト層１６を除去した後、この銅配線層１７を覆うように、無電解メッキ法を用いて第２の銅拡散防止カバー層１８を形成する。
【００４０】
図４（ｄ）に示す工程では、第２の銅拡散防止カバー層をマスクとして、自己整合的に銅拡散防止下地層１５をエッチングして除去する。
図５（ａ）に示す工程では、第２の銅拡散防止カバー層１８に覆われたゲート電極を
マスクとして、ポリシリコン層１３に砒素をイオンドーピングして、低濃度不純物領域（ｎ⁻）のＬＤＤ部１３ａを形成する。
【００４１】
図５（ｂ）に示す工程では、無電解メッキ法を用いて、第２の銅拡散防止層１９上にＬＤＤ長に相当する層厚を更に堆積させて、第１の銅拡散防止層１９を形成する。その後、再度、砒素をイオンドーピングして、高濃度不純物領域（ｎ^＋）のソース・ドレイン電極１３ｂを形成する。
【００４２】
図５（ｃ）に示す工程では、ＰＥ−ＣＶＤ法により、酸化シリコン等からなる層間絶縁層２０を形成した後、不純物の活性化工程を行い、更に図示しないフォトレジスト層によるマスクパターンを形成して、層間絶縁層２０をエッチングして、ポリシリコン層１３（ソース・ドレイン領域１３ｂ）の表面が露出するようにコンタクトホールを形成する。このコンタクトホールを、例えばアルミニウム（Ａｌ）等の金属で埋め込み、ソース・ドレイン領域１３ｂに接続するソース・ドレイン電極２１を形成する。
【００４３】
以上の第２の実施形態によれば、前述した第１の実施形態と同様に、ソース側とドレイン側の低濃度領域１３ａの長さは、第１の銅拡散防止層１９の層厚と略等しく構成することができ、低濃度領域１３ａの長さが均等性に優れているとともに、ＰＥＰが不要で、且つ選択的に成層することができ、低コストのＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供することができる。この場合、第２の銅拡散防止層１９は、低濃度の不純物の注入工程及び銅配線層の酸化防止や銅拡散防止下地層１５のエッチングの保護層として有効である。
【００４４】
次に第３の実施形態について説明する。
前述した第２の実施形態では、形成した第２の銅拡散防止カバー層１８をマスクとして用いて銅拡散防止下地層１５をエッチングしたが、本実施形態では、第２の銅拡散防止カバー層の後に第１の銅拡散防止カバー層を形成して高濃度領域のイオンドーピングを行い、更に活性化のためのアニール工程を行った後に、前記第１の銅拡散防止カバー層をマスクに銅拡散防止下地層をエッチングする。ここで、第３の実施形態の工程において、前述した図４乃至図６で説明した第２の実施形態と同等の工程においては、簡略化して記載する。また薄膜トランジスタを構成する各層の層厚は、第２の実施形態の各層の層厚と同等でよい。
【００４５】
図１０（ａ）に示す工程では、前述した図４（ａ）〜（ｃ）における工程と同等に、ガラス等からなる基板６１上に窒化シリコン（ＳｉＮｘ）からなる下地絶縁層６２を堆積させる。さらに、アモルファスシリコン層６３’を堆積し、アニール処理により水素を脱離させた後、ＥＬＡ法を用いて結晶化させてポリシリコン層６３を形成する。そして、ＰＥＰ及びエッチングによりポリシリコン層１３をアイランド状に形成し、このポリシリコン層６３上を含む基板６１上にゲート絶縁層６４を堆積させる。
【００４６】
図１０（ｂ）に示す工程は、図４（ｄ）及び図２（ａ）に示す工程と同等であり、ゲート絶縁層６４上に窒化チタン（ＴｉＮ）等からなる銅拡散防止下地層６５を成層した後、ＰＥＰによるレジストマスク６６により開口された溝６５ａに無電解メッキ法を用いて銅配線層６７を選択的に形成する。無電解メッキの前処理として触媒能のあるＰｄ核もしくはＣｕ核を置換メッキ法で形成することが望ましい。
図１０（ｃ）に示す工程では、図５（ｂ）に示す工程と同等であり、フォトレジスト層６６を除去した後、この銅配線層６７を覆うように、無電解メッキ法を用いて第２の銅拡散防止カバー層６８を形成する。
【００４７】
図１０（ｄ）に示す工程では、第２の銅拡散防止カバー層６８に覆われたゲート電極をマスクとして、ポリシリコン層６３に砒素をイオンドーピングして、低濃度不純物領域（ｎ⁻）のＬＤＤ部６３ａを形成する。
【００４８】
図１１（ａ）に示す工程では、無電解メッキ法を用いて、第２の銅拡散防止カバー層６９上にＬＤＤ長に相当する層厚を更に堆積させて、第１の銅拡散防止カバー層６９を形成する。その後、再度、砒素をイオンドーピングして、高濃度不純物領域（ｎ^＋）のソース・ドレイン電極１３ｂを形成する。
【００４９】
図１１（ｂ）に示す工程では、レーザーアニール、フラッシュランプアニール、ラピッドサーマルアニール（ＲＴＡ）等による熱処理工程を行った後に、第１の銅拡散防止カバー層６９に覆われたゲート電極をマスクとして、自己整合的に銅拡散防止下地層６５をエッチングして除去する。
【００５０】
図１１（ｃ）に示す工程では、ＰＥ−ＣＶＤ法により、酸化シリコン等からなる層間絶縁層７０を形成した後、更に図示しないフォトレジスト層によるマスクパターンを形成して、層間絶縁層７０をエッチングして、ポリシリコン層６３（ソース・ドレイン領域６３ｂ）の表面が露出するようにコンタクトホールを形成する。このコンタクトホールを、例えばアルミニウム（Ａｌ）等の金属で埋め込み、ソース・ドレイン領域６３ｂに接続するソース・ドレイン電極７１を形成する。
【００５１】
以上の第３の実施形態によれば、前述した第２の実施形態と同様に、ソース側とドレイン側の低濃度領域６３ａの長さは、第１の銅拡散防止カバー層６９の層厚と略等しく構成することができ、低濃度領域６３ａの長さが均等性に優れているとともに、ＰＥＰが不要で、且つ選択的に成層することができ、低コストのＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供することができる。この場合、銅拡散防止下地層６５が不純物活性化のためのアニール工程まで全面に形成されていることで、アニール処理による温度むらが抑制されるとともに温度制御も容易となり均一化も図れる。更に前工程であるイオンドーピング工程におけるゲート絶縁層６４へのダメージも抑制できる。また、銅拡散防止下地層６５のエッチング工程におけるゲート絶縁膜６４のエッチングによる膜厚減少もないために、イオンドーピング工程の条件設定も容易である。
【００５２】
次に、前述した第１、第２、第３の実施形態の銅配線層８、１７又は６７の形成方法の第１の変形例について説明する。この変形例は、銅配線層８（又は１７）の下に金属シード層３１を設けた構造である。ここでは、図１乃至図３に記載した各層と同等の層には、同じ参照符号を用いて説明する。
図６（ａ）に示す工程では、図１（ａ）に示した工程と同様に、基板１上に下地絶縁層２が堆積され、さらに、アイランド状のポリシリコン層３が設けられ、その上層にゲート絶縁層５が堆積される。このゲート絶縁層５上に、第１の金属拡散防止層６及び金属シード層３１が形成される。
【００５３】
図６（ｂ）に示す工程では、この金属シード層３１上にＰＥＰを用いてフォトレジスト層７のマスクパターンを形成され、ゲート電極を形成するための領域が露出するように溝が開口される。無電解メッキ法を用いて、この溝内に銅配線層８が選択的に形成される。
【００５４】
図６（ｃ）に示す工程では、フォトレジスト層７を除去した後、銅配線層８をマスクとして、自己整合的に金属シード層３１をエッチングして除去する。銅配線層８は、このエッチングが影響を及ぼさないように、金属シード層３１の層厚に対して十分な層厚を有するように形成しておく。続けて、銅拡散防止下地層６をエッチングする。この金属シード層３１及び銅拡散防止下地層６に対するエッチング処理は、別々の工程で行ってもよいし、連続若しくは、同じ工程内で行ってもよい。また、ここでは、銅配線層８をマスクとしたが、第２の実施形態のように金属拡散防止カバー層１８を設けてマスクとしてもよいし、銅配線層８上にフォトレジスト層（図示せず）からなるマスクを設けて、金属シード層３１及び第１の銅拡散防止層６のエッチングを行ってもよい。
【００５５】
この以降の製造工程は、第１の実施形態においては、図２（ｂ）に示した工程に移行し、第２の実施形態においては、図５（ａ）に示した工程に移行する。この第１の変形例によれば、金属シード層３１を設けることにより、無電解メッキ法だけではなく、電解メッキ法も用いることができる。
【００５６】
また、第２の変形例について説明する。
図７（ａ）に示す工程では、図１（ａ）に示した工程と同様に、基板１上に下地絶縁層２が堆積され、さらに、アイランド状のポリシリコン層３が設けられ、その上層にゲート絶縁層５及び金属拡散防止下地層６が形成される。
【００５７】
図７（ｂ）に示すように、金属拡散防止下地層６の上にＰＥＰによるフォトレジスト層７からなるマスクを形成して、ゲート電極を形成するための領域が露出するように溝が開口される。無電解メッキ法を用いて、この溝内に選択的に金属シード層２２を形成する。さらに、無電解メッキ法又は電解メッキ法を用いて、金属シード層２２上に銅配線層８を選択的に形成する。
図７（ｃ）に示す工程では、銅配線層８をマスクとして、自己整合的に金属拡散防止下地層６をエッチングして除去する。
【００５８】
尚、前述した各実施形態の製造工程とは異なるが、図６（ｂ）に示した工程の後、フォトレジスト層７を除去する。そして、銅配線層８を覆うように第２の銅拡散防止層９を形成してしまう。この第２の銅拡散防止層９をマスクに用いて、金属シード層３１及び第１の銅拡散防止層６のエッチングを行ってもよい。このエッチング終了後に、第２の銅拡散防止層９、金属シード層２２及び第１の銅拡散防止層６を覆うように第３の銅拡散防止層（第３の銅拡散防止層１９に相当する）を形成してもよい。
【００５９】
この第１の変形例によれば、金属シード層２２を形成する際に、エッチング処理工程が必要なく、銅配線層８の形成方法に無電解メッキ法だけではなく、電解メッキ法も用いることができる。
また、上述の実施形態では、銅拡散防止下地層６をエッチングした後に低濃度もしくは高濃度の不純物を行う工程で説明したが、銅拡散防止下地層６を不純物注入時の保護層として用いるようにして低濃度もしくは高濃度の不純物を行った後に銅拡散防止下地層６を第１の銅拡散防止層１９をマスクにエッチングすることもできる。
【００６０】
また、前述した第１、第２及び第３の実施形態における薄膜トランジスタの製造方法は、液晶表示装置やＥＬ表示装置などに用いられる薄膜トランジスタの製造方法に適用することは容易にできる。
【００６１】
以上具体的に説明したが、本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、第１、第２及び第３の実施形態では、電極の材料として銅を一例としたが、これに限定されず、銅を含む合金やその他の金属を適用してもよい。
【００６２】
従って、本発明の薄膜トランジスタの製造方法によれば、工程数も短く、しかも低濃度領域長のソース側及びドレイン側の均等性に優れるＧＯＬＤ構造を有する薄膜トランジスタの製造方法である。さらに、金属拡散防止層で取り囲まれた高信頼性の銅からなるゲート電極を形成することができ、銅配線層及び銅拡散防止カバー層を選択的に形成することが可能であり、配線材料の除去・廃棄が抑制され配線材料の省資源化が可能である。
【００６３】
次に第４の実施形態として、図８（ａ）、（ｂ）には、本発明の薄膜トランジスタを液晶表示装置の駆動回路や、画素電極に接続されるトランジスタに用いた例について説明する。
この液晶表示装置３１は、内面側に対向電極４３が設けられた透明基板（基層）４１と、内面側に画素電極３３が設けられた透明基板（基層）３２とが対向されて配置され、これらの一対の透明基板４１、３２の周囲が枠状のシール材４４に接合され、その内部には液晶が充填された液晶層４２が設けられている。これらの透明基板４１、３２としては、例えばガラス板や石英ガラス板を用いることができる。
【００６４】
この透明基板３２の内面側に設けられた画素電極３３は、行方向および外方向にマトリックス状に複数配置されており、これらの画素電極３３には、それぞれ複数のＴＦＴ３４が設けられて電気的に接続される。これらのＴＦＴ３４のゲートには、画素電極３３の行方向に沿った走査配線３６及び、ソースには列方向に沿った信号配線３５が設けられ、それぞれに電気的に接続されている。これら走査配線３６の一端は、後側の透明基板３２の一側縁部に設けられた複数の走査配線端子（図示せず）にそれぞれ接続されている。これらの走査配線端子は、走査線駆動回路３７に接続されている。
また、これら信号配線３５の一端は、後側の透明基板３２の一端縁部に設けられた複数の信号配線３５の端子（図示せず）を介してそれぞれに信号線駆動回路３８に接続されている。
【００６５】
走査線駆動回路３７及び信号線駆動回路３８は、液晶コントローラ３９に接続される。液晶コントローラ３９は、例えば外部から供給される画像信号及び同期信号を受け取り、画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴ、及び水平走査制御信号ＸＣＴを発生する。
【００６６】
透明基板４１の内面に設けられた一枚膜状の透明な対向電極４３は、複数の画素電極３３に対向している。透明基板４１の内面には、複数の画素電極３３と対面電極４３とが互いに対向する複数の画素部に対応させて、カラーフィルタを設けるとともに、前記画素部の間の領域に対応させて遮光膜を設けてもよい。
【００６７】
１対の透明基板４１、３２の外側には、図示しない偏光板が設けられている。また、透過型の液晶表示装置３１では、後側の透視基板３２の後側に後示しない面光源が設けられている。なお、液晶表示装置３０は、反射型或いは半透過反射型であってもよい。
【００６８】
図９には、前述した液晶表示装置の画素回路に用いられる薄膜トランジスタの具体的な構造例を示す。この例では、前述した第１の実施形態における図３（ｄ）に示した薄膜トランジスタを用いた例である。
この薄膜トランジスタは、ガラス等からなる透明基板（アレイ基板）３２上に下地絶縁層２に形成し、さらに前述した第１の実施形態における製造工程により、薄膜トランジスタ５１を設ける。層間絶縁層１０に設けられたコンタクトホールを埋め込むようにソース電極１２ａ、ドレイン電極１２ｂを形成する。更にこれらの上層にドレイン電極部分が露出するように、パッシベーション層（ＳiＮx）５２と平坦化層５３が積層形成される。そして、このドレイン電極１２ｂに接続する画素電極（ＩＴＯ）５４が設けられ、ポリイミドから成る配向膜５５に覆われている。一方、対向する透明基板４１上（対向する面側）には、対向電極４３が設けられ、ポリイミドから成る配向膜５６に覆われている。これらの配向膜５５、５６間には液晶層４２が介在されている。
【００６９】
以上のように本発明の薄膜トランジスタは、液晶表示装置やＥＬ装置に代表される表示装置の駆動回路や画素電極に接続されるトランジスタに容易に用いることができる。
【００７０】
上記実施形態では、ソース領域およびドレイン領域の形成は、前記ゲート電極の表面を覆うように設けられた金属拡散防止カバー層をマスクとして高濃度の不純物注入を行う工程について説明したが、ソース領域又はドレイン領域の一方の形成を上記金属拡散防止カバー層をマスクとして高濃度の不純物注入を行ってもよい。
【００７１】
【発明の効果】
以上詳述したように本発明によれば、大面積基板上への銅等からなる低抵抗な金属配線を用いて、ＬＤＤ長のばらつきを低減し、製造工程数の低減による製造コストの削減を実現する薄膜トランジスタの製造方法と、この薄膜トランジスタを備える表示装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの製造方法に係る第１の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図２】図１に続いて第１の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図３】図２に続いて第１の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図４】本発明の薄膜トランジスタの製造方法に係る第２の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図５】図４に続いて第２の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図６】第１の変形例について説明するための工程図である。
【図７】第２の変形例について説明するための工程図である。
【図８】第３の実施形態として本発明の薄膜トランジスタを液晶表示装置の駆動回路に用いた例について説明するための図である。
【図９】第３の実施形態における液晶表示装置の駆動回路に用いられる薄膜トランジスタの具体的な構造例を示す図である。
【図１０】本発明の薄膜トランジスタの製造方法に係る第３の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図１１】図１０に続いて第３の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【符号の説明】
１…基板、２…下地絶縁層、３’…アモルファスシリコン層、３…ポリシリコン層、３ａ…ＬＤＤ領域、３ｂ…ソース・ドレイン領域、４，７，１１…フォトレジスト層、５…ゲート絶縁層、６…第１の銅拡散防止層、７ａ…溝、８…銅配線層、９…第２の銅拡散防止層、１０…層間絶縁層、１１ａ…コンタクトホール、１２…ソース・ドレイン電極。[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a thin film transistor having a lightly doped drain (LDD) region used in a display device typified by a liquid crystal display device or an electroluminescence (EL) device.OfManufacturing method and display device including the thin film transistorSetIt relates to a manufacturing method.
[0002]
[Prior art]
In general, a thin film transistor (TFT) can be provided over a transparent glass substrate, and thus is used in a display device such as an active matrix liquid crystal display device or an active matrix EL display device. When this TFT is applied to an n-type TFT which is a pixel switching element of an active matrix liquid crystal display device, a gate voltage of about 15 to 20 V is applied, and it is particularly necessary to reduce the leakage current in the off region. ing. On the other hand, the peripheral drive circuit provided for driving the pixel switching element is basically composed of a CMOS circuit, and the on-region characteristics are mainly important.
[0003]
However, TFTs using polycrystalline silicon have a large off-region leakage current in the initial characteristics, and therefore, when driven for a long time, the on-current decreases and a deterioration phenomenon occurs in which the off-current increases. One of the causes is considered to be a hot carrier injection phenomenon caused by a high electric field near the drain.
[0004]
In the technical field of semiconductor integrated circuits, a lightly doped drain (LDD) structure is known as a method for reducing the off-current of a MOS transistor and further mitigating a high electric field near the drain. In the prior art, a low concentration impurity region to be an LDD region is formed by a first impurity element implantation process using a gate electrode as a mask, and then a second impurity element implantation process is performed using a resist mask. A method of forming a high concentration impurity region to be a source region and a drain region is used.
[0005]
However, although this LDD structure can reduce the off-current compared to a TFT having a normal structure, the series resistance component is structurally increased, resulting in a decrease in the on-current of the TFT. In addition, a structure in which the LDD region overlaps with the gate electrode is known as a structure that suppresses deterioration of on-current and compensates for the above-described drawbacks.
[0006]
There are several methods for forming this structure. For example, GOLD (Gate-drain Overlapped LDD) and LATID (Large-tilt-angle implanted drain) are known. By adopting such a structure, it is known that the high electric field in the vicinity of the drain is relaxed, the hot carrier resistance is enhanced, and at the same time, the decrease in the on-current is prevented.
[0007]
In addition, as a metal material such as wiring and electrodes in the field of semiconductors represented by ULSI, due to the progress of miniaturization due to the improvement of the degree of integration and the improvement of the operation speed, the conventional aluminum (Al) is used. However, studies are being made on wiring using copper (Cu), which has low wiring resistance and high resistance to electromigration and stress migration.
[0008]
Also in the field of display devices such as liquid crystal display devices, monolithic peripheral circuit parts by increasing the wiring length due to the expansion of the display area and incorporating various additional functions such as driver circuits for drivers and in-pixel memories. The demand for low resistance wiring, like the semiconductor field, has been increasing due to demands such as downsizing. As described above, copper as a metal material is excellent in low resistance and migration resistance as compared to Al, which is a conventional metal material. Has been.
[0009]
However, when trying to form fine wiring using copper by combining the masking by photolithography technology and the reactive ion etching (Reactive Ion Etching) method, etc., as conventionally used for forming fine wiring, Since the copper halide has a low vapor pressure (that is, it is difficult to evaporate), in order to volatilize and remove the halide formed by the etching, an etching process at 200 to 300 ° C. is required as a process temperature. For this reason, it is difficult to finely process the copper wiring by etching.
[0010]
For this reason, in the field of semiconductor technology, a so-called damascene method disclosed in, for example, Patent Document 1 and Patent Document 2 is used as a method for forming fine wiring using copper. In this damascene method, first, a wiring groove having a desired wiring pattern shape is formed in advance on an insulating layer on a substrate, and PVD (Physical Vapor Deposition) such as sputtering, plating method or A thin copper layer is embedded in the groove and formed over the entire surface of the insulating layer by various methods such as CVD using an organometallic material. Thereafter, the copper thin layer is removed by using a polishing method such as chemical mechanical polishing (CMP), etch back, or the like up to the upper end face of the groove in which the copper thin layer is embedded. A buried copper wiring pattern is formed only in the groove.
[0011]
[Patent Document 1]
JP 2001-189295 A
[0012]
[Patent Document 2]
Japanese Patent Laid-Open No. 11-135504
[0013]
[Problems to be solved by the invention]
The various forming methods conventionally used in Patent Documents 1 and 2 described above have the following problems.
LATID is achieved by ion implantation with oblique incidence, but is difficult with a non-mass-separated ion shower implanter for large substrates.
[0014]
In the GOLD structure, a first gate electrode layer is usually formed, and low-concentration impurity implantation is performed using the first gate electrode layer as a mask. After that, a second gate electrode layer is formed so as to cover the first gate electrode layer. The second gate electrode layer is formed as wide as desired on both sides of the gate length of the first gate electrode layer. Then, the second gate electrode layer is used as a mask to form a high concentration impurity. Although this formation method is easy in terms of process, the LDD length on the source side and the drain side is caused by the alignment accuracy of the exposure apparatus, the processing accuracy such as etching, etc. There are problems that the periphery is not uniform and the number of manufacturing processes is large compared to the center. As a method of forming a GOLD structure by self-alignment, a gate electrode having a two-layer structure of a polysilicon gate electrode film and an oxide film is formed on the gate insulating film, and low-concentration impurity implantation is performed, and then the gate electrode is formed. A polysilicon film is formed on the gate electrode and anisotropically etched to form sidewalls on both sides of the gate electrode. When a high concentration impurity is implanted into the source and drain portions, a high concentration impurity is also implanted into the sidewall portion. A method has been proposed. ("A Novel Self-aligned Gate-overlapped LDD Poly-Si TFT with High Reliability and Performance", Mutsuko Hatano, Hajime Akimoto and Takeshi Sakai, IEDM97 p-523) Requires activation at a high temperature and it is difficult to reduce the resistance of the sidewall. Furthermore, it is difficult to apply to a gate electrode wiring made of copper.
[0015]
  Therefore, the present invention uses a low-resistance metal made of copper or the like on a large-area substrate to reduce the variation in LDD length and to reduce the manufacturing cost by reducing the number of manufacturing processes.TManufacturing method and display device including the thin film transistorSetAn object is to provide a manufacturing method.
[0016]
[Means for Solving the Problems]
  In order to achieve the above object, the present inventionA first step of providing a semiconductor layer; a second step of providing a gate insulating layer on the semiconductor layer; a third step of providing a metal diffusion preventing underlayer on the gate insulating layer; and on the metal diffusion preventing underlayer Forming a mask pattern made of a photosensitive resin and having a groove opened to expose a region for forming a gate electrode, and selectively depositing the metal layer in the groove using an electroless plating method. A fourth step of providing, a fifth step of etching the metal diffusion preventing underlayer using the metal layer as a mask after removing the mask pattern, and a low concentration impurity in the semiconductor layer using the metal layer as a mask. A sixth step of implanting, a seventh step of providing a first metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by electroless plating, and a first metal diffusion prevention cover layer. mask Then, an eighth step of implanting the high-concentration impurity into the semiconductor layer into which the low-concentration impurity has been implanted with a width corresponding to the thickness of the first metal diffusion prevention cover layer, and the implantation And a ninth step of activating the impurities, and having a GOLD structureA method for manufacturing a thin film transistor is provided.
[0017]
  The present invention further includesA first step of providing a semiconductor layer, a second step of providing a gate insulating layer on the semiconductor layer, a third step of providing a metal diffusion preventing underlayer on the gate insulating layer, and on the metal diffusion preventing underlayer A fourth step of providing a metal seed layer; and a mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode is formed on the metal seed layer; A fifth step of selectively providing the metal layer in the groove using a plating method or electrolytic plating, and after removing the mask pattern, using the photoresist layer provided on the metal layer or the metal layer as a mask A sixth step of etching the metal seed layer and the metal diffusion prevention underlayer, a seventh step of implanting low-concentration impurities into the semiconductor layer using the metal layer as a mask, and an electroless plating method An eighth step of providing a first metal diffusion prevention cover layer so as to cover the surface of the metal layer more selectively, and the low concentration impurity is implanted using the first metal diffusion prevention cover layer as a mask. A ninth step of implanting high-concentration impurities into the semiconductor layer having a width corresponding to the thickness of the first metal diffusion prevention cover layer; and a tenth step of activating the implanted impurities. It has a GOLD structure characterized by includingProvided thin film transistor manufacturing methodDo.
[0018]
  The present invention further includes a first step of providing a semiconductor layer, a second step of providing a gate insulating layer on the semiconductor layer, a third step of providing a metal diffusion preventing underlayer on the gate insulating layer, and the metal diffusion. A fourth step of forming a mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode on the prevention base layer; and the groove using an electroless plating method. A fifth step of selectively providing a metal seed layer therein, a sixth step of selectively providing the metal layer on the metal seed layer using an electroless plating method or an electrolytic plating method, and removing the mask pattern After the metalLayerAs a mask,in frontA seventh step of etching the metal diffusion preventing underlayer; an eighth step of implanting low-concentration impurities into the semiconductor layer using the metal layer as a mask; and a surface of the metal layer selectively by electroless plating. A first step of providing a first metal diffusion prevention cover layer to cover the first metal diffusion prevention cover layer, using the first metal diffusion prevention cover layer as a mask, to the semiconductor layer into which the low-concentration impurities are implanted A GOLD structure comprising: a tenth step of implanting a high concentration of impurities with a width corresponding to the thickness of the metal diffusion prevention cover layer; and an eleventh step of activating the implanted impurities. A method for manufacturing a thin film transistor is provided.
[0019]
  The present invention further includesA first step of providing a semiconductor layer; a second step of providing a gate insulating layer on the semiconductor layer; a third step of providing a metal diffusion preventing underlayer on the gate insulating layer; and on the metal diffusion preventing underlayer Forming a mask pattern made of a photosensitive resin and having a groove opened to expose a region for forming a gate electrode, and selectively depositing the metal layer in the groove using an electroless plating method. A fourth step of providing, a fifth step of providing a second metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by electroless plating after removing the mask pattern, A sixth step of etching the metal diffusion prevention layer using the metal diffusion prevention cover layer as a mask; a seventh step of implanting low-concentration impurities into the semiconductor layer using the second metal diffusion prevention cover layer as a mask; Above And an eighth step of selectively providing a first metal diffusion prevention cover layer on the metal diffusion prevention cover layer of 2 by electroless plating, and using the first metal diffusion prevention cover layer as a mask, the low concentration A ninth step of implanting a high-concentration impurity into the semiconductor layer into which the first impurity is implanted with a width corresponding to the thickness of the first metal diffusion prevention layer cover; and activating the implanted impurity A thin film having a GOLD structure characterized by comprising a tenth stepA method for manufacturing a transistor is provided.
[0020]
  The present invention further includesA first step of providing a semiconductor layer, a second step of providing a gate insulating layer on the semiconductor layer, a third step of providing a metal diffusion preventing underlayer on the gate insulating layer, and on the metal diffusion preventing underlayer A fourth step of providing a metal seed layer; and a mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode is formed on the metal seed layer; A fifth step of selectively providing the metal layer in the groove using a plating method or electrolytic plating, and after removing the mask pattern, selectively covering the surface of the metal layer by an electroless plating method A sixth step of providing a second metal diffusion prevention cover layer;
A seventh step of etching the metal seed layer and the metal diffusion prevention layer using the second metal diffusion prevention cover layer as a mask, and a low concentration to the semiconductor layer using the second metal diffusion prevention cover layer as a mask. An eighth step of implanting impurities; a ninth step of selectively providing a first metal diffusion prevention cover layer by electroless plating on the second metal diffusion prevention cover layer; and the first metal. Tenth step of implanting high-concentration impurities into the semiconductor layer into which the low-concentration impurities are implanted using the diffusion-preventing cover layer as a mask with a width corresponding to the thickness of the first metal diffusion-preventing cover layer. And an eleventh step of activating the implanted impurity, and a thin film having a GOLD structureA method for manufacturing a transistor is provided.
[0021]
  The present invention further includesA first step of providing a semiconductor layer; a second step of providing a gate insulating layer on the semiconductor layer; a third step of providing a metal diffusion preventing underlayer on the gate insulating layer; and on the metal diffusion preventing underlayer A fourth step of forming a mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode; and selectively in the groove using an electroless plating method A fifth step of providing a metal seed layer, a sixth step of selectively providing the metal layer on the metal seed layer using an electroless plating method or an electrolytic plating method, and electroless after removing the mask pattern A seventh step of providing a second metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by plating; and using the second metal diffusion prevention cover layer as a mask, etching A ninth step of implanting low-concentration impurities into the semiconductor layer using the second metal diffusion prevention cover layer as a mask, and further electroless plating on the second metal diffusion prevention cover layer. A first step of selectively providing a first metal diffusion prevention cover layer by a method, and the first metal diffusion prevention cover layer as a mask to the first semiconductor layer into which the low-concentration impurities are implanted. A GOLD structure comprising: an eleventh step of implanting a high concentration of impurities with a width corresponding to the thickness of the metal diffusion prevention cover layer; and a twelfth step of activating the implanted impurities. HaveA method for manufacturing a thin film transistor is provided.
[0022]
  The present invention further includes a first step of providing a semiconductor layer, a second step of providing a gate insulating layer on the semiconductor layer, a third step of providing a metal diffusion preventing underlayer on the gate insulating layer, and the metal diffusion. A mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode is formed on the preventive underlayer, and selectively formed in the groove using an electroless plating method. And a fifth step of providing a second metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by electroless plating after removing the mask pattern. A sixth step of implanting low-concentration impurities into the semiconductor layer using the second metal diffusion prevention cover layer as a mask, and further selectively deposited on the second metal diffusion prevention cover layer by an electroless plating method. First metal diffusion A seventh step of providing a stop cover layer, and a layer thickness of the first metal diffusion prevention cover layer into the semiconductor layer into which the low-concentration impurities are implanted using the first metal diffusion prevention cover layer as a mask An eighth step of implanting high-concentration impurities with a width of
A GOLD structure comprising: a ninth step of activating the implanted impurities; and a tenth step of etching the metal diffusion prevention layer using the first metal diffusion prevention cover layer as a mask. A method for manufacturing a thin film transistor is provided.
[0023]
  According to the present invention, the step of providing the metal layer further includes a step of selectively providing a copper layer or a metal layer containing copper. The GOLD structure according to any one of claims 1 to 7, A method for manufacturing a thin film transistor is provided.
[0024]
  The present invention further provides a method of manufacturing a display device comprising the thin film transistor according to any one of claims 1 to 8.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1, FIG. 2 and FIG. 3 show a MOS structure n-channel TFT having a gate electrode using a copper layer and an LDD (Lightly Doped Drain) region as a first embodiment according to the thin film transistor manufacturing method of the present invention. It is process drawing for demonstrating the formation method of a thin-film transistor.
[0026]
In the process shown in FIG. 1A, for example, silicon nitride (SiN) is used to prevent diffusion of impurities in a region where a TFT is formed on an insulating substrate 1 made of a transparent material such as glass, by using PE-CVD. A base insulating layer 2 having a layer thickness of about 300 nm is deposited. A semiconductor layer, for example, an amorphous silicon layer 3 ′ having a thickness of, for example, 50 nm is deposited on the base insulating layer 2 as an active layer. Thereafter, the substrate 1 is annealed at a temperature of, for example, 500 ° C. to desorb hydrogen from the amorphous silicon layer 3 ′. Further, the amorphous silicon layer 3 ′ is crystallized into the polysilicon layer 3 by an ELA (Excimer Laser Anneal) method. In this crystallization step, excimer laser light is diffracted and interfered by a phase shifter by a phase shifter to emit laser light having a reverse peak pattern, and the amorphous silicon layer 3 ′ is irradiated to crystallize the polysilicon layer 3. It is desirable.
[0027]
In the process shown in FIG. 1B, after forming a mask pattern made of a photosensitive resin, that is, a photoresist layer 4 by PEP (Photo Engraving Process), island-shaped polysilicon is formed using a CDE (Chemical Dry Etching) method. Layer 3 is formed.
In the step shown in FIG. 1C, a gate insulating layer 5 having a layer thickness of, for example, 50 nm is deposited on the substrate 1 including the polysilicon layer 3 by PE-CVD.
[0028]
In the step shown in FIG. 1D, after a copper diffusion preventing underlayer, for example, a copper diffusion preventing underlayer 6 having a layer thickness of, for example, about 50 nm made of titanium nitride (TiN) is formed on the gate insulating layer 5, A mask pattern of the photoresist layer 7 is formed on the copper diffusion preventing underlayer 6 using PEP. The groove 7a opened in the photoresist layer 7 selectively forms a wiring pattern, an electrode pattern, or the like. The formation of a wiring pattern, an electrode pattern, or the like is a process for saving resources of wiring and electrodes.
[0029]
In the step shown in FIG. 2A, a copper layer 8 having a layer thickness of 0.5 μm, for example, is selectively formed in the groove 7a by using an electroless plating method. As a pretreatment for electroless plating, it is desirable to form Pd nuclei or Cu nuclei having catalytic ability by a displacement plating method.
[0030]
In the step shown in FIG. 2B, after the copper layer 8 is formed, the photoresist layer 7 is removed, and then the copper diffusion preventing underlayer 6 is etched in a self-aligning manner using the copper layer 8 as a mask. Remove.
[0031]
In the step shown in FIG. 2C, an impurity such as arsenic for forming a source region and a drain region in the polysilicon layer 3 is formed using the copper layer 8 formed on the first copper diffusion preventing layer 6 as a mask. , Doping amount, eg 1 × 10¹³atoms / cm²Is implanted, for example, by ion doping to form a low concentration region (n⁻) LDD region 3a.
[0032]
In the step shown in FIG. 3A, a copper diffusion prevention layer is formed on the copper layer 8, for example, by using an electroless plating method so that the surfaces of the copper layer 8 and the first copper diffusion prevention layer 6 are covered. A first copper diffusion prevention cover layer 9 is formed by depositing a layer thickness corresponding to the LDD length, for example, 0.5 μm.
[0033]
In the step shown in FIG. 3B, an impurity such as arsenic for forming the source region and the drain region at a high concentration is used, and a doping amount such as 4 × 10 is used with the second copper diffusion prevention layer 9 as a mask.¹⁴atoms / cm²Is ion-doped into the copper layer 8 so that a high concentration region (n⁺) Source / drain regions 3b.
In the step shown in FIG. 3C, the interlayer insulating layer 10 made of, for example, silicon oxide and having a layer thickness of, for example, 400 nm is formed using the PE-CVD method. Next, after the ion doping step, a step of activating the implanted impurities, for example, a heat treatment step by laser annealing, flash lamp annealing, rapid thermal annealing (RTA) or the like is performed. Further, a mask pattern is formed by the photoresist layer 11 on the interlayer insulating layer 10 and the interlayer insulating layer 10 is etched to contact holes so that the surface of the polysilicon layer 3 (source / drain region 3b) is exposed. 11a is formed.
In the step shown in FIG. 3D, the source / drain electrode 12 connected to the source / drain region 3b is formed by filling the contact hole 11a with a metal such as aluminum (Al).
[0034]
According to the first embodiment described above, the length of the low-concentration region 3a on the source side and the drain side is substantially equal to the layer thickness of the first copper diffusion prevention layer cover 9 by using the manufacturing process described above. A method of manufacturing a thin film transistor having a GOLD structure that can be configured equally, has a low-concentration region 3a having excellent uniformity in length, does not require PEP, and can be selectively formed. Can be provided.
[0035]
The copper diffusion preventing underlayer may be not only TiN described above but also TaN, TaSiN, TiSiN, WSiN, Ti, Ta, etc. having the ability to prevent copper diffusion, and may be a laminate of the above materials. Good. The copper diffusion prevention layer cover layer is preferably formed of a metal that can be formed on the surface of copper when selected by an electroless plating method. Examples of such a copper diffusion prevention layer cover layer include cobalt (Co) -tungsten (W) -boron (B) alloy, cobalt (Co) -boron (B) alloy, and cobalt (Co) -phosphorus (P) alloy. And nickel (Ni) -tungsten (W) -phosphorus (P) alloy. Here, cobalt-based alloys and nickel-based alloys are refractory metals, and in the wavelength region of excimer laser light used for impurity activation, the reflectance is lower than the silicon region into which impurities are implanted. Since it covers the surface including the copper wiring side surface, it has a high light absorption effect and also has an effect of suppressing junction defects that tend to occur at the end of the gate electrode.
[0036]
Next, a second embodiment will be described.
In the first embodiment described above, the copper diffusion prevention base layer 6 is etched using the formed copper wiring layer 8 as a mask. However, in this embodiment, after the copper wiring layer is formed, an electroless plating method is used. Then, a second copper diffusion prevention cover layer is formed, and then the copper diffusion prevention base layer is etched. Here, in the steps of the second embodiment, the steps equivalent to those of the first embodiment described with reference to FIGS. 1 to 3 will be described in a simplified manner. The layer thickness of each layer constituting the thin film transistor may be equal to the layer thickness of each layer in the first embodiment.
[0037]
In the step shown in FIG. 4A, the base insulating layer 12 made of silicon nitride (SiNx) is deposited on the substrate 11 made of glass or the like, similar to the steps in FIGS. 1A to 1C described above. Further, an amorphous silicon layer 13 ′ is deposited, hydrogen is desorbed by annealing, and then crystallized using an ELA method to form a polysilicon layer 13. Then, a polysilicon layer 13 is formed in an island shape by PEP and etching, and a gate insulating layer 14 is deposited on the substrate 11 including the polysilicon layer 13.
[0038]
The process shown in FIG. 4B is the same as the process shown in FIGS. 1D and 2A, and a copper diffusion prevention base layer 15 made of titanium nitride (TiN) or the like is formed on the gate insulating layer 14. After the layer formation, the copper wiring layer 17 is selectively formed in the groove 15a opened by the resist mask 16 made of PEP by using an electroless plating method. As a pretreatment for electroless plating, it is desirable to form Pd nuclei or Cu nuclei having catalytic ability by a displacement plating method.
[0039]
The process shown in FIG. 4C is the same as the process shown in FIG. 2B, and after removing the photoresist layer 16, an electroless plating method is used to cover the copper wiring layer 17. Two copper diffusion prevention cover layers 18 are formed.
[0040]
In the step shown in FIG. 4D, the copper diffusion prevention base layer 15 is etched and removed in a self-aligning manner using the second copper diffusion prevention cover layer as a mask.
In the step shown in FIG. 5A, the gate electrode covered with the second copper diffusion prevention cover layer 18 is formed.
As a mask, the polysilicon layer 13 is ion-doped with arsenic to form a low concentration impurity region (n⁻) LDD portion 13a.
[0041]
In the step shown in FIG. 5B, an electroless plating method is used to further deposit a layer thickness corresponding to the LDD length on the second copper diffusion prevention layer 19 to form the first copper diffusion prevention layer 19. Form. Thereafter, arsenic is ion-doped again to form a high concentration impurity region (n⁺) Source / drain electrodes 13b.
[0042]
In the step shown in FIG. 5C, after the interlayer insulating layer 20 made of silicon oxide or the like is formed by PE-CVD, an impurity activation step is performed, and a mask pattern is formed by a photoresist layer (not shown). Then, the interlayer insulating layer 20 is etched to form a contact hole so that the surface of the polysilicon layer 13 (source / drain region 13b) is exposed. The contact hole is filled with a metal such as aluminum (Al), for example, and a source / drain electrode 21 connected to the source / drain region 13b is formed.
[0043]
According to the second embodiment described above, the length of the low-concentration region 13a on the source side and the drain side is substantially equal to the layer thickness of the first copper diffusion prevention layer 19 as in the first embodiment described above. A method of manufacturing a thin film transistor having a GOLD structure that can be configured equally, has a low-concentration region 13a having excellent uniformity in length, does not require PEP, and can be selectively formed. Can be provided. In this case, the second copper diffusion prevention layer 19 is effective as a low-concentration impurity implantation step, an oxidation protection layer for the copper wiring layer, and an etching protection layer for the copper diffusion prevention base layer 15.
[0044]
Next, a third embodiment will be described.
In the second embodiment described above, the copper diffusion prevention base layer 15 is etched using the formed second copper diffusion prevention cover layer 18 as a mask. However, in this embodiment, the second copper diffusion prevention cover layer 18 A first copper diffusion prevention cover layer is formed later, ion doping is performed in a high concentration region, an annealing process for activation is performed, and then copper diffusion prevention is performed using the first copper diffusion prevention cover layer as a mask. Etching the underlayer. Here, in the steps of the third embodiment, the steps equivalent to those of the second embodiment described with reference to FIGS. 4 to 6 are simplified and described. The layer thickness of each layer constituting the thin film transistor may be equal to the layer thickness of each layer in the second embodiment.
[0045]
In the step shown in FIG. 10A, the base insulating layer 62 made of silicon nitride (SiNx) is deposited on the substrate 61 made of glass or the like, similar to the steps in FIGS. 4A to 4C described above. Further, an amorphous silicon layer 63 ′ is deposited, hydrogen is desorbed by annealing, and then crystallized using an ELA method to form a polysilicon layer 63. Then, the polysilicon layer 13 is formed in an island shape by PEP and etching, and a gate insulating layer 64 is deposited on the substrate 61 including the polysilicon layer 63.
[0046]
The process shown in FIG. 10B is the same as the process shown in FIGS. 4D and 2A, and a copper diffusion prevention base layer 65 made of titanium nitride (TiN) or the like is formed on the gate insulating layer 64. After the layer formation, a copper wiring layer 67 is selectively formed in the groove 65a opened by the resist mask 66 made of PEP by using an electroless plating method. As a pretreatment for electroless plating, it is desirable to form Pd nuclei or Cu nuclei having catalytic ability by a displacement plating method.
The process shown in FIG. 10C is the same as the process shown in FIG. 5B, and after removing the photoresist layer 66, an electroless plating method is used to cover the copper wiring layer 67. Two copper diffusion prevention cover layers 68 are formed.
[0047]
In the step shown in FIG. 10D, the polysilicon layer 63 is ion-doped with the gate electrode covered with the second copper diffusion prevention cover layer 68 as a mask to form a low concentration impurity region (n⁻) LDD portion 63a.
[0048]
In the step shown in FIG. 11A, a layer thickness corresponding to the LDD length is further deposited on the second copper diffusion prevention cover layer 69 by using an electroless plating method. 69 is formed. Thereafter, arsenic is ion-doped again to form a high concentration impurity region (n⁺) Source / drain electrodes 13b.
[0049]
In the step shown in FIG. 11B, after performing a heat treatment step such as laser annealing, flash lamp annealing, rapid thermal annealing (RTA), etc., the gate electrode covered with the first copper diffusion prevention cover layer 69 is used as a mask. Then, the copper diffusion preventing underlayer 65 is etched and removed in a self-aligning manner.
[0050]
In the step shown in FIG. 11C, an interlayer insulating layer 70 made of silicon oxide or the like is formed by PE-CVD, and then a mask pattern is formed by a photoresist layer (not shown), and the interlayer insulating layer 70 is etched. Then, a contact hole is formed so that the surface of the polysilicon layer 63 (source / drain region 63b) is exposed. The contact hole is filled with a metal such as aluminum (Al), for example, and a source / drain electrode 71 connected to the source / drain region 63b is formed.
[0051]
According to the above third embodiment, the length of the low-concentration region 63a on the source side and the drain side is equal to the layer thickness of the first copper diffusion prevention cover layer 69, as in the second embodiment described above. A method of manufacturing a thin film transistor having a GOLD structure that can be configured substantially equally, has a low-concentration region 63a having excellent length uniformity, does not require PEP, and can be selectively formed. Can be provided. In this case, since the copper diffusion preventing underlayer 65 is formed on the entire surface up to the annealing step for activating the impurities, temperature unevenness due to the annealing treatment is suppressed, temperature control is facilitated, and uniformity can be achieved. Further, damage to the gate insulating layer 64 in the ion doping process, which is a previous process, can be suppressed. In addition, since there is no film thickness reduction due to the etching of the gate insulating film 64 in the etching process of the copper diffusion preventing underlayer 65, it is easy to set conditions for the ion doping process.
[0052]
Next, a first modification of the method for forming the copper wiring layer 8, 17 or 67 of the first, second and third embodiments described above will be described. In this modification, a metal seed layer 31 is provided under the copper wiring layer 8 (or 17). Here, the same reference numerals are used for the same layers as those described in FIGS. 1 to 3.
In the step shown in FIG. 6A, as in the step shown in FIG. 1A, the base insulating layer 2 is deposited on the substrate 1, and the island-like polysilicon layer 3 is further provided. A gate insulating layer 5 is deposited. A first metal diffusion preventing layer 6 and a metal seed layer 31 are formed on the gate insulating layer 5.
[0053]
In the step shown in FIG. 6B, a mask pattern of the photoresist layer 7 is formed on the metal seed layer 31 using PEP, and a groove is opened so that a region for forming the gate electrode is exposed. . A copper wiring layer 8 is selectively formed in the groove using an electroless plating method.
[0054]
In the step shown in FIG. 6C, after removing the photoresist layer 7, the metal seed layer 31 is etched and removed in a self-aligning manner using the copper wiring layer 8 as a mask. The copper wiring layer 8 is formed so as to have a sufficient layer thickness with respect to the layer thickness of the metal seed layer 31 so that this etching does not affect. Subsequently, the copper diffusion preventing base layer 6 is etched. The etching process for the metal seed layer 31 and the copper diffusion prevention base layer 6 may be performed in separate steps, or may be performed continuously or in the same step. Although the copper wiring layer 8 is used as a mask here, the metal diffusion prevention cover layer 18 may be provided as a mask as in the second embodiment, or a photoresist layer (not shown) may be formed on the copper wiring layer 8. The metal seed layer 31 and the first copper diffusion prevention layer 6 may be etched by providing a mask made of
[0055]
The subsequent manufacturing process shifts to the process shown in FIG. 2B in the first embodiment, and shifts to the process shown in FIG. 5A in the second embodiment. According to this first modification, by providing the metal seed layer 31, not only the electroless plating method but also the electrolytic plating method can be used.
[0056]
A second modification will be described.
In the step shown in FIG. 7A, as in the step shown in FIG. 1A, a base insulating layer 2 is deposited on the substrate 1, and an island-like polysilicon layer 3 is further provided. Then, the gate insulating layer 5 and the metal diffusion preventing underlayer 6 are formed.
[0057]
As shown in FIG. 7B, a mask made of a PEP photoresist layer 7 is formed on the metal diffusion prevention base layer 6, and a groove is opened so that a region for forming a gate electrode is exposed. The A metal seed layer 22 is selectively formed in the groove using an electroless plating method. Further, the copper wiring layer 8 is selectively formed on the metal seed layer 22 by using an electroless plating method or an electrolytic plating method.
In the step shown in FIG. 7C, the metal diffusion preventing underlayer 6 is removed by etching in a self-aligning manner using the copper wiring layer 8 as a mask.
[0058]
Although different from the manufacturing process of each embodiment described above, the photoresist layer 7 is removed after the process shown in FIG. Then, the second copper diffusion preventing layer 9 is formed so as to cover the copper wiring layer 8. The metal seed layer 31 and the first copper diffusion preventing layer 6 may be etched using the second copper diffusion preventing layer 9 as a mask. After this etching is completed, a third copper diffusion prevention layer (corresponding to the third copper diffusion prevention layer 19) is formed so as to cover the second copper diffusion prevention layer 9, the metal seed layer 22, and the first copper diffusion prevention layer 6. ) May be formed.
[0059]
According to the first modification, when the metal seed layer 22 is formed, an etching process is not required, and not only the electroless plating method but also the electrolytic plating method is used as a method for forming the copper wiring layer 8. it can.
In the above-described embodiment, the step of performing low-concentration or high-concentration impurities after etching the copper diffusion prevention base layer 6 has been described. However, the copper diffusion prevention base layer 6 is used as a protective layer at the time of impurity implantation. Alternatively, after the low concentration or high concentration impurity is applied, the copper diffusion preventing underlayer 6 can be etched using the first copper diffusion preventing layer 19 as a mask.
[0060]
In addition, the thin film transistor manufacturing method in the first, second, and third embodiments described above can be easily applied to a thin film transistor manufacturing method used for a liquid crystal display device, an EL display device, or the like.
[0061]
Although specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. For example, in the first, second, and third embodiments, copper is taken as an example of the electrode material. However, the present invention is not limited to this, and alloys including copper and other metals may be applied.
[0062]
Therefore, according to the method for manufacturing a thin film transistor of the present invention, the method is a method for manufacturing a thin film transistor having a GOLD structure in which the number of steps is short and the uniformity on the source side and the drain side is low. Furthermore, a highly reliable gate electrode made of copper surrounded by a metal diffusion prevention layer can be formed, and a copper wiring layer and a copper diffusion prevention cover layer can be selectively formed. Removal and disposal are suppressed, and wiring materials can be saved.
[0063]
Next, as a fourth embodiment, FIGS. 8A and 8B illustrate an example in which the thin film transistor of the present invention is used for a driver circuit of a liquid crystal display device or a transistor connected to a pixel electrode.
The liquid crystal display device 31 is arranged such that a transparent substrate (base layer) 41 provided with a counter electrode 43 on the inner surface side and a transparent substrate (base layer) 32 provided with a pixel electrode 33 on the inner surface side face each other. The periphery of the pair of transparent substrates 41 and 32 is bonded to a frame-shaped sealing material 44, and a liquid crystal layer 42 filled with liquid crystal is provided therein. As these transparent substrates 41 and 32, a glass plate or a quartz glass plate can be used, for example.
[0064]
A plurality of pixel electrodes 33 provided on the inner surface side of the transparent substrate 32 are arranged in a matrix in the row direction and the outer direction, and each of these pixel electrodes 33 is provided with a plurality of TFTs 34 to be electrically connected. Connected. The gates of these TFTs 34 are provided with scanning wirings 36 along the row direction of the pixel electrodes 33, and the sources are provided with signal wirings 35 along the column direction and are electrically connected to each other. One ends of these scanning wirings 36 are respectively connected to a plurality of scanning wiring terminals (not shown) provided at one side edge of the rear transparent substrate 32. These scanning wiring terminals are connected to the scanning line driving circuit 37.
In addition, one end of each of the signal wirings 35 is connected to a signal line driving circuit 38 via a terminal (not shown) of a plurality of signal wirings 35 provided at one end edge of the rear transparent substrate 32. Yes.
[0065]
The scanning line driving circuit 37 and the signal line driving circuit 38 are connected to the liquid crystal controller 39. The liquid crystal controller 39 receives, for example, an image signal and a synchronization signal supplied from the outside, and generates a pixel video signal Vpix, a vertical scanning control signal YCT, and a horizontal scanning control signal XCT.
[0066]
A single film-like transparent counter electrode 43 provided on the inner surface of the transparent substrate 41 faces the plurality of pixel electrodes 33. A color filter is provided on the inner surface of the transparent substrate 41 so as to correspond to the plurality of pixel portions where the plurality of pixel electrodes 33 and the facing electrode 43 face each other, and a light shielding film is provided corresponding to the region between the pixel portions. May be provided.
[0067]
A polarizing plate (not shown) is provided outside the pair of transparent substrates 41 and 32. In the transmissive liquid crystal display device 31, a surface light source (not shown) is provided on the rear side of the rear transparent substrate 32. The liquid crystal display device 30 may be a reflective type or a transflective type.
[0068]
FIG. 9 shows a specific structural example of a thin film transistor used in the pixel circuit of the liquid crystal display device described above. In this example, the thin film transistor shown in FIG. 3D in the first embodiment described above is used.
The thin film transistor is formed on the base insulating layer 2 on a transparent substrate (array substrate) 32 made of glass or the like, and the thin film transistor 51 is provided by the manufacturing process in the first embodiment described above. A source electrode 12a and a drain electrode 12b are formed so as to fill a contact hole provided in the interlayer insulating layer 10. Further, a passivation layer (SiNx) 52 and a planarizing layer 53 are laminated so that the drain electrode portion is exposed on the upper layer. A pixel electrode (ITO) 54 connected to the drain electrode 12b is provided and covered with an alignment film 55 made of polyimide. On the other hand, a counter electrode 43 is provided on the opposing transparent substrate 41 (opposite surface side) and is covered with an alignment film 56 made of polyimide. A liquid crystal layer 42 is interposed between the alignment films 55 and 56.
[0069]
As described above, the thin film transistor of the present invention can be easily used for a driver circuit of a display device typified by a liquid crystal display device or an EL device or a transistor connected to a pixel electrode.
[0070]
In the above embodiment, the formation of the source region and the drain region has been described with respect to the step of implanting a high concentration of impurities using the metal diffusion prevention cover layer provided to cover the surface of the gate electrode as a mask. One of the drain regions may be formed by implanting a high concentration of impurities using the metal diffusion prevention cover layer as a mask.
[0071]
【The invention's effect】
  As described above in detail, according to the present invention, by using a low resistance metal wiring made of copper or the like on a large area substrate, variation in LDD length is reduced, and the manufacturing cost is reduced by reducing the number of manufacturing steps. Realized thin film transistorOfManufacturing method and display device including the thin film transistorSetA manufacturing method can be provided.
[Brief description of the drawings]
FIG. 1 is a process diagram for explaining a thin film transistor manufacturing method according to a first embodiment of the thin film transistor manufacturing method of the present invention;
FIG. 2 is a process diagram for explaining the thin film transistor manufacturing method according to the first embodiment following FIG. 1;
FIG. 3 is a process diagram for describing the manufacturing method of the thin film transistor according to the first embodiment following FIG. 2;
FIG. 4 is a process diagram for explaining a thin film transistor manufacturing method according to a second embodiment of the thin film transistor manufacturing method of the present invention;
FIG. 5 is a process diagram for explaining the manufacturing method of the thin film transistor according to the second embodiment following FIG. 4;
FIG. 6 is a process diagram for describing a first modification.
FIG. 7 is a process diagram for describing a second modification.
FIG. 8 is a diagram for explaining an example in which a thin film transistor of the present invention is used in a driving circuit of a liquid crystal display device as a third embodiment.
FIG. 9 is a diagram illustrating a specific structural example of a thin film transistor used in a driving circuit of a liquid crystal display device according to a third embodiment.
FIG. 10 is a process diagram for explaining a thin film transistor manufacturing method according to a third embodiment of the thin film transistor manufacturing method of the present invention.
FIG. 11 is a process diagram for describing the manufacturing method of the thin film transistor according to the third embodiment following FIG. 10;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Substrate, 2 ... Base insulating layer, 3 '... Amorphous silicon layer, 3 ... Polysilicon layer, 3a ... LDD region, 3b ... Source / drain region, 4, 7, 11 ... Photoresist layer, 5 ... Gate insulating layer , 6 ... 1st copper diffusion prevention layer, 7a ... groove | channel, 8 ... Copper wiring layer, 9 ... 2nd copper diffusion prevention layer, 10 ... Interlayer insulation layer, 11a ... Contact hole, 12 ... Source-drain electrode.

Claims

A first step of providing a semiconductor layer;
A second step of providing a gate insulating layer on the semiconductor layer;
A third step of providing a metal diffusion prevention base layer on the gate insulating layer;
A mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode is formed on the metal diffusion prevention underlayer, and the inside of the groove is formed using an electroless plating method. A fourth step of selectively providing the metal layer on
A fifth step of etching the metal diffusion preventing underlayer using the metal layer as a mask after removing the mask pattern ;
A sixth step of implanting low-concentration impurities into the semiconductor layer using the metal layer as a mask;
A seventh step of providing a first metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by an electroless plating method ;
Using the first metal diffusion prevention cover layer as a mask, high-concentration impurity implantation into the semiconductor layer into which the low-concentration impurity has been implanted with a width corresponding to the thickness of the first metal diffusion prevention cover layer An eighth step of performing
A ninth step of activating the implanted impurities;
A method for manufacturing a thin film transistor having a GOLD structure , comprising:

A first step of providing a semiconductor layer;
A second step of providing a gate insulating layer on the semiconductor layer;
A third step of providing a metal diffusion prevention base layer on the gate insulating layer;
A fourth step of providing a metal seed layer on the metal diffusion prevention underlayer;
On the metal seed layer, a mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode is formed, using the electroless plating method or the electrolytic plating method. A fifth step of selectively providing the metal layer in the groove;
A sixth step of etching the metal seed layer and the metal diffusion prevention underlayer using the metal layer or the photoresist layer provided on the metal layer as a mask after removing the mask pattern;
A seventh step of implanting low concentration impurities into the semiconductor layer using the metal layer as a mask;
An eighth step of providing a first metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by an electroless plating method ;
Using the first metal diffusion prevention cover layer as a mask, high-concentration impurity implantation into the semiconductor layer into which the low-concentration impurity has been implanted with a width corresponding to the thickness of the first metal diffusion prevention cover layer A ninth step of performing
A tenth step of activating the implanted impurities;
A method for manufacturing a thin film transistor having a GOLD structure , comprising:

A first step of providing a semiconductor layer;
A second step of providing a gate insulating layer on the semiconductor layer;
A third step of providing a metal diffusion prevention base layer on the gate insulating layer;
A fourth step of forming a mask pattern having a groove made of a photosensitive resin and opened to expose a region for forming a gate electrode on the metal diffusion prevention base layer;
A fifth step of selectively providing a metal seed layer in the groove using an electroless plating method;
A sixth step of selectively providing the metal layer on the metal seed layer using an electroless plating method or an electrolytic plating method;
After removing the mask pattern, the metal layer as a mask, a seventh step of etching the pre Symbol metal diffusion preventing underlayer,
An eighth step of implanting low-concentration impurities into the semiconductor layer using the metal layer as a mask;
A ninth step of providing a first metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by an electroless plating method;
Using the first metal diffusion prevention cover layer as a mask, high-concentration impurity implantation into the semiconductor layer into which the low-concentration impurity has been implanted with a width corresponding to the thickness of the first metal diffusion prevention cover layer A tenth step of performing
An eleventh step of activating the implanted impurities;
A method for manufacturing a thin film transistor having a GOLD structure, comprising:

A first step of providing a semiconductor layer;
A second step of providing a gate insulating layer on the semiconductor layer;
A third step of providing a metal diffusion prevention base layer on the gate insulating layer;
A mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode is formed on the metal diffusion prevention underlayer, and the inside of the groove is formed using an electroless plating method. A fourth step of selectively providing the metal layer on
A fifth step of providing a second metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by electroless plating after removing the mask pattern ;
A sixth step of etching the metal diffusion prevention layer using the second metal diffusion prevention cover layer as a mask ;
A seventh step of implanting low-concentration impurities into the semiconductor layer using the second metal diffusion prevention cover layer as a mask;
An eighth step of further providing a first metal diffusion prevention cover layer selectively on the second metal diffusion prevention cover layer by an electroless plating method ;
Using the first metal diffusion prevention cover layer as a mask, the semiconductor layer into which the low-concentration impurity is implanted has a width corresponding to the thickness of the first metal diffusion prevention layer cover and is implanted with a high-concentration impurity. A ninth step of performing
A tenth step of activating the implanted impurities;
A method for manufacturing a thin film transistor having a GOLD structure , comprising:

A first step of providing a semiconductor layer;
A second step of providing a gate insulating layer on the semiconductor layer;
A third step of providing a metal diffusion prevention base layer on the gate insulating layer;
A fourth step of providing a metal seed layer on the metal diffusion prevention underlayer;
On the metal seed layer, a mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode is formed, using the electroless plating method or the electrolytic plating method. A fifth step of selectively providing the metal layer in the groove;
A sixth step of providing a second metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by electroless plating after removing the mask pattern ;
A seventh step of etching the metal seed layer and the metal diffusion prevention layer using the second metal diffusion prevention cover layer as a mask ;
An eighth step of implanting low-concentration impurities into the semiconductor layer using the second metal diffusion prevention cover layer as a mask;
A ninth step of further providing a first metal diffusion prevention cover layer selectively by an electroless plating method on the second metal diffusion prevention cover layer;
Using the first metal diffusion prevention cover layer as a mask, high-concentration impurity implantation is performed on the semiconductor layer into which the low-concentration impurity has been implanted, with a width corresponding to the thickness of the first metal diffusion prevention cover layer. A tenth step of performing
An eleventh step of activating the implanted impurities;
A method for manufacturing a thin film transistor having a GOLD structure , comprising:

A first step of providing a semiconductor layer;
A second step of providing a gate insulating layer on the semiconductor layer;
A third step of providing a metal diffusion prevention base layer on the gate insulating layer;
A fourth step of forming a mask pattern having a groove made of a photosensitive resin and opened to expose a region for forming a gate electrode on the metal diffusion prevention base layer;
A fifth step of selectively providing a metal seed layer in the groove using an electroless plating method;
A sixth step of selectively providing the metal layer on the metal seed layer using an electroless plating method or an electrolytic plating method;
A seventh step of providing a second metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by electroless plating after removing the mask pattern ;
An eighth step of etching the metal diffusion prevention base layer using the second metal diffusion prevention cover layer as a mask;
A ninth step of implanting low-concentration impurities into the semiconductor layer using the second metal diffusion prevention cover layer as a mask;
A tenth step of further providing a first metal diffusion prevention cover layer selectively on the second metal diffusion prevention cover layer by an electroless plating method;
Using the first metal diffusion prevention cover layer as a mask, high-concentration impurity implantation into the semiconductor layer into which the low-concentration impurity has been implanted with a width corresponding to the thickness of the first metal diffusion prevention cover layer An eleventh step of performing
A twelfth step of activating the implanted impurities;
Method for manufacturing a thin film transistor having a GOLD structure characterized by it to contain.

A first step of providing a semiconductor layer;
A second step of providing a gate insulating layer on the semiconductor layer;
A third step of providing a metal diffusion prevention base layer on the gate insulating layer;
A mask pattern made of a photosensitive resin and having a groove opened so as to expose a region for forming a gate electrode is formed on the metal diffusion prevention underlayer, and the inside of the groove is formed using an electroless plating method. A fourth step of selectively providing the metal layer on
A fifth step of providing a second metal diffusion prevention cover layer so as to selectively cover the surface of the metal layer by electroless plating after removing the mask pattern;
A sixth step of implanting low-concentration impurities into the semiconductor layer using the second metal diffusion prevention cover layer as a mask;
A seventh step of further providing a first metal diffusion prevention cover layer selectively on the second metal diffusion prevention cover layer by an electroless plating method;
Using the first metal diffusion prevention cover layer as a mask, high-concentration impurity implantation into the semiconductor layer into which the low-concentration impurity has been implanted with a width corresponding to the thickness of the first metal diffusion prevention cover layer An eighth step of performing
A ninth step of activating the implanted impurities;
A tenth step of etching the metal diffusion prevention layer using the first metal diffusion prevention cover layer as a mask;
A method for manufacturing a thin film transistor having a GOLD structure, comprising:

The step of providing the metal layer, a method of manufacturing a thin film transistor having a GOLD structure according to any one of claims 1 to 7, characterized in that it comprises the step of providing a metal layer comprising a copper layer or copper selectively .

The manufacturing method of a display apparatus provided with the thin-film transistor of any one of Claim 1 thru | or 8.