JP4421144B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に縦型ＭＯＳ（Metal-Oxide-Semiconductor）ゲート構造を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体中にトレンチ（trench：溝）を形成し、これを利用して形成するトレンチ・ゲート構造は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Field Effect Transistor）などの半導体素子に応用され、特に電力用などの用途において有利な構造である。例えば、トレンチ・ゲート構造を有するＭＯＳＦＥＴは、スイッチング速度が速く、電流容量が大きく、数１０ボルト〜１００ボルト程度の耐圧が得られるため、携帯型端末やパーソナル・コンピュータなどのスイッチング電源などに広く利用されつつある。
【０００３】
以下、このようなＭＯＳゲートパワー半導体装置の一例として、ｎチャネル型トレンチＭＯＳＦＥＴを例に挙げて説明する。
【０００４】
図１０は、本発明者が本発明に至る過程で試作したｎチャネル型トレンチＭＯＳＦＥＴの要部断面構造を表す模式図である。
【０００５】
すなわち、同図は、パワーＭＯＳＦＥＴとして半導体ウェーハ上に並列形成された複数の素子単位のうちのひとつの素子単位の半分（ハーフピッチ）の断面構造を表す。
【０００６】
その概略構造を説明すると、ｎ⁻型ドリフト層１０８とｐ型ベース層１１０が積層形成された半導体ウェーハに、トレンチＴが形成され、このトレンチＴの内壁面に形成されたゲート絶縁膜１０２を介してゲート電極１０４が形成されている。ｎ⁻型ドリフト層１０８の裏面側にはｎ^＋型ドレイン領域１１２を介してドレイン電極１１４が形成されている。一方、ｐ型ベース層１１０の上には、ゲートに隣接して形成されたｎ^＋型ソース領域１１６と、これに隣接して形成されたｐ^＋型領域１１８とが設けられ、これらを跨ぐようにソース電極１２０が形成されている。
【０００７】
このようなパワーＭＯＳＦＥＴにおいて、ゲート電極１０４に所定の電圧を印加すると、ｐ型ベース層１１０のうちのゲート絶縁膜１０２に隣接した領域に反転層が形成され、ソースとドレインとの間でオン状態が形成される。
【０００８】
【発明が解決しようとする課題】
しかし、図１０に例示したようなＭＯＳＦＥＴにおいては、素子を微細化してもオン抵抗を効果的に低減できないという問題があった。
【０００９】
すなわち、図１０に例示したようなＭＯＳＦＥＴの場合、オン時の素子の抵抗、すなわち「オン抵抗」は、主に「チャネル抵抗成分」と「ドリフト抵抗成分」とにより決定される。「チャネル抵抗成分」とは、オン時にｐ型ベース領域１１０に形成されるチャネル領域の抵抗成分であり、一方、「ドリフト抵抗成分」とは、ｎ⁻型ドリフト層１０８においてオン電流が受ける抵抗成分である。
【００１０】
素子のオン抵抗を下げるために、当初は、図１０における素子単位のピッチａを縮小することによって素子密度すなわちチャネル密度を増加させ、素子のオン抵抗を低減させてきた。
【００１１】
しかしながら、近年の半導体微細加工技術の急速な進展により、チャネル密度は急速に増大し、「チャネル抵抗成分」は大幅に低下しつつある。具体的には、素子ピッチａが、０．５μｍを下回るまで微細化が進められつつある。つまり、図１０には素子単位の半分（ハーフピッチ）を表したが、この図示した構造を左右に展開した実際の素子においては、隣接する２つのトレンチ・ゲートの間に挟まれたｐ型ベース層１１０の幅は、素子ピッチａにほぼ等しく、０．５μｍを下回るまでに微細化されつつある。
【００１２】
そして、このような状況において、最新のパワーＭＯＳＦＥＴにおけるオン抵抗は、前述したドリフト抵抗成分によるものが抵抗全体の約２／３を占めるまでになりつつある。
【００１３】
つまり、製造プロセスをさらに改良して素子ピッチａをさらに微細化させたとしても、素子のオン抵抗の顕著な低下は望めないという問題が生じている。
【００１４】
例えば、素子耐圧が３０ボルト系のＭＯＳＦＥＴの場合、素子のオン抵抗を２０ｍΩｍｍ^２ 以下に下げることは非常に困難になっている。
【００１５】
この問題に対処するためには、ドリフト層１０８の層厚ｔを薄くして「ドリフト抵抗成分」を下げる必要がある。このために、ゲート絶縁膜を厚くして、ゲート（ソース）・ドレイン間に電圧が印加された時に、印加電圧の一部をゲート絶縁膜に分担させることによって、ドリフト層の厚さを薄くする方法も考えられる。
【００１６】
図１１は、この発想に基づいて作成したＭＯＳＦＥＴの断面構造を表す模式図である。
すなわち、同図に例示したＭＯＳＦＥＴの場合、ゲート絶縁膜１０２を厚く形成することにより印加電圧を負担させ、これによってドリフト層１０８の層厚ｔを薄くしている。
【００１７】
しかし、このようにゲート絶縁膜１０２を厚く形成すると、閾値電圧が上昇してしまう。その結果として、同一のゲート電圧を印加した場合のオン抵抗は、チャネル抵抗が高くなる分だけ上昇し、素子全体のオン抵抗を効果的に低減することができないという問題があった。
【００１８】
以上説明したように、従来のパワーＭＯＳＦＥＴにおいては、オン抵抗が「ドリフト抵抗成分」により決定されているために、素子を微細化してもそのオン抵抗を効率良く低下できないという問題があった。
【００１９】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、ドリフト抵抗成分を効果的に下げることによって、素子を微細化するとオン抵抗をさらに低減できるような独特の構造を有するパワーＭＯＳＦＥＴなどの半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様によれば、第１導電型のドレイン層と、前記ドレイン層の上に設けられ前記ドレイン層よりも不純物濃度が低い第１導電型のドリフト層と、前記ドリフト層の上に設けられた第２導電型のベース層と、前記ベース層の上に設けられた第１導電型のソース領域と、前記ベース層と前記ドリフト層を貫通して前記ドレイン層に達するトレンチの内壁面に形成されたゲート絶縁膜及びこれを介して前記トレンチの内部に設けられたゲート電極とを有するトレンチ・ゲートと、を備え、前記ドリフト層は、前記ドレイン層の近傍において、前記トレンチの深さ方向に沿って前記ドレイン層に近づくに従って前記第１導電型の不純物濃度が上昇する濃度勾配を有し、前記ドリフト層は、前記ベース層の近傍において、前記トレンチの深さ方向に沿って前記ベース層に近づくに従って前記第１導電型の不純物濃度が上昇する濃度勾配を有し、前記ドリフト層は、前記ドレイン層との界面近傍の不純物濃度の遷移する領域を除く部分において、前記トレンチの深さ方向に沿って上部と下部との間に前記第１導電型の不純物濃度が極小となる部分を有することを特徴とする半導体装置が提供される。
【００２１】
上記構成によれば、耐圧を維持しつつドリフト抵抗成分を効果的に低減することができる。
【００２４】
ここで、前記ドリフト層の前記不純物濃度は、前記ベース層と隣接した部分において１×１０^１７乃至３×１０^１７ｃｍ^−３の範囲内にあり、前記極小となる部分において１×１０^１６乃至９×１０^１６ｃｍ^−３の範囲内にあり、前記ドレイン層と隣接した部分において１×１０^１７乃至３×１０^１７ｃｍ^−３の範囲内にあることを特徴とすると、耐圧とオン抵抗のバランスの点で特に好ましい。
【００２５】
また、隣接する一対の前記トレンチ・ゲートの間に設けられた前記ベース層の幅が、０．５μｍ以下であるような微細化を実施した際に、本発明は特に有効に作用する。
【００２６】
また、前記トレンチ・ゲートは、前記ドレイン層に達するものとするこにとより、ドリフト層の厚みを薄くしてドリフト抵抗成分を顕著に低減することができる。
【００２７】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００２８】
図１は、本発明の実施の形態にかかるｎチャネルトレンチＭＯＳＦＥＴの要部断面構造を表す模式図である。
【００２９】
すなわち、同図は、パワーＭＯＳＦＥＴとして半導体ウェーハ上に並列形成された複数の素子単位のうちのひとつの素子単位の半分（ハーフピッチ）の断面構造を表す。
【００３０】
その構造を概説すると、ｎ^＋型ドレイン層１２、ｎ型ドリフト層８およびｐ型ベース層１０が積層形成された半導体ウェーハに、トレンチＴが形成され、このトレンチＴの内壁面に形成されたゲート絶縁膜２を介してゲート電極４が形成されている。すなわち、トレンチ・ゲートは、ウェーハの表面側からｎ型ドリフト層８を貫通してｎ^＋型ドレイン層１２に達するように形成されている。
【００３１】
ｐ型ベース層１０の上には、トレンチ・ゲートに隣接して形成されたｎ^＋型ソース領域１６と、これに隣接して形成されたｐ^＋型領域１８とが設けられ、これらを跨ぐようにソース電極２０が形成されている。
【００３２】
一方、ｎ^＋型ドレイン領域１２の裏面側には、ドレイン電極１４が形成されている。
【００３３】
ここで、図１に例示したＭＯＳＦＥＴにおいては、ゲート絶縁膜２の厚みが２段階に変化している点にひとつの特徴がある。つまり、トレンチ・ゲートのうちの、ｐ型ベース層１０まではゲート絶縁膜２は薄く、ドリフト層８とｎ^＋ドレイン層１２に隣接する部分においては、ゲート絶縁膜２は厚く形成されている。このようにゲート絶縁膜２の厚みに分布を設けることにより、素子の閾値を上げることなく、ゲート絶縁膜２に電圧を分担させてドリフト層８の厚みを薄くするとができる。
【００３４】
すなわち、チャネルが形成されるｐ型ベース層１０の部分ｂ１においては、ゲート絶縁膜２の膜厚Ｃ１は薄く形成されている。このように、ベース層１０に隣接したゲート絶縁膜２を薄くすると、同じ電圧値が印加されたきに、絶縁膜が厚い場合と比較して閾値を下げることができ、同時に、チャネルの反転度が増すため電流の流量が多くなりオン抵抗を低減することができる。
【００３５】
そして、ドリフト層８以下の部分ｂ２においてはゲート絶縁膜２の膜厚Ｃ２を厚く形成することにより、ゲート（ソース）・ドレイン間に印加される電圧の一部を分担させることが可能となる。その結果として、ドリフト層８の層厚ｔを薄くして「ドリフト抵抗成分」を効果的に下げることができる。その結果として、素子のオン抵抗を下げることが可能となる。
【００３６】
このようにしてドリフト層８の層厚ｔを薄くできるため、図１に例示した構造の場合、トレンチ・ゲートが、薄いドリフト層８を貫通してドレイン層１２にまで貫通した構造となっている。但し、後に本発明の変型例として紹介するように、トレンチ・ゲートは、ドリフト層８を必ずしも貫通する必然性はなく、ドリフト層８の途中まで形成されていてもよい。
【００３７】
さて、本発明のＭＯＳＦＥＴの２つ目の特徴は、ドリフト層８の不純物濃度勾配にある。すなわち、本発明においては、ドリフト層８の不純物濃度勾配を深さ方向に見て一定ではなく、独特の分布とすることにより、「ドリフト抵抗成分」をさらに効果的に下げることができる。
【００３８】
図２は、本発明のＭＯＳＦＥＴのドリフト層８における深さ方向の不純物濃度勾配を例示するグラフ図である。本発明においては、まず、同図に表したように、ドリフト層８のｎ型不純物の濃度を深さ方向に見て順次増加するように分布させる。本発明者の試作検討の結果によれば、同図に例示した如く、ドリフト層８の上端Ａ、すなわちｐ型ベース層１０に隣接した部分における不純物濃度は、１×１０^１６乃至９×１０^１６ｃｍ^−３の範囲内にあることが望ましいことが分かった。上端Ａにおける濃度がこれよりも高いと、素子の耐圧が不足し、逆に濃度がこれよりも低いと、オン抵抗が十分に下がらないからである。
【００３９】
さらに、素子の耐圧とオン抵抗とのバランスを考慮すると、上端Ａにおけるドリフト層８の不純物濃度は、より実用的には、３×１０^１６乃至７×１０^１６ｃｍ^−３の範囲内にあることが望ましく、さらに好適には、４×１０^１６乃至６×１０^１６ｃｍ^−３の範囲内にあることがさらに望ましい。
【００４０】
次に、ドリフト層８の不純物濃度を図２の如く変化させた場合の下端Ｂ、すなわちドレイン層１２に隣接した部分の不純物濃度について説明する。
【００４１】
図３は、ドリフト層８の下端の不純物濃度に対するＭＯＳＦＥＴの耐圧Ｖとオン抵抗Ｒｏｎの依存性を表すグラフ図である。
【００４２】
すなわち、同図の横軸はドリフト層８の下端Ｂにおける不純物濃度を表し、同図の左縦軸はＭＯＳＦＥＴの耐圧Ｖ、右縦軸はオン抵抗Ｒｏｎをそれぞれ表す。なお、ここでドリフト層８の上端Ａにおける不純物濃度は５．５×１０^１６ｃｍ^−３に固定した。
【００４３】
またここで用いた素子構造パラメータとしては、図１に表した素子単位のハーフピッチａ＝０．４μｍ、ドリフト層８の層厚ｔ＝１．２μｍ、薄いゲート絶縁膜の部分ｂ１＝０．５μｍ、厚いゲート絶縁膜の部分ｂ２＝１．５μｍ、薄いゲート絶縁膜の膜厚ｃ１＝０．０１５μｍ、厚いゲート絶縁膜の膜厚ｃ２＝０．１５μｍとした。
【００４４】
図３から、素子のオン抵抗Ｒｏｎは、下端Ｂの不純物濃度を上げるに従って低下する一方、素子の耐圧Ｖは、不純物濃度に対して極大値を有することが分かる。例えば、ドリフト層の不純物濃度が約２．１×１０^１７ｃｍ^−３において耐圧は約３６．３ボルトのピーク値を達成し、この時のオン抵抗は、約１．７３mΩｍｍ^２である。
【００４５】
また、ドリフト層８下端の不純物濃度を２．３×１０^１７ｃｍ^−３とすると、素子の耐圧Ｖは３６ボルトで、オン抵抗Ｒｏｎは約１．７ｍΩｍｍ^２となる。
ドリフト層の不純物濃度を一定としたこれまでのＭＯＳＦＥＴと比較すると、上記具体例の場合、オン抵抗を約１／１０に低減できる。
【００４６】
より一般的には、ドリフト層８の前記不純物濃度は、ドレイン層１２と隣接した部分において、１×１０^１７乃至３×１０^１７ｃｍ^−３の範囲内にあることが望ましい。さらに、素子の耐圧とオン抵抗とのバランスを考慮すると、ドリフト層８の前記不純物濃度は、ドレイン層１２と隣接した部分において、１．７×１０^１７乃至２．４×１０^１７ｃｍ^−３の範囲内にあることが望ましい。さらに、ドレイン層１２と隣接した部分において、１．８×１０^１７乃至２．３×１０^１７ｃｍ^−３の範囲内とすると、３６ボルトを越える高耐圧が得られる点でさらに望ましい。
【００４７】
本発明によれば、このように、ドリフト層８の不純物濃度を深さ方向に見て順次増加するような分布とすることにより、耐圧を維持しつつ、「ドリフト抵抗成分」を効果的に下げることができる。つまり、耐圧を維持しつつ、素子のオン抵抗を低下させることが可能となる。
【００４８】
ドリフト層８とドレイン層１２の不純物濃度は、２桁ほども異なるために、その境界面での電界集中が問題となる。本発明によれば、ゲート絶縁膜２を厚くすることによって臨界電界を上げることができるが、さらにドリフト層８にこのような濃度勾配を設けることによって電界が境界部のみに集中することを抑制し、ドリフト層の下部（ドレイン層に近い部分）から中部に向けて電界集中領域を拡げて緩和させることによって耐圧が上昇し、そのぶんドリフト層濃度の底上げができることによりオン抵抗を下げることが可能となる。
【００４９】
なお、図２においては、ドリフト層８の不純物濃度がほぼ直線状に変化する分布を例示したが、本発明はこれには限定されず、不純物濃度は、曲線状あるいは階段状に変化しても良い。すなわち、ドリフト層８の不純物濃度が深さ方向にみて順次増加するような分布であって、同様の効果が得られる限りにおいては、本発明の範囲に包含される。従って、例えば、ドリフト層８の形成にあたって、不純物濃度が異なる複数の層を順次形成しても良い。
【００５０】
さらに、本発明者は、ドリフト層８の不純物濃度にもうひとつの工夫を加えることにより、耐圧を維持しつつオン抵抗をさらに下げることができることを知得するに至った。
【００５１】
図４は、本発明におけるドリフト層８の不純物濃度分布のもうひとつの例を表すグラフ図である。すなわち、同図の横軸はドリフト層８の深さ方向の距離を表し、縦軸はドリフト層８の不純物濃度を表す。
【００５２】
図４に例示した不純物濃度分布は、深さ方向に見て「略Ｖ字状」の不純物濃度分布を有する。これは換言すると、図２に例示したような不純物濃度分布において、上側すなわちｐ型ベース層１０と接する部分に、高い不純物濃度の領域を付加した分布であると言える。
【００５３】
本発明者は、図４に例示した不純物濃度分布を有する素子についても定量的な評価を行った。
【００５４】
図５は、図４に表した不純物濃度分布を与えた場合のドリフト層８の下端の不純物濃度に対するＭＯＳＦＥＴの耐圧Ｖとオン抵抗Ｒｏｎの依存性の一例を表すグラフ図である。
【００５５】
すなわち、同図の横軸はドリフト層８の下端Ｂにおける不純物濃度を表し、同図の左縦軸はＭＯＳＦＥＴの耐圧Ｖ、右縦軸はオン抵抗Ｒｏｎをそれぞれ表す。なお、ここでの素子構造パラメータは図３に関して前述したのと同様である。また、ドリフト層の上端Ａにおける不純物濃度は、１．５×１０^１７ｃｍ^−３に固定した。
【００５６】
図５から、素子のオン抵抗Ｒｏｎは、下端Ｂの不純物濃度を上げるに従って低下する一方、素子の耐圧Ｖは、不純物濃度に対して極大値を有することが分かる。これらの傾向は、図３に例示したものと同様であるが、図３と比較すると、耐圧はほぼ同一レベルを維持しつつ、オン抵抗Ｒｏｎが有意に下がっていることが分かる。
【００５７】
例えば、図５においては、ドリフト層の不純物濃度が約１．９×１０^１７ｃｍ^−３〜２．１×１０^１７ｃｍ^−３において耐圧は約３６．３ボルトのピーク値を達成している。そして、この時のオン抵抗は、不純物濃度が約１．９×１０^１７ｃｍ^−３の場合に、約１．６８ボルトであり、不純物濃度が２．１×１０^１７ｃｍ^−３においては約１．６６ボルトまで低下している。つまり、図３と比較すると、耐圧はほぼ同一で、オン抵抗を約１０パーセント下げることができる。
【００５８】
ここで、再び図４に戻ってより一般的な場合について説明をすると、ドリフト層８の上端Ａ、すなわちｐ型ベース層１０に隣接した部分における不純物濃度は、１×１０^１７乃至３×１０^１７ｃｍ^−３の範囲内にあることが望ましい。上端Ａにおける濃度がこれよりも高いと、素子の耐圧が不足し、逆に濃度がこれよりも低いと、オン抵抗が十分に下がらないからである。
【００５９】
さらに、素子の耐圧とオン抵抗とのバランスを考慮すると、上端Ａにおけるドリフト層８の不純物濃度は、より実用的には、１．４×１０^１７乃至２×１０^１７ｃｍ^−３の範囲内にあることが望ましい。
【００６０】
一方、ドリフト層８の不純物濃度が極小となる部分においては、その値は、１×１０^１６乃至９×１０^１６ｃｍ^−３の範囲内にあることが望ましい。
【００６１】
また、ドリフト層８の前記不純物濃度は、ドレイン層１２と隣接した部分においては、１×１０^１７乃至３×１０^１７ｃｍ^−３の範囲内にあることが望ましい。さらに、素子の耐圧とオン抵抗とのバランスを考慮すると、ドリフト層８の前記不純物濃度は、ドレイン層１２と隣接した部分において、１．４×１０^１７乃至２．６×１０^１７ｃｍ^−３の範囲内にあることが望ましい。さらに、この部分の不純物濃度を１．７×１０^１７乃至２．２×１０^１７ｃｍ^−３の範囲内とすれば、３６ボルトを越える耐圧が得られる点で顕著な効果が得られる。
【００６２】
図６は、素子内部におけるブレイクダウン時の電界分布の一例を表す模式図である。すなわち、同図（ａ）は、ドリフト層の不純物濃度分布が深さ方向に一定の場合の電界分布を表し、同図（ｂ）は、ドリフト層の不純物濃度分布が図４に表した分布を有する素子の電界分布をそれぞれ表す。
【００６３】
ここで、図６（ａ）の素子の場合、本発明による同図（ｂ）の素子とほぼ同程度のオン抵抗とするために、ｎ型不純物の濃度をドリフト層全体に亘って１．４５×１０^１７ｃｍ^−３とした。この評価の結果、ドリフト層の不純物濃度が一定の場合（図６（ａ））の耐圧は約３４ボルトであったのに対して、本発明に基づき略Ｖ字状の濃度分布を与えた場合（図６（ｂ））は、耐圧を約３６．３ボルトまで高めることができた。つまり、ドリフト層の不純物濃度を一定とした場合と比較すると、本発明によれば、素子のオン抵抗を同程度とした場合に耐圧を高くすることができる。
【００６４】
ドリフト層に図４に例示したような略Ｖ字状の濃度分布を設けると素子の特性が向上する理由は、以下の通りである。
【００６５】
すなわちまず、ドリフト層８の下側においてドレイン層１２へ向けて上昇する濃度勾配を与えることにより、前述したように、ドリフト層８とドレイン層１２との間の電界集中を緩和して耐圧の向上とオン抵抗の低減を果たせる。
【００６６】
さらに、チャネルがオンして電流が流れるドリフト層８の上側（ベース層側）に適度な高濃度領域を挿入することによって、電界緩和と同時にオン抵抗の低減を実現できる。これは下側の電界集中領域から離れ、影響の少ない上側は濃度を上げても目的とする電界緩和を果たせるためである。
【００６７】
図６に表したブレイクダウン時の電界分布を見ても、ドリフト層の濃度一定の場合（図６（ａ））は耐圧が３４．０Ｖ程度にとどまるのに対して、略Ｖ字状の濃度勾配を設けた場合（図６（ｂ））は耐圧が３６．４Ｖまで上昇しており、ブレイクダウン電圧が高い（印加電圧が高い）のにもかかわらず、ドリフト層８とドレイン層１２とゲート絶縁膜２の交わる部分の電界集中度を同等に抑制ができていることが見てとれる。
【００６８】
このように、本発明によれば、ドリフト層の深さ方向の濃度分布を略Ｖ字状とすることにより、耐圧を下げることなく、素子のオン抵抗を効果的に下げることができる。これは、素子のオン状態における抵抗成分のうちの「ドリフト抵抗成分」すなわち、ドリフト層８における抵抗成分を効果的に下げたことを意味する。
【００６９】
その結果として、素子のオン抵抗に占める「チャネル抵抗成分」の割合が増加する。従って、素子ピッチ（図１における幅ａ）を縮小することによりチャネル密度を上げて「チャネル抵抗成分」を下げれば、素子のオン抵抗をさらに低下させることが可能となる。つまり、素子単位を微細化することによるオン抵抗の低減を果たせるようになる。
【００７０】
本発明のこの効果は、図１に例示した素子単位を左右に展開した場合に形成される実際の素子構造において、隣接するトレンチ・ゲートの間に挟まれたｐ型ベース層１０の幅が０．５μｍを下回るほどに微細化が進んだ時に、特に顕著となる。
【００７１】
つまり、本発明によれば、このように素子を微細化して、オン抵抗に占める「ドリフト抵抗成分」の割合が顕著となった時に、その「ドリフト抵抗成分」を効果的に下げ、結果として、素子のオン抵抗を大幅に低下させることが可能となる。
【００７２】
なお、図４においては、ドリフト層８の不純物濃度がほぼ連続的な曲線状に変化する分布を例示したが、本発明はこれには限定されず、不純物濃度は、直線状あるいは階段状に変化しても良い。すなわち、ドリフト層８の不純物濃度が深さ方向にみて極小値を有する略Ｖ字状の分布を有する限りにおいては、本発明の範囲に包含される。従って、例えば、ドリフト層８の形成にあたって、不純物濃度が異なる複数の層を順次形成しても良い。
【００７３】
次に、本発明のＭＯＳＦＥＴの変型例のいくつかを紹介する。
【００７４】
図７は、本発明のＭＯＳＦＥＴの第１の変型例を表す要部断面図である。同図については、図１乃至図６に関して前述した要素に同一の符号を付して詳細な説明は省略する。
【００７５】
本変型例においても、ドリフト層８は、図２あるいは図４に例示したような不純物濃度分布を有する。そしてさらに、本変型例においては、トレンチ・ゲートがｎ型ドリフト層８を貫通しておらず、ドリフト層８の途中で終端している。素子のオン抵抗よりも耐圧のほうがより優先されるような用途においては、このような構造が好適である場合もある。
【００７６】
図８は、本発明のＭＯＳＦＥＴの第２の変型例を表す要部断面図である。同図についても、図１乃至図７に関して前述した要素に同一の符号を付して詳細な説明は省略する。
【００７７】
本変型例においても、ドリフト層８は、図２あるいは図４に例示したような不純物濃度分布を有する。そしてさらに、本変型例においては、ゲート絶縁膜２の膜厚が、トレンチＴの深さ方向に沿って順次増加するような分布を有する。このようにしても、素子の閾値を上げることなく、ドリフト層に隣接した部分においては、ゲート（ソース）・ドレイン間に印加された電圧の一部を厚いゲート絶縁膜２に分担させて、ドリフト層８の膜厚ｔを薄くして「ドリフト抵抗成分」を低下させることができる。
【００７８】
なお、図８に表した具体例においては、トレンチ・ゲートがドリフト層８を貫通しているが、これの代わりに図７に例示した如く、トレンチ・ゲートがドリフト層８の途中で終端していてもよいことはもちろんである。
【００７９】
図９は、本発明のＭＯＳＦＥＴの第３の変型例を表す要部断面図である。同図についても、図１乃至図８に関して前述した要素に同一の符号を付して詳細な説明は省略する。
【００８０】
本変型例においても、ドリフト層８は、図２あるいは図４に例示したような不純物濃度分布を有する。そしてさらに、本変型例においては、ゲート絶縁膜２の膜厚が、トレンチＴの深さ方向に沿って段階的に増加するような分布を有する。このようにしても、素子の閾値を上げることなく、ドリフト層に隣接した部分においては、ゲート（ソース）・ドレイン間に印加された電圧の一部を厚いゲート絶縁膜２に分担させて、ドリフト層８の膜厚ｔを薄くして「ドリフト抵抗成分」を低下させることができる。
【００８１】
なお、図９に表した具体例においては、トレンチ・ゲートがドリフト層８の途中で終端しているが、これの代わりに図１乃至図８に例示した如く、トレンチ・ゲートがドリフト層８を貫通していてもよいことはもちろんである。
【００８２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００８３】
例えば、各具体例における各要素の寸法や形状、導電型、不純物濃度、材料などについては、当業者が公知の範囲から適宜選択して本発明と同様の作用効果が得られるものも本発明の範囲に包含される。
【００８４】
【発明の効果】
以上詳述したように、本発明によれば、チャネル部のゲート絶縁膜は薄く、ドリフト層に隣接したゲート絶縁膜は厚く形成することにより、素子の閾値を上げることなく、ゲート絶縁膜に電圧を分担させてドリフト層の厚みを薄くするとができる。その結果として、ドリフト抵抗成分を低下させ、素子のオン抵抗を効果的に下げることができる。
【００８５】
また、本発明によれば、ドリフト層の不純物濃度を深さ方向に見て順次増加するような分布とすることにより、耐圧を維持しつつ、ドリフト抵抗成分を効果的に下げることができる。つまり、耐圧を維持しつつ、素子のオン抵抗を低下させることが可能となる。
【００８６】
また、本発明によれば、ドリフト層の深さ方向の濃度分布を略Ｖ字状とすることにより、耐圧を下げることなく、素子のオン抵抗のうちのドリフト抵抗成分を効果的に下げることができる。その結果として、素子のオン抵抗に占める「チャネル抵抗成分」の割合が増加し、素子ピッチを縮小することによりチャネル密度を上げて「チャネル抵抗成分」を下げれば、素子のオン抵抗をさらに低下させることが可能となる。
【００８７】
つまり、本発明によれば、耐圧を維持しつつオン抵抗を低減した半導体装置を提供することがてきるようになり、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるｎチャネルトレンチＭＯＳＦＥＴの要部断面構造を表す模式図である。
【図２】本発明のＭＯＳＦＥＴのドリフト層８における深さ方向の不純物濃度勾配を例示するグラフ図である。
【図３】ドリフト層８の下端の不純物濃度に対するＭＯＳＦＥＴの耐圧Ｖとオン抵抗Ｒｏｎの依存性を表すグラフ図である。
【図４】本発明におけるドリフト層８の不純物濃度分布のもうひとつの例を表すグラフ図である。
【図５】図４に表した不純物濃度分布を与えた場合のドリフト層８の下端の不純物濃度に対するＭＯＳＦＥＴの耐圧Ｖとオン抵抗Ｒｏｎの依存性を表すグラフ図である。
【図６】素子内部におけるブレイクダウン時の電界分布の一例を表す模式図である。
【図７】本発明のＭＯＳＦＥＴの第１の変型例を表す要部断面図である。
【図８】本発明のＭＯＳＦＥＴの第２の変型例を表す要部断面図である。
【図９】本発明のＭＯＳＦＥＴの第３の変型例を表す要部断面図である。
【図１０】本発明者が本発明に至る過程で試作したｎチャネルトレンチＭＯＳＦＥＴの要部断面構造を表す模式図である。
【図１１】ゲート絶縁膜を厚くしたＭＯＳＦＥＴの断面構造を表す模式図である。
【符号の説明】
２ ゲート絶縁膜
４ ゲート電極
８ ドリフト層
１０ ベース層
１２ ドレイン層
１４ ドレイン電極
１６ ソース領域
１８ ｐ型領域
２０ ソース電極
１０２ ゲート絶縁膜
１０４ ゲート電極
１０８ ドリフト層
１１０ ベース層
１１２ ドレイン領域
１１４ ドレイン電極
１１６ ソース領域
１１８ ｐ^＋型領域
１２０ ソース電極
Ｔ トレンチ

Claims (6)

1. 第１導電型のドレイン層と、
   前記ドレイン層の上に設けられ前記ドレイン層よりも不純物濃度が低い第１導電型のドリフト層と、
   前記ドリフト層の上に設けられた第２導電型のベース層と、
   前記ベース層の上に設けられた第１導電型のソース領域と、
   前記ベース層と前記ドリフト層を貫通して前記ドレイン層に達するトレンチの内壁面に形成されたゲート絶縁膜及びこれを介して前記トレンチの内部に設けられたゲート電極とを有するトレンチ・ゲートと、
   を備え、
   前記ドリフト層は、前記ドレイン層の近傍において、前記トレンチの深さ方向に沿って前記ドレイン層に近づくに従って前記第１導電型の不純物濃度が上昇する濃度勾配を有し、
   前記ドリフト層は、前記ベース層の近傍において、前記トレンチの深さ方向に沿って前記ベース層に近づくに従って前記第１導電型の不純物濃度が上昇する濃度勾配を有し、
   前記ドリフト層は、前記ドレイン層との界面近傍の不純物濃度の遷移する領域を除く部分において、前記トレンチの深さ方向に沿って上部と下部との間に前記第１導電型の不純物濃度が極小となる部分を有することを特徴とする半導体装置。
2. 前記ドリフト層の前記不純物濃度は、前記ベース層と隣接した部分において１×１０^１７乃至３×１０^１７ｃｍ^−３の範囲内にあり、前記極小となる部分において１×１０^１６乃至９×１０^１６ｃｍ^−３の範囲内にあり、前記ドレイン層と隣接した部分において１×１０^１７乃至３×１０^１７ｃｍ^−３の範囲内にあることを特徴とする請求項１記載の半導体装置。
3. 隣接する一対の前記トレンチ・ゲートの間に設けられた前記ベース層の幅が、０．５μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ゲート絶縁膜は、前記ベース層に隣接した部分よりも前記ドリフト層に隣接した部分において厚く形成されたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記ゲート絶縁膜の膜厚は、前記トレンチの深さ方向に沿って前記ドレイン層に近づくにつれて順次増加することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記ゲート絶縁膜の膜厚は、前記トレンチの深さ方向に沿って前記ドレイン層に近づくにつれて段階的に増加することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。

Images