JP4397576B2

JP4397576B2 - Driving method of display device

Info

Publication number: JP4397576B2
Application number: JP2002331344A
Authority: JP
Inventors: 潤小山; 肇木村; 優山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2002-11-14
Filing date: 2002-11-14
Publication date: 2010-01-13
Anticipated expiration: 2022-11-14
Also published as: JP2004163777A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルビデオ信号を入力して、画像の表示を行う表示装置に関する。特に、発光素子を有する表示装置に関する。また、表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】
発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像を表示を行う表示装置について以下に説明する。
【０００３】
ここで本明細書中では、発光素子は、電界が生じると発光する有機化合物層を陽極及び陰極で挟んだ構造を有する素子（ＯＬＥＤ素子）を示すものとして説明を行うが、これに限定されない。陽極と陰極の間に、電界を印加することで発光する素子であれば自由に用いることができる。
【０００４】
表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。
【０００５】
ディスプレイの構成について、図１７にブロック図を示す。図１７において、ディスプレイ１７００は、ソース信号線駆動回路１７０１と、ゲート信号線駆動回路１７０２と、画素部１７０３とによって構成されている。画素部は、マトリクス状に画素が配置された構成となっている。
【０００６】
画素部の各画素に、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する手法について説明する。
【０００７】
図７に、ディスプレイの画素部の構成を示す。画素部７００には、ソース信号線Ｓ１〜Ｓｘ、ゲート信号線Ｇ１〜Ｇｙ、電源供給線Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素８００は、スイッチング用ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８０３と、発光素子８０４をそれぞれ有している。
【０００８】
図８に、図７で示した画素部の１つの画素を拡大して示す。画素は、ソース信号線Ｓ１〜Ｓｘのうちの１本Ｓと、ゲート信号線Ｇ１〜Ｇｙのうちの１本Ｇと、電源供給線Ｖ１〜Ｖｘのうちの１本Ｖと、スイッチング用ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８０３と、発光素子８０４とによって構成されている。
【０００９】
スイッチング用ＴＦＴ８０１のゲート電極は、ゲート信号線Ｇに接続され、スイッチング用ＴＦＴ８０１のソース領域とドレイン領域は、一方はソース信号線Ｓに接続され、もう一方は、駆動用ＴＦＴ８０２のゲート電極もしくは、保持容量８０３の一方の電極に接続されている。駆動用ＴＦＴ８０２のソース領域とドレイン領域は、一方は、電源供給線Ｖに接続され、もう一方は、発光素子８０４の陽極もしくは陰極に接続されている。保持容量８０３の２つの電極のうち、駆動用ＴＦＴ８０２及びスイッチング用ＴＦＴ８０１に接続されていない側は、電源供給線Ｖに接続されている。
【００１０】
ここで本明細書中では、駆動用ＴＦＴ８０２のソース領域もしくはドレイン領域が、発光素子８０４の陽極と接続されている場合、発光素子８０４の陽極を画素電極と呼び、陰極を対向電極と呼ぶ。一方、駆動用ＴＦＴ８０２のソース領域もしくはドレイン領域が、発光素子８０４の陰極と接続されている場合、発光素子８０４の陰極を画素電極と呼び、陽極を対向電極と呼ぶ。
【００１１】
また、電源供給線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位と呼ぶことにする。
【００１２】
例えば、駆動用ＴＦＴ８０２として用いるｎチャネル型ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、この寄生容量を、駆動用ＴＦＴ８０２のゲート電極にかかる電圧を保持するための保持容量として積極的に用いることも可能である。
【００１３】
上記構成の画素において、画像を表示する際の動作を以下に説明する。
【００１４】
ゲート信号線Ｇに信号が入力されて、スイッチング用ＴＦＴ８０１のゲート電極の電位が変化し、ゲート電圧が変化する。こうして導通状態となったスイッチング用ＴＦＴ８０１のソース・ドレイン間を介して、ソース信号線Ｓより駆動用ＴＦＴ８０２のゲート電極に信号が入力される。また、保持容量８０３に信号が保持される。駆動用ＴＦＴ８０２のゲート電極に入力された信号によって、駆動用ＴＦＴ８０２のゲート電圧が変化し、ソース・ドレイン間が導通状態となる。電源供給線Ｖの電位が、駆動用ＴＦＴ８０２を介して、発光素子８０４の画素電極に与えられる。こうして、発光素子８０４は発光する。
【００１５】
このような構成の画素において、階調を表現する手法について説明する。
【００１６】
階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、ＴＦＴのばらつきに強く、多階調化に向くなどの利点がある。
【００１７】
デジタル方式の階調表現方法の一例として、時間階調方式が知られている。
この方式の駆動方法は、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である（特許文献１参照）。
【００１８】
１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。
【００１９】
サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させるか、させないかして、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。
【００２０】
この時間階調方式の駆動方法について、図５のタイミングチャートを用いて詳しく説明する。なお、図５（Ａ）においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示す。なお、画素及び画素部の構成としては、図７及び図８に示したものを参照する。ここで、対向電位は、外部電源（図示せず）によって、電源供給線Ｖ１〜Ｖｘの電位（電源電位）と同じ程度の電位か、電源供給線Ｖ１〜Ｖｘの電位との間に、発光素子８０４が発光する程度の電位差かを有するように切り換えることができる。
【００２１】
図５（Ａ）において１フレーム期間Ｆ１は、複数のサブフレーム期間ＳＦ１〜ＳＦ４に分割される。
【００２２】
第１のサブフレーム期間ＳＦ１において、はじめにゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１にゲート電極が接続されたスイッチング用ＴＦＴ８０１を有する画素においてそれぞれ、ソース信号線Ｓ１〜Ｓｘからデジタル映像信号が入力される。この入力されたデジタル映像信号によって、各画素の駆動用ＴＦＴ８０２は、オンの状態もしくはオフの状態となる。
【００２３】
ここで本明細書中では、ＴＦＴがオンの状態とは、そのゲート電圧によって、ソース・ドレイン間が導通状態であることを示すとする。また、ＴＦＴがオフの状態とは、そのゲート電圧によって、ソース・ドレイン間が、非導通状態であることを示すとする。
【００２４】
このとき、発光素子８０４の対向電位は、電源供給線Ｖ１〜Ｖｘの電位（電源電位）とほぼ等しく設定されているので、駆動用ＴＦＴ８０２がオンの状態となった画素においても発光素子８０４は発光しない。
【００２５】
ここで、図５（Ｂ）は、各画素の駆動用ＴＦＴ８０２にデジタル映像信号を入力する動作を示すタイミングチャートである。
【００２６】
図５（Ｂ）では、各ソース信号線に対応する信号をソース信号線駆動回路（図示せず）がサンプリングする期間を、Ｓ１〜Ｓｘで示した。サンプリングされた信号は、図中帰線期間において、全てのソース信号線に同時に出力される。こうして出力された信号は、ゲート選択線が選択された画素において、駆動ＴＦＴ８０２のゲート電極に入力される。
【００２７】
全てのゲート信号線Ｇ１〜Ｇｙについて以上の動作を繰り返し、書き込み期間Ｔａ１が終了する。なお、第１のサブフレーム期間ＳＦ１の書き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間ＳＦｊの書き込み期間をＴａｊと呼ぶことにする。
【００２８】
書き込み期間Ｔａ１が終了すると対向電位が、電源電位との間に発光素子８０４が発光する程度の電位差を有するように変化する。こうして表示期間Ｔｓ１が始まる。なお、第１のサブフレーム期間ＳＦ１の表示期間をＴｓ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間ＳＦｊの表示期間をＴｓｊと呼ぶことにする。表示期間Ｔｓ１において、各画素の発光素子８０４は、入力された信号に応じて、発光もしくは非発光の状態となる。
【００２９】
上記動作を全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆ１あたりで、発光素子８０４が発光したサブフレーム期間の表示期間の累計によって階調を表現する。つまり、１フレーム期間中の点灯時間の総和をもって階調を表現する。
【００３０】
一般に、ｎビットのデジタルビデオ信号を入力して、２ⁿ階調を表現する手法について説明する。このとき、例えば、１フレーム期間をｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフレーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔｓｎ＝２⁰：２‐¹：・・・：２‐ⁿ⁺²：２‐ⁿ⁺¹となるように設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長さは同じである。
【００３１】
１フレーム期間中に発光素子８０４において、発光状態が選択された表示期間Ｔｓの総和を求めることによって、そのフレーム期間におけるその画素の階調が決まる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ８とＴｓ７において画素が発光した場合には１％の輝度が表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表現できる。
【００３２】
なお、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよい。
【００３３】
ここで表示装置は、その消費電力をできるだけ少なくするよう望まれている。携帯情報機器等に組み込まれ利用される場合、特に消費電力を小さくすることが望まれている。
【００３４】
その場合、上述した４ビットの信号を入力して、２⁴の階調を表現する表示装置においては、上位１ビットの信号のみを用いて階調を表現し、表示装置の消費電力を小さくする手法が用いられていた（特許文献２参照）。
【００３５】
【特許文献１】
特開２００１−３４３９３３号公報
【００３６】
【特許文献２】
特開平１１−１３３９２１号公報
【００３７】
【発明が解決しようとする課題】
２⁴の階調を表現する第１の表示モードにおける表示装置の駆動方法を示すタイミングチャートを図１３（Ａ）に、上位１ビットの信号のみを用いて階調を表現する第２の表示モードにおける表示装置の駆動方法を示すタイミングチャートを図１３（Ｂ）に示す。
【００３８】
第２の表示モードの場合、サブフレーム期間をひとつ設ければよいため、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するスタートパルス及びクロックパルスの周波数を小さくすることが可能であり、第１の表示モードで上位１ビットの階調を表現するよりも、消費電力を小さくできる。
【００３９】
また、第１の表示モードの書込期間の合計長が、第２の表示モードの書込期間の合計長よりも長い場合、発光素子電圧を、表示を行っている期間にあわせて変化させれば、１フレーム期間当たりの有効な表示期間の割合が増える。
【００４０】
しかし、このような表示装置では、各駆動回路に入力電圧は第１の表示モードと第２の表示モードと等しく、更なる低消費電力化につながらない。
【００４１】
また、第２の表示モードでは２階調しか表示が行えず、第１の表示モードと比べ、表現できる色数が少なくなりすぎる。
【００４２】
本発明は、表現する階調数を減らした駆動を行う場合に、より消費電力が少ない表示装置を提供することを課題とする。
【００４３】
【課題を解決するための手段】
本発明の表示装置では、高階調の表示が可能な第１の表示モードと低階調表示ではあるが低消費電力な第２の表示モードの２つを備え、それぞれを切り換えて使用することができる。第１の表示モードに対して第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、デジタルビデオ信号の下位ビットの信号の、メモリへの書き込みを無くす。また、メモリからの下位ビットのデジタル信号の読み出しを無くす。こうして、各駆動回路は、第１の表示モードにおけるデジタル映像信号（第１のデジタル映像信号）に対して、情報量を少なくしたデジタル映像信号（第２のデジタル映像信号）をソース信号線駆動回路に入力する。この動作に対応して、ディスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するスタートパルス及びクロックパルスの周波数を小さく、駆動電圧を低く変化させる。これによって、表示に関与するサブフレーム期間の書き込み期間及び表示期間を長く設定することもでき、消費電力を少なくすることができる。
【００４４】
また第２の表示モードで表示装置を駆動する際、ディスプレイコントローラを動作する電圧を低く設定し、ディスプレイコントローラの消費電力を小さくできるようにしてもよい。
【００４５】
上記構成によって、第２の表示モードでは、消費電力が少なく、また、１フレーム期間あたりに有効な表示期間の占める割合が大きい表示装置及びその駆動方法を提供することができる。
【００４６】
本発明の構成を以下に記す。
【００４７】
本発明の表示装置は、ディスプレイと、ディスプレイコントローラとを有したものであって、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の手段と、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｍ（ｍはｎよりも小さい自然数）ビットの階調を表現し、且つ、前記ディスプレイを前記第１の手段よりも小さいクロック周波数と低い駆動電圧とで動作させる第２の手段を有し、
前記第１及び第２の手段を前記ディスプレイコントローラで制御することを特徴としている。
【００４８】
本発明の表示装置において、前記表示装置はフレームメモリを有し、前記第１の手段ではｎ（ｎは２以上の自然数）ビットのデータを書き込み、読み出すことにより表示を行い、前記第２の手段ではｍ（ｍはｎよりも小さい自然数）ビットのデータを書き込み、読み出すことにより表示を行なうことを特徴としている。
【００４９】
本発明の表示装置において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電圧が印加され、前記第１の手段において発光素子に加えられる電圧は、前記第２の手段において前記発光素子に印加される電圧より高いことを特徴としている。
【００５０】
本発明の表示装置において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電流が印加され、前記第１の手段において前記発光素子に加えられる電流は、前記第２の手段において前記発光素子に印加される電流より大きいことを特徴としている。
【００５１】
本発明の表示装置において、前記第１のモードは、前記１フレーム期間を書き込み期間、表示期間、消去期間の３期間から構成することを特徴としている。
【００５２】
本発明の表示装置において、前記第２の手段は、前記１フレーム期間を書き込み期間、表示期間、消去期間の３期間から構成することを特徴としている。
【００５３】
本発明の表示装置において、前記ディスプレイコントローラは、前記第２の手段を用いる際に、前記第１の手段よりも低い電圧で動作することを特徴としている。
【００５４】
本発明は、ディスプレイと、ディスプレイコントローラとを有した表示装置の駆動方法であって、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の表示モードと
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｍ（ｍはｎよりも小さい自然数）ビットの階調を表現し、且つ、前記ディスプレイを前記第１のモードよりも小さいクロック周波数と低い駆動電圧とで動作させる第２のモードを有し、
前記第１及び第２のモードを前記ディスプレイコントローラで制御することを特徴としている。
【００５５】
本発明の表示装置の駆動方法において、前記表示装置はフレームメモリを有し、前記第１の表示モードではｎ（ｎは２以上の自然数）ビットのデータを書き込み、読み出すことにより表示を行い、前記第２の表示モードでは１ビットのデータを書き込み、読み出すことにより表示を行なうことを特徴としている。
【００５６】
本発明の表示装置の駆動方法において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電圧が印加され、前記第１の表示モードにおいて前記発光素子に加えられる電圧は、前記第２の表示モードにおいて前記発光素子に印加される電圧より高いことを特徴としている。
【００５７】
本発明の表示装置の駆動方法において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電流が印加され、前記第１の表示モードにおいて前記発光素子に加えられる電流は、前記第２の表示モードにおいて前記発光素子に印加される電流より大きいことを特徴としている。
【００５８】
本発明の表示装置の駆動方法において、前記第１の表示モードは、書き込み期間、表示期間、消去期間の３期間からなることを特徴としている。
【００５９】
本発明の表示装置の駆動方法において、前記第２の表示モードは、書き込み期間、表示期間、消去期間の３期間からなることを特徴としている。
【００６０】
本発明の表示装置の駆動方法において、前記ディスプレイコントローラは、前記第２のモードを用いる際に、前記第１のモードよりも低い電圧で動作することを特徴としている。
【００６１】
本発明の表示装置およびその駆動方法において、前記表示装置もしくは前記表示装置の駆動方法を電子機器に使用していることを特徴としている。
【００６２】
【発明の実施の形態】
本発明の実施の形態について説明する。ここでは、第１の表示モードを従来例と同様に４ビットの例で説明する。
【００６３】
本発明の表示装置の駆動方法を示すタイミングチャートを図１に示す。一般に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置に注目する。第１の表示モードにおいては、ｎビットのデジタル映像信号を用いて、ｎ個のサブフレーム期間ＳＦ１〜ＳＦｎによって２ⁿの階調を表現可能である。一方、切り換え動作によって、第２の表示モードにおいては、ｍ（ｍは、ｎより小さな自然数）ビットのデジタル映像信号を用いて、２^m階調を表現する。
【００６４】
なお、更に一般的に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第１の表示モードにおいては、ｎビットのデジタル映像信号を入力し、最低ｎ個のサブフレーム期間を用いてｎ階調を表現可能である。一方、切り換え動作によって、第２の表示モードにおいては、ｍ（ｍは、ｎより小さな自然数）ビットのデジタル映像信号を用い、最低ｍ個のサブフレーム期間によって、ｍ階調を表現する。ここで、階調数をサブフレームの２のべき乗にしないのは、表示上で擬似輪郭などの対策を行なう為である。この内容は特願２００１−２５７１６３に記載されている。
【００６５】
４ビットの信号を入力して、２⁴階調を表現する第１の表示モードの場合のタイミングチャートを図１（Ａ）に示す。
【００６６】
1フレーム期間を構成するサブフレーム期間ＳＦ１〜ＳＦ４のそれぞれの表示期間において、各画素の発光もしくは非発光状態が選択される。ここで、対向電位は、書き込み期間中は、電源電位とほぼ同じに設定され、表示期間においては、電源電位との間に発光素子が発光する程度の電位差を有するように変化する。この動作については、従来例と同様であるので、詳しい説明は省略する。
【００６７】
図１（Ｂ）に、上位２ビットの信号のみを用いて階調を表現する第２の表示モードの場合のタイミングチャートを示す。図１（Ａ）に示した第１の表示モードの上位２ビットに対応するサブフレーム期間の合計と比較して、書き込み期間及び表示期間が長く設定されている。
そのため、第２の表示モードにおいて、発光状態が選択された発光素子の輝度は、第１の表示モードにおいて、上位２ビットに対応するサブフレーム期間の表示期間において発光状態が選択された発光素子の輝度と比較して、小さくすることができる。よって、第２の表示モードでは、その表示期間において、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。
【００６８】
図３にディスプレイコントローラの構成を示す。図３において、発光素子用電源制御回路３０５は、発光素子の対向電極の電位（対向電位）を、書き込み期間中は電源電位とほぼ同じ電位に保たれるようにし、表示期間においては電源電位との間に発光素子が発光する程度の電位差を有するように制御している。ここで、第２の表示モードが選択された場合、発光素子用電源制御回路３０５に階調コントロール信号３４が入力される。これによって、発光状態を選択された画素において、発光素子が発光する期間が長くなった分、発光素子の両電極間にかける電圧が小さくなるように、発光素子の対向電極の電位を変化させる。
【００６９】
第２の表示モードにおいて、発光素子の両電極間に印加する電圧の大きさを小さくすることができるので、発光素子の、印加される電圧によるストレスを少なくすることできる。
【００７０】
また、駆動回路用電源制御回路３０６は、各駆動回路に入力される電源電圧を制御する。ここで、第２の表示モードが選択された場合、駆動回路用電源制御回路３０６に階調コントロール信号３４が入力されることで、出力される駆動回路用電源電圧を変更する。第１の表示モードに比べ第２の表示モードでは各駆動回路のクロックパルスの周波数が小さいため、低い電源電圧で各駆動電圧を動作させることができる。
【００７１】
なお、第１の表示モードと第２の表示モードの２つのモードを切り換える表示装置について示したが、第１の表示モードと第２の表示モードの他に、更に細かく、表現する階調の数を変えたモードを設定し、それらの複数の表示モードを切り換えて表示を行う場合に、適用することができる。
【００７２】
ここで、本発明の表示装置のディスプレイが有する画素部の構成としては、従来例において、図７で示した構成の画素を用いることができる。また、それ以外の公知の構成の画素も、自由に用いることができる。
【００７３】
また、発明の表示装置のディスプレイが有するソース信号線駆動回路及びゲート信号線駆動回路についても、公知の構成の回路を自由に用いることができる。
【００７４】
また第２の表示モードで表示装置を駆動する際、ディスプレイコントローラを駆動する電圧を低く設定し、ディスプレイコントローラの消費電力を小さくできるようにしてもよい。
【００７５】
また、本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＤＰ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。
【００７６】
【実施例】
以下に、本発明の実施例について説明する。
【００７７】
（実施例１）
時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及びゲート信号線駆動回路に入力する回路について、図６を用いて説明する。
【００７８】
本明細書中では、表示装置に入力される映像信号を、デジタルビデオ信号と呼ぶことにする。なおここでは、４ビットのデジタルビデオ信号を入力して、画像を表示する表示装置を例に説明する。ただし、本発明は４ビットに限定されるものではない。
【００７９】
信号制御回路１０１にデジタルビデオ信号が読み込まれ、ディスプレイ１００にデジタル映像信号（ＶＤ）を出力する。
【００８０】
また、本明細書中では、信号制御回路においてデジタルビデオ信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号と呼ぶ。
【００８１】
ディスプレイ１００の、ソース信号線駆動回路１１０７及びゲート信号線駆動回路１１０８を駆動するための信号および駆動電圧は、ディスプレイコントローラ１０２によって入力されている。
【００８２】
信号制御回路１０１及びディスプレイコントローラ１０２の構成について説明する。
【００８３】
なお、ディスプレイ１００のソース信号線駆動回路１１０７は、シフトレジスタ１１１０、ＬＡＴ（Ａ）１１１１、ＬＡＴ（Ｂ）１１１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するものではない。
【００８４】
信号制御回路１０１は、ＣＰＵ１０４、メモリＡ１０５、メモリＢ１０６及びメモリコントローラ１０３によって構成されている。
【００８５】
信号制御回路１０１に入力されたデジタルビデオ信号は、メモリコントローラ１０３によって制御されるスイッチを介してメモリＡ１０５に入力される。ここで、メモリＡ１０５は、ディスプレイ１００の画素部１１０９の全画素分の４ビットのデジタルビデオ信号を、記憶可能な容量を有する。メモリＡ１０５に１フレーム期間分の信号が記憶されると、メモリコントローラ１０３によって、各ビットの信号が順に読み出され、デジタル映像信号ＶＤとして、ソース信号線駆動回路に入力される。
【００８６】
メモリＡ１０５に記憶された信号の読み出しが始まると、今度は、メモリＢ１０６にメモリコントローラ１０３を介して次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。メモリＢ１０６もメモリＡ１０５と同様に、表示装置の全画素分の４ビットのデジタルビデオ信号を記憶可能な容量を有するとする。
【００８７】
このように、信号制御回路１０１は、それぞれ１フレーム期間分ずつの４ビットのデジタルビデオ信号を記憶することができるメモリＡ１０５及びメモリＢ１０６を有し、このメモリＡ１０５とメモリＢ１０６とを交互に用いて、デジタルビデオ信号をサンプリングする。
【００８８】
ここでは、２つのメモリＡ１０５及びメモリＢ１０６を、交互に用いて信号を記憶する信号制御回路１０１について示したが、一般に、複数フレーム分の情報を記憶することができるメモリを有し、これらのメモリを交互に用いることができる。
【００８９】
上記動作を行う、表示装置のブロック図を図４に示す。表示装置は、信号線制御回路１０１と、ディスプレイコントローラ１０２と、ディスプレイ１００とによって構成されている。
【００９０】
ディスプレイコントローラ１０２は、ディスプレイ１００に、スタートパルスＳＰやクロックパルスＣＬＫ、駆動電圧を供給している。
【００９１】
信号制御回路１０１は、ＣＰＵ１０４と、メモリＡ１０５と、メモリＢ１０６と、メモリコントローラ１０３によって構成されている。
【００９２】
図４では、４ビットのデジタルビデオ信号を入力し、第１の表示モードにおいて、４ビットのデジタル映像信号を用いて階調を表現する表示装置を例に示している。メモリＡ１０５は、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ１０５＿１〜１０５＿４によって構成されている。同様にメモリＢ１０６も、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ１０６＿１〜１０６＿４によって構成されている。これらの各ビットに対応するメモリはそれぞれ、１ビット分の信号を、１画面を構成する画素数分記憶可能な数の記憶素子を有している。
【００９３】
一般に、ｎビットのデジタル映像信号を用いて階調を表現することが可能な表示装置において、メモリＡ１０５は、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ１０５＿１〜１０５＿ｎによって構成される。同様に、メモリＢ１０６も、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ１０６＿１〜１０６＿ｎのよって構成される。これらの各ビットに対応するメモリは、それぞれ１ビット分の信号を、１画面を構成する画素数分記憶可能な容量を有している。
【００９４】
メモリコントローラ１０３の構成を、図２に示す。図２において、メモリコントローラ１０３は、階調制限回路２０１、メモリＲ／Ｗ回路２０２、基準発振回路２０３、可変分周回路２０４、ｘカウンタ２０５ａ、ｙカウンタ２０５ｂ、ｘデコーダ２０６ａ、ｙデコーダ２０６ｂによって構成されている。
【００９５】
図４、図６等において記したメモリＡ１０５及びメモリＢ１０６等のメモリの両方をまとめてメモリと表記する。また、メモリは、複数の記憶素子によって構成される。それらの記憶素子は、（ｘ、ｙ）のアドレスによって選択されるものとする。
【００９６】
ＣＰＵ１０４からの信号が、階調制限回路２０１を介して、メモリＲ／Ｗ回路２０２に入力される。階調制限回路２０１では、第１の表示モードもしくは第２の表示モードのいずれかに応じて、信号をメモリＲ／Ｗ回路２０２に入力する。メモリＲ／Ｗ回路２０２は、階調制限回路２０１の信号に応じて、各ビットに対応するデジタルビデオ信号それぞれを、メモリに書き込むかどうかを選択する。同様に、メモリに書き込まれたデジタル映像信号を読み出す動作を選択する。
【００９７】
また、ＣＰＵ１０４からの信号は、基準発振回路２０３に入力される。基準発振回路２０３からの信号は、可変分周回路２０４に入力され、適当な周波数の信号に変換される。ここで、可変分周回路２０４には、第１の表示モードもしくは第２の表示モードのいずれかに応じた階調制限回路２０１からの信号が入力されている。この信号によって、可変分周回路２０４からの信号は、ｘカウンタ２０５ａ及びｘデコーダ２０６ａを介してメモリのｘアドレスを選択する。同様に、可変分周回路からの信号は、ｙカウンタ２０５ｂ及びｙデコーダ２０６ｂに入力され、メモリｙアドレスを選択する。
【００９８】
このような構成のメモリコントローラ１０３を用いることで、高階調表示が必要ない場合に、信号制御回路に入力されるデジタルビデオ信号のうち、メモリに書き込まれ、またメモリから読み出される信号の情報量を抑えることができる。また、メモリから信号を読み出す周波数を変化させることができる。
【００９９】
また、ディスプレイコントローラ１０２の構成について、以下に説明する。
【０１００】
図３は、本発明のディスプレイコントローラの構成を示した図である。ディスプレイコントローラ１０２は、基準クロック発生回路３０１、可変分周回路３０２、水平クロック発生回路３０３、垂直クロック発生回路３０４、発光素子用電源制御回路３０５、駆動回路用電源制御回路３０６によって構成されている。
【０１０１】
ＣＰＵ１０４から入力されるクロック信号３１は、基準クロック発生回路３０１に入力され、基準クロックを発生する。この基準クロックは、可変分周回路３０２を介して、水平クロック発生回路３０３及び垂直クロック発生回路３０４に入力される。可変分周回路３０２には、階調コントロール信号３４が入力される。この信号によって、基準クロックの周波数を変化させる。
【０１０２】
可変分周回路３０２において基準クロックの周波数を変化させる度合いは、実施者が適宜定めることができる。
【０１０３】
また、水平クロック回路３０３には、ＣＰＵ１０４から水平周期を定める、水平周期信号３２が入力され、ソース信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及び、スタートパルスＳ＿ＳＰが出力されている。同様に、垂直クロック発生回路３０４には、ＣＰＵ１０４から垂直周期を定める垂直周期信号３３が入力され、ゲート信号線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰが出力されている。
【０１０４】
こうして、信号制御回路のメモリコントローラにおいて、メモリからの下位ビットの信号の読み出しを無くし、また、メモリからの信号の読み出しの周波数を小さくする。この動作に対応して、デスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するサンプリングパルスＳＰ及びクロックパルスＣＬＫの周波数を小さくし、画像を表現するサブフレーム期間の書き込み期間及び表示期間を長く設定することができる。
【０１０５】
例えば、第１の表示モードにおいて、１フレーム期間を４つのサブフレーム期間に分割し、それぞれのサブフレーム期間の表示期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４の比を２⁰：２^-1：２^-2：２^-3として、４ビットのデジタル映像信号を用いて、２⁴の階調を表現する表示装置を考える。簡単にするために、各サブフレーム期間の表示期間Ｔｓ１〜Ｔｓ４の長さを、８、４、２、１とする。また、各サブフレーム期間の書き込み期間Ｔａ１〜Ｔａ４の長さを１とする。また、第２の表示モードにおいて、上位１ビットの信号を用いて階調を表現する場合を考える。
【０１０６】
このとき、第２の表示モードにおいて、階調表現に関与するビットに対応する第１の表示モードにおけるサブフレーム期間が、１フレーム期間あたりに占める割合は、１４／１９となる。
【０１０７】
本発明の構成を用いない場合、例えば、図９で示したような従来の駆動方法を用いる場合は、第２の表示モードにおいて、１フレーム期間の内の５／１９が、表示に関与しない期間となってしまう。
【０１０８】
一方、本発明は上記構成によって、第２の表示モードにおいては、ディスプレイの各駆動回路に入力されるクロック信号等の周波数を変化させ、第１の表示モードにおける書き込み期間の１９／５倍の長さの書き込み期間を設定し、同様に表示期間も、第１の表示モードの第１ビットに対応するサブフレーム期間ＳＦ１の表示期間Ｔｓ１の１９／５倍の長さに設定する。これによって、１フレーム期間を、サブフレーム期間ＳＦ１が占めるようにすることができる。こうして、第２の表示モードにおいて、１フレーム期間中において表示に関与しない期間を減らすことができる。
【０１０９】
こうして、第２の表示モードにおいても、１フレーム期間あたりの発光素子の表示期間を多くとることができる。
【０１１０】
なお、本実施例では、第１の表示モードで１フレーム期間を４つのサブフレーム期間に分割して、４ビットのデジタル映像信号を用いて、２⁴の階調をしたが、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよい。例えば、１フレーム期間を６つのサブフレーム期間に分割してもよい。
【０１１１】
発光素子用電源制御回路３０５は、発光素子の対向電極の電位（対向電位）を、書き込み期間中は電源電位とほぼ同じ電位に保たれるようにし、表示期間においては電源電位との間に発光素子が発光する程度の電位差を有するように、制御している。ここで、発光素子用電源制御回路３０５にも、階調コントロール信号３４が入力される。これによって、発光状態を選択された画素において、発光素子が発光する期間が長くなった分、発光素子の両電極間にかける電圧が小さくなるように、発光素子の対向電極の電位を変化させる。
【０１１２】
第２の表示モードにおいて、発光素子の両電極間に印加する電圧の大きさを小さくすることができるので、発光素子の、印加される電圧によるストレスを少なくすることできる。
【０１１３】
また、駆動回路用電源制御回路３０６は、各駆動回路に入力される電源電圧を制御する。ここで、駆動回路用電源制御回路３０６にも、階調コントロール信号３４が入力されることで、出力される駆動回路用電源電圧を変更する。第１の表示モードに比べ第２の表示モードでは各駆動回路のクロックパルスの周波数が小さいため、低い電源電圧で各駆動電圧を動作させることができる。
【０１１４】
なお、駆動回路用電源制御回路３０６には、特許第３１１０２５７号に開示されている技術など公知の構成のものを用いてもよい。
【０１１５】
また第２の表示モードで表示装置を駆動する際、ディスプレイコントローラの消費電力を小さくできるように、ディスプレイコントローラを駆動する電圧を低く設定できるような手段を有していてもよい。
【０１１６】
前述した信号制御回路１０１、メモリコントローラ１０３、ＣＰＵ１０４、メモリ１０５、１０６、ディスプレイコントローラ１０２は、ディスプレイ１００と一体化して画素と同一基板上に形成してもよいし、ＬＳＩチップで形成しディスプレイ１００の基板上にＣＯＧで貼り付けを行なっても良いし、基板上にＴＡＢをもちいて貼り付けを行なってもよいし、ディスプレイとは別の基板上に形成し、電気配線にて接続を行なっても良い。
【０１１７】
（実施例２）
本実施例では、本発明の表示装置のソース信号線駆動回路の構成例について説明する。ソース信号線駆動回路の構成例を図１５に示す。
【０１１８】
ソース信号線駆動回路は、シフトレジスタ１５０１と、走査方向切り換え回路、ＬＡＴ（Ａ）１５０２及びＬＡＴ（Ｂ）１５０３によって構成されている。なお、図１５では、シフトレジスタ１５０１からの出力の１つに対応する、ＬＡＴ（Ａ）１５０２の一部とＬＡＴ（Ｂ）１５０３の一部のみを図示するが、シフトレジスタ１５０１からの全ての出力に対して、同様の構成のＬＡＴ（Ａ）１５０２及びＬＡＴ（Ｂ）１５０３が対応する。
【０１１９】
シフトレジスタ１５０１は、クロックドインバータ、インバータ、ＮＡＮＤによって構成されている。シフトレジスタ１５０７には、ソース信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、ソース信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号であるソース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータが導通状態、非導通状態と変化することによって、ＮＡＮＤから順に、ＬＡＴ（Ａ）１５０２にサンプリングパルスを出力する。
【０１２０】
また、走査方向切り換え回路は、スイッチによって構成され、シフトレジスタ１５０１の操作方向を、図面向かって左右に切り換える働きをする。図１５では、左右切り換え信号Ｌ／ＲがＬｏの信号に対応する場合、シフトレジスタ１５０１は、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／ＲがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０１２１】
各ステージのＬＡＴ（Ａ）１５０２は、クロックドインバータと、インバータによって構成されている。
【０１２２】
ここで、各ステージのＬＡＴ（Ａ）１５０２とは、１本のソース信号線に入力する映像信号を取り込むＬＡＴ（Ａ）１５０２を示すものとする。
【０１２３】
ここでは、実施の形態において説明した信号制御回路より出力されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本のソース信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファを介して、ｐ個のステージのＬＡＴ（Ａ）１５０２のクロックドインバータに同時に入力されると、ｐ分割された入力信号はｐ個のステージのＬＡＴ（Ａ）１５０２において、それぞれ同時にサンプリングされる。
【０１２４】
ここでは、ｘ本のソース信号線に信号電圧を出力するソース信号線駆動回路を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のステージのＬＡＴ（Ａ）１５０２は、同時にｐ本のソース信号線への出力に対応するデジタル映像信号をサンプリングする。
【０１２５】
本明細書中では、このようにソース信号線駆動回路に入力するデジタル映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。図１５では４分割を行なっている。
【０１２６】
上記分割駆動を行なうことによって、ソース信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。
【０１２７】
各ステージのＬＡＴ（Ａ）１５０２に１水平期間の信号がすべて入力されると、ラッチパルスＬＳ及びその極性が反転した、反転ラッチパルスＬＳＢが入力されて、各ステージのＬＡＴ（Ａ）１５０２に入力された信号を各ステージのＬＡＴ（Ｂ）１５０３へ一斉に出力する。
【０１２８】
なお、ここで各ステージのＬＡＴ（Ｂ）１５０３とは、各ステージのＬＡＴ（Ａ）１５０２からの信号をそれぞれ入力する、ＬＡＴ（Ｂ）回路１５０３のことを示すとする。
【０１２９】
ＬＡＴ（Ｂ）１５０３の各ステージは、クロックドインバータ及び、インバータによって構成されている。ＬＡＴ（Ａ）１５０２の各ステージより出力された信号は、ＬＡＴ（Ｂ）１５０３に保持されると同時に、各ソース信号線Ｓ１〜Ｓｘに出力される。
【０１３０】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１３１】
シフタレジスタ１５０１及びＬＡＴ（Ａ）１５０２、ＬＡＴ（Ｂ）１５０３に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、発明の実施の形態で示したディスプレイコントローラから入力されている。
【０１３２】
本発明では、ビット数の少ないデジタル映像信号を、ソース信号線駆動回路のＬＡＴ（Ａ）に入力する動作を、信号制御回路によって行い、同時に、ソース信号線駆動回路のシフトレジスタに入力されるクロックパルスＳ＿ＣＬＫや、スタートパルスＳ＿ＳＰ等の周波数を小さくし、ソース信号線駆動回路を動作させる駆動電圧を低くする動作を、ディスプレイコントローラによって行う。
【０１３３】
こうして、第２の表示モードにおいて、ソース信号線駆動回路がデジタル映像信号をサンプリングする動作を少なくして、表示装置の消費電力を抑えることができる。
【０１３４】
なお、本発明の表示装置は、本実施例のソース信号線駆動回路の構成に限らず、公知の構成のソース信号線駆動回路を自由に用いることができる。
【０１３５】
また、ソース信号線駆動回路の構成により、ディスプレイコントローラからソース信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０１３６】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【０１３７】
（実施例３）
本実施例では、本発明の表示装置のゲート信号線駆動回路の構成例について説明する。
【０１３８】
ゲート信号線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１３９】
シフトレジスタには、スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等が入力されて、ゲート信号線選択信号を出力している。
【０１４０】
ゲート信号線駆動回路の構成について、図１６を用いて説明する。シフトレジスタ３６０１は、クロックドインバータ３６０２と３６０３、インバータ３６０４、ＮＡＮＤ３６０７によって構成されている。シフトレジスタ２６０１には、スタートパルスＧ＿ＳＰが入力され、クロックパルスＧ＿ＣＬＫとその極性が反転した信号である反転クロックパルスＧ＿ＣＬＫＢによって、クロックドインバータ３６０２及び３６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ３６０７から順に、サンプリングパルスを出力する。
【０１４１】
また、走査方向切り換え回路は、スイッチ３６０５及びスイッチ３６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図１５では、走査方向切り換え信号Ｕ／ＤがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／ＤがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０１４２】
シフトレジスタから出力されたサンプリングパルスは、ＮＯＲ３６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合うゲート信号線が同時に選択される状況を防ぐために行われる。ＮＯＲ３６０８から出力された信号は、バッファ３６０９、３６１０を介して、ゲート信号線Ｇ１〜Ｇｙに出力される。
【０１４３】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１４４】
シフタレジスタに入力されるスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等は、実施の形態で示したディスプレイコントローラから入力されている。
【０１４５】
本発明では、第２の表示モードにおいて、ゲート信号線駆動回路のシフトレジスタに入力されるクロックパルスＧ＿ＣＬＫや、スタートパルスＧ＿ＳＰ等の周波数を小さくし、ゲート信号線駆動回路を動作させる駆動電圧を低くする動作を、ディスプレイコントローラによって行う。
【０１４６】
こうして、下第２の表示モードにおいて、ゲート信号線駆動回路のサンプリングの動作を少なくし、表示装置の消費電力を抑えることができる。
【０１４７】
なお、本発明の表示装置は、本実施例のゲート信号線駆動回路の構成に限らず、公知の構成のゲート信号線駆動回路を自由に用いることができる。
【０１４８】
また、ゲート信号線駆動回路の構成により、ディスプレイコントローラからゲート信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０１４９】
本実施例は、実施例１〜２と自由に組み合わせて実施することが可能である。
【０１５０】
（実施例４）
時間階調を用いた表示装置では以上に述べてきた、アドレス期間と表示期間を分離する方式のほかに、書き込みと表示を同時に行なうような駆動方法も提案されている。具体的には図８に示すような画素構成を用いたものが、特開２００１−３４３９３３に開示されている。この方式では従来のスイッチングＴＦＴ、駆動ＴＦＴのほかに消去ＴＦＴを追加し、階調数を向上させることができる。
【０１５１】
具体的には、ゲート信号線駆動回路を複数もうけて、第１のゲート信号線駆動回路で書き込みを行い、全ラインが書き込み終わる前に第２のゲート信号線駆動回路で消去を行なうものである。４ビット程度では余り効力はないが、階調が６ビット以上になる場合や、擬似輪郭対策でサブフレームを多く増やさねばならない場合には、非常に有効な対策である。本発明はこのような駆動方法をとる表示装置においても適応可能である。
【０１５２】
図１０（Ａ）に第１の表示モードで表示を行う場合のタイミングチャートを示す。図１０（Ａ）では４ビット目で第２のゲート信号線駆動回路で消去を行って表示期間を短縮している。
【０１５３】
図１０（Ｂ）に第２の表示モードで表示を行う場合のタイミングチャートを示す。図１０（Ｂ）第２のゲート信号線駆動回路で消去を行う必要がないので、第２のゲート信号線駆動回路にスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫを入力する必要はない。
【０１５４】
本実施例は実施例１〜３と自由に組み合わせることができる。
【０１５５】
（実施例５）
また、表示できる階調数は少ないが、実施例４と同様にアドレス期間と表示期間を同時に行なう方式も提案されている。この場合のタイミングチャートを図１１に示す。この場合の画素構成は図７に示すような従来と同じものである。消去の期間がなく、アドレス期間より短い表示期間が構成できないため、第１の表示モードにおける階調数が少ないという欠点があるが、回路構成が簡単にできるため、廉価版の表示装置に適応が可能である。本実施例は実施例１〜３と自由に組み合わせることができる。
【０１５６】
（実施例６）
また、以上では時間階調を定電圧駆動、すなわち、画素中の駆動ＴＦＴを線型領域で動作させることにより、外部の電源電圧がそのまま発光素子にかかるように駆動している。しかし、この方式は、発光素子が劣化し、印加電圧対輝度の特性が変化すると、焼きつきになって、表示が悪化すると言う欠点がある。そのため、定電流駆動、すなわち、画素中の駆動ＴＦＴを飽和領域で動作させることにより、駆動ＴＦＴを電流源として使う駆動法がある。この場合においても、駆動ＴＦＴの動作期間を制御することにより、時間階調は可能である。それについての記述は特願２００１−２２４４２２に記載されているが、本発明はこのような定電流時間階調についても、適応が可能である。図１２に示すのは駆動用ＴＦＴの動作点である。定電流駆動をおこなう場合には動作点２７０５があるような飽和領域で、定電圧駆動を行なう場合には動作点２７０６があるような線型領域で動作をおこなう。
【０１５７】
（実施例７）
本実施例では、本発明の表示装置を利用した電子機器について図１４を用いて説明する。
【０１５８】
図１４（Ａ）に本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体２７０１ａ、操作スイッチ２７０１ｂ、電源スイッチ２７０１ｃ、アンテナ２７０１ｄ、表示部２７０１ｅ、外部入力ポート２７０１ｆによって構成されている。本発明の表示装置は、表示部２７０１ｅに用いることができる。
【０１５９】
図１４（Ｂ）に本発明の表示装置を用いたパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体２７０２ａ、筐体２７０２ｂ、表示部２７０２ｃ、操作スイッチ２７０２ｄ、電源スイッチ２７０２ｅ、外部入力ポート２７０２ｆによって構成されている。本発明の表示装置は、表示部２７０２ｃに用いることができる。
【０１６０】
図１４（Ｃ）に本発明の表示装置を用いた画像再生装置の模式図を示す。画像再生装置は、本体２７０３ａ、筐体２７０３ｂ、記録媒体２７０３ｃ、表示部２７０３ｄ、音声出力部２７０３ｅ、操作スイッチ２７０３ｆによって構成されている。本発明の表示装置は、表示部２７０３ｄに用いることができる。
【０１６１】
図１４（Ｄ）に本発明の表示装置を用いたテレビの模式図を示す。テレビは、本体２７０４ａ、筐体２７０４ｂ、表示部２７０４ｃ、操作スイッチ２７０４ｄによって構成されている。本発明の表示装置は、表示部２７０４ｃに用いることができる。
【０１６２】
図１４（Ｅ）に本発明の表示装置を用いたヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体２７０５ａ、モニター部２７０５ｂ、頭部固定バンド２７０５ｃ、表示部２７０５ｄ、光学系２７０５ｅによって構成されている。本発明の表示装置は、表示部２７０５ｄに用いることができる。
【０１６３】
図１４（Ｆ）に本発明の表示装置を用いたビデオカメラの模式図を示す。ビデオカメラは、本体２７０６ａ、筐体２７０６ｂ、接続部２７０６ｃ、受像部２００６ｄ、接眼部２７０６ｅ、バッテリー２７０６ｆ、音声入力部２７０６ｇ、表示部２７０６ｈによって構成されている。本発明の表示装置は、表示部２７０６ｈに用いることができる。
【０１６４】
本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。
【０１６５】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１６６】
【発明の効果】
本発明は、上記構成によって、表示装置の消費電力を抑えることができる。且つ、第２の表示モードにおいて、階調を表現するのに用いるサブフレームの数を少なくした場合においても、１フレーム期間あたりの表示期間を長くとることが可能となり、鮮明な画像表示が可能な表示装置及びその駆動方法を提供することが可能となる。
【０１６７】
また、１フレーム期間あたりの発光素子の表示期間を多くとることができるので、１フレームあたりで同じ明るさを表現する場合、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。こうして、信頼性の高い表示装置を提供することが可能となる。
【０１６８】
本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＤＰ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。
【図面の簡単な説明】
【図１】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図２】本発明の表示装置のメモリコントローラの構成を示す図。
【図３】本発明の表示装置のディスプレイコントローラの構成を示す図。
【図４】本発明の表示装置の構成を示すブロック図。
【図５】時間階調方式の駆動方法を示すタイミングチャートを示す図。
【図６】本発明の表示装置の構成を示すブロック図。
【図７】表示装置の画素部の構成を示す図。
【図８】表示装置の画素の構成を示す図。
【図９】従来の表示装置の駆動方法を示すタイミングチャートを示す図。
【図１０】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図１１】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図１２】本発明の駆動ＴＦＴの動作条件を示す図。
【図１３】従来の表示装置の駆動方法を示すタイミングチャートを示す図。
【図１４】本発明の電子機器を示す図。
【図１５】本発明の表示装置のソース信号線駆動回路の構成を示す図。
【図１６】本発明の表示装置のゲート信号線駆動回路の構成を示す図。
【図１７】従来のディスプレイの構成を示すブロック図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device that receives a digital video signal and displays an image. In particular, the present invention relates to a display device having a light emitting element. Further, the present invention relates to an electronic device using the display device.
[0002]
[Prior art]
A display device that displays an image by arranging light emitting elements for each pixel and controlling light emission of these light emitting elements will be described below.
[0003]
In this specification, a light-emitting element is described as an element (OLED element) having a structure in which an organic compound layer that emits light when an electric field is generated is sandwiched between an anode and a cathode; however, the present invention is not limited to this. Any element that emits light by applying an electric field between the anode and the cathode can be used freely.
[0004]
The display device includes a display and a peripheral circuit that inputs a signal to the display.
[0005]
FIG. 17 shows a block diagram of the configuration of the display. In FIG. 17, the display 1700 includes a source signal line driver circuit 1701, a gate signal line driver circuit 1702, and a pixel portion 1703. The pixel portion has a configuration in which pixels are arranged in a matrix.
[0006]
A thin film transistor (hereinafter referred to as TFT) is arranged in each pixel of the pixel portion. Here, a method of arranging two TFTs for each pixel and controlling light emission of the light emitting element of each pixel will be described.
[0007]
FIG. 7 shows a configuration of a pixel portion of the display. In the pixel portion 700, source signal lines S1 to Sx, gate signal lines G1 to Gy, and power supply lines V1 to Vx are arranged, and pixels of x (x is a natural number) column y (y is a natural number) are arranged. Yes. Each pixel 800 includes a switching TFT 801, a driving TFT 802, a storage capacitor 803, and a light emitting element 804.
[0008]
FIG. 8 shows an enlarged view of one pixel in the pixel portion shown in FIG. The pixel includes one S of source signal lines S1 to Sx, one G of gate signal lines G1 to Gy, one V of power supply lines V1 to Vx, a switching TFT 801, A driving TFT 802, a storage capacitor 803, and a light emitting element 804 are included.
[0009]
The gate electrode of the switching TFT 801 is connected to the gate signal line G, one of the source region and the drain region of the switching TFT 801 is connected to the source signal line S, and the other is the gate electrode of the driving TFT 802 or the holding The capacitor 803 is connected to one electrode. One of a source region and a drain region of the driving TFT 802 is connected to the power supply line V, and the other is connected to an anode or a cathode of the light emitting element 804. Of the two electrodes of the storage capacitor 803, the side not connected to the driving TFT 802 and the switching TFT 801 is connected to the power supply line V.
[0010]
Here, in this specification, when the source region or the drain region of the driving TFT 802 is connected to the anode of the light-emitting element 804, the anode of the light-emitting element 804 is referred to as a pixel electrode and the cathode is referred to as a counter electrode. On the other hand, when the source region or the drain region of the driving TFT 802 is connected to the cathode of the light emitting element 804, the cathode of the light emitting element 804 is referred to as a pixel electrode and the anode is referred to as a counter electrode.
[0011]
In addition, a potential applied to the power supply line V is referred to as a power supply potential, and a potential applied to the counter electrode is referred to as a counter potential.
[0012]
For example, when an n-channel TFT used as the driving TFT 802 has an LDD region provided so as to overlap with the gate electrode through a gate insulating film, the overlapping region is generally referred to as a gate capacitance. Although a parasitic capacitance is formed, this parasitic capacitance can be positively used as a holding capacitor for holding a voltage applied to the gate electrode of the driving TFT 802.
[0013]
An operation of displaying an image in the pixel having the above configuration will be described below.
[0014]
When a signal is input to the gate signal line G, the potential of the gate electrode of the switching TFT 801 changes, and the gate voltage changes. A signal is input from the source signal line S to the gate electrode of the driving TFT 802 through the source and drain of the switching TFT 801 that is thus turned on. In addition, a signal is held in the holding capacitor 803. The gate voltage of the driving TFT 802 is changed by a signal input to the gate electrode of the driving TFT 802, and the source and the drain become conductive. The potential of the power supply line V is applied to the pixel electrode of the light emitting element 804 through the driving TFT 802. Thus, the light emitting element 804 emits light.
[0015]
A method for expressing gradation in a pixel having such a configuration will be described.
[0016]
Gradation expression methods can be broadly divided into analog methods and digital methods. Compared to the analog method, the digital method has advantages such as being resistant to variations in TFTs and suitable for multi-gradation.
[0017]
As an example of a digital gradation expression method, a time gradation method is known.
This type of driving method is a method of expressing gradation by controlling a period during which each pixel of a display device emits light (see Patent Document 1).
[0018]
When a period for displaying one image is one frame period, one frame period is divided into a plurality of subframe periods.
[0019]
Each subframe period is turned on or off, that is, the light emitting element of each pixel is turned on or off to control the period during which the light emitting element emits light per frame period. Expressed.
[0020]
This time gray scale driving method will be described in detail with reference to the timing chart of FIG. Note that FIG. 5A shows an example in which gradation is expressed using a 4-bit digital video signal. Note that the configurations shown in FIGS. 7 and 8 are referred to for the configuration of the pixel and the pixel portion. Here, the counter potential is between the potential of the power supply lines V1 to Vx (power supply potential) or the potential of the power supply lines V1 to Vx by an external power supply (not shown). It can be switched so that 804 has a potential difference enough to emit light.
[0021]
In FIG. 5A, one frame period F1 is divided into a plurality of subframe periods SF1 to SF4.
[0022]
In the first subframe period SF1, first, the gate signal line G1 is selected, and the digital video signals are input from the source signal lines S1 to Sx in the pixels having the switching TFT 801 whose gate electrode is connected to the gate signal line G1, respectively. Is done. By this input digital video signal, the driving TFT 802 of each pixel is turned on or turned off.
[0023]
Here, in this specification, the state in which the TFT is on indicates that the source and the drain are in a conductive state by the gate voltage. Further, the TFT is in an off state indicates that the gate voltage is in a non-conducting state between the source and the drain.
[0024]
At this time, since the counter potential of the light emitting element 804 is set to be substantially equal to the potentials (power supply potentials) of the power supply lines V1 to Vx, the light emitting element 804 emits light even in the pixel in which the driving TFT 802 is turned on. do not do.
[0025]
Here, FIG. 5B is a timing chart showing an operation of inputting a digital video signal to the driving TFT 802 of each pixel.
[0026]
In FIG. 5B, a period during which a source signal line driver circuit (not shown) samples a signal corresponding to each source signal line is indicated by S1 to Sx. The sampled signal is simultaneously output to all the source signal lines in the blanking period in the figure. The signal output in this way is input to the gate electrode of the driving TFT 802 in the pixel for which the gate selection line is selected.
[0027]
The above operation is repeated for all the gate signal lines G1 to Gy, and the writing period Ta1 ends. Note that the writing period of the first subframe period SF1 is referred to as Ta1. In general, a writing period of the j-th (j is a natural number) subframe period SFj is referred to as Taj.
[0028]
When the writing period Ta1 ends, the counter potential changes so as to have a potential difference with which the light emitting element 804 emits light with respect to the power supply potential. Thus, the display period Ts1 starts. Note that the display period of the first subframe period SF1 is referred to as Ts1. In general, the display period of the j-th (j is a natural number) subframe period SFj is referred to as Tsj. In the display period Ts1, the light-emitting element 804 of each pixel enters a light-emitting state or a non-light-emitting state according to the input signal.
[0029]
The above operation is repeated for all the subframe periods SF1 to SF4, and one frame period F1 ends. Here, the lengths of the display periods Ts1 to Ts4 of the subframe periods SF1 to SF4 are set as appropriate, and the gradation is expressed by the total display period of the subframe periods in which the light emitting element 804 emits light per frame period F1. . In other words, the gradation is expressed by the total lighting time in one frame period.
[0030]
In general, an n-bit digital video signal is input and 2 ⁿ A method for expressing gradation will be described. At this time, for example, one frame period is divided into n subframe periods SF1 to SFn, and the ratio of the lengths of the display periods Ts1 to Tsn of the subframe periods SF1 to SFn is Ts1: Ts2:. Tsn-1: Tsn = 2 ⁰ : 2- ¹ : ...: 2- ^{n + 2} : 2- ^{n + 1} Set to be. The lengths of the writing periods Ta1 to Tan are the same.
[0031]
By calculating the sum of the display periods Ts in which the light emitting state is selected in the light emitting element 804 during one frame period, the gradation of the pixel in the frame period is determined. For example, when n = 8 and the luminance is 100% when the pixel emits light in the entire display period, 1% luminance can be expressed when the pixel emits light at Ts8 and Ts7, and Ts6, Ts4, and Ts1. When is selected, a luminance of 60% can be expressed.
[0032]
Note that one subframe period may be further composed of a plurality of subframe periods.
[0033]
Here, the display device is desired to reduce its power consumption as much as possible. In the case of being incorporated and used in a portable information device or the like, it is particularly desired to reduce power consumption.
[0034]
In that case, the 4-bit signal described above is input and 2 ^Four In a display device that expresses the gray scale, a technique is used in which the gray scale is expressed using only the upper 1-bit signal to reduce the power consumption of the display device (see Patent Document 2).
[0035]
[Patent Document 1]
JP 2001-343933 A
[0036]
[Patent Document 2]
Japanese Patent Laid-Open No. 11-133922
[0037]
[Problems to be solved by the invention]
2 ^Four FIG. 13A is a timing chart showing the driving method of the display device in the first display mode for expressing the gray scales. FIG. 13A shows the display in the second display mode for expressing the gray scales using only the upper 1 bit signal. A timing chart showing the driving method of the apparatus is shown in FIG.
[0038]
In the case of the second display mode, it suffices to provide one subframe period. Therefore, the frequency of the start pulse and the clock pulse input to each driver circuit (source signal line driver circuit and gate signal destination driver circuit) can be reduced. This is possible, and the power consumption can be reduced as compared with the case of expressing the upper 1-bit gradation in the first display mode.
[0039]
In addition, when the total length of the writing period in the first display mode is longer than the total length of the writing period in the second display mode, the light emitting element voltage can be changed in accordance with the display period. For example, the ratio of the effective display period per frame period increases.
[0040]
However, in such a display device, the input voltage to each drive circuit is equal to that in the first display mode and the second display mode, and it does not lead to further reduction in power consumption.
[0041]
In the second display mode, only two gradations can be displayed, and the number of colors that can be expressed is too small compared to the first display mode.
[0042]
An object of the present invention is to provide a display device that consumes less power when driving with a reduced number of gradations to be expressed.
[0043]
[Means for Solving the Problems]
The display device of the present invention has two display modes, a first display mode capable of displaying high gradation and a second display mode which is low gradation display but low power consumption, and can be used by switching between them. it can. In the second display mode with respect to the first display mode, the memory controller of the signal control circuit included in the display device eliminates writing of the low-order bit signal of the digital video signal to the memory. In addition, reading of the lower bit digital signal from the memory is eliminated. In this way, each drive circuit supplies a digital video signal (second digital video signal) with a reduced amount of information to the source video line drive circuit with respect to the digital video signal (first digital video signal) in the first display mode. To enter. In response to this operation, the display controller reduces the frequency of the start pulse and the clock pulse input to each drive circuit (source signal line drive circuit and gate signal destination drive circuit) and changes the drive voltage low. Accordingly, the writing period and the display period of the subframe period related to display can be set longer, and power consumption can be reduced.
[0044]
Further, when driving the display device in the second display mode, the voltage for operating the display controller may be set low so that the power consumption of the display controller can be reduced.
[0045]
With the above structure, in the second display mode, it is possible to provide a display device with low power consumption and a large proportion of the effective display period per frame period and a driving method thereof.
[0046]
The configuration of the present invention will be described below.
[0047]
The display device of the present invention has a display and a display controller,
One frame period is divided into a plurality of subframe periods, the plurality of subframe periods are turned on or off, and the sum of the lighting times in the one frame period is n (n is a natural number of 2 or more) bits. A first means for expressing a key;
One frame period is divided into a plurality of subframe periods, the plurality of subframe periods are turned on or off, and the sum of the lighting times in the one frame period is m (m is a natural number smaller than n) bits. Second means for expressing gradation and operating the display with a clock frequency lower than the first means and a lower driving voltage;
The first and second means are controlled by the display controller.
[0048]
In the display device of the present invention, the display device has a frame memory, and the first means performs display by writing and reading n-bit (n is a natural number of 2 or more) bits, and the second means. In this case, display is performed by writing and reading m-bit data (m is a natural number smaller than n) bits.
[0049]
In the display device of the present invention, the display device includes a light emitting element for each pixel, a specific voltage is applied to the light emitting element, and the voltage applied to the light emitting element in the first means is the second voltage. The voltage is higher than the voltage applied to the light emitting element.
[0050]
In the display device of the present invention, the display device has a light emitting element for each pixel, a specific current is applied to the light emitting element, and the current applied to the light emitting element in the first means is the second current. In this means, the current is larger than the current applied to the light emitting element.
[0051]
In the display device of the present invention, the first mode is characterized in that the one frame period is composed of three periods of a writing period, a display period, and an erasing period.
[0052]
In the display device of the present invention, the second means is characterized in that the one frame period is composed of three periods of a writing period, a display period, and an erasing period.
[0053]
In the display device of the present invention, the display controller operates at a voltage lower than that of the first means when using the second means.
[0054]
The present invention is a method of driving a display device having a display and a display controller,
One frame period is divided into a plurality of subframe periods, the plurality of subframe periods are turned on or off, and the sum of the lighting times in the one frame period is n (n is a natural number of 2 or more) bits. A first display mode for expressing the key;
One frame period is divided into a plurality of subframe periods, the plurality of subframe periods are turned on or off, and the sum of the lighting times in the one frame period is m (m is a natural number smaller than n) bits. A second mode for expressing gradation and operating the display at a lower clock frequency and a lower driving voltage than the first mode;
The first and second modes are controlled by the display controller.
[0055]
In the display device driving method of the present invention, the display device includes a frame memory, and in the first display mode, display is performed by writing and reading data of n (n is a natural number of 2 or more) bits. The second display mode is characterized in that display is performed by writing and reading 1-bit data.
[0056]
In the driving method of the display device of the present invention, the display device has a light emitting element for each pixel, a specific voltage is applied to the light emitting element, and the voltage applied to the light emitting element in the first display mode is The voltage applied to the light emitting element in the second display mode is higher.
[0057]
In the display device driving method of the present invention, the display device has a light emitting element for each pixel, a specific current is applied to the light emitting element, and a current applied to the light emitting element in the first display mode is: The current is larger than the current applied to the light emitting element in the second display mode.
[0058]
In the display device driving method according to the present invention, the first display mode includes three periods of a writing period, a display period, and an erasing period.
[0059]
In the display device driving method of the present invention, the second display mode includes three periods of a writing period, a display period, and an erasing period.
[0060]
In the display device driving method of the present invention, the display controller operates at a voltage lower than that of the first mode when the second mode is used.
[0061]
In the display device and the driving method thereof according to the present invention, the display device or the driving method of the display device is used for an electronic apparatus.
[0062]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described. Here, the first display mode will be described using a 4-bit example as in the conventional example.
[0063]
A timing chart showing a method for driving the display device of the present invention is shown in FIG. In general, attention is focused on a display device that inputs a digital video signal of n (n is a natural number) bits. In the first display mode, an n-bit digital video signal is used, and 2 subframe periods SF1 to SFn are used. ⁿ Can be expressed. On the other hand, by the switching operation, in the second display mode, a digital video signal of m (m is a natural number smaller than n) bits is used, and 2 ^m Express gradation.
[0064]
Note that, more generally, in a display device that inputs a digital video signal of n (n is a natural number) bit, in the first display mode, an n-bit digital video signal is input and at least n subframe periods are input. N gradations can be expressed using. On the other hand, by the switching operation, in the second display mode, a digital video signal of m (m is a natural number smaller than n) bits is used, and m gradations are expressed by at least m subframe periods. Here, the reason why the number of gradations is not set to the power of 2 of the subframe is to take measures such as pseudo contour on the display. This content is described in Japanese Patent Application No. 2001-257163.
[0065]
Input a 4-bit signal and 2 ^Four A timing chart in the case of the first display mode for expressing gradation is shown in FIG.
[0066]
In each display period of the subframe periods SF1 to SF4 constituting one frame period, the light emission or non-light emission state of each pixel is selected. Here, the counter potential is set to be substantially the same as the power supply potential during the writing period, and changes so as to have a potential difference between the power supply potential and the light emitting element to emit light during the display period. Since this operation is the same as that of the conventional example, detailed description is omitted.
[0067]
FIG. 1B shows a timing chart in the case of the second display mode in which gradation is expressed using only the upper 2 bits of the signal. The writing period and the display period are set longer than the total of the subframe periods corresponding to the upper 2 bits of the first display mode shown in FIG.
Therefore, in the second display mode, the luminance of the light emitting element whose light emitting state is selected is the luminance of the light emitting element whose light emitting state is selected in the display period of the subframe period corresponding to the upper 2 bits in the first display mode. Compared to luminance, it can be reduced. Therefore, in the second display mode, the voltage applied between the anode and the cathode of the light emitting element can be set small during the display period.
[0068]
FIG. 3 shows the configuration of the display controller. In FIG. 3, the light-emitting element power supply control circuit 305 maintains the potential of the counter electrode of the light-emitting element (opposite potential) at substantially the same potential as the power supply potential during the writing period and the power supply potential during the display period. The potential is controlled so that the light emitting element emits light during the period. Here, when the second display mode is selected, the gradation control signal 34 is input to the light-emitting element power supply control circuit 305. Accordingly, in the pixel in which the light emitting state is selected, the potential of the counter electrode of the light emitting element is changed so that the voltage applied between both electrodes of the light emitting element is reduced by the length of the light emission period of the light emitting element.
[0069]
In the second display mode, the magnitude of the voltage applied between the two electrodes of the light emitting element can be reduced, so that the stress of the light emitting element due to the applied voltage can be reduced.
[0070]
The drive circuit power supply control circuit 306 controls the power supply voltage input to each drive circuit. Here, when the second display mode is selected, the gradation control signal 34 is input to the drive circuit power supply control circuit 306, whereby the output drive circuit power supply voltage is changed. Since the frequency of the clock pulse of each drive circuit is smaller in the second display mode than in the first display mode, each drive voltage can be operated with a low power supply voltage.
[0071]
Note that the display device that switches between the first display mode and the second display mode has been described. However, in addition to the first display mode and the second display mode, the number of gradations to be expressed in more detail. This can be applied to the case of setting a mode with different colors and switching between the plurality of display modes for display.
[0072]
Here, as a configuration of the pixel portion included in the display of the display device of the present invention, the pixel having the configuration shown in FIG. 7 can be used in the conventional example. In addition, other well-known pixels can be used freely.
[0073]
A circuit having a known structure can be freely used for the source signal line driver circuit and the gate signal line driver circuit included in the display of the display device of the invention.
[0074]
Further, when driving the display device in the second display mode, the voltage for driving the display controller may be set low so that the power consumption of the display controller can be reduced.
[0075]
Further, the present invention can be applied not only to a display device using an OLED element as a light-emitting element but also to other self-luminous display devices such as FDP and PDP.
[0076]
【Example】
Examples of the present invention will be described below.
[0077]
Example 1
A circuit for inputting a signal for performing the time gray scale driving method to the source signal line driver circuit and the gate signal line driver circuit of the display will be described with reference to FIG.
[0078]
In this specification, a video signal input to the display device is referred to as a digital video signal. Note that, here, a display device that displays a picture by inputting a 4-bit digital video signal will be described as an example. However, the present invention is not limited to 4 bits.
[0079]
A digital video signal is read into the signal control circuit 101 and a digital video signal (VD) is output to the display 100.
[0080]
Also, in this specification, a digital video signal edited by a signal control circuit and converted into a signal to be input to a display is called a digital video signal.
[0081]
Signals and driving voltages for driving the source signal line driver circuit 1107 and the gate signal line driver circuit 1108 of the display 100 are input by the display controller 102.
[0082]
The configurations of the signal control circuit 101 and the display controller 102 will be described.
[0083]
Note that the source signal line driver circuit 1107 of the display 100 includes a shift register 1110, LAT (A) 1111, and LAT (B) 1112. In addition, although not shown, a level shifter, a buffer, or the like may be provided. The present invention is not limited to such a configuration.
[0084]
The signal control circuit 101 includes a CPU 104, a memory A 105, a memory B 106, and a memory controller 103.
[0085]
The digital video signal input to the signal control circuit 101 is input to the memory A 105 via a switch controlled by the memory controller 103. Here, the memory A 105 has a capacity capable of storing 4-bit digital video signals for all the pixels of the pixel portion 1109 of the display 100. When a signal for one frame period is stored in the memory A105, the signal of each bit is sequentially read out by the memory controller 103 and input to the source signal line driver circuit as a digital video signal VD.
[0086]
When reading of the signal stored in the memory A 105 starts, this time, a digital video signal corresponding to the next frame period is input to the memory B 106 via the memory controller 103 and starts to be stored. Similarly to the memory A105, the memory B106 has a capacity capable of storing a 4-bit digital video signal for all the pixels of the display device.
[0087]
As described above, the signal control circuit 101 includes the memory A105 and the memory B106 that can store 4-bit digital video signals for one frame period, and alternately uses the memory A105 and the memory B106. Sampling a digital video signal.
[0088]
Here, the signal control circuit 101 that stores signals by alternately using the two memories A105 and B106 is shown. However, in general, a memory that can store information for a plurality of frames is provided. Can be used alternately.
[0089]
A block diagram of a display device that performs the above operation is shown in FIG. The display device includes a signal line control circuit 101, a display controller 102, and a display 100.
[0090]
The display controller 102 supplies the display 100 with a start pulse SP, a clock pulse CLK, and a driving voltage.
[0091]
The signal control circuit 101 includes a CPU 104, a memory A 105, a memory B 106, and a memory controller 103.
[0092]
FIG. 4 shows an example of a display device that inputs a 4-bit digital video signal and expresses gradation using a 4-bit digital video signal in the first display mode. The memory A105 includes memories 105_1 to 105_4 that store information on the first bit to the fourth bit of the digital video signal, respectively. Similarly, the memory B106 is also configured by memories 106_1 to 106_4 that store information of the first bit to the fourth bit of the digital video signal, respectively. Each of the memories corresponding to these bits has a number of storage elements that can store a signal for one bit by the number of pixels constituting one screen.
[0093]
In general, in a display device capable of expressing gradation using an n-bit digital video signal, the memory A105 is configured by memories 105_1 to 105_n that store information on first to nth bits, respectively. The Similarly, the memory B106 is also composed of memories 106_1 to 106_n that store information of the first bit to the nth bit, respectively. A memory corresponding to each of these bits has a capacity capable of storing a signal for one bit for each pixel constituting one screen.
[0094]
The configuration of the memory controller 103 is shown in FIG. In FIG. 2, the memory controller 103 includes a gradation limiting circuit 201, a memory R / W circuit 202, a reference oscillation circuit 203, a variable frequency dividing circuit 204, an x counter 205a, a y counter 205b, an x decoder 206a, and a y decoder 206b. Has been.
[0095]
Both the memories A105 and B106 shown in FIGS. 4 and 6 are collectively referred to as a memory. Further, the memory is composed of a plurality of storage elements. These storage elements are selected by the address (x, y).
[0096]
A signal from the CPU 104 is input to the memory R / W circuit 202 via the gradation limiting circuit 201. The gradation limiting circuit 201 inputs a signal to the memory R / W circuit 202 in accordance with either the first display mode or the second display mode. The memory R / W circuit 202 selects whether to write each digital video signal corresponding to each bit in the memory according to the signal from the gradation limiting circuit 201. Similarly, an operation for reading the digital video signal written in the memory is selected.
[0097]
A signal from the CPU 104 is input to the reference oscillation circuit 203. A signal from the reference oscillation circuit 203 is input to the variable frequency dividing circuit 204 and converted into a signal having an appropriate frequency. Here, the variable frequency dividing circuit 204 receives a signal from the gradation limiting circuit 201 corresponding to either the first display mode or the second display mode. Based on this signal, the signal from the variable frequency dividing circuit 204 selects the x address of the memory via the x counter 205a and the x decoder 206a. Similarly, the signal from the variable frequency dividing circuit is input to the y counter 205b and the y decoder 206b to select the memory y address.
[0098]
By using the memory controller 103 having such a configuration, when high gradation display is not required, the information amount of the signal written to the memory and read from the memory among the digital video signals input to the signal control circuit can be reduced. Can be suppressed. Further, the frequency for reading a signal from the memory can be changed.
[0099]
The configuration of the display controller 102 will be described below.
[0100]
FIG. 3 is a diagram showing the configuration of the display controller of the present invention. The display controller 102 includes a reference clock generation circuit 301, a variable frequency dividing circuit 302, a horizontal clock generation circuit 303, a vertical clock generation circuit 304, a light emitting element power supply control circuit 305, and a drive circuit power supply control circuit 306.
[0101]
The clock signal 31 input from the CPU 104 is input to the reference clock generation circuit 301 and generates a reference clock. This reference clock is input to the horizontal clock generation circuit 303 and the vertical clock generation circuit 304 via the variable frequency dividing circuit 302. The gradation control signal 34 is input to the variable frequency dividing circuit 302. The frequency of the reference clock is changed by this signal.
[0102]
The degree to which the frequency of the reference clock is changed in the variable frequency dividing circuit 302 can be determined as appropriate by the practitioner.
[0103]
The horizontal clock circuit 303 receives a horizontal cycle signal 32 that determines a horizontal cycle from the CPU 104, and outputs a clock pulse S_CLK for the source signal line driver circuit and a start pulse S_SP. Similarly, the vertical clock generation circuit 304 receives a vertical cycle signal 33 for determining a vertical cycle from the CPU 104, and outputs a clock pulse G_CLK and a start pulse G_SP for the gate signal line driving circuit.
[0104]
In this way, in the memory controller of the signal control circuit, reading of the lower-order bit signal from the memory is eliminated, and the frequency of reading the signal from the memory is reduced. Corresponding to this operation, the display controller reduces the frequency of the sampling pulse SP and the clock pulse CLK input to each driving circuit (source signal line driving circuit and gate signal destination driving circuit), and a sub-frame period for expressing an image. The writing period and the display period can be set longer.
[0105]
For example, in the first display mode, one frame period is divided into four subframe periods, and the ratio of the display periods Ts1: Ts2: Ts3: Ts4 of each subframe period is 2 ⁰ : 2 ^-1 : 2 ^-2 : 2 ^-3 As a 4 bit digital video signal, ^Four Consider a display device that expresses the gray scale of the image. For simplicity, the lengths of the display periods Ts1 to Ts4 in each subframe period are 8, 4, 2, 1. The length of the writing periods Ta1 to Ta4 in each subframe period is 1. In the second display mode, a case where gradation is expressed using a signal of upper 1 bit is considered.
[0106]
At this time, in the second display mode, the ratio of the sub-frame period in the first display mode corresponding to the bit related to the gradation expression per frame period is 14/19.
[0107]
When the configuration of the present invention is not used, for example, when the conventional driving method as shown in FIG. 9 is used, in the second display mode, 5/19 of one frame period is a period not related to display. End up.
[0108]
On the other hand, according to the present invention, in the second display mode, the present invention changes the frequency of a clock signal or the like input to each driving circuit of the display, and is 19/5 times longer than the writing period in the first display mode. Similarly, the display period is set to 19/5 times the display period Ts1 of the subframe period SF1 corresponding to the first bit of the first display mode. As a result, one frame period can be occupied by the subframe period SF1. Thus, in the second display mode, it is possible to reduce the period not involved in display during one frame period.
[0109]
Thus, even in the second display mode, it is possible to increase the display period of the light emitting elements per frame period.
[0110]
In this embodiment, in the first display mode, one frame period is divided into four subframe periods, and a 4-bit digital video signal is used. ^Four However, one subframe period may be composed of a plurality of subframe periods. For example, one frame period may be divided into six subframe periods.
[0111]
The light-emitting element power supply control circuit 305 keeps the potential of the counter electrode of the light-emitting element (opposite potential) at substantially the same potential as the power supply potential during the writing period and emits light between the power supply potential during the display period. Control is performed so that the element has a potential difference enough to emit light. Here, the gradation control signal 34 is also input to the light-emitting element power supply control circuit 305. Accordingly, in the pixel in which the light emitting state is selected, the potential of the counter electrode of the light emitting element is changed so that the voltage applied between both electrodes of the light emitting element is reduced by the length of the light emission period of the light emitting element.
[0112]
In the second display mode, the magnitude of the voltage applied between the two electrodes of the light emitting element can be reduced, so that the stress of the light emitting element due to the applied voltage can be reduced.
[0113]
The drive circuit power supply control circuit 306 controls the power supply voltage input to each drive circuit. Here, when the gradation control signal 34 is also input to the drive circuit power supply control circuit 306, the output drive circuit power supply voltage is changed. Since the frequency of the clock pulse of each drive circuit is smaller in the second display mode than in the first display mode, each drive voltage can be operated with a low power supply voltage.
[0114]
Note that the drive circuit power supply control circuit 306 may have a known configuration such as the technique disclosed in Japanese Patent No. 3110257.
[0115]
In addition, when driving the display device in the second display mode, there may be provided means for setting a voltage for driving the display controller to be low so that power consumption of the display controller can be reduced.
[0116]
The signal control circuit 101, the memory controller 103, the CPU 104, the memories 105 and 106, and the display controller 102 described above may be integrated with the display 100 and formed on the same substrate as the pixels, or may be formed with an LSI chip and The substrate may be attached by COG, may be attached by using TAB on the substrate, or may be formed on a substrate different from the display and connected by electric wiring. good.
[0117]
(Example 2)
In this embodiment, a configuration example of a source signal line driver circuit of a display device of the present invention will be described. A configuration example of the source signal line driver circuit is shown in FIG.
[0118]
The source signal line driver circuit includes a shift register 1501, a scanning direction switching circuit, LAT (A) 1502, and LAT (B) 1503. In FIG. 15, only a part of the LAT (A) 1502 and a part of the LAT (B) 1503 corresponding to one of the outputs from the shift register 1501 are illustrated, but all the outputs from the shift register 1501 are illustrated. In contrast, LAT (A) 1502 and LAT (B) 1503 having the same configuration correspond to each other.
[0119]
The shift register 1501 includes a clocked inverter, an inverter, and a NAND. A shift pulse 1507 is supplied with a source signal line driver circuit start pulse S_SP, and is supplied with a source signal line driver circuit clock pulse S_CLK and a source signal line driver circuit inverted clock pulse S_CLKB which is a signal whose polarity is inverted. When the inverter is switched between a conductive state and a non-conductive state, sampling pulses are output to the LAT (A) 1502 in order from the NAND.
[0120]
The scanning direction switching circuit is configured by a switch and functions to switch the operation direction of the shift register 1501 to the left and right as viewed in the drawing. In FIG. 15, when the left / right switching signal L / R corresponds to a Lo signal, the shift register 1501 outputs sampling pulses sequentially from left to right as viewed in the drawing. On the other hand, when the left / right switching signal L / R corresponds to a Hi signal, sampling pulses are output sequentially from right to left in the drawing.
[0121]
The LAT (A) 1502 in each stage includes a clocked inverter and an inverter.
[0122]
Here, the LAT (A) 1502 of each stage indicates the LAT (A) 1502 that captures a video signal input to one source signal line.
[0123]
Here, the VD of the digital video signal output from the signal control circuit described in the embodiment is input after being divided into p (p is a natural number). That is, signals corresponding to outputs to the p source signal lines are input in parallel. When the sampling pulse is simultaneously input to the p stage LAT (A) 1502 clocked inverter via the buffer, the p-divided input signals are respectively input to the p stage LAT (A) 1502. Sampled at the same time.
[0124]
Here, a source signal line driver circuit that outputs a signal voltage to x source signal lines is described as an example, so x / p sampling pulses are sequentially output from the shift register per horizontal period. In response to each sampling pulse, p stages of LAT (A) 1502 simultaneously sample digital video signals corresponding to outputs to p source signal lines.
[0125]
In this specification, the method of dividing the digital video signal input to the source signal line driving circuit into the p-phase parallel signal and simultaneously taking in the p digital video signals by one sampling pulse is p-divided. This is called driving. In FIG. 15, four divisions are performed.
[0126]
By performing the divided driving, a margin can be given to sampling of the shift register of the source signal line driver circuit. Thus, the reliability of the display device can be improved.
[0127]
When all signals in one horizontal period are input to the LAT (A) 1502 of each stage, the latch pulse LS and the inverted latch pulse LSB whose polarity is inverted are input and input to the LAT (A) 1502 of each stage. The received signals are output simultaneously to the LAT (B) 1503 of each stage.
[0128]
Here, the LAT (B) 1503 of each stage indicates the LAT (B) circuit 1503 to which the signal from the LAT (A) 1502 of each stage is input.
[0129]
Each stage of the LAT (B) 1503 includes a clocked inverter and an inverter. A signal output from each stage of the LAT (A) 1502 is held in the LAT (B) 1503 and simultaneously output to the source signal lines S1 to Sx.
[0130]
Although not shown here, a level shifter, a buffer, or the like may be provided as appropriate.
[0131]
The start pulse S_SP, the clock pulse S_CLK, and the like input to the shifter register 1501, LAT (A) 1502, and LAT (B) 1503 are input from the display controller described in the embodiment of the present invention.
[0132]
In the present invention, an operation of inputting a digital video signal having a small number of bits to the LAT (A) of the source signal line driver circuit is performed by the signal control circuit, and at the same time, a clock input to the shift register of the source signal line driver circuit. The display controller performs an operation of reducing the frequency of the pulse S_CLK, the start pulse S_SP, and the like and lowering the drive voltage for operating the source signal line driver circuit.
[0133]
In this manner, in the second display mode, the operation of sampling the digital video signal by the source signal line driver circuit can be reduced, and the power consumption of the display device can be suppressed.
[0134]
Note that the display device of the present invention is not limited to the configuration of the source signal line driver circuit of this embodiment, and a source signal line driver circuit having a known configuration can be freely used.
[0135]
Further, depending on the configuration of the source signal line driving circuit, the number of signal lines input from the display controller to the source signal line driving circuit and the number of power supply lines for driving voltage are different.
[0136]
This embodiment can be implemented by freely combining with the first embodiment.
[0137]
(Example 3)
In this embodiment, a configuration example of a gate signal line driver circuit of a display device of the present invention will be described.
[0138]
The gate signal line driving circuit includes a shift register, a scanning direction switching circuit, and the like. Although not shown here, a level shifter, a buffer, or the like may be provided as appropriate.
[0139]
A start pulse G_SP, a clock pulse G_CLK, a driving voltage, and the like are input to the shift register, and a gate signal line selection signal is output.
[0140]
A structure of the gate signal line driver circuit is described with reference to FIG. The shift register 3601 includes clocked inverters 3602 and 3603, an inverter 3604, and a NAND 3607. The shift register 2601 receives the start pulse G_SP, and the clocked inverters 3602 and 3603 change from a conductive state to a non-conductive state by an inverted clock pulse G_CLKB which is a signal whose polarity is inverted from the clock pulse G_CLK. Sampling pulses are output in order from the NAND 3607.
[0141]
The scanning direction switching circuit includes a switch 3605 and a switch 3606, and functions to switch the operation direction of the shift register to the left and right as viewed in the drawing. In FIG. 15, when the scanning direction switching signal U / D corresponds to a Lo signal, the shift register outputs sampling pulses in order from the left to the right in the drawing. On the other hand, when the scanning direction switching signal U / D corresponds to a Hi signal, sampling pulses are output sequentially from right to left in the drawing.
[0142]
The sampling pulse output from the shift register is input to NOR 3608 and is calculated as an enable signal ENB. This calculation is performed in order to prevent a situation in which adjacent gate signal lines are simultaneously selected due to the rounding of sampling pulses. The signal output from the NOR 3608 is output to the gate signal lines G1 to Gy via the buffers 3609 and 3610.
[0143]
Although not shown here, a level shifter, a buffer, or the like may be provided as appropriate.
[0144]
A start pulse G_SP, a clock pulse G_CLK, a driving voltage, and the like input to the shifter register are input from the display controller described in the embodiment.
[0145]
In the present invention, in the second display mode, the frequency of the clock pulse G_CLK input to the shift register of the gate signal line driver circuit, the start pulse G_SP, or the like is reduced, and the drive voltage for operating the gate signal line driver circuit is reduced. The display controller performs this operation.
[0146]
Thus, in the lower second display mode, the sampling operation of the gate signal line driver circuit can be reduced and the power consumption of the display device can be suppressed.
[0147]
Note that the display device of the present invention is not limited to the configuration of the gate signal line driving circuit of this embodiment, and a gate signal line driving circuit having a known configuration can be freely used.
[0148]
Further, depending on the configuration of the gate signal line driving circuit, the number of signal lines input to the gate signal line driving circuit from the display controller and the number of power supply lines for driving voltage are different.
[0149]
This embodiment can be implemented by freely combining with the first and second embodiments.
[0150]
Example 4
In addition to the method of separating the address period and the display period as described above for the display device using the time gray scale, a driving method for simultaneously performing writing and display has been proposed. Specifically, Japanese Patent Application Laid-Open No. 2001-343933 discloses a pixel configuration as shown in FIG. In this method, in addition to the conventional switching TFT and driving TFT, an erasing TFT can be added to improve the number of gradations.
[0151]
Specifically, a plurality of gate signal line driving circuits are provided, writing is performed by the first gate signal line driving circuit, and erasing is performed by the second gate signal line driving circuit before all lines are written. . Although it is not so effective at about 4 bits, it is a very effective measure when the gradation is 6 bits or more, or when a large number of subframes must be increased as a measure against pseudo contour. The present invention can also be applied to a display device using such a driving method.
[0152]
FIG. 10A shows a timing chart in the case of performing display in the first display mode. In FIG. 10A, the display period is shortened by erasing data by the second gate signal line driver circuit at the fourth bit.
[0153]
FIG. 10B shows a timing chart in the case of performing display in the second display mode. FIG. 10B does not require erasing by the second gate signal line driver circuit, so that it is not necessary to input the start pulse G_SP and the clock pulse G_CLK to the second gate signal line driver circuit.
[0154]
This embodiment can be freely combined with Embodiments 1 to 3.
[0155]
(Example 5)
Further, although the number of gradations that can be displayed is small, a method of simultaneously performing an address period and a display period as in the fourth embodiment has been proposed. A timing chart in this case is shown in FIG. The pixel configuration in this case is the same as the conventional one as shown in FIG. Since there is no erasing period and a display period shorter than the address period cannot be configured, there is a disadvantage that the number of gradations in the first display mode is small. However, since the circuit configuration can be simplified, it can be applied to an inexpensive display device. Is possible. This embodiment can be freely combined with Embodiments 1 to 3.
[0156]
(Example 6)
Further, in the above, the time gray scale is driven at a constant voltage, that is, the driving TFT in the pixel is operated in the linear region so that the external power supply voltage is applied to the light emitting element as it is. However, this method has a drawback that when the light emitting element deteriorates and the applied voltage versus luminance characteristic changes, the image is burned and the display is deteriorated. Therefore, there is a constant current driving, that is, a driving method in which the driving TFT in the pixel is operated in the saturation region to use the driving TFT as a current source. Even in this case, time gradation is possible by controlling the operation period of the driving TFT. The description thereof is described in Japanese Patent Application No. 2001-224422, but the present invention can also be applied to such constant current time gradation. FIG. 12 shows the operating point of the driving TFT. When performing constant current driving, the operation is performed in a saturation region where there is an operating point 2705, and when performing constant voltage driving, operation is performed in a linear region where there is an operating point 2706.
[0157]
(Example 7)
In this embodiment, electronic devices using the display device of the present invention will be described with reference to FIG.
[0158]
FIG. 14A is a schematic view of a portable information terminal using the display device of the present invention. The portable information terminal includes a main body 2701a, an operation switch 2701b, a power switch 2701c, an antenna 2701d, a display portion 2701e, and an external input port 2701f. The display device of the present invention can be used for the display portion 2701e.
[0159]
FIG. 14B is a schematic diagram of a personal computer using the display device of the present invention. The personal computer includes a main body 2702a, a housing 2702b, a display portion 2702c, operation switches 2702d, a power switch 2702e, and an external input port 2702f. The display device of the present invention can be used for the display portion 2702c.
[0160]
FIG. 14C is a schematic diagram of an image reproducing device using the display device of the present invention. The image reproducing device includes a main body 2703a, a housing 2703b, a recording medium 2703c, a display unit 2703d, an audio output unit 2703e, and an operation switch 2703f. The display device of the present invention can be used for the display portion 2703d.
[0161]
FIG. 14D is a schematic diagram of a television using the display device of the present invention. The television set includes a main body 2704a, a housing 2704b, a display portion 2704c, and operation switches 2704d. The display device of the present invention can be used for the display portion 2704c.
[0162]
FIG. 14E is a schematic diagram of a head mounted display using the display device of the present invention. The head mounted display includes a main body 2705a, a monitor unit 2705b, a head fixing band 2705c, a display unit 2705d, and an optical system 2705e. The display device of the present invention can be used for the display portion 2705d.
[0163]
FIG. 14F is a schematic diagram of a video camera using the display device of the present invention. The video camera includes a main body 2706a, a housing 2706b, a connection unit 2706c, an image receiving unit 2006d, an eyepiece unit 2706e, a battery 2706f, an audio input unit 2706g, and a display unit 2706h. The display device of the present invention can be used for the display portion 2706h.
[0164]
The present invention is not limited to the above-described applied electronic devices, and can be applied to various electronic devices.
[0165]
This embodiment can be implemented by freely combining with Embodiments 1 to 3.
[0166]
【The invention's effect】
According to the present invention, the power consumption of the display device can be suppressed by the above configuration. In addition, in the second display mode, even when the number of subframes used to express gradation is reduced, the display period per frame period can be increased, and a clear image display is possible. It is possible to provide a display device and a driving method thereof.
[0167]
In addition, since the display period of the light emitting element per frame period can be increased, the voltage applied between the anode and the cathode of the light emitting element can be set small when the same brightness is expressed per frame. . Thus, a highly reliable display device can be provided.
[0168]
The present invention can be applied not only to display devices using OLED elements as light-emitting elements, but also to other self-luminous display devices such as FDP and PDP.
[Brief description of the drawings]
FIG. 1 is a timing chart showing a method for driving a display device of the present invention.
FIG. 2 is a diagram showing a configuration of a memory controller of a display device of the present invention.
FIG. 3 is a diagram showing a configuration of a display controller of the display device of the present invention.
FIG. 4 is a block diagram illustrating a configuration of a display device of the present invention.
FIG. 5 is a timing chart showing a time gray scale driving method;
FIG. 6 is a block diagram illustrating a configuration of a display device of the present invention.
FIG. 7 illustrates a structure of a pixel portion of a display device.
FIG. 8 illustrates a structure of a pixel of a display device.
FIG. 9 is a timing chart showing a conventional driving method of a display device.
FIG. 10 is a timing chart showing a method for driving a display device of the present invention.
FIG. 11 is a timing chart showing a method for driving a display device of the present invention.
FIG. 12 is a diagram showing operating conditions of the driving TFT of the present invention.
FIG. 13 is a timing chart showing a conventional driving method of a display device.
FIG 14 illustrates an electronic device of the invention.
FIG. 15 is a diagram showing a structure of a source signal line driver circuit of a display device of the present invention.
FIG 16 is a diagram showing a structure of a gate signal line driver circuit in a display device of the present invention;
FIG. 17 is a block diagram showing a configuration of a conventional display.

Claims

A display device drive method comprising: a display including a pixel portion and a drive circuit; and a display controller, wherein display is performed by switching between a first display mode and a second display mode,
The first display mode has n (n is a natural number of 2 or more) subframe periods in one frame period;
The second display mode has m subframe periods (m is a natural number smaller than n) in the one frame period,
In the first display mode, gradation is expressed using an n-bit digital video signal that selects a light emitting state or a non-light emitting state of a light emitting element in each of the n subframe periods,
In the second display mode, gradation is expressed using an m-bit digital video signal that selects a light emitting state or a non-light emitting state of a light emitting element in each of the m subframe periods.
The display controller performs an operation of reducing a clock frequency of the driving circuit in the second display mode and lowering a driving voltage for operating the driving circuit in the second display mode with respect to the first display mode. A method for driving a display device, characterized by switching between a first display mode and the second display mode.

A display device drive method comprising: a display including a pixel portion and a drive circuit; and a display controller, wherein display is performed by switching between a first display mode and a second display mode,
The first display mode has n (n is a natural number of 2 or more) subframe periods in one frame period;
The second display mode has m subframe periods (m is a natural number smaller than n) in the one frame period,
In the first display mode, gradation is expressed using an n-bit digital video signal that selects a light emitting state or a non-light emitting state of a light emitting element in each of the n subframe periods,
In the second display mode, gradation is expressed using an m-bit digital video signal that selects a light emitting state or a non-light emitting state of a light emitting element in each of the m subframe periods.
The display controller performs an operation of reducing a clock frequency of the driving circuit in the second display mode and lowering a driving voltage for operating the driving circuit in the second display mode with respect to the first display mode. Switching between the first display mode and the second display mode;
The display controller includes a counter electrode of the light emitting element such that a voltage applied between electrodes of the light emitting element in which the light emitting state in the second display mode is selected is smaller than the first display mode. A method for driving a display device, wherein the potential of the display device is changed.

A display device drive method comprising: a display including a pixel portion and a drive circuit; and a display controller, wherein display is performed by switching between a first display mode and a second display mode,
The first display mode has n (n is a natural number of 2 or more) subframe periods in one frame period;
The second display mode has m subframe periods (m is a natural number smaller than n) in the one frame period,
In the first display mode, gradation is expressed using an n-bit digital video signal that selects a light emitting state or a non-light emitting state of a light emitting element in each of the n subframe periods,
In the second display mode, gradation is expressed using an m-bit digital video signal that selects a light emitting state or a non-light emitting state of a light emitting element in each of the m subframe periods.
The display controller performs an operation of reducing a clock frequency of the driving circuit in the second display mode and lowering a driving voltage for operating the driving circuit in the second display mode with respect to the first display mode. Switching between the first display mode and the second display mode;
The display controller, wherein the length of the m subframe periods in the second display mode is longer than the length of the upper m subframe periods in the first display mode. Driving method.

In any one of Claim 1 thru | or 3,
The display controller includes a first control circuit and a second control circuit;
The first control circuit controls a potential of a counter electrode of the light emitting element included in the pixel portion;
The method for driving a display device, wherein the second control circuit controls a voltage input to the driving circuit.

In any one of Claims 1 thru | or 4,
A driving method of a display device, wherein the driving circuit is a source signal line driving circuit, a gate signal line driving circuit, or a source signal line driving circuit and a gate signal line driving circuit.