JP4396031B2

JP4396031B2 - Display panel and substrate bonding method

Info

Publication number: JP4396031B2
Application number: JP2000396131A
Authority: JP
Inventors: 剛豊島; 和広佐々木; 克彦両澤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2000-12-26
Filing date: 2000-12-26
Publication date: 2010-01-13
Anticipated expiration: 2020-12-26
Also published as: JP2002196697A

Description

【０００１】
【発明の属する技術分野】
本発明は、表示パネルに関する。また、本発明は、１対の基板を結合する方法に関する。
【０００２】
【従来の技術】
従来の液晶表示パネルは、図２０に示すように、１対の基板間に封入された液晶に所定の電圧を印加することにより画像を表示する。上記１対の基板は画像表示領域の周りに充填されたシール材により接着（結合）され、これにより、液晶が１対の基板間に封入されている。
【０００３】
また、上記シール材は所定サイズのギャップ材を含んでおり、このギャップ材により１対の基板間の距離が一定に保たれている。
このような液晶表示パネルは、未硬化のシール材を塗布した一方の基板に他方の基板を貼り合わせて押しつけながらシール材を硬化させることにより基板間距離がほぼギャップ材の径にして接合している。
【０００４】
【発明が解決しようとする課題】
しかし、画像表示用の電圧を液晶に印加するためのＴＦＴ（Thin Film Transistor）及びＴＦＴ信号を供給する配線からなる駆動回路が基板のシール材塗布領域の外側に設置されている場合、一方の基板が駆動回路及び配線が設けられる領域の分だけ他方の基板より大きくなり液晶表示パネル自体が多くなってしまうといった問題があった。また、駆動回路が外に剥き出しになるため破壊されやすい構造となっていた。
【０００５】
これらを解消するために図２１に示すように液晶表示パネルを小型にするために駆動回路をシール材内部に設けるとシール材中のギャップ材が駆動回路を破壊してしまう場合がある。
【０００６】
上記駆動回路を構成する素子の中には、複数の層（膜）から形成された多層素子（ＴＦＴや容量等）群が存在し、多層素子と多層素子に信号を入力または出力するための配線が複雑に混在していた。このような多層素子は一般に配線と比べても高く突出しているので駆動回路が設けられた基板と対向基板との間では多層素子と対向基板との距離が最も短いため多層素子上にギャップ材が乗り上げると圧着する際に多層素子が破壊されてしまう場合がある。
【０００７】
また、多層素子の頭頂点が配線と同じ程度の高さに位置したとしても配線は剛性のある金属で形成されているのでギャップ材の押しつけに対して断線しにくいが、多層素子は金属の他にシリコン窒化物等の絶縁膜やアモルファスシリコンやポリシリコン等の半導体膜により構成しているため、押しつぶされることにより破壊されやすい。このように、多層素子が破壊されてしまうと、液晶表示パネルは正常に動作することができない。
結果として、従来の液晶表示パネルは、高い歩留まりを実現することができない。
【０００８】
従って、本発明の第１の観点は、小型化可能な表示パネルを提供することを目的とする。また、本発明の第２の観点は、素子破壊が発生しない構成を有する表示パネルを提供することを目的とする。さらに、本発明の第３の観点は、高い歩留まりを実現する小型化可能な基板の結合方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の観点にかかる表示パネルは、１対の基板間に複数の画素を有する光学的手段と、該光学的手段に所定の電圧を印加するために該１対の基板の一方の基板上に形成された信号線と、を備える表示手段と、前記一方の基板上に形成された複数の層から形成される複数の多層素子をそれぞれ有する複数の段と、前記複数の段の配列に沿って配置され且つ前記複数の段に接続された、前記多層素子に所定の電圧を印加するための配線と、を有し、前記信号線に所定の電圧を供給する駆動手段と、前記１対の基板間を所定距離に保持する距離保持材を含み、前記配線に沿って前記配線が設けられる領域の少なくとも一部に重なるように充填され、前記１対の基板を貼り合わせる結合材と、から構成されることを特徴とする。
この発明によれば、結合材を配線領域の少なくとも一部と重ねるのでその分基板面積を縮小できるといった効果をもたらす。
【００１０】
前記結合材は、前記表示手段及び前記駆動手段の全体を囲むように、該表示手段及び該駆動手段の周囲に充填されていてもよい。
【００１１】
前記配線には、クロック信号又は定電圧が印加されてもよい。
【００１２】
前記多層素子は、アクティブ素子であってもよい。
【００１４】
本発明の第１の観点にかかる他の表示パネルは、一対の基板と、前記一対の基板間に封入された液晶と、前記一対の基板の一方に設けられた画素電極と、前記画素電極に接続された画素用トランジスタと、前記画素用トランジスタに出力信号を供給する駆動用トランジスタをそれぞれ有する複数の段と、前記駆動用トランジスタに電圧を印加するために、前記一対の基板の一方において前記複数の段の配列に沿って配置され且つ前記複数の段に接続された配線と、ギャップ材が混在され、前記一対の基板を貼り合わせ、前記配線に沿って前記配線の少なくとも一部の上方に設けられたシール材と、から構成されることを特徴とする。
【００１５】
前記配線には、クロック信号又は定電圧が印加されてもよい。
【００１７】
前記駆動用トランジスタは、前記画素用トランジスタと同一工程で形成されてもよい。
【００１８】
前記駆動用トランジスタは、シフトレジスタを構成していてもよい。
【００１９】
本発明の第２の観点にかかる表示パネルは、一対の基板と、前記一対の基板間に封入された液晶と、前記一対の基板の少なくとも一方に設けられた電極と、ギャップ材が混在され、前記液晶を囲み、前記一対の基板を貼り合わせたシール材と、前記シール材に囲まれ前記電極に信号を供給するシフトレジスタの複数の段を構成するトランジスタと、前記複数の段に接続し、前記複数の段及び前記シール材に沿って前記シール材と重なるように設けられた配線と、から構成されることを特徴とする。
【００２０】
本発明によればシフトレジスタを構成するトランジスタは、液晶とともにシール材により囲まれ保護されているので破壊を防止することができる。
【００２１】
前記トランジスタは前記一対の基板間距離よりも低い高さであってもよい。
【００２２】
前記配線は、前記シール材の下方に配置されてもよい。
【００２３】
前記複数の段は奇数段及び偶数段を有し、前記配線から供給される信号は、前記シフトレジスタの奇数段又は偶数段を構成するトランジスタへのクロック信号を含んでもよい。
【００２４】
本発明の第３の観点にかかる基板結合方法は、液晶に所定の電圧を印加して画像を表示させるための信号線が形成された表示領域と、該信号線に所定の電圧を供給する駆動回路が形成された回路領域と、を有する第１基板上の所定領域に結合材を充填する充填工程と、前記結合材が充填された前記第１基板上に第２基板を載置し、圧力を加えることにより該第１基板と該第２基板とを結合する結合工程と、を備え、前記駆動回路は、複数の層から形成される複数の多層素子を備える複数の段と、前記複数の段に沿って該多層素子に接続され外部からの信号を供給するための配線と、から形成され、前記結合材は、前記第１基板と前記第２基板との間を所定距離に保持する距離保持材を含み、前記結合工程は、前記結合材が、前記配線に沿うように少なくとも前記配線の形成領域の少なくとも一部に重なり且つ前記多層素子に重ならないように前記第１基板と前記第２基板とを結合する工程を備える、ことを特徴とする。
【００２５】
本発明によれば、結合工程において、距離保持材が多層素子に接触することがないので破壊を防止し高い歩留まりを実現することができるとともに結合材が配線の形成領域の少なくとも一部に重なるので重なり分だけ基板面積を縮小できる。
【００２６】
【発明の実施の形態】
次に、本発明の第１の実施の形態にかかる液晶表示パネルについて図面を参照して説明する。
【００２７】
第１の実施の形態にかかる液晶表示パネルは、例えばアクティブマトリックス駆動型の表示パネルであり、１対の基板間に形成された様々な回路等により構成されている。
【００２８】
具体的には、図１（ａ）及び（ｂ）に示すように、画像表示部１、ゲートドライバ２、ドレインドライバ３、及び、シール部４が、ＴＦＴ基板５とカラーフィルタが設けられた対向基板６との間に形成されている。なお、図１（ｂ）は、図１（ａ）のＡ−Ａ’断面図である。
【００２９】
画像表示部１は、対向基板６上に形成された透明な共通電極１１と、ＴＦＴ基板５上にマトリックス状に形成された複数の画素電極１２と、各画素電極１２に個別に電圧を印加するためのＴＦＴ１３と、ＴＦＴ基板５と対向基板６との間に封入された液晶（光学的手段）５４と、から形成されている。
【００３０】
また、ＴＦＴ基板５上には、ＴＦＴ１３のゲートに所定の電圧を供給するためのゲートライン（信号線）１４が行方向に形成され、ＴＦＴ１３のソースに所定の電圧を供給するためのドレインライン（信号線）１５が列方向に形成されている。
【００３１】
ゲートドライバ２は、ＴＦＴ基板５上に形成され、画像表示部１のゲートライン１４に接続されている。ゲートドライバ２は、例えばシフトレジスタであり、トランジスタ（ＴＦＴ）や容量等のように導電膜及び絶縁膜が積層された多層構造を有する素子（多層素子）、抵抗のように１つの層から形成された単層素子、及び、信号や電源の供給路となる配線等から形成され、ＴＦＴ１３を行毎に順次走査する。具体的には、ゲートドライバ２は、図示せぬ制御回路から供給される制御信号等に従って、ゲートライン１４に所定の電圧を供給し、マトリックス状に配置されたＴＦＴ１３を行毎に順次オンする。
【００３２】
ドレインドライバ３は、単結晶シリコンからなる集積回路チップでありＴＦＴ基板５上に形成され、画像表示部１のドレインライン１５に接続されている。ドレインドライバ３は、図示せぬ制御回路から供給される制御信号等に従って、ドレインライン１５に所定の電圧を供給する。これにより、行毎に順次導通状態となる上記画素電極１２のそれぞれに所定の電圧が印加され、所定の画像が表示される。
【００３３】
シール部４は、図１（ａ）に示すように、画像表示部１及びゲートドライバ２を囲むように形成されている。シール部４は、ＴＦＴ基板５と対向基板６とを結合（接着）させるシール材４１から形成され、液晶５４を基板間に封止する。また、シール材４１は、所定サイズのギャップ材４２を複数含んでおり、ＴＦＴ基板５と対向基板６との間隔を一定に保つ。なお、ギャップ材４２のサイズは、ＴＦＴ基板５と対向基板６との間隔に応じて設定される。
【００３４】
上記構成の液晶表示パネルを製造する際、ＴＦＴ基板５と対向基板６との圧着工程で、シール材４１に含まれるギャップ材４２がゲートドライバ２の多層素子に乗り上げないようにしなければならない。
【００３５】
ギャップ材４２が多層素子上に乗っていると、ＴＦＴ基板５と対向基板６とを結合する際の圧力により、多層素子が破壊されてしまう場合がある。多層素子の中でも、ＴＦＴ等のアクティブ素子は、結合時の圧力により層の間隔が変化し、その特性が大きく変化してしまう。従って、多層素子、特にアクティブ素子上にギャップ材４２が乗り上げないようにしなければならない。
【００３６】
例えば、シール材４１が充填されたＴＦＴ基板５上に対向基板６を載置して圧着する場合、図２（ａ）及び（ｂ）に示すように、圧着工程によりシール材４１（シール部４）の領域が広がる。このため、ＴＦＴ基板５上にシール材４１を充填する際には、図３に示すように、シール材４１の充填領域とゲートドライバ２との間にマージン（例えば０．１９（ｍｍ）程度）を設ける。これにより、上記圧着工程でギャップ材４２がゲートドライバ２の多層素子に乗り上げて破壊してしまうことを防止できる。
【００３７】
なお、ＴＦＴ基板５上にシール材４１を充填する際、上記と同様に、シール材４１の充填領域と画像表示部１及びドレインドライバ３との間にマージンを設けてもよい。このようにすると、上記圧着工程でギャップ材４２が画像表示部１及びドレインドライバ３の回路上に乗り上げてしまうことを防止できる。
【００３８】
以上のように、シール部４が画像表示部１、ゲートドライバ２、及び、ドレインドライバ３に重ならないように形成されているため、ギャップ材４２が画像表示部１、ゲートドライバ２、及び、ドレインドライバ３の回路上に乗り上げてしまうことがない。即ち、画像表示部１、ゲートドライバ２、及び、ドレインドライバ３の回路を、上記圧着工程で破損してしまうことを防止できる。これにより、液晶表示パネルの高い歩留まりを実現することができる。
【００３９】
次に、本発明の第２の実施の形態にかかる液晶表示パネルについて図面を参照して説明する。
図４は、この実施の形態にかかる液晶表示パネルを備えたデジタルスチルカメラの外観を示す斜視図である。図示するように、このデジタルスチルカメラは、カメラ本体部１０１とレンズユニット部１０２とから構成されている。
【００４０】
カメラ本体部１０１は、その正面に表示部１１０と、モード設定キー１１２ａとを備える。モード設定キー１１２ａは、画像を撮影し、後述する画像メモリに記録する撮影モードと、記録された画像を再生する再生モードとの切り換えを行うためのキーである。表示部１１０は、液晶表示装置によって構成され、撮影モード時には撮影前にレンズで捉えている画像を表示する（モニタリングモード）ためのビューファインダとして機能し、再生モード時には記録された画像を表示するためのディスプレイとして機能する。表示部１１０の構成については、詳しく後述する。
【００４１】
カメラ本体部１０１は、また、その上面に電源キー１１１と、シャッターキー１１２ｂと、「＋」キー１１２ｃと、「−」キー１１２ｄと、シリアル入出力端子１１３とを備える。電源キー１１１は、スライド操作することによって、デジタルスチルカメラの電源をオン／オフするためのキーである。
【００４２】
シャッターキー１１２ｂは、撮影モード時に画像の記録を指示すると共に、再生モード時に選択内容の決定を指示するためのキーである。「＋」キー１１２ｃ及び「−」キー１１２ｄは、再生モード時に画像メモリに記録されている画像データから表示部１１０に表示するための画像データを選択したり、記録／再生時の条件設定のために用いられる。シリアル入出力端子１１３は、外部の装置（パーソナルコンピュータ、プリンタなど）との通信を行うためのケーブルを挿入するための端子である。
【００４３】
レンズユニット部１０２は、撮影すべき画像を結像するレンズを図の背面側に備える。レンズユニット部１０２は、カメラ本体部１０１に結合した軸にを中心に上下方向に３６０°回動可能に取り付けられている。
【００４４】
図５は、図４のデジタルスチルカメラの回路構成を示すブロック図である。
図示するように、このデジタルスチルカメラの回路は、表示部１１０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと、マトリクス状に複数の撮像画素が配列され、受光した光の強度によって電荷を蓄積するＣＣＤ（Charge Coupled Device）１２１と、サンプルホールド回路１２２と、Ａ／Ｄ変換器１２３と、垂直ドライバ１２４と、タイミングジェネレータ１２５と、カラープロセス回路１２６と、ＤＭＡコントローラ１２７と、ＤＲＡＭ１２８と、記録用メモリ１３０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄからのコマンドに従ってに格納されたプログラムを実行し、デジタルスチルカメラの各回路部を制御するＣＰＵ（Central Processing Unit）１３１と、画像圧縮伸長回路１３２と、ＶＲＡＭコントローラ１３３と、ＶＲＡＭ１３４と、デジタルビデオエンコーダ１３５と、シリアル入出力端子１１３とを備える。
【００４５】
撮影モードにおける上記回路の動作状態を説明する。撮影モードには２つの動作モードがあり、撮影した画像を表示部１１０にて表示するモニタリングモードと、撮影した画像を画像データとして記録する画像記録モードと、に分けられる。
【００４６】
モニタリングモードでは、ＣＰＵ１３１が予め設定された撮像周期毎にタイミングジェネレータ１２５及びカラープロセス回路１２６を制御によりＣＣＤ１２１を駆動し、ＣＣＤ１２１は垂直ドライバ１２４から出力された駆動信号Ｓｐに基づいて撮影した画像の光量に応じて変換された電気信号Ｓｅをサンプルホールド回路１２２に順次出力する。
【００４７】
サンプルホールド回路１２２は、この電気信号Ｓｅのうちの実効部分Ｓｅ’をＡ／Ｄ変換器１２３に出力する。Ａ／Ｄ変換器１２３は、実効部分Ｓｅ’をデジタルデータＳｄに変換してカラープロセス回路１２６に出力し、カラープロセス回路１２６は、デジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力する。ＤＭＡコントローラ１２７は、ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。
【００４８】
ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム分のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。また、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力する。
【００４９】
シリアル入出力端子１１３は、ＣＰＵ１３１が外部機器とデータのシリアル転送を行うための入出力端子である。キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、それぞれカメラ本体部１０１に配されたモード設定キー１１２ａ、シャッターキー１１２ｂ、「＋」キー１１２ｃ及び「−」キー１１２ｄから構成され、これらの各キーからの入力に従ったコマンドをＣＰＵ１３１に投入する。
【００５０】
以下に、画像記録モードを説明する。
まずＣＣＤ１２１がサンプルホールド回路１２２に電気信号Ｓｅを出力し続けている状態で操作者がデジタルスチルカメラのシャッターキー１１２ｂを押すことにより、ＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。
【００５１】
そして、最後に転送された１フレーム分の電気信号Ｓｅはモニタリングモードと同様に、サンプルホールド回路１２２、Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＣＰＵ１３１は、このＹＵＶデータをＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮させる。圧縮されたデータは、記録用メモリ１３０で保存される。
この保存が終了後、ＣＰＵ１３１は、タイミングジェネレータ１２５及びカラープロセス回路１２６を再び起動し、モニタリングモードに自動的に戻る。
【００５２】
再生モードでは、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄでの操作に応じて、記録用メモリ１３０で保存された圧縮データを画像圧縮伸長回路１３２で伸長し、この圧縮を解凍された１フレーム分のＹＵＶデータを画像圧縮伸長回路１３２から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。
【００５３】
ＶＲＡＭ１３４に書き込まれた１フレーム分のＹＵＶデータは、ビデオエンコーダ１３５で線順次で読み出して変換され、アナログビデオ信号Ｓａとして表示部１１０に出力される。また画像記録モードで撮影が終了直後に再生モードに切り替わり、表示部１１０が撮影した１フレーム分の画像を表示するように設定してもよい。
【００５４】
図６は、図４、図５の表示部１１０の構成を示すブロック図である。
表示部１１０は、液晶表示装置によって構成されるもので、クロマ回路２１１と、位相比較器２１２と、レベルシフタ２１３と、液晶コントローラ２０１と、ゲートドライバ２０３及びドレインドライバ２０４を有する液晶パネル２０２と、を備える。
【００５５】
モニタリングモード及び画像記録モードのいずれにおいても、クロマ回路２１１はデジタルビデオエンコーダ１３５のアナログビデオ信号ＳａからアナログＲＧＢ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１を生成する。このとき、アナログＲＧＢ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１は、液晶パネル２０２の視覚特性に合わせてガンマ補正が行われている。
【００５６】
レベルシフタ２１３は、液晶を交流駆動するため、及び明るさを調整するためクロマ回路２１１で生成されたアナログＲＧＢ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１の極性を１ラインまたは１フレーム毎に反転し、且つ振幅の制御を行い、レベルシフト処理されたアナログＲＧＢ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２を出力する。
【００５７】
液晶コントローラ２０１は、発振回路を内蔵し、クロマ回路２１１がアナログビデオ信号Ｓａから同期分離処理により生成した垂直同期信号ＶＤが入力されることにより垂直方向の同期をとり、水平同期信号ＨＤと位相比較信号ＣＫＨによる位相比較器出力によりＰＬＬ（Phase Locked Loop）を構成して水平方向の同期をとる。そして、液晶コントローラ２０１は、極性反転制御用信号ＣＫＦをレベルシフタ２１３に出力し、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力し、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。
【００５８】
液晶パネル２０２は、ｍ×ｎ個の画素によって構成されるアクティブマトリクス駆動のものであり、図７に示すように、一対の基板２２１、２４１間に液晶（光学的手段）２２８を封入することによって構成されている。
【００５９】
液晶パネル２０２の対向基板２２１には、クロマ回路２１１で生成され、ＡＣレベル増幅及びＤＣレベル増幅されたコモン電圧Ｖ_ＣＯＭ（Ｖ_ＣＯＭはその値を経時的に変位しても可）が印加されている共通電極２２６が形成され、液晶パネル２０２の基板２４１には、画素に対応する画素電極２２９とアモルファスシリコンまたはポリシリコンからなる半導体層２４４を有する薄膜トランジスタ（ＴＦＴ）２０２ａとがマトリクス状に配置されており、画素電極の間にはｎ本のゲートラインＧＬ１〜ＧＬｎとｍ本のドレインラインＤＬ１〜ＤＬｍとがそれぞれ平行に形成されている。そして、ゲートラインＧＬ１〜ＧＬｎと平行してキャパシタラインＣＬ１〜ＣＬｎが設けられている。
【００６０】
対向基板２２１には、基板２４１との対向面側に赤、緑、青色の光をそれぞれ透過するカラーフィルタ２２３が各々画素電極２２９に対応してマトリクス状に配置され、カラーフィルタ２２３間には、遮光膜２２４が配置されている。カラーフィルタ２２３上及び遮光膜２２４上全面には、窒化シリコンからなる絶縁膜２２５が覆われ、さらに絶縁膜２２６上には、ＩＴＯからなる１枚の共通電極２２６が設けられ、共通電極２２６上には、ラビング処理され液晶２２８を所定方向に初期配向させるポリイミドからなる配向膜２２７が設けられている。
【００６１】
透明基板２４１は、ドレインドライバ２０４が設けられている一辺が対向基板２２１の対応する辺より突出したガラス等の基板であり、画像表示部２１７に、マトリクス状に配置された複数の画素電極２２９と、ソース電極２４８が画素電極２２９に接続された薄膜トランジスタ２０２ａと、が設けられ、素子領域２１５（多層素子領域）及び配線領域２１６（非多層素子領域）には、ゲートドライバ２０３が設けられ、シール材４１が画像表示部２１７及び素子領域２１５を囲むとともに、配線領域２１６上に設けられている。ドレインドライバ２０４は、単結晶シリコンからなる集積回路チップであり液晶２２８より厚いためシール材４１の外側の基板２４１上に設けられている。そして対向基板２２１と基板２４１の両外面にはそれぞれ偏光板２２２、２３３が設けられている。
【００６２】
液晶パネル２０２のＴＦＴ２０２ａのゲートはゲートラインＧＬ１〜ＧＬｎのいずれかに、ドレインはドレインラインＤＬ１〜ＤＬｍのいずれかに、ソースは画素電極２２９にそれぞれ接続され、画素容量２０２ｂは、画素電極、共通電極間の液晶２２８で構成される。ドレインラインＤＬからの表示信号は、選択されているゲートラインＧＬに対応するＴＦＴ２０２ａを介して画素容量２０２ｂに書き込まれる。画素容量２０２ｂに書き込まれた表示信号に従って液晶の配向状態が制御され、液晶を透過する光の量が変化することによって画像が表示される。
【００６３】
キャパシタ２０２ｃは、キャパシタラインＣＬ１〜ＣＬｎ、それに重なるゲート絶縁膜２４３及び画素電極２２９から構成され、キャパシタラインＣＬ１〜ＣＬｎには、キャパシタ電圧Ｖ_ＣＳが常時印加されている。そして全ての共通電極にはライン毎に可変のコモン電圧Ｖ_ＣＯＭが常時印加されている。
【００６４】
ゲートドライバ２０３は、ｎ個の段ＲＳ（１）〜ＲＳ（ｎ）から構成され、各段ＲＳは図８に示すように６個の薄膜トランジスタで構成され、液晶コントローラ２０１から供給される制御信号群ＧＣＮＴ中のクロック信号ＣＫ１、ＣＫ２及びｓｔａｒｔ信号ＩＮに従って、ゲートラインＧＬ１〜ＧＬｎのいずれかを順次選択して、アクティブ（オン状態）にする。ここでコントローラからの制御信号ＧＣＮＴとして、奇数番目の段ＲＳ（１），ＲＳ（３），・・・には、クロック信号ＣＫ１が供給されている。偶数番目の段ＲＳ（２），ＲＳ（４），・・・には、クロック信号ＣＫ２が供給されている。各段共に、コントローラから定電圧Ｖｓｓが供給されている。信号ＣＫ１、ＣＫ２のハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。また、定電圧Ｖｓｓのレベルは−１５（Ｖ）である。
【００６５】
まず図９に示すように、１番目の段ＲＳ（１）には、コントローラからスタート信号ＩＮが供給される。スタート信号ＩＮのハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。２番目以降の段ＲＳ（２）〜ＲＳ（ｎ）には、それぞれの前段ＲＳ（１）〜ＲＳ（ｎ−１）からの出力信号ＯＵＴ１〜ＯＵＴｎ−１が供給される。さらに、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）には、後ろの段ＲＳ（ｋ＋１）〜の出力信号ＯＵＴｋ＋１（但し、最終段ＲＳ（ｎ）の場合は１番目の段ＲＳ（１）の出力信号ＯＵＴ１がリセットパルスとして供給される。なお、各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号ＯＵＴ１〜ＯＵＴｎは、ゲートラインＧＬ１〜ＧＬｎにそれぞれ出力される。
【００６６】
各段ＲＳ（１）〜ＲＳ（ｎ）は、上記したように、基本構成として６つのＴＦＴ２１、２２、２３、２５、２６、２７を有している。ＴＦＴ２１、２２、２３、２５、２６、２７は、いずれも基板２２１、２４１間距離よりも高さが低いｎチャネルＭＯＳ型の電界効果トランジスタで構成され、基板２４１上にゲート絶縁膜２４３に窒化シリコンを用い、半導体層２４４にアモルファスシリコンを用いている。
【００６７】
各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極及びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ２５のソース電極に接続され、ＴＦＴ２１のソース電極は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極及びＴＦＴ２７のドレイン電極に接続されている。ＴＦＴ２２のドレイン電極は、ＴＦＴ２３のソース電極及びＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソース電極、ＴＦＴ２７のソース電極及びＴＦＴ２６のソース電極には定電圧Ｖｓｓが供給されている。
【００６８】
そして、ＴＦＴ２３のゲート電極及びドレイン電極には定電圧Ｖｓｓより高電位の基準電圧Ｖｄｄが供給され、奇数段のＴＦＴ２５のドレイン電極にはクロック信号ＣＫ１が供給され、偶数段のＴＦＴ２５のドレイン電極にはクロック信号ＣＫ２が供給され、各段のＴＦＴ２５のソース電極はＴＦＴ２６のドレイン電極に接続されている。ＴＦＴ２７のゲート電極には、次段の出力信号ＯＵＴｋ＋１が配線２５５を介し入力される。ここで、１段目以外の奇数番目の段ＲＳ（ｋ）を例として、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。
【００６９】
ＴＦＴ２１のゲート電極とドレイン電極とには、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１が供給される。ＴＦＴ２１は、ハイレベルの出力信号ＯＵＴｋ−１が供給されたときにオンし、この出力信号ＯＵＴｋ−１によりドレイン電極とソース電極との間に電流が流れることによって、ＴＦＴ２１のソース電極とＴＦＴ２２、２５のゲート電極との間の配線２６１の電圧Ｖａを上昇させる。
【００７０】
ＴＦＴ２３のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００７１】
ＴＦＴ２２は、配線２６１の電圧Ｖａがロー電位のときにオフ状態となり、ＴＦＴ２３を介して供給された基準電圧Ｖｄｄにより配線２６２の電圧Ｖｂは上昇する。また、ＴＦＴ２２は、配線２６１に電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっているため、ＴＦＴ２３が完全なオフ抵抗とならないことで配線２６２に蓄積された電荷が完全にディスチャージされないことがあるが、ＴＦＴ２６の閾値電圧よりも十分に低い電圧となる。
【００７２】
ＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給される。ＴＦＴ２５は、配線２６１の電圧Ｖａがハイのとき（すなわち、ＴＦＴ２６がオフ状態のとき）にオン状態となり、入力された信号ＣＫ１によりゲート電極とソース電極と並びにそれらの間のゲート絶縁膜からなる寄生容量へのチャージアップや、ゲート電極とドレイン電極と並びにそれらの間のゲート絶縁膜による寄生容量がオン電流によりチャージアップされることにより配線２６１の電圧Ｖａが上昇しゲート飽和電圧にまで達するとソース−ドレイン電流がほぼ飽和するので、出力信号ＯＵＴｋは、迅速にクロック信号ＣＫ１とほぼ同電位となる。ＴＦＴ２５は、また、配線２６１の電圧Ｖａがローのとき（すなわち、ＴＦＴ２６がオン状態のとき）にオフ状態となり、ドレイン電極に供給された信号ＣＫ１の出力を遮断する。
【００７３】
ＴＦＴ２６のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２６は、配線２６２の電圧Ｖｂがローのとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２５のソース電極から出力された信号のレベルを当該段の出力信号ＯＵＴｋとして出力させる。ＴＦＴ２６は、また、配線２６２の電圧Ｖｂがハイのとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ＯＵＴｋとして出力させる。
【００７４】
ＴＦＴ２７のゲート電極には、後ろの段ＲＳ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ＋１がハイレベルになったときにオンし、配線２６１に蓄積された電荷をディスチャージさせる。
【００７５】
なお、偶数番目の段ＲＳ（ｋ）においては、ＴＦＴ２５のドレイン電極にクロック信号ＣＫ２が、クロック信号ＣＫ１の代わりにコントローラから供給される。また、１番目の段ＲＳ（１）においては、ＴＦＴ２１のゲート電極及びドレイン電極にスタート信号ＩＮが、前の段の出力信号の代わりにコントローラから供給される。最後の段ＲＳ（ｎ）においては、ＴＦＴ２７のゲート電極に１番目の段ＲＳ（１）の出力信号ＯＵＴ１が、供給される。
【００７６】
シフトレジスタを構成するＴＦＴ２１、２２、２３、２５、２６、２７並びに画素ＴＦＴ２０２ａは、図１０に示すように、透明基板２４１上に形成されたアルミ合金又はクロム合金よりなるゲート電極２４２と、ゲート電極２４２上に形成された窒化シリコンよりなるゲート絶縁膜２４３と、ゲート絶縁膜２４３上にゲート電極２４２と対向して形成されたアモルファスシリコン又はポリシリコンからなる半導体層２４４と、半導体層２４４上に形成された窒化シリコンからなるブロッキング層２４５と、ブロッキング層２４５の一端上から半導体層２４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層２４６ａと、ブロッキング層２４５の他端上から半導体層２４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層２４６ｂと、ｎ型半導体層２４６ａ、２４６ｂ上からゲート絶縁膜２４３上にわたって形成されたアルミ合金又はクロム合金よりなるドレイン電極２４７、ソース電極２４８と、から構成され、全てのＴＦＴは同一材料を同一工程で一括してパターニングされて形成される。そしてゲート絶縁膜２４３上及びソース、ドレイン電極２４７、２４８上を覆うように窒化シリコンからなる層間絶縁膜２４９が形成され、層間絶縁膜２４９上及び画素電極２２９上に配向膜２５０が形成されている。
【００７７】
画素ＴＦＴ２０２ａは、ｎ型半導体層２４６ａ、２４６ｂとソース、ドレイン電極２４７、２４８との間に画素電極２２９の一端が介在している点のみＴＦＴ２１〜２３、２５〜２７と異なる。
【００７８】
ゲートドライバ２０３は、図１１に示すように、素子領域２１５（多層素子領域）及び配線領域２１６（非多層素子領域）に跨って形成されており、素子領域２１５には、ＴＦＴ２１、２２、２３、２５、２６、２７から構成される段ＲＳ（１）〜ＲＳ（ｎ）が設けられ、それぞれゲートラインＧＬ１〜ＧＬｎに選択信号を供給する。段ＲＳ（ｎ）の隣には段ＲＳ（ｎ）のＴＦＴ２７のスイッチ用としてＲＳ（ｎ＋１）が設けられ、ＴＦＴ２７がオン状態になると段ＲＳ（ｎ）のＴＦＴ２１のソースとＴＦＴ２５のゲートとの間の電圧をディスチャージする。
【００７９】
一方、配線領域２１６には、ＴＦＴ２２、２３、２５、２６、２７に適宜、定電圧Ｖｓｓを供給する第１配線２５１、クロック信号ＣＫ１を供給する第２配線２５２、クロック信号ＣＫ２を供給する第３配線２５３、基準電圧Ｖｄｄを供給する第４配線２５４が設けられている。第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４はいずれもＴＦＴ２１、２２、２３、２５、２６、２７並びにＴＦＴ２０２ａのソース、ドレイン電極２４７、２４８と同一の金属膜をパターニングすることにより得られており、その上方には層間絶縁膜２４９及び配向膜２５０を介してギャップ材４２が内部に分散されたシール材４１が設けられている。ここで第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４の頭頂部は、ＴＦＴ２１、２２、２３、２５、２６、２７並びにＴＦＴ２０２ａの頭頂部よりも低く且つ薄い半導体層２４４等がないために、基板２２１と基板２４１の貼付時に第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４に力が加わってもギャップ材４２に押しつぶされて断線することはなく、ＴＦＴ２１、２２、２３、２５、２６、２７が素子破壊されることもない。
【００８０】
このように第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４の上方にシール材４１を設けたので基板２４１のシール材４１の外側の額縁を狭くすることができ、液晶パネル２０２を小型にすることができる。また、ＴＦＴ２１、２２、２３、２５、２６、２７は液晶２２８とともにシール材４１と基板２２１、２４１により囲まれて保護されているので直接接触することによる素子破壊を防止できる。なお、図１２に示すように、素子領域２１５を配線領域２１６の外側、すなわちシール材４１の外側に設けることも可能であるが、ゲートラインＧＬ１〜ＧＬｎと第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４との交差領域で寄生容量が発生してしまうことや、直接接触することによる素子破壊の恐れがある。
【００８１】
ドレインドライバ２０４は、シフトレジスタと、レベルシフタと、サンプルホールドバッファと、マルチプレクサとから構成される。ドレインドライバ２０４のシフトレジスタは、液晶パネル２０２の水平方向の画素数に対応するｍ段構成のもので、制御信号群ＤＣＮＴのうちのクロック信号、反転クロック信号及びスタート信号が入力されてアナログＲＧＢ信号のサンプリングを行うためのサンプリング信号を生成する。
【００８２】
レベルシフタは、サンプリング信号をサンプルホールドバッファの動作レベルに変換するための回路である。マルチプレクサは、制御信号群ＤＣＮＴのうちの配列信号に基づいてレベルシフタ２１３からのアナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２を各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力する。サンプルホールドバッファは、レベルシフタからのサンプリング信号に基づいてアナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２をバッファで増幅してドレインラインＤＬ１〜ＤＬｍに出力する。
【００８３】
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが撮影モード（モニタリングモード及び画像記録モード）に設定されている場合には、レンズによって結像された画像に応じてＣＣＤ１２１の各画素が蓄積した電荷に対応する電気信号Ｓｅが垂直ドライバ１２４から供給される駆動信号に従ってサンプルホールド回路１２２に順次入力され、実効部分のアナログ電気信号Ｓｅ’としてＡ／Ｄ変換器１２３に入力される。アナログ電気信号Ｓｅ’は、Ａ／Ｄ変換器１２３によりデジタルの画像データＳｄに変換されてカラープロセス回路１２６に供給される。
【００８４】
カラープロセス回路１２６はデジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力し、ＤＭＡコントローラ１２７は、ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。
【００８５】
ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム毎のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。
【００８６】
そして、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力し、表示部１１０で表示される。ここで、シャッターキー１１２ｂが操作されると、ＣＰＵ１３１からの指示に従ってＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。
【００８７】
そして、最後に転送された１フレーム分の電気信号Ｓｅが、サンプルホールド回路１２２、Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＹＵＶデータは、ＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮され、記録用メモリ１３０で保存される。
【００８８】
一方、モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが再生モードに設定されている場合には、ＣＰＵ１３１は、「＋」キー１１２ｃまたは「−」キー１１２ｄの操作によって指示された圧縮画像データを記録用メモリ１３０から読み出し、画像圧縮伸長回路１３２で伸長され、ＶＲＡＭコントローラ１３３の制御によりＶＲＡＭ１３４に書き込まれる。この書き込まれたＹＵＶデータは、デジタルビデオエンコーダ１３５によりアナログ化され、アナログビデオ信号Ｓａとして表示部１１０に出力される。
【００８９】
アナログビデオ信号Ｓａはクロマ回路２１１に入力され、ガンマ補正されたアナログビデオ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１、垂直同期信号ＶＤ及び水平同期信号ＨＤに分離される。位相比較器２１２は、クロマ回路２１１からの水平同期信号ＨＤ及び液晶コントローラ２０１からの位相比較信号ＣＫＨにより水平方向のタイミングを測り液晶コントローラ２０１に出力する。
【００９０】
液晶コントローラ２０１は、これらの信号に応じて、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力するとともに、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。液晶コントローラ２０１からの極性反転制御用信号ＣＫＦに基づき、クロマ回路２１１から出力されたアナログビデオ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１は、レベルシフタ２１３で１ラインまたは１フレーム毎に極性反転される。この適宜反転されたアナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２は、制御信号群ＤＣＮＴに応じてドレインドライバ２０４に入力される。
【００９１】
液晶コントローラ２０１が生成した制御信号群ＧＣＮＴ中のｓｔａｒｔ信号ＩＮがゲートドライバ２０３に供給されることによって、ゲートドライバ２０３が動作を開始する。
【００９２】
液晶コントローラ２０１からは、クロック信号が順次供給され、このとき、ゲートラインＧＬ１本毎に出力されるスタート信号により各段にサンプリング信号が転送される。転送されたサンプリング信号は、レベルシフタにより動作レベルに変換し、順次出力される。
【００９３】
アナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２は、マルチプレクサにパラで入力され、制御信号群ＤＣＮＴのうちの配列信号に基づいて各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力される。マルチプレクサから出力されたアナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２は、レベルシフタからのサンプリング信号に応じてサンプルホールドバッファ内で順次サンプリングされ、内部のバッファーを介してドレインラインＤＬ１〜ＤＬｍにパラ出力される。
【００９４】
ドレインラインＤＬ１〜ＤＬｍにそれぞれ供給された表示信号は、ゲートドライバ２０３による選択に従ってオンされているＴＦＴ２０２ａを介して画素容量２０２ｂに、１水平期間の間で書き込まれる。表示部１１０は、以上のような動作を繰り返すことによって、液晶パネル２０２の各画素の画素容量２０２ｂに表示信号を書き込んでいく。この表示信号に応じて液晶の配向状態が変化し、「暗」または「明」で各画素が表されている画像が液晶パネル２０２に表示される。
【００９５】
上記の実施の形態では、ゲートドライバ２０３は、各段が基本構成としての６つのＴＦＴ２１〜２３、２５〜２７から構成されるものとしていた。しかしながら、ゲートドライバ２０３は、この構成に限られるものではない。ゲートドライバ２０３の他の構成例について、図１３〜図１９を参照して説明する。
【００９６】
図１３に示す構成では、ゲートドライバ２０３の各段（ｋ：１〜ｎの整数）は、基本構成としてのＴＦＴ２１〜２３、２５〜２７に加えて、付加構成としてのＴＦＴ２４を有している。
【００９７】
ＴＦＴ２４は、ドレイン電極がＴＦＴ２５のソース電極に接続され、ソース電極には定電圧Ｖｓｓが供給されている。奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ１のレベルを反転した信号¬ＣＫ１（¬は、論理否定を表す。以下、同じ）が第５配線２５６を介して供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ２のレベルを反転した信号¬ＣＫ２が第６配線２５７を介して供給される。
【００９８】
第５配線２５６及び第６配線２５７は、配線２５１〜２５４と同様にＴＦＴ２１〜２３、２５〜２７並びにＴＦＴ２０２ａのソース、ドレイン電極２４７、２４８と同一の金属膜をパターニングすることにより得られている。奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のドレイン電極には、信号ＣＫ２が供給される。
【００９９】
ＴＦＴ２４は、図１４に示すように、信号ＣＫ１がハイレベルからローレベルに変化したとき、すなわち信号¬ＣＫ１がローレベルからハイレベルに変化するとオンし、ＴＦＴ２５のソース電極と接続されているゲートラインＧＬにチャージされた電荷を強制的に排出させる。つまり、ＴＦＴ２４は、ＴＦＴ２５からゲートラインＧＬに出力されたハイレベルの出力信号ＯＵＴｋを迅速に定電圧Ｖｓｓに下げる機能を有している。このため、出力信号ＯＵＴｋのハイレベルからローレベルへの立ち下がりを鋭敏にすることができる。
【０１００】
また図１５に示すように、付加構成としてのＴＦＴ３１を設けてもよい。ＴＦＴ３１は、ゲート電極に基準電圧Ｖｄｄが印加され、ドレイン電極が配線２６１に接続され、ソース電極に定電圧Ｖｓｓが供給されている。これにより、ＴＦＴ３１は、配線２６２のディスチャージとともにオンし、配線２６１に蓄積される電荷の量を調整して、配線２６１の電位を安定させるものである。
【０１０１】
図１６に示す構成では、図１５のＴＦＴ３１の替わりに抵抗素子３２を設けている。抵抗素子３２は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と同様に、配線２６１に蓄積される電荷の量を調整して、配線２６１の電位を安定させる機能を有している。
【０１０２】
図１７、図１８に示す構成では、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１５、図１６に示す構成にＴＦＴ２４が付加されている。このため、図１１に示すゲートドライバ２０３の全体構成において、各段ＲＳ（１）〜ＲＳ（ｎ）に信号ＣＫ１または信号ＣＫ２のレベルを反転した信号¬ＣＫ１または¬ＣＫ２が適宜供給される。
【０１０３】
ここで、ＴＦＴ２４がなくても動作可能な理由について説明する。ＴＦＴ２５のソース電極から出力される信号ＣＫ１（またはＣＫ２）のレベルがローレベルに変化すると、ハイレベル時にドレイン電極に接続された配線に蓄積された電荷が強制的にディスチャージされることはないものの、出力信号ＯＵＴｋのレベルは、信号ＣＫ１のローレベルまで変化することができる。また上述した各実施の形態では、図１９に示すように、ＴＦＴ２３の替わりに抵抗素子３３を設けてもよい。
【０１０４】
また、上記各実施の形態では、ｎ＋１番目の段ＲＳ（ｎ＋１）の出力信号ＯＵＴｎ＋１をｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲート電極に供給し、これによってｎ番目の段ＲＳ（ｎ）の配線２６１の電圧Ｖａをハイ電位からロー電位にシフトさせていた。しかしながら、液晶コントローラ２０１からの制御信号ＧＣＮＴにｎ番目の段ＲＳ（ｎ）の配線２６１のディスチャージ用の信号φを付加し、ハイレベルの出力信号ＯＵＴｎが出力された後、信号φによりｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲートをオンしｎ番目の段ＲＳ（ｎ）の配線２６１の電極Ｖａをディスチャージしてもよい。これにより、ｎ＋１番目の段ＲＳ（ｎ＋１）を設けなくても正常に動作することが可能となる。
【０１０５】
また、上記各実施の形態では、図９のタイミングチャートで示したように、１垂直期間が開始するとコントローラからハイレベルのスタート信号ＩＮをゲートドライバ２０３の１番目の段ＲＳ（１）に供給するものとしていた。しかしながら、この場合におけるスタート信号ＩＮは、ｎ番目の段ＲＳ（ｎ）から出力される出力信号ＯＵＴｎと同じである。
【０１０６】
従って、ゲートドライバ２０３を連続駆動させる場合には、１番最初にイニシャルパルスとしてハイレベルのスタート信号ＩＮを供給する以外は、ｎ番目の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを１番目の段ＲＳ（１）のＴＦＴ２１に供給するものとしてもよい。この場合、一番最初のスタート信号ＩＮにより、出力信号ＯＵＴｎがハイレベルになるが、このタイミングではドレインラインＤＬにプリチャージ電圧が供給されていないので特に問題ない。
【０１０７】
上記各実施の形態では、ゲートドライバ２０３にクロック信号や定電圧等が供給される配線２５１〜２５７が設けられた配線領域２１６にシール材４１を設けたのでゲートドライバ２０３のＴＦＴ２１〜２３、２５〜２７をギャップ材４２により損壊する恐れがなく、基板面積を小さくすることができる。上記各実施の形態では、配線２５１〜２５７上全てにシール材４１を設けたが、配線２５１〜２５７のうちの一本でもシール材４１と重なっていれば重なった分だけ、小型化することができる。
【０１０８】
上記各実施の形態では、ＴＦＴ２１〜２３、２５〜２７が画素ＴＦＴ２０２ａと実質的に同じ材料、同じ構造で形成されているため、頭頂部が十分低いのでシール材４１内部に配置することができる。
【０１０９】
上記単層素子及び配線は、通常、ＴＦＴ基板５上に形成された導電膜や絶縁膜等を所定の形状にパターニングすることにより形成される。このため、単層素子や配線上にギャップ材４２が乗り上げた状態でＴＦＴ基板５と対向基板６とを圧着しても、単層素子や配線が破損してしまうことはない。
【０１１０】
上記構成の液晶表示パネルを製造する際には、第１の実施の形態と同様に、ＴＦＴ基板５と対向基板６との圧着工程で、ギャップ材４２がゲートドライバ２０３の多層素子（多層素子の中でも特にアクティブ素子）上に乗り上げないようにする。このため、シール材４１の充填領域と多層素子領域２１５との間にマージン（例えば０．１９（ｍｍ）程度）を設ける。これにより、上記圧着工程でギャップ材４２がゲートドライバ２０３の多層素子上に乗り上げて破壊してしまうことを防止できる。
【０１１１】
また、上記と同様に、ドレインドライバ２０４を多層素子が形成される多層素子領域と、単層素子及び配線が形成される非多層素子領域とに分け、シール部４をドレインドライバ２０４の非多層素子領域に重なるように形成してもよい。即ち、画像表示部１、ゲートドライバ２の多層素子領域２１５、及び、ドレインドライバの多層素子領域の周りを囲むようにシール部４を形成してもよい。このようにしても、上記圧着工程でギャップ材４２がドレインドライバ３の回路を破壊してしまうことを防止できる。
【０１１２】
以上のように、シール部４が画像表示部１、ゲートドライバ２０３の多層素子領域２１５に重ならないようにそれらの周囲に形成されているため、画像表示部１及びゲートドライバ２の回路が、上記圧着工程でギャップ材４２により破損してしまうことを防止できる。これにより、液晶表示パネルの高い歩留まりを実現することができる。
【０１１３】
また、液晶表示パネルは、ＴＦＴの組み合わせにより構成される駆動装置を有していれば単純マトリックス駆動型の表示パネルでもよい。この場合も、上記と同様に、少なくとも多層素子の形成領域を除いた領域にギャップ材４２を含むシール材４１を充填することにより、素子破壊を防止することができる。
【０１１４】
また、上記シール材４１は、例えば所定の熱や光を加えることにより固化してＴＦＴ基板５と対向基板６とを結合するものであってもよい。
【０１１５】
また、本発明は、光学的手段として液晶に限らず、１対の基板間に様々な回路が形成されている表示パネル（例えばプラズマディスプレイパネル、ＦＥＤ（Field Emission Display）等）に適用可能である。
【０１１６】
【発明の効果】
以上の説明から明らかなように、本発明によって、表示パネルの高い歩留まりを実現することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる液晶表示パネルの構成図である。
【図２】２枚の基板を接着する際の接着材の広がりを示す図である。
【図３】図１に示す液晶表示パネルを製造する際の、シール材の充填領域を示す平面図である。
【図４】液晶表示素子を備えたデジタルスチルカメラを示す斜視図である。
【図５】図４のデジタルスチルカメラの構成を示すブロック図である。
【図６】図５の表示部を示す回路図である。
【図７】第２の実施の形態にかかる液晶表示パネルの構成を示す断面図である。
【図８】ゲートドライバのシフトレジスタの１段を示す回路図である。
【図９】図８に示すシフトレジスタの波形チャートを示す図である。
【図１０】シフトレジスタのＴＦＴ及び画素ＴＦＴを示す断面図である。
【図１１】図８に示す液晶表示パネルを製造する際の、シール材の充填領域を示す平面図である。
【図１２】図８に示す液晶表示パネルを製造する際の、シール材の他の充填領域を示す平面図である。
【図１３】シフトレジスタの他の構成例を示す断面図である。
【図１４】図１３に示すシフトレジスタの波形チャートを示す図である。
【図１５】シフトレジスタの他の構成例を示す断面図である。
【図１６】シフトレジスタの他の構成例を示す断面図である。
【図１７】シフトレジスタの他の構成例を示す断面図である。
【図１８】シフトレジスタの他の構成例を示す断面図である。
【図１９】シフトレジスタの他の構成例を示す断面図である。
【図２０】従来の液晶表示パネルの構成を示す断面図である。
【図２１】従来の液晶表示パネルの他の構成例を示す断面図である。
【符号の説明】
１・・・画像表示部、２・・・ゲートドライバ、３・・・ドレインドライバ、４・・・シール部、５・・・ＴＦＴ基板、６・・・対向基板、１１・・・共通電極、１２・・・画素電極、１３・・・ＴＦＴ（Thin Film Transistor ）、１４・・・ゲートライン、１５・・・ドレインライン、４１・・・シール材、４２・・・ギャップ材、２１５・・・多層素子領域、２１６・・・非多層素子領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display panel. The invention also relates to a method for bonding a pair of substrates.
[0002]
[Prior art]
As shown in FIG. 20, the conventional liquid crystal display panel displays an image by applying a predetermined voltage to the liquid crystal sealed between a pair of substrates. The pair of substrates are bonded (bonded) with a sealing material filled around the image display area, and thereby liquid crystal is sealed between the pair of substrates.
[0003]
The sealing material includes a gap material of a predetermined size, and the distance between the pair of substrates is kept constant by the gap material.
In such a liquid crystal display panel, the distance between the substrates is approximately equal to the diameter of the gap material by bonding the other substrate to one substrate coated with an uncured seal material and pressing the other substrate to cure the seal material. Yes.
[0004]
[Problems to be solved by the invention]
However, when a drive circuit comprising a TFT (Thin Film Transistor) for applying a voltage for image display to the liquid crystal and a wiring for supplying a TFT signal is installed outside the sealing material application region of the substrate, one substrate However, there is a problem that the liquid crystal display panel itself is increased because it is larger than the other substrate by the area where the drive circuit and wiring are provided. In addition, since the drive circuit is exposed to the outside, the structure is easily broken.
[0005]
In order to solve these problems, as shown in FIG. 21, if a drive circuit is provided inside the seal material to reduce the size of the liquid crystal display panel, the gap material in the seal material may destroy the drive circuit.
[0006]
Among the elements constituting the drive circuit, there is a group of multilayer elements (TFTs, capacitors, etc.) formed from a plurality of layers (films), and wiring for inputting or outputting signals to the multilayer elements and the multilayer elements There was a complicated mix. Since such a multilayer element generally protrudes higher than the wiring, a gap material is formed on the multilayer element because the distance between the multilayer element and the counter substrate is the shortest between the substrate on which the drive circuit is provided and the counter substrate. If it rides on, the multi-layer element may be destroyed during pressure bonding.
[0007]
Even if the top of the multilayer element is located at the same height as the wiring, the wiring is made of a rigid metal, so it is difficult to break against the pressing of the gap material. In addition, since it is composed of an insulating film such as silicon nitride or a semiconductor film such as amorphous silicon or polysilicon, it is easily destroyed by being crushed. Thus, if the multilayer element is destroyed, the liquid crystal display panel cannot operate normally.
As a result, the conventional liquid crystal display panel cannot realize a high yield.
[0008]
Accordingly, it is an object of the first aspect of the present invention to provide a display panel that can be miniaturized. Another object of the second aspect of the present invention is to provide a display panel having a configuration in which element destruction does not occur. Furthermore, a third aspect of the present invention is to provide a method for bonding substrates that can be miniaturized to achieve a high yield.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a display panel according to a first aspect of the present invention includes an optical unit having a plurality of pixels between a pair of substrates, and a predetermined voltage applied to the optical unit. A plurality of stages each having a display means including a signal line formed on one substrate of the pair of substrates and a plurality of multilayer elements formed from a plurality of layers formed on the one substrate; And wiring for applying a predetermined voltage to the multi-layer element arranged along the array of the plurality of stages and connected to the plurality of stages, and applying a predetermined voltage to the signal line Driving means for supplying; A distance holding material for holding the pair of substrates at a predetermined distance; A bonding material is formed so as to overlap with at least a part of a region where the wiring is provided along the wiring and to bond the pair of substrates.
According to the present invention, since the bonding material is overlapped with at least a part of the wiring region, the substrate area can be reduced accordingly.
[0010]
The binding material may be filled around the display unit and the drive unit so as to surround the display unit and the drive unit.
[0011]
A clock signal or a constant voltage may be applied to the wiring.
[0012]
The multilayer element may be an active element.
[0014]
Another display panel according to the first aspect of the present invention includes a pair of substrates, a liquid crystal sealed between the pair of substrates, a pixel electrode provided on one of the pair of substrates, and the pixel electrode. A plurality of stages each having a connected pixel transistor, a plurality of driving transistors for supplying an output signal to the pixel transistor, and the plurality of stages on one of the pair of substrates for applying a voltage to the driving transistor; Wiring disposed along the array of stages and connected to the plurality of stages, Gap material is mixed, The pair of substrates are bonded to each other, and a sealing material provided above at least a part of the wiring along the wiring.
[0015]
A clock signal or a constant voltage may be applied to the wiring.
[0017]
The driving transistor may be formed in the same process as the pixel transistor.
[0018]
The driving transistor may constitute a shift register.
[0019]
A display panel according to a second aspect of the present invention includes a pair of substrates, a liquid crystal sealed between the pair of substrates, an electrode provided on at least one of the pair of substrates, Gap material is mixed, A sealing material that surrounds the liquid crystal and bonds the pair of substrates; a transistor that forms a plurality of stages of a shift register that is surrounded by the sealing material and supplies signals to the electrodes; and is connected to the plurality of stages, The plurality of stages And the sealing material And a wiring provided so as to overlap the sealing material along the line.
[0020]
According to the present invention, the transistor constituting the shift register is surrounded and protected by the sealing material together with the liquid crystal, so that it can be prevented from being broken.
[0021]
The transistor may have a height lower than the distance between the pair of substrates.
[0022]
in front Arrangement The line may be disposed below the sealing material.
[0023]
The plurality of stages includes odd stages and even stages, The signal supplied from the wiring may include a clock signal to the transistors constituting the odd or even stages of the shift register.
[0024]
A substrate coupling method according to a third aspect of the present invention includes a display area in which a signal line for displaying an image by applying a predetermined voltage to a liquid crystal is formed, and driving for supplying the predetermined voltage to the signal line. A filling step of filling a predetermined region on the first substrate having a circuit area in which a circuit is formed, a second substrate on the first substrate filled with the binding material, and a pressure A bonding step of bonding the first substrate and the second substrate by adding, the drive circuit is formed of a plurality of layers plural Multi-layer element Multiple stages with When, Along the plurality of steps And a wiring for connecting an external signal to the multilayer element, wherein the bonding material includes a distance holding material that holds a predetermined distance between the first substrate and the second substrate. In the bonding step, the bonding material is Along the wiring The method includes a step of bonding the first substrate and the second substrate so as to overlap at least a part of the wiring formation region and not to overlap the multilayer element.
[0025]
According to the present invention, since the distance holding material does not contact the multi-layer element in the bonding step, it is possible to prevent breakage and achieve a high yield, and the bonding material overlaps at least a part of the wiring formation region. The substrate area can be reduced by the amount of overlap.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Next, a liquid crystal display panel according to a first embodiment of the present invention will be described with reference to the drawings.
[0027]
The liquid crystal display panel according to the first embodiment is, for example, an active matrix drive type display panel, and includes various circuits formed between a pair of substrates.
[0028]
Specifically, as shown in FIGS. 1A and 1B, the image display unit 1, the gate driver 2, the drain driver 3, and the seal unit 4 are opposed to each other provided with a TFT substrate 5 and a color filter. It is formed between the substrate 6. FIG. 1B is a cross-sectional view taken along line AA ′ of FIG.
[0029]
The image display unit 1 applies a voltage individually to the transparent common electrode 11 formed on the counter substrate 6, the plurality of pixel electrodes 12 formed in a matrix on the TFT substrate 5, and each pixel electrode 12. For this purpose, the TFT 13 and a liquid crystal (optical means) 54 sealed between the TFT substrate 5 and the counter substrate 6 are formed.
[0030]
On the TFT substrate 5, a gate line (signal line) 14 for supplying a predetermined voltage to the gate of the TFT 13 is formed in the row direction, and a drain line (for supplying a predetermined voltage to the source of the TFT 13). Signal line 15 is formed in the column direction.
[0031]
The gate driver 2 is formed on the TFT substrate 5 and connected to the gate line 14 of the image display unit 1. The gate driver 2 is, for example, a shift register, and is formed from a single layer such as an element (multilayer element) having a multilayer structure in which a conductive film and an insulating film are stacked such as a transistor (TFT) and a capacitor, and a resistor. The TFT 13 is sequentially scanned row by row, and is formed from a single layer element and wiring that serves as a signal and power supply path. Specifically, the gate driver 2 supplies a predetermined voltage to the gate line 14 in accordance with a control signal or the like supplied from a control circuit (not shown), and sequentially turns on the TFTs 13 arranged in a matrix for each row.
[0032]
The drain driver 3 is an integrated circuit chip made of single crystal silicon, is formed on the TFT substrate 5, and is connected to the drain line 15 of the image display unit 1. The drain driver 3 supplies a predetermined voltage to the drain line 15 in accordance with a control signal or the like supplied from a control circuit (not shown). As a result, a predetermined voltage is applied to each of the pixel electrodes 12 that are sequentially turned on for each row, and a predetermined image is displayed.
[0033]
As shown in FIG. 1A, the seal portion 4 is formed so as to surround the image display portion 1 and the gate driver 2. The seal portion 4 is formed of a seal material 41 that bonds (adheres) the TFT substrate 5 and the counter substrate 6, and seals the liquid crystal 54 between the substrates. The sealing material 41 includes a plurality of gap materials 42 having a predetermined size, and keeps the distance between the TFT substrate 5 and the counter substrate 6 constant. The size of the gap material 42 is set according to the distance between the TFT substrate 5 and the counter substrate 6.
[0034]
When manufacturing the liquid crystal display panel having the above-described configuration, it is necessary to prevent the gap material 42 included in the seal material 41 from riding on the multilayer element of the gate driver 2 in the pressure bonding process between the TFT substrate 5 and the counter substrate 6.
[0035]
If the gap material 42 is on the multilayer element, the multilayer element may be destroyed by the pressure when the TFT substrate 5 and the counter substrate 6 are coupled. Among the multilayer elements, the active elements such as TFTs change the distance between the layers due to the pressure at the time of coupling, and the characteristics thereof are greatly changed. Therefore, it is necessary to prevent the gap material 42 from running on the multilayer element, particularly the active element.
[0036]
For example, when the counter substrate 6 is placed on the TFT substrate 5 filled with the sealing material 41 and is subjected to pressure bonding, as shown in FIGS. 2A and 2B, the sealing material 41 (seal portion 4) is bonded by a pressure bonding process. ) Will expand. For this reason, when the sealing material 41 is filled on the TFT substrate 5, a margin (for example, about 0.19 (mm)) is provided between the filling region of the sealing material 41 and the gate driver 2 as shown in FIG. Is provided. Thereby, it can prevent that the gap material 42 rides on the multilayer element of the gate driver 2 and is destroyed in the above-mentioned crimping process.
[0037]
When the sealing material 41 is filled on the TFT substrate 5, a margin may be provided between the filling region of the sealing material 41 and the image display unit 1 and the drain driver 3 in the same manner as described above. If it does in this way, it can prevent that the gap material 42 runs on the circuit of the image display part 1 and the drain driver 3 at the said crimping | compression-bonding process.
[0038]
As described above, since the seal portion 4 is formed so as not to overlap the image display portion 1, the gate driver 2, and the drain driver 3, the gap material 42 includes the image display portion 1, the gate driver 2, and the drain. It does not get on the circuit of the driver 3. That is, it is possible to prevent the circuits of the image display unit 1, the gate driver 2, and the drain driver 3 from being damaged in the crimping process. Thereby, the high yield of a liquid crystal display panel is realizable.
[0039]
Next, a liquid crystal display panel according to a second embodiment of the present invention will be described with reference to the drawings.
FIG. 4 is a perspective view showing an appearance of a digital still camera provided with the liquid crystal display panel according to this embodiment. As shown in the figure, this digital still camera is composed of a camera body 101 and a lens unit 102.
[0040]
The camera body unit 101 includes a display unit 110 and a mode setting key 112a on the front surface thereof. The mode setting key 112a is a key for switching between a shooting mode for shooting an image and recording it in an image memory, which will be described later, and a playback mode for playing back the recorded image. The display unit 110 is configured by a liquid crystal display device, and functions as a viewfinder for displaying an image captured by a lens before shooting in a shooting mode (monitoring mode), and displays a recorded image in a playback mode. Functions as a display. The configuration of the display unit 110 will be described in detail later.
[0041]
The camera body 101 also includes a power key 111, a shutter key 112b, a “+” key 112c, a “−” key 112d, and a serial input / output terminal 113 on the top surface thereof. The power key 111 is a key for turning on / off the power of the digital still camera by performing a slide operation.
[0042]
The shutter key 112b is a key for instructing recording of an image in the photographing mode and instructing determination of selection contents in the reproduction mode. The “+” key 112c and the “−” key 112d are used to select image data to be displayed on the display unit 110 from image data recorded in the image memory in the playback mode and to set conditions for recording / playback. Used for. The serial input / output terminal 113 is a terminal for inserting a cable for performing communication with an external device (such as a personal computer or a printer).
[0043]
The lens unit unit 102 includes a lens that forms an image to be photographed on the back side of the drawing. The lens unit portion 102 is attached so as to be able to rotate 360 ° in the vertical direction around an axis coupled to the camera body portion 101.
[0044]
FIG. 5 is a block diagram showing a circuit configuration of the digital still camera of FIG.
As shown in the figure, this digital still camera circuit includes a display unit 110, key input units 112a, 112b, 112c, and 112d, and a plurality of imaging pixels arranged in a matrix, and accumulates charges depending on the intensity of received light. CCD (Charge Coupled Device) 121, sample hold circuit 122, A / D converter 123, vertical driver 124, timing generator 125, color process circuit 126, DMA controller 127, DRAM 128, and recording A memory 130, a CPU (Central Processing Unit) 131 that executes programs stored in accordance with commands from the key input units 112a, 112b, 112c, and 112d and controls each circuit unit of the digital still camera, and an image compression / decompression circuit 132, a VRAM controller 133, It includes a RAM 134, a digital video encoder 135, and a serial input-output terminal 113.
[0045]
The operation state of the circuit in the shooting mode will be described. There are two operation modes in the photographing mode, which are divided into a monitoring mode in which a photographed image is displayed on the display unit 110 and an image recording mode in which the photographed image is recorded as image data.
[0046]
In the monitoring mode, the CPU 131 drives the CCD 121 by controlling the timing generator 125 and the color process circuit 126 for each preset imaging cycle, and the CCD 121 controls the light amount of the image captured based on the drive signal Sp output from the vertical driver 124. The electric signal Se converted according to the above is sequentially output to the sample and hold circuit 122.
[0047]
The sample hold circuit 122 outputs the effective part Se ′ of the electric signal Se to the A / D converter 123. The A / D converter 123 converts the effective portion Se ′ into digital data Sd and outputs the digital data Sd to the color process circuit 126. The color process circuit 126 converts YUV data, which is luminance / color difference digital data, from the digital data Sd to the DMA controller. To 127. The DMA controller 127 records / updates YUV data in the DRAM 128.
[0048]
The CPU 131 reads the YUV data for one frame transferred from the DMA controller 127 from the DRAM 128 and writes it into the VRAM 134 via the VRAM controller 133. Also, the digital video encoder 135 reads out one frame of YUV data from the VRAM 134 via the VRAM controller 133 at regular intervals, generates an analog video signal Sa, and outputs the analog video signal Sa to the display unit 110.
[0049]
The serial input / output terminal 113 is an input / output terminal for the CPU 131 to perform serial transfer of data with an external device. The key input units 112a, 112b, 112c, and 112d are respectively configured by a mode setting key 112a, a shutter key 112b, a “+” key 112c, and a “−” key 112d arranged on the camera body unit 101. A command according to the input is input to the CPU 131.
[0050]
The image recording mode will be described below.
First, when the CCD 121 continues to output the electric signal Se to the sample hold circuit 122, the operator presses the shutter key 112b of the digital still camera, so that the CPU 131 controls the timing generator 125 and the color process circuit 126 to perform the transfer operation. Is stopped.
[0051]
The last-transferred electrical signal Se for one frame is converted into YUV data via the sample and hold circuit 122, the A / D converter 123, and the color process circuit 126, as in the monitoring mode. The CPU 131 reads this YUV data in a predetermined format via the DMA controller 127 and inputs it to the image compression / decompression circuit 132 for compression. The compressed data is stored in the recording memory 130.
After the saving, the CPU 131 restarts the timing generator 125 and the color process circuit 126 and automatically returns to the monitoring mode.
[0052]
In the playback mode, the compressed data stored in the recording memory 130 is decompressed by the image compression / decompression circuit 132 in accordance with the operation of the key input units 112a, 112b, 112c, and 112d, and this decompression is performed for one decompressed frame. Are read from the image compression / decompression circuit 132 and written to the VRAM 134 via the VRAM controller 133.
[0053]
The YUV data for one frame written in the VRAM 134 is read and converted line-sequentially by the video encoder 135 and output to the display unit 110 as an analog video signal Sa. Alternatively, it may be set to switch to the playback mode immediately after the end of shooting in the image recording mode and to display an image of one frame taken by the display unit 110.
[0054]
FIG. 6 is a block diagram illustrating a configuration of the display unit 110 illustrated in FIGS. 4 and 5.
The display unit 110 includes a liquid crystal display device, and includes a chroma circuit 211, a phase comparator 212, a level shifter 213, a liquid crystal controller 201, and a liquid crystal panel 202 having a gate driver 203 and a drain driver 204. Prepare.
[0055]
In both the monitoring mode and the image recording mode, the chroma circuit 211 receives the analog RGB signal S from the analog video signal Sa of the digital video encoder 135. _R1 , S _G1 , S _B1 Is generated. At this time, the analog RGB signal S _R1 , S _G1 , S _B1 The gamma correction is performed in accordance with the visual characteristics of the liquid crystal panel 202.
[0056]
The level shifter 213 generates an analog RGB signal S generated by the chroma circuit 211 in order to drive the liquid crystal alternating current and to adjust the brightness. _R1 , S _G1 , S _B1 Is inverted every line or every frame, the amplitude is controlled, and the level-shifted analog RGB signal S is processed. _R2 , S _G2 , S _B2 Is output.
[0057]
The liquid crystal controller 201 incorporates an oscillation circuit, and the vertical synchronization signal VD generated by the chroma circuit 211 by the synchronization separation process from the analog video signal Sa is input to synchronize in the vertical direction, and the phase comparison with the horizontal synchronization signal HD is performed. A phase locked loop (PLL) is configured by the output of the phase comparator based on the signal CKH to achieve horizontal synchronization. Then, the liquid crystal controller 201 outputs the polarity inversion control signal CKF to the level shifter 213, outputs the control signal group DCNT to the drain driver 204, and outputs the control signal group GCNT to the gate driver 203.
[0058]
The liquid crystal panel 202 is of active matrix driving constituted by m × n pixels, and as shown in FIG. 7, by enclosing a liquid crystal (optical means) 228 between a pair of substrates 221 and 241. It is configured.
[0059]
A common voltage V generated by the chroma circuit 211 and subjected to AC level amplification and DC level amplification is applied to the counter substrate 221 of the liquid crystal panel 202. _COM (V _COM Is applied to the substrate 241 of the liquid crystal panel 202, and a pixel electrode 229 corresponding to the pixel and a semiconductor made of amorphous silicon or polysilicon are formed on the substrate 241 of the liquid crystal panel 202. Thin film transistors (TFTs) 202a each having a layer 244 are arranged in a matrix, and n gate lines GL1 to GLn and m drain lines DL1 to DLm are formed in parallel between the pixel electrodes. Yes. Capacitor lines CL1 to CLn are provided in parallel with the gate lines GL1 to GLn.
[0060]
In the counter substrate 221, color filters 223 that respectively transmit red, green, and blue light are arranged in a matrix corresponding to the pixel electrodes 229 on the side facing the substrate 241, and between the color filters 223, A light shielding film 224 is disposed. An insulating film 225 made of silicon nitride is covered on the entire surface of the color filter 223 and the light shielding film 224, and a single common electrode 226 made of ITO is provided on the insulating film 226. Is provided with an alignment film 227 made of polyimide which is rubbed and initially aligns the liquid crystal 228 in a predetermined direction.
[0061]
The transparent substrate 241 is a substrate made of glass or the like in which one side provided with the drain driver 204 protrudes from the corresponding side of the counter substrate 221, and a plurality of pixel electrodes 229 arranged in a matrix on the image display unit 217. A thin film transistor 202a having a source electrode 248 connected to the pixel electrode 229, a gate driver 203 is provided in the element region 215 (multilayer element region) and the wiring region 216 (non-multilayer element region), and a sealing material 41 surrounds the image display unit 217 and the element region 215, and is provided on the wiring region 216. The drain driver 204 is an integrated circuit chip made of single crystal silicon, and is thicker than the liquid crystal 228, so that it is provided on the substrate 241 outside the sealing material 41. Polarizing plates 222 and 233 are provided on both outer surfaces of the counter substrate 221 and the substrate 241, respectively.
[0062]
The gate of the TFT 202a of the liquid crystal panel 202 is connected to any one of the gate lines GL1 to GLn, the drain is connected to any one of the drain lines DL1 to DLm, the source is connected to the pixel electrode 229, and the pixel capacitor 202b has a pixel electrode and a common electrode. The liquid crystal 228 in between. A display signal from the drain line DL is written into the pixel capacitor 202b via the TFT 202a corresponding to the selected gate line GL. The alignment state of the liquid crystal is controlled according to the display signal written in the pixel capacitor 202b, and an image is displayed by changing the amount of light transmitted through the liquid crystal.
[0063]
The capacitor 202c includes capacitor lines CL1 to CLn, a gate insulating film 243 and a pixel electrode 229 overlapping with the capacitor lines CL1 to CLn. _CS Is constantly applied. All common electrodes have a variable common voltage V for each line. _COM Is constantly applied.
[0064]
The gate driver 203 is composed of n stages RS (1) to RS (n), and each stage RS is composed of six thin film transistors as shown in FIG. According to the clock signals CK1 and CK2 and the start signal IN in GCNT, any one of the gate lines GL1 to GLn is sequentially selected and activated (ON state). Here, as the control signal GCNT from the controller, the clock signal CK1 is supplied to the odd-numbered stages RS (1), RS (3),. A clock signal CK2 is supplied to the even-numbered stages RS (2), RS (4),. In each stage, a constant voltage Vss is supplied from the controller. The high level of the signals CK1 and CK2 is +15 (V), and the low level is −15 (V). The level of the constant voltage Vss is −15 (V).
[0065]
First, as shown in FIG. 9, the start signal IN is supplied from the controller to the first stage RS (1). The high level of the start signal IN is +15 (V), and the low level is −15 (V). Output signals OUT1 to OUTn-1 from the respective preceding stages RS (1) to RS (n-1) are supplied to the second and subsequent stages RS (2) to RS (n). Further, each stage RS (k) (k: an integer from 1 to n) includes an output signal OUTk + 1 (however, in the case of the last stage RS (n), the first stage RS ( The output signal OUT1 of 1) is supplied as a reset pulse, and the output signals OUT1 to OUTn of the stages RS (1) to RS (n) are output to the gate lines GL1 to GLn, respectively.
[0066]
Each stage RS (1) to RS (n) has six TFTs 21, 22, 23, 25, 26, and 27 as a basic configuration as described above. Each of the TFTs 21, 22, 23, 25, 26, and 27 is composed of an n-channel MOS field effect transistor having a height lower than the distance between the substrates 221 and 241, and the gate insulating film 243 is formed on the substrate 241 with silicon nitride. And amorphous silicon is used for the semiconductor layer 244.
[0067]
The gate electrode and the drain electrode of the TFT 21 of each stage RS (k) are connected to the source electrode of the TFT 25 of the previous stage RS (k−1), and the source electrode of the TFT 21 is the gate electrode of the TFT 22, the gate electrode of the TFT 25, and the TFT 27. Connected to the drain electrode. The drain electrode of the TFT 22 is connected to the source electrode of the TFT 23 and the gate electrode of the TFT 26, and a constant voltage Vss is supplied to the source electrode of the TFT 22, the source electrode of the TFT 27, and the source electrode of the TFT 26.
[0068]
A reference voltage Vdd higher than the constant voltage Vss is supplied to the gate electrode and the drain electrode of the TFT 23, the clock signal CK1 is supplied to the drain electrode of the odd-numbered TFT 25, and the drain electrode of the even-numbered TFT 25 is supplied to the drain electrode. The clock signal CK <b> 2 is supplied, and the source electrode of the TFT 25 at each stage is connected to the drain electrode of the TFT 26. The output signal OUTk + 1 of the next stage is input to the gate electrode of the TFT 27 via the wiring 255. Here, functions of the respective stages RS (1) to RS (n) will be described by taking odd-numbered stages RS (k) other than the first stage as an example.
[0069]
The output signal OUTk−1 from the previous stage RS (k−1) is supplied to the gate electrode and the drain electrode of the TFT 21. The TFT 21 is turned on when the high-level output signal OUTk-1 is supplied, and a current flows between the drain electrode and the source electrode by the output signal OUTk-1, whereby the TFT 21 and the TFTs 22 and 25. The voltage Va of the wiring 261 between the gate electrode is increased.
[0070]
Since the reference voltage Vdd is supplied to the gate electrode and the drain electrode of the TFT 23, the TFT 23 has a function as a load for dividing the reference voltage Vdd.
[0071]
The TFT 22 is turned off when the voltage Va of the wiring 261 is at a low potential, and the voltage Vb of the wiring 262 is increased by the reference voltage Vdd supplied through the TFT 23. Further, the TFT 22 is turned on when a charge is charged in the wiring 261, and a through current flows between the drain electrode and the source electrode. Here, since the TFTs 22 and 23 have a so-called EE type configuration, the charge accumulated in the wiring 262 may not be completely discharged because the TFT 23 does not have a complete off resistance. The voltage is sufficiently lower than that.
[0072]
A signal CK1 is supplied to the drain electrode of the TFT 25. The TFT 25 is turned on when the voltage Va of the wiring 261 is high (that is, when the TFT 26 is turned off), and a parasitic signal including a gate electrode and a source electrode and a gate insulating film therebetween is input by the input signal CK1. When the capacitor Va is charged up or the parasitic capacitance due to the gate electrode and the drain electrode and the gate insulating film between them is charged up by the on-current, the voltage Va of the wiring 261 rises and reaches the gate saturation voltage. -Since the drain current is almost saturated, the output signal OUTk quickly becomes almost the same potential as the clock signal CK1. The TFT 25 is turned off when the voltage Va of the wiring 261 is low (that is, when the TFT 26 is turned on), and the output of the signal CK1 supplied to the drain electrode is cut off.
[0073]
A constant voltage Vss is supplied to the drain electrode of the TFT 26. The TFT 26 is turned off when the voltage Vb of the wiring 262 is low (that is, when the TFT 25 is turned on), and the level of the signal output from the source electrode of the TFT 25 is output as the output signal OUTk of the stage. The TFT 26 is turned on when the voltage Vb of the wiring 262 is high (that is, when the TFT 25 is turned off), and the level of the constant voltage Vss supplied to the drain electrode is changed from the source electrode to the output signal OUTk of the stage. As output.
[0074]
The output signal OUTk + 1 of the rear stage RS (k + 1) is supplied to the gate electrode of the TFT 27. The TFT 27 is turned on when the output signal OUTk + 1 supplied to the gate electrode becomes a high level, and discharges the charge accumulated in the wiring 261.
[0075]
In the even-numbered stage RS (k), the clock signal CK2 is supplied from the controller to the drain electrode of the TFT 25 instead of the clock signal CK1. In the first stage RS (1), the start signal IN is supplied from the controller to the gate electrode and the drain electrode of the TFT 21 instead of the output signal of the previous stage. In the last stage RS (n), the output signal OUT1 of the first stage RS (1) is supplied to the gate electrode of the TFT 27.
[0076]
As shown in FIG. 10, the TFTs 21, 22, 23, 25, 26, 27 and the pixel TFT 202 a that constitute the shift register include a gate electrode 242 made of an aluminum alloy or a chromium alloy formed on the transparent substrate 241, and a gate electrode. A gate insulating film 243 made of silicon nitride formed on 242, a semiconductor layer 244 made of amorphous silicon or polysilicon formed on the gate insulating film 243 so as to face the gate electrode 242, and formed on the semiconductor layer 244 A blocking layer 245 made of silicon nitride, an n-type semiconductor layer 246a made of amorphous silicon or polysilicon doped with an n-type impurity provided over one end of the blocking layer 245 and on the semiconductor layer 244, and blocking From the other end of the layer 245 to the semiconductor layer 244 N-type semiconductor layer 246b made of amorphous silicon or polysilicon doped with n-type impurities, and an aluminum alloy or chromium alloy formed over n-type semiconductor layers 246a and 246b to gate insulating film 243. Each of the TFTs is formed by patterning the same material all together in the same process. An interlayer insulating film 249 made of silicon nitride is formed so as to cover the gate insulating film 243 and the source and drain electrodes 247 and 248, and an alignment film 250 is formed on the interlayer insulating film 249 and the pixel electrode 229. .
[0077]
The pixel TFT 202a differs from the TFTs 21 to 23 and 25 to 27 only in that one end of the pixel electrode 229 is interposed between the n-type semiconductor layers 246a and 246b and the source and drain electrodes 247 and 248.
[0078]
As shown in FIG. 11, the gate driver 203 is formed across the element region 215 (multilayer element region) and the wiring region 216 (non-multilayer element region), and the element region 215 includes TFTs 21, 22, 23, Stages RS (1) to RS (n) including 25, 26, and 27 are provided, and supply selection signals to the gate lines GL1 to GLn, respectively. Next to the stage RS (n), RS (n + 1) is provided as a switch for the TFT 27 of the stage RS (n), and when the TFT 27 is turned on, between the source of the TFT 21 of the stage RS (n) and the gate of the TFT 25. Discharge the voltage of.
[0079]
On the other hand, in the wiring region 216, a first wiring 251 that supplies a constant voltage Vss to the TFTs 22, 23, 25, 26, and 27 as appropriate, a second wiring 252 that supplies a clock signal CK1, and a third wiring that supplies a clock signal CK2. A wiring 253 and a fourth wiring 254 for supplying a reference voltage Vdd are provided. The first wiring 251, the second wiring 252, the third wiring 253, and the fourth wiring 254 are all made of the same metal film as the TFTs 21, 22, 23, 25, 26, and 27 and the source and drain electrodes 247 and 248 of the TFT 202a. A sealing material 41 in which the gap material 42 is dispersed is provided above the interlayer insulating film 249 and the alignment film 250. The sealing material 41 is obtained by patterning. Here, the tops of the first wiring 251, the second wiring 252, the third wiring 253, and the fourth wiring 254 are lower and thinner than the tops of the TFTs 21, 22, 23, 25, 26, 27 and the TFT 202a, and a thin semiconductor layer. Since there is no 244 or the like, even if a force is applied to the first wiring 251, the second wiring 252, the third wiring 253, and the fourth wiring 254 when the substrates 221 and 241 are attached, the gap material 42 is crushed and disconnected. In other words, the TFTs 21, 22, 23, 25, 26, and 27 are not destroyed.
[0080]
As described above, since the sealing material 41 is provided above the first wiring 251, the second wiring 252, the third wiring 253, and the fourth wiring 254, the outer frame of the sealing material 41 of the substrate 241 can be narrowed. The liquid crystal panel 202 can be reduced in size. Further, since the TFTs 21, 22, 23, 25, 26, and 27 are surrounded and protected by the sealing material 41 and the substrates 221 and 241 together with the liquid crystal 228, element destruction due to direct contact can be prevented. As shown in FIG. 12, the element region 215 can be provided outside the wiring region 216, that is, outside the sealing material 41. However, the gate lines GL1 to GLn, the first wiring 251, the second wiring 252, There is a possibility that parasitic capacitance is generated in a crossing region with the third wiring 253 and the fourth wiring 254, or element destruction is caused by direct contact.
[0081]
The drain driver 204 includes a shift register, a level shifter, a sample hold buffer, and a multiplexer. The shift register of the drain driver 204 has an m-stage configuration corresponding to the number of pixels in the horizontal direction of the liquid crystal panel 202, and receives an analog RGB signal when a clock signal, an inverted clock signal, and a start signal in the control signal group DCNT are input. A sampling signal for sampling is generated.
[0082]
The level shifter is a circuit for converting the sampling signal into the operation level of the sample hold buffer. The multiplexer receives the analog video signal S from the level shifter 213 based on the array signal in the control signal group DCNT. _R2 , S _G2 , S _B2 Are arranged in the order corresponding to the RGB arrangement of the pixels of each line and output. The sample-and-hold buffer receives the analog video signal S based on the sampling signal from the level shifter. _R2 , S _G2 , S _B2 Is amplified by a buffer and output to the drain lines DL1 to DLm.
[0083]
The operation of the digital still camera according to this embodiment will be described below. When the mode of the digital still camera is set to the shooting mode (monitoring mode and image recording mode) by operating the mode setting key 112a, each pixel of the CCD 121 is accumulated according to the image formed by the lens. The electric signal Se corresponding to the electric charge is sequentially input to the sample and hold circuit 122 according to the driving signal supplied from the vertical driver 124, and is input to the A / D converter 123 as the analog electric signal Se ′ of the effective part. The analog electric signal Se ′ is converted into digital image data Sd by the A / D converter 123 and supplied to the color process circuit 126.
[0084]
The color process circuit 126 outputs YUV data, which is luminance / color difference digital data, from the digital data Sd to the DMA controller 127, and the DMA controller 127 records and updates the YUV data in the DRAM 128.
[0085]
The CPU 131 reads the YUV data for each frame transferred from the DMA controller 127 from the DRAM 128 and writes it to the VRAM 134 via the VRAM controller 133.
[0086]
Then, the digital video encoder 135 reads out one frame of YUV data from the VRAM 134 via the VRAM controller 133 at regular intervals, generates an analog video signal Sa, outputs the analog video signal Sa, and outputs the analog video signal Sa to the display unit 110. Is displayed. Here, when the shutter key 112b is operated, the CPU 131 controls the timing generator 125 and the color process circuit 126 according to an instruction from the CPU 131, and the transfer operation is stopped.
[0087]
Then, the last transferred electric signal Se for one frame is converted into YUV data via the sample hold circuit 122, the A / D converter 123, and the color process circuit 126. The YUV data is read out in a predetermined format via the DMA controller 127, input to the image compression / decompression circuit 132, compressed, and stored in the recording memory 130.
[0088]
On the other hand, when the mode of the digital still camera is set to the playback mode by the operation of the mode setting key 112a, the CPU 131 displays the compressed image data instructed by the operation of the “+” key 112c or the “−” key 112d. Is read from the recording memory 130, decompressed by the image compression / decompression circuit 132, and written to the VRAM 134 under the control of the VRAM controller 133. The written YUV data is converted to analog by the digital video encoder 135 and output to the display unit 110 as an analog video signal Sa.
[0089]
The analog video signal Sa is input to the chroma circuit 211 and the gamma-corrected analog video signal S is input. _R1 , S _G1 , S _B1 Are separated into a vertical synchronizing signal VD and a horizontal synchronizing signal HD. The phase comparator 212 measures the horizontal timing based on the horizontal synchronization signal HD from the chroma circuit 211 and the phase comparison signal CKH from the liquid crystal controller 201, and outputs the measured timing to the liquid crystal controller 201.
[0090]
In response to these signals, the liquid crystal controller 201 outputs a control signal group DCNT to the drain driver 204 and also outputs a control signal group GCNT to the gate driver 203. Based on the polarity inversion control signal CKF from the liquid crystal controller 201, the analog video signal S output from the chroma circuit 211. _R1 , S _G1 , S _B1 The polarity is inverted by the level shifter 213 every line or every frame. This appropriately inverted analog video signal S _R2 , S _G2 , S _B2 Is input to the drain driver 204 in accordance with the control signal group DCNT.
[0091]
When the start signal IN in the control signal group GCNT generated by the liquid crystal controller 201 is supplied to the gate driver 203, the gate driver 203 starts operation.
[0092]
A clock signal is sequentially supplied from the liquid crystal controller 201, and at this time, a sampling signal is transferred to each stage by a start signal output for each gate line GL. The transferred sampling signal is converted into an operation level by a level shifter and sequentially output.
[0093]
Analog video signal S _R2 , S _G2 , S _B2 Are input to the multiplexer in parallel, and are arranged and output in the order corresponding to the RGB arrangement of the pixels of each line based on the arrangement signal in the control signal group DCNT. Analog video signal S output from the multiplexer _R2 , S _G2 , S _B2 Are sequentially sampled in the sample and hold buffer according to the sampling signal from the level shifter, and para-outputted to the drain lines DL1 to DLm via the internal buffer.
[0094]
The display signals respectively supplied to the drain lines DL1 to DLm are written in the pixel capacitor 202b through the TFT 202a turned on according to the selection by the gate driver 203 during one horizontal period. The display unit 110 writes a display signal in the pixel capacitor 202b of each pixel of the liquid crystal panel 202 by repeating the above operation. The alignment state of the liquid crystal changes in accordance with the display signal, and an image in which each pixel is represented by “dark” or “bright” is displayed on the liquid crystal panel 202.
[0095]
In the above embodiment, the gate driver 203 is composed of the six TFTs 21 to 23 and 25 to 27 as the basic configuration in each stage. However, the gate driver 203 is not limited to this configuration. Another configuration example of the gate driver 203 will be described with reference to FIGS.
[0096]
In the configuration shown in FIG. 13, each stage (k: integer of 1 to n) of the gate driver 203 has a TFT 24 as an additional configuration in addition to the TFTs 21 to 23 and 25 to 27 as a basic configuration.
[0097]
The drain electrode of the TFT 24 is connected to the source electrode of the TFT 25, and a constant voltage Vss is supplied to the source electrode. The gate electrode of the TFT 24 in the odd-numbered stages RS (1), RS (3),... Has a signal ¬CK1 obtained by inverting the level of the signal CK1 (where ¬ represents logic negation; the same applies hereinafter). The signal ¬CK2 obtained by inverting the level of the signal CK2 is supplied via the sixth wiring 257 to the gate electrode of the TFT 24 in the even-numbered stages RS (2), RS (4),. Supplied.
[0098]
Similar to the wirings 251 to 254, the fifth wiring 256 and the sixth wiring 257 are obtained by patterning the same metal film as the TFTs 21 to 23, 25 to 27 and the source and drain electrodes 247 and 248 of the TFT 202a. The signal CK1 is supplied to the drain electrode of the TFT 25 in the odd-numbered stages RS (1), RS (3),..., And the drain of the TFT 24 in the even-numbered stages RS (2), RS (4),. A signal CK2 is supplied to the electrode.
[0099]
As shown in FIG. 14, the TFT 24 is turned on when the signal CK1 changes from a high level to a low level, that is, when the signal ¬CK1 changes from a low level to a high level, and is connected to the source electrode of the TFT 25. The electric charge charged in GL is forcibly discharged. That is, the TFT 24 has a function of rapidly reducing the high level output signal OUTk output from the TFT 25 to the gate line GL to the constant voltage Vss. For this reason, the fall of the output signal OUTk from the high level to the low level can be made sharp.
[0100]
Further, as shown in FIG. 15, a TFT 31 as an additional configuration may be provided. In the TFT 31, a reference voltage Vdd is applied to the gate electrode, a drain electrode is connected to the wiring 261, and a constant voltage Vss is supplied to the source electrode. As a result, the TFT 31 is turned on together with the discharge of the wiring 262, adjusts the amount of charge accumulated in the wiring 261, and stabilizes the potential of the wiring 261.
[0101]
In the configuration shown in FIG. 16, a resistance element 32 is provided instead of the TFT 31 in FIG. The resistance element 32 has a sufficiently large resistance value, and has a function of stabilizing the potential of the wiring 261 by adjusting the amount of electric charge accumulated in the wiring 261, similarly to the TFT 31. .
[0102]
In the configurations shown in FIGS. 17 and 18, the TFT 24 is added to the configurations shown in FIGS. 15 and 16 at each stage RS (k) (k: integer of 1 to n). Therefore, in the entire configuration of the gate driver 203 shown in FIG. 11, the signal ¬CK1 or ¬CK2 obtained by inverting the level of the signal CK1 or the signal CK2 is appropriately supplied to each stage RS (1) to RS (n).
[0103]
Here, the reason why the TFT 24 can operate without the TFT 24 will be described. When the level of the signal CK1 (or CK2) output from the source electrode of the TFT 25 changes to the low level, the charge accumulated in the wiring connected to the drain electrode at the high level is not forcibly discharged. The level of the output signal OUTk can be changed to the low level of the signal CK1. In each of the above-described embodiments, a resistance element 33 may be provided instead of the TFT 23 as shown in FIG.
[0104]
In each of the above embodiments, the output signal OUTn + 1 of the (n + 1) th stage RS (n + 1) is supplied to the gate electrode of the TFT 27 of the nth stage RS (n), whereby the nth stage RS (n) The voltage Va of the wiring 261 is shifted from a high potential to a low potential. However, after the discharge signal φ of the wiring 261 of the n-th stage RS (n) is added to the control signal GCNT from the liquid crystal controller 201 and the high-level output signal OUTn is output, the n-th signal is output by the signal φ. The gate of the TFT 27 in the stage RS (n) may be turned on to discharge the electrode Va of the wiring 261 in the nth stage RS (n). Accordingly, it is possible to operate normally without providing the (n + 1) th stage RS (n + 1).
[0105]
In each of the above embodiments, as shown in the timing chart of FIG. 9, when one vertical period starts, a high level start signal IN is supplied from the controller to the first stage RS (1) of the gate driver 203. I was supposed to. However, the start signal IN in this case is the same as the output signal OUTn output from the nth stage RS (n).
[0106]
Therefore, when the gate driver 203 is continuously driven, the output signal OUTn from the nth stage RS (n) is supplied to the first stage except that the high level start signal IN is supplied as the initial pulse first. It may be supplied to the TFT 21 of RS (1). In this case, the output signal OUTn becomes high level by the first start signal IN, but there is no particular problem because the precharge voltage is not supplied to the drain line DL at this timing.
[0107]
In each of the above embodiments, the sealing material 41 is provided in the wiring region 216 in which the wirings 251 to 257 to which the clock signal, constant voltage, and the like are supplied to the gate driver 203. 27 can be prevented from being damaged by the gap material 42, and the substrate area can be reduced. In each of the above embodiments, the sealing material 41 is provided on all of the wirings 251 to 257. However, if any one of the wirings 251 to 257 overlaps with the sealing material 41, the sealing material 41 can be reduced in size. it can.
[0108]
In each of the above embodiments, since the TFTs 21 to 23 and 25 to 27 are formed of substantially the same material and the same structure as the pixel TFT 202a, the top of the head is sufficiently low, so that it can be disposed inside the sealing material 41.
[0109]
The single-layer element and the wiring are usually formed by patterning a conductive film, an insulating film or the like formed on the TFT substrate 5 into a predetermined shape. For this reason, even if the TFT substrate 5 and the counter substrate 6 are pressure-bonded in a state where the gap material 42 is placed on the single-layer element or wiring, the single-layer element or wiring is not damaged.
[0110]
When the liquid crystal display panel having the above-described configuration is manufactured, the gap material 42 is a multilayer element of the gate driver 203 (multilayer element of the multilayer element) in the pressure bonding process between the TFT substrate 5 and the counter substrate 6 as in the first embodiment. In particular, do not climb on the active element. Therefore, a margin (for example, about 0.19 (mm)) is provided between the filling region of the sealing material 41 and the multilayer element region 215. Thereby, it is possible to prevent the gap member 42 from climbing on the multilayer element of the gate driver 203 and being broken in the crimping step.
[0111]
Similarly to the above, the drain driver 204 is divided into a multi-layer element region where a multi-layer element is formed and a non-multi-layer element region where a single-layer element and a wiring are formed, and the seal portion 4 is a non-multi-layer element of the drain driver 204. You may form so that it may overlap with a field. In other words, the seal portion 4 may be formed so as to surround the image display portion 1, the multilayer element region 215 of the gate driver 2, and the multilayer element region of the drain driver. Even in this case, it is possible to prevent the gap material 42 from destroying the circuit of the drain driver 3 in the crimping step.
[0112]
As described above, the seal unit 4 is formed around the image display unit 1 and the multi-layer element region 215 of the gate driver 203 so that the circuits of the image display unit 1 and the gate driver 2 are It is possible to prevent the gap material 42 from being damaged in the crimping process. Thereby, the high yield of a liquid crystal display panel is realizable.
[0113]
Further, the liquid crystal display panel may be a simple matrix drive type display panel as long as it has a driving device constituted by a combination of TFTs. In this case as well, element breakdown can be prevented by filling at least the region excluding the formation region of the multilayer element with the sealing material 41 including the gap material 42 as described above.
[0114]
Further, the sealing material 41 may be one that solidifies, for example, by applying predetermined heat or light, and bonds the TFT substrate 5 and the counter substrate 6 together.
[0115]
The present invention is not limited to liquid crystal as an optical means, and can be applied to a display panel (for example, a plasma display panel, FED (Field Emission Display), etc.) in which various circuits are formed between a pair of substrates. .
[0116]
【The invention's effect】
As is apparent from the above description, a high yield of the display panel can be realized by the present invention.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a liquid crystal display panel according to a first embodiment.
FIG. 2 is a diagram showing the spread of an adhesive when bonding two substrates.
3 is a plan view showing a filling region of a sealing material when the liquid crystal display panel shown in FIG. 1 is manufactured. FIG.
FIG. 4 is a perspective view showing a digital still camera including a liquid crystal display element.
5 is a block diagram showing a configuration of the digital still camera of FIG. 4. FIG.
6 is a circuit diagram showing the display unit of FIG. 5. FIG.
FIG. 7 is a cross-sectional view showing a configuration of a liquid crystal display panel according to a second embodiment.
FIG. 8 is a circuit diagram showing one stage of a shift register of a gate driver.
9 is a diagram showing a waveform chart of the shift register shown in FIG. 8;
FIG. 10 is a cross-sectional view showing a TFT and a pixel TFT of a shift register.
11 is a plan view showing a sealing material filling region when the liquid crystal display panel shown in FIG. 8 is manufactured. FIG.
12 is a plan view showing another filling region of the sealing material when the liquid crystal display panel shown in FIG. 8 is manufactured. FIG.
FIG. 13 is a cross-sectional view illustrating another configuration example of the shift register.
14 shows a waveform chart of the shift register shown in FIG.
FIG. 15 is a cross-sectional view illustrating another configuration example of the shift register.
FIG. 16 is a cross-sectional view illustrating another configuration example of the shift register.
FIG. 17 is a cross-sectional view illustrating another configuration example of the shift register.
FIG. 18 is a cross-sectional view illustrating another configuration example of the shift register.
FIG. 19 is a cross-sectional view illustrating another configuration example of the shift register.
FIG. 20 is a cross-sectional view showing a configuration of a conventional liquid crystal display panel.
FIG. 21 is a cross-sectional view showing another configuration example of a conventional liquid crystal display panel.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Image display part, 2 ... Gate driver, 3 ... Drain driver, 4 ... Seal part, 5 ... TFT substrate, 6 ... Opposite substrate, 11 ... Common electrode, DESCRIPTION OF SYMBOLS 12 ... Pixel electrode, 13 ... TFT (Thin Film Transistor), 14 ... Gate line, 15 ... Drain line, 41 ... Seal material, 42 ... Gap material, 215 ... Multi-layer element region, 216 ... Non-multi-layer element region

Claims

A display comprising: an optical unit having a plurality of pixels between a pair of substrates; and a signal line formed on one of the pair of substrates to apply a predetermined voltage to the optical unit. Means,
A plurality of stages each having a plurality of multilayer elements formed from a plurality of layers formed on the one substrate, and arranged along the array of the plurality of stages and connected to the plurality of stages, Wiring for applying a predetermined voltage to the multilayer element, and driving means for supplying the predetermined voltage to the signal line,
A bonding material that includes a distance holding material that holds the pair of substrates at a predetermined distance, is filled so as to overlap at least part of a region where the wiring is provided along the wiring, and bonds the pair of substrates. When,
A display panel comprising:

The display panel according to claim 1, wherein the binding material is filled around the display unit and the driving unit so as to surround the display unit and the driving unit.

The display panel according to claim 1, wherein a clock signal or a constant voltage is applied to the wiring.

The display panel according to claim 1, wherein the multilayer element is an active element.

A pair of substrates;
Liquid crystal sealed between the pair of substrates;
A pixel electrode provided on one of the pair of substrates;
A pixel transistor connected to the pixel electrode;
A plurality of stages each having a driving transistor for supplying an output signal to the pixel transistor;
In order to apply a voltage to the driving transistor, wiring disposed along the array of the plurality of stages on one of the pair of substrates and connected to the plurality of stages;
A gap material is mixed, the pair of substrates are bonded together, and a sealing material provided above at least a part of the wiring along the wiring,
A display panel comprising:

The display panel according to claim 5 , wherein a clock signal or a constant voltage is applied to the wiring.

The driving transistor, a display panel according to claim 5 or claim 6, characterized in that it is formed by the pixel transistor in the same step.

The driving transistor, a display panel according to claim 5 or claim 6, characterized in that it is a shift register.

A pair of substrates;
Liquid crystal sealed between the pair of substrates;
An electrode provided on at least one of the pair of substrates;
A gap material is mixed , encloses the liquid crystal, and a sealing material bonded with the pair of substrates;
Transistors constituting a plurality of stages of a shift register surrounded by the sealing material and supplying signals to the electrodes;
A wiring connected to the plurality of stages and provided to overlap the sealing material along the plurality of stages and the sealing material ;
A display panel comprising:

The display panel according to claim 9 , wherein the transistor has a height lower than the distance between the pair of substrates.

The wiring includes a display panel according to claim 9 or claim 10, characterized in that arranged below the sealing member.

The plurality of stages includes odd stages and even stages,
Signal supplied from the wiring, the odd-numbered stage or any display panel according to one of claims 9 to 11, characterized in that it comprises a clock signal to the transistors constituting the even-numbered stages.

A display area in which a signal line for displaying an image by applying a predetermined voltage to the liquid crystal is formed;
A circuit region in which a drive circuit for supplying a predetermined voltage to the signal line is formed, and a filling step of filling a predetermined region on the first substrate with a binder.
A bonding step of placing the second substrate on the first substrate filled with the bonding material and bonding the first substrate and the second substrate by applying pressure;
With
The drive circuit is formed of a plurality of stages including a plurality of multilayer elements formed from a plurality of layers, and wirings connected to the multilayer elements along the plurality of stages to supply signals from the outside. And
The binding material includes a distance holding material that holds a predetermined distance between the first substrate and the second substrate;
In the bonding step, the first substrate and the second substrate are bonded so that the bonding material overlaps at least a part of the wiring formation region and does not overlap the multilayer element along the wiring. Comprising the steps,
And a substrate bonding method.