JP4383274B2 - 半導体装置および半導体ウエハの製造方法 - Google Patents
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Description
本発明は、半導体装置および半導体ウエハならびにそれらの製造方法に関する。
従来の半導体装置としては、例えば特許文献１，２に記載されたものがある。特許文献１に記載の半導体装置の製造工程においては、まず、シリコン基板（支持基板）上に絶縁層を介してシリコン層が形成されたＳＯＩ（Silicon On Insulator）ウエハを２枚準備している。続いて、ベースウエハとなる一方のウエハ（第１ウエハ）上に、両者のシリコン層同士が対向するように他方のウエハ（第２ウエハ）を積層した後、第２ウエハの支持基板を除去している。
また、特許文献２に記載の半導体装置の製造工程においては、まず、共にＳＯＩ基板を備える第１および第２のＬＳＩを準備している。続いて、第２ＬＳＩにおけるＳＯＩ基板の支持基板を除去した後、当該第２ＬＳＩを第１ＬＳＩ上に積層している。
特開２０００−２０８７０２号公報
特開平８−１２５１２０号公報
しかしながら、特許文献１に記載のように、ウエハ同士を積層するプロセス（ウエハオンウエハプロセス）を用いる場合、ダイシング後の半導体装置が良品となるためには、２枚のウエハにおいて互いに対向する位置に形成された回路部分が共に良品でなければならない。すなわち、一方の回路部分が良品であっても他方が不良品であれば、それらから得られる半導体装置は不良品となってしまう。したがって、ウエハ同士を積層する方法では、充分に高い歩留まりを得ることができないという問題がある。
かかる問題を解決するためには、第２ウエハをダイシングによりチップ状態にした後で第１ウエハ上に積層するプロセス（チップオンウエハプロセス）を用いればよい。こうすれば、良品と確認されたチップのみを第１ウエハ上に積層させることができるので、高い歩留まりで半導体装置を得ることができるからである。
また、積層型の半導体装置では低背化の要求が特に強いため、特許文献１について上述したように、第２ウエハの支持基板を除去することが行われる。特許文献２においても、上述の通り、第２ＬＳＩにおけるＳＯＩ基板の支持基板を除去している。ところが、特許文献２に記載の製造方法においては、第２ＬＳＩを第１ＬＳＩ上に積層する前に支持基板を除去している。この場合、第２ＬＳＩのハンドリングに充分な厚みを確保しなければならず、これにより第２ＬＳＩの低背化が制限されてしまう。したがって、支持基板の除去は、第２ＬＳＩを第１ＬＳＩ上に積層した後に行うことが好ましい。
しかしながら、従来の半導体装置の構造は、チップオンウエハプロセスにおいて積層後にシリコン基板の除去を行うのに適していなかった。
本発明は、上記課題に鑑みてなされたものであり、高歩留まり化および低背化に適した構造の半導体装置および半導体ウエハならびにそれらの製造方法を提供することを目的とする。
上記課題を解決するために、本発明による半導体装置は、第１半導体チップと、回路形成領域を含む半導体基板を有し、第１半導体チップ上に積層された第２半導体チップと、を備え、第２半導体チップは、回路形成領域における第１半導体チップと反対側の面を覆う第１保護膜と、回路形成領域の側面を覆う第２保護膜とを有することを特徴とする。
この半導体装置においては、第２半導体チップの回路形成領域の下面（第１半導体チップと反対側の面）と側面とがそれぞれ第１および第２の保護膜によって覆われている。すなわち、第１半導体チップ上に積層された第２半導体チップの露出面がこれらの保護膜によって覆われている。このため、この半導体装置は、チップオンウエハプロセスにおいて第２半導体チップの積層後に支持基板の除去を行うのに適した構造を有している。
第１半導体チップの面積は、第２半導体チップの面積よりも大きくてもよい。この場合、第１半導体チップの第２半導体チップ側の面には、第２半導体チップが積層されない領域が生じることになる。この領域は、例えば外部配線の形成領域として利用することができる。
半導体基板は、第１保護膜として機能する絶縁層と、絶縁層上に設けられ、回路形成領域を含むシリコン層とを有して構成されており、第２半導体チップにおける第１半導体チップと反対側の面には、絶縁層が露出していてもよい。この場合、第２半導体チップの支持基板が除去されているため、低背化された半導体装置が実現される。
本発明による半導体ウエハは、ベースウエハと、回路形成領域を含む半導体基板を有し、ベースウエハ上に積層された半導体チップと、を備え、半導体チップは、回路形成領域におけるベースウエハと反対側の面を覆う第１保護膜と、回路形成領域の側面を覆う第２保護膜とを有することを特徴とする。
この半導体ウエハにおいては、半導体チップの回路形成領域の下面と側面とがそれぞれ第１および第２の保護膜によって覆われている。すなわち、ベースウエハ上に積層された半導体チップの露出面がこれらの保護膜によって覆われる。このため、この半導体ウエハは、チップオンウエハプロセスにおいて半導体チップの積層後に支持基板の除去を行うのに適した構造を有している。
ベースウエハ上には、半導体チップが所定の間隔を置いて複数設けられていてもよい。この場合、ベースウエハにおける半導体チップが設けられていない領域をダイシングすることにより、複数の半導体装置を得ることができる。
本発明による半導体装置の製造方法は、第１半導体チップ上に、回路形成領域を含むＳＯＩ基板を有する第２半導体チップが積層された半導体装置を製造する方法であって、第１半導体チップを含むベースウエハを準備するベースウエハ準備工程と、支持基板と、支持基板上に設けられ、回路形成領域における第１半導体チップと反対側となる面を覆う第１保護膜として機能する絶縁層と、絶縁層上に設けられ、回路形成領域を含むシリコン層とを有して構成されるＳＯＩ基板を備えるとともに、回路形成領域の側面を覆う第２保護膜を有する第２半導体チップを準備する半導体チップ準備工程と、第２半導体チップを、シリコン層側がベースウエハに対向するように、ベースウエハ上の第１半導体チップに対応する部分に積層する積層工程と、ベースウエハ上に積層された第２半導体チップの支持基板をエッチングにより除去する除去工程と、除去工程よりも後に、第１半導体チップが個片化されるようにベースウエハをダイシングするダイシング工程と、を含み、前記半導体チップ準備工程は、前記シリコン層から前記第１保護膜まで達する溝部を形成し、前記溝部内に前記第２保護膜を形成する工程と、前記シリコン層から前記第１保護膜まで達する孔を形成し、前記孔内に貫通電極を形成する工程と、を有し、かつ前記溝部内に前記第２保護膜を形成する工程と前記孔内に貫通電極を形成する工程とが同時に行われることを特徴とする。
この製造方法においては、回路形成領域の下面と側面とがそれぞれ第１および第２の保護膜によって覆われた第２半導体チップを準備している。すなわち、積層工程において第１半導体チップ上に積層された第２半導体チップの露出面がこれらの保護膜によって覆われる。これにより、除去工程においては、支持基板のエッチングを安定的に行うことができる。したがって、低背化された半導体装置を得ることができる。
本発明による半導体ウエハの製造方法は、ベースウエハ上に、回路形成領域を含むＳＯＩ基板を有する半導体チップが積層された半導体ウエハを製造する方法であって、ベースウエハを準備するベースウエハ準備工程と、支持基板と、支持基板上に設けられ、回路形成領域におけるベースウエハと反対側となる面を覆う第１保護膜として機能する絶縁層と、絶縁層上に設けられ、回路形成領域を含むシリコン層とを有して構成されるＳＯＩ基板を備えるとともに、回路形成領域の側面を覆う第２保護膜を有する半導体チップを準備する半導体チップ準備工程と、半導体チップを、シリコン層側がベースウエハに対向するように、ベースウエハ上に積層する積層工程と、ベースウエハ上に積層された半導体チップの支持基板をエッチングにより除去する除去工程と、を含み、前記半導体チップ準備工程は、前記シリコン層から前記第１保護膜まで達する溝部を形成し、前記溝部内に前記第２保護膜を形成する工程と、前記シリコン層から前記第１保護膜まで達する孔を形成し、前記孔内に貫通電極を形成する工程と、を有し、かつ前記溝部内に前記第２保護膜を形成する工程と前記孔内に貫通電極を形成する工程とが同時に行われることを特徴とする。
この製造方法においては、回路形成領域の下面と側面とがそれぞれ第１および第２の保護膜によって覆われた半導体チップを準備している。すなわち、積層工程においてベースウエハ上に積層された半導体チップの露出面がこれらの保護膜によって覆われる。これにより、除去工程においては、支持基板のエッチングを安定的に行うことができる。したがって、低背化された半導体ウエハを得ることができる。
本発明によれば、高歩留まり化および低背化に適した構造の半導体装置および半導体ウエハならびにそれらの製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置および半導体ウエハならびにそれらの製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、半導体チップ１０（第１半導体チップ）、半導体チップ２０（第２半導体チップ）および半導体チップ４０（第３半導体チップ）を備えている。半導体チップ１０は、シリコン基板等の半導体基板１２、および半導体基板１２上に設けられた配線層１４を有して構成されている。
半導体チップ１０上には、半導体チップ２０が積層されている。半導体チップ２０は、半導体基板２２、および半導体基板２２上に設けられた配線層２４を有して構成されている。半導体チップ１０の配線層１４と半導体チップ２０の配線層２４とが互いに対向している。また、本実施形態において、半導体チップ１０の面積は、半導体チップ２０の面積よりも大きい。したがって、半導体チップ２０の側面は半導体チップ１０に対して後退しており、一方の半導体チップ１０の側面は、半導体チップ２０に対して外方に突出している。
半導体基板２２は、ＳＯＩ基板であり、絶縁層３４と、絶縁層３４上に設けられ、回路形成領域Ａ１を含むシリコン層３６とを有して構成されている。ここで、回路形成領域Ａ１とは、回路素子の構成要素が設けられる、半導体基板２２中の領域をいう。回路素子の構成要素とは、例えば、トランジスタのソース・ドレイン領域として機能する拡散層などである。絶縁層３４は、回路形成領域Ａ１の下面（半導体チップ１０と反対側の面）全体を覆う保護膜（第１保護膜）として機能する。なお、厳密には、絶縁層３４は後述する貫通電極５０が設けられている部分において上記下面を覆っていないが、実質的に当該下面全体を覆っていると言える。この絶縁層３４は、半導体チップ２０の下面（半導体チップ１０と反対側の面）に露出している。絶縁層３４は、耐エッチャント性を有する材料により構成される。絶縁層３４は、例えばＳｉＯ２により構成される。
半導体基板２２には、保護膜３８（第２保護膜）が設けられている。保護膜３８は、回路形成領域Ａ１の側面全体を覆っている。また、保護膜３８は、シリコン層３６から絶縁層３４まで達している。具体的には、保護膜３８は、シリコン層３６の表面に端を発し、シリコン層３６を貫通して絶縁層３４の内部まで延びている。保護膜３８は、耐エッチャント性を有する材料により構成される。保護膜３８は、例えば、ＳｉＯ２等の絶縁膜、またはＣｕ，Ｗ等の金属膜などにより構成される。なお、保護膜３８は、絶縁膜および金属膜を共に有して構成されてもよい。また、保護膜３８が一部切り欠かれて設けられている場合等のように厳密に上記側面全体を覆っていなくても、実質的に側面全体が覆われていればよい。
本実施形態においては、配線層２４の側面も図示しない保護膜（第３保護膜）によって覆われている。この保護膜は、例えばシールリングであり、耐エッチャント性を有する材料により構成される。また、この保護膜の材料としては、例えば配線層２４中の配線と同一の材料を用いることができる。
回路形成領域Ａ１には、貫通電極５０が設けられている。この貫通電極５０は、シリコン層３６から絶縁層３４まで達している。具体的には、貫通電極５０は、シリコン層３６の表面に端を発し、シリコン層３６を貫通して絶縁層３４の内部まで延びている。本実施形態において、上述の保護膜３８および貫通電極５０の絶縁層３４側の端面位置は、共に絶縁層３４の表面に略一致している。
半導体チップ２０上には、半導体チップ４０が積層されている。半導体チップ４０は、支持基板４２、支持基板上に設けられた絶縁層４４、および絶縁層上に設けられたシリコン層４６から構成されるＳＯＩ基板を有している。支持基板４２は、例えばシリコン基板である。また、シリコン層４６上には、配線層４８が設けられている。半導体チップ２０の下面と半導体チップ４０の配線層４８とが互いに対向している。ただし、半導体チップ４０は、ＳＯＩ基板を有して構成されていることは必須ではなく、その他の半導体基板を有して構成されていてもよい。
図２は、本発明による半導体ウエハの一実施形態を示す断面図である。半導体ウエハ３は、ベースウエハ８０、半導体チップ２０および半導体チップ４０を備えている。半導体チップ２０，４０の構成は、図１に示したものと同様である。ベースウエハ８０は、シリコン基板等の半導体基板８２、および半導体基板８２上に配線層８４を有して構成されている。なお、ベースウエハ８０としては、トランジスタを含むＬＳＩが設けられた通常のウエハに限らず、受動素子あるいは導体パターンのみが設けられたものであってもよい。
ベースウエハ８０上には、複数の半導体チップ２０が所定の間隔を置いて積層されている。この間隔は、ベースウエハ８０をダイシングする際に用いられるダイシングブレードの厚さよりも大きく設定される。
図３〜図１０を参照しつつ、本発明による半導体装置および半導体ウエハそれぞれの製造方法の一実施形態として、半導体装置１および半導体ウエハ３の製造方法の一例を説明する。まず、支持基板３２となる第１のシリコンウエハ上に、ＳｉＯ２膜３４２、ＳｉＮ膜３４４およびＳｉＯ２膜３４６を順に積層する。この第１のシリコンウエハに、シリコン層３６となる第２のシリコンウエハを貼り合わせて真空中でアニールし、支持基板３２上に絶縁層３４およびシリコン層３６が積層されたＳＯＩウエハを得る。すなわち、本例において絶縁層３４は、ＳｉＯ２膜３４２、ＳｉＮ膜３４４およびＳｉＯ２膜３４６からなる多層膜として構成されている（図３）。なお、ＳｉＮ膜３４４の代わりにまたはＳｉＮ膜３４４と共に、ＳｉＣＮ膜もしくはＳｉＯＮ膜またはこれらの組み合わせを用いてもよい。
次に、回路形成領域Ａ１とスクライブライン領域Ａ２との境界に沿って、例えばドライエッチングにより、シリコン層３６から絶縁層３４まで達する溝部６２を形成する。本例においては、溝部６２と同時に、貫通電極５０用の孔６４を形成する。さらに、この状態でシリコン層３６を熱酸化することにより、絶縁膜６６および絶縁膜６８を形成する（図４）。
次に、溝部６２に金属を埋め込むことにより、金属膜７２を形成する（図５）。これにより、保護膜３８が形成される。すなわち、本例において絶縁膜６６と金属膜７２とにより保護膜３８が構成される。このとき、溝部６２と同時に、孔６４にも金属膜７４を埋め込む。これにより、絶縁膜６８と金属膜７４とにより構成される貫通電極５０が形成される。金属の埋め込みは、例えば、ＴｉＮ、ＴａＮまたはＴａ等のバリアメタルを形成後、ＣｕまたはＷをメッキまたはＣＶＤにより成膜することで行われる。さらに、溝部６２および孔６４の内部以外に成膜された金属膜、およびシリコン層３６上の絶縁膜を除去する。
次に、回路形成領域Ａ１上に必要な回路を形成した後、スクライブライン領域Ａ２をダイシングすることにより、半導体チップ２０を複数得る（図６）。以上の半導体チップ２０を作製する工程を半導体チップ準備工程と呼ぶ。
続いて、ベースウエハ８０を準備する（ベースウエハ準備工程）。なお、半導体チップ準備工程とベースウエハ準備工程とを実行する順序は、任意である。ベースウエハ８０上に半導体チップ２０を積層する（積層工程）。ベースウエハ８０と半導体チップ２０との接合には、例えば、表面活性化接合法を用いることができる。この方法は、両者の接合面をＣＭＰ法（化学機械研磨法）等により平坦化し、相対する電極および絶縁膜同士をプラズマ照射等により活性化させた状態で接合するものである。なお、一般的なフリップチップ接合工法を用いて電極間の接合および樹脂封止を行ってもよい。本例においては、ベースウエハ８０上に、所定の間隔を置いて複数の半導体チップ２０を積層する（図７）。
次に、例えばウエットエッチングにより、半導体チップ２０から支持基板３２を除去する（除去工程）。支持基板３２の除去にあたっては、ウエットエッチングする前に機械研磨等により支持基板３２をある程度除去しておいてもよい。こうすることにより、半導体装置１および半導体ウエハ３の生産性が向上する（図８）。さらに、半導体チップ４０を準備し、これを半導体チップ２０上に積層する。以上により、半導体ウエハ３を得る（図９）。
さらに、ベースウエハ８０における半導体チップ２０が設けられていない領域をダイシングする。以上により、半導体装置１を得る（図１０）。
本実施形態の効果を説明する。本実施形態においては、半導体チップ２０の回路形成領域Ａ１の下面と側面とがそれぞれ絶縁層３４および保護膜３８によって覆われている。すなわち、半導体チップ１０（またはベースウエハ８０）上に積層された半導体チップ２０の露出面がこれらの保護膜によって覆われている。このため、この半導体装置１および半導体ウエハ３は、チップオンウエハプロセスにおいて半導体チップ２０の積層後に支持基板３２の除去を行うのに適した構造を有している。すなわち、支持基板３２をウエットエッチングにより除去する際に、上記保護膜（絶縁層３４および保護膜３８）により、回路形成領域Ａ１をエッチャントから保護することができる。これにより、除去工程においては、支持基板３２のエッチングを安定的に行うことができる。
配線層２４の側面にも耐エッチャント性を有する第３保護膜が設けられているため、支持基板３２のエッチングを一層安定的に行うことができる。ただし、第３保護膜を設けることは必須ではない。例えば、配線層２４の層間絶縁膜が充分な耐エッチャント性を有する場合、第３保護膜を設けなくともエッチングの安定性が充分に保たれる。なお、第３保護膜の代わりにまたは第３保護膜と共に、配線層２４の側面全体を覆うように上述の保護膜３８を設けてもよい。すなわち、保護膜３８が回路形成領域Ａ１の側面だけでなく配線層２４の側面も覆うように設けられていてもよい。この場合、簡略な構成で、支持基板３２のエッチングを一層安定的に行うことができる半導体装置が実現される。かかる構成の保護膜３８を得るには、回路形成領域Ａ１および配線層２４の形成後に保護膜３８の形成を実行すればよい。なお、配線層２４には、配線の他にも、電極端子、各種受動素子等の各種回路要素を含んでも良い。
上記実施形態においては、チップオンウエハプロセスにより、半導体装置１および半導体ウエハ３を作製している。したがって、予め良品であることが確認された半導体チップ２０のみをベースウエハ８０上に積層することが可能となる。このため、半導体装置１および半導体ウエハ３を高歩留まりで得ることができる。また、チップオンウエハプロセスを用いているため、相異なるサイズの半導体チップが積層された半導体装置を容易に得ることができる。相異なるサイズの半導体チップを積層できることは、半導体装置の設計自由度の向上につながる。
また、半導体チップ２０をベースウエハ８０上に積層した後に支持基板３２の除去を実行しているため、特許文献２に記載のものとは異なり、半導体チップ２０を単独でハンドリングする場合に要求される厚みを確保する必要がない。したがって、非常に薄い半導体チップ２０を得ることができる。個々の半導体チップを薄くすることは、それらが積層された半導体装置の低背化につながる。
半導体装置１において、半導体チップ１０の面積は、半導体チップ２０の面積よりも大きい。これにより、半導体チップ１０の半導体チップ２０側の面には、半導体チップ２０が積層されない領域が生じている。この領域には、例えば外部配線を設けることができる。したがって、最上層チップ（半導体装置１においては半導体チップ４０がこれに該当する）上に外部配線を設ける必要がなくなり、半導体装置１の一層の低背化が実現される。
ベースウエハ８０上に、複数の半導体チップが設けられている。これにより、同時に複数の半導体装置を製造することができるので、半導体装置の生産性が向上する。
また、半導体チップ２０に貫通電極５０が設けられているため、半導体チップ２０および半導体チップ４０間の導通を容易に図ることができる。また、両者間の導通をワイヤボンディング等により行う場合に比して処理速度の向上および低消費電力化等の効果が得られる。しかも、貫通電極５０を保護膜３８と同一工程にて作製しているため、工程数の増大を招くことなく、貫通電極５０が設けられた半導体チップ２０が得られる。
ただし、本実施形態において貫通電極５０を設けることは必須ではない。また、半導体チップ２０を半導体チップ１０上に積層した後で、半導体チップ２０の裏面から半導体基板２２を貫通する孔を形成し、この孔に導体材料を埋め込むことによって、上記導通を図ることとしてもよい。また、この導体材料に接続するようにして、積層した半導体チップ２０上に外部電極端子を形成してもよい。かかる外部電極端子を形成する半導体チップは、半導体チップ１０、半導体チップ２０および半導体チップ４０のうち何れでもよい。
絶縁層３４は、ＳｉＮ膜３４４を含んでいる。このため、絶縁層３４は、重金属等の拡散を阻止する金属拡散阻止膜としても好適に機能する。また、絶縁層３４は、ＳｉＯＮ膜またはＳｉＣＮを含む場合にも、金属拡散阻止膜として好適に機能することができる。
以上説明した半導体装置１は、ワイヤボンディング法を用いて通常の半導体パッケージに組み込むことや、フリップチップ接合法等により実装することなどにより、任意のシステムに組み込むことが可能である。
なお、上記実施形態において半導体装置１または半導体ウエハ３に半導体チップ４０を設けることは必須ではなく、半導体チップ２０が最上層のチップとなる構成としてもよい。また、絶縁層３４が多層膜であることも必須ではなく、例えばＳｉＯ２膜により構成される単層膜であってもよい。
また、半導体チップ２０にトランジスタ等を設けることは必須ではない。例えば、受動素子や貫通電極のみを設ける構成とした場合、半導体チップ２０をシリコン配線基板として好適に用いることができる。ただし、この場合にも、第１保護膜（絶縁層３４）および第２保護膜（保護膜３８）は、設けられる。
また、半導体チップ１０は半導体基板１２に形成された貫通電極を有しており、この貫通電極が半導体チップ１０の下面（半導体チップ２０と反対側の面）に引き出されている構成としてもよい。
また、チップ積層後に、再配線形成工程を設けても良い。再配線は、任意の半導体チップに接続され、また外部電極を形成することにも用いることができる。
また、半導体装置１においては、半導体チップ１０上に複数の半導体チップ２０が設けられていてもよい。
図１１は、図１の半導体装置１の一変形例を示す断面図である。半導体装置１ａにおいて、半導体チップ１０上には、半導体チップ９１および半導体チップ９２が順に積層されている。また、半導体チップ９２上には、再配線（外部電極）９６が設けられている。半導体チップ９１および半導体チップ９２の構造は、図１の半導体チップ２０と同様である。ここで、チップ面積は、半導体チップ１０，半導体チップ９１，半導体チップ９２の順に次第に小さくなっている。
図１２は、図１の半導体装置１の他の変形例を示す断面図である。半導体装置１ｂにおいて、半導体チップ１０上には、半導体チップ９３、半導体チップ９４および半導体チップ９５が順に積層されている。半導体チップ９３および半導体チップ９４の構造は、図１の半導体チップ２０と同様である。また、半導体チップ９５の構造は、図１の半導体チップ４０と同様である。ここで、半導体チップ９３のチップ面積は半導体チップ１０よりも小さく、半導体チップ９４のチップ面積は半導体チップ９３よりも大きく、半導体チップ９５のチップ面積は半導体チップ９４よりも小さい。
図１１および図１２からもわかるように、上記実施形態の半導体装置１においては、積層するチップサイズを自由に選択することができる。なお、図１２に示すように、比較的小さいチップ（半導体チップ９３）上に比較的大きいチップ（半導体チップ９４）を積層する場合、半導体チップ９４の上面（半導体チップ９３側の面）も耐エッチャント性を有する材料で形成しておくことが好ましい。
１ 半導体装置
１ａ 半導体装置
１ｂ 半導体装置
３ 半導体ウエハ
１０ 半導体チップ
１２ 半導体基板
１４ 配線層
２０ 半導体チップ
２０ 半導体チップ
２２ 半導体基板
２４ 配線層
３２ 支持基板
３４ 絶縁層（第１保護膜）
３６ シリコン層
３８ 保護膜（第２保護膜）
４０ 半導体チップ
４２ 支持基板
４４ 絶縁層
４６ シリコン層
４８ 配線層
５０ 貫通電極
６２ 溝部
６４ 孔
６６ 絶縁膜
６８ 絶縁膜
７２ 金属膜
７４ 金属膜
８０ ベースウエハ
８２ 半導体基板
８４ 配線層
９１ 半導体チップ
９２ 半導体チップ
９３ 半導体チップ
９４ 半導体チップ
９５ 半導体チップ
９６ 再配線
Ａ１ 回路形成領域
Ａ２ スクライブライン領域
１ａ 半導体装置
１ｂ 半導体装置
３ 半導体ウエハ
１０ 半導体チップ
１２ 半導体基板
１４ 配線層
２０ 半導体チップ
２０ 半導体チップ
２２ 半導体基板
２４ 配線層
３２ 支持基板
３４ 絶縁層（第１保護膜）
３６ シリコン層
３８ 保護膜（第２保護膜）
４０ 半導体チップ
４２ 支持基板
４４ 絶縁層
４６ シリコン層
４８ 配線層
５０ 貫通電極
６２ 溝部
６４ 孔
６６ 絶縁膜
６８ 絶縁膜
７２ 金属膜
７４ 金属膜
８０ ベースウエハ
８２ 半導体基板
８４ 配線層
９１ 半導体チップ
９２ 半導体チップ
９３ 半導体チップ
９４ 半導体チップ
９５ 半導体チップ
９６ 再配線
Ａ１ 回路形成領域
Ａ２ スクライブライン領域
Claims (4)
- 第１半導体チップ上に、回路形成領域を含むＳＯＩ基板を有する第２半導体チップが積層された半導体装置を製造する方法であって、
前記第１半導体チップを含むベースウエハを準備するベースウエハ準備工程と、
支持基板と、前記支持基板上に設けられ、前記回路形成領域における前記第１半導体チップと反対側となる面を覆う第１保護膜として機能する絶縁層と、前記絶縁層上に設けられ、前記回路形成領域を含むシリコン層とを有して構成される前記ＳＯＩ基板を備えるとともに、前記回路形成領域の側面を覆う第２保護膜を有する前記第２半導体チップを準備する半導体チップ準備工程と、
前記第２半導体チップを、前記シリコン層側が前記ベースウエハに対向するように、前記ベースウエハ上の前記第１半導体チップに対応する部分に積層する積層工程と、
前記ベースウエハ上に積層された前記第２半導体チップの前記支持基板をエッチングにより除去する除去工程と、
前記除去工程よりも後に、前記第１半導体チップが個片化されるように前記ベースウエハをダイシングするダイシング工程と、
を含み、
前記半導体チップ準備工程は、
前記シリコン層から前記第１保護膜まで達する溝部を形成し、前記溝部内に前記第２保護膜を形成する工程と、
前記シリコン層から前記第１保護膜まで達する孔を形成し、前記孔内に貫通電極を形成する工程と、
を有し、かつ
前記溝部内に前記第２保護膜を形成する工程と前記孔内に貫通電極を形成する工程とが同時に行われることを特徴とする半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法において、
前記溝部内に前記第２保護膜を形成する工程が、前記溝部の内壁に絶縁膜を形成する工程と、該絶縁膜が形成された前記溝部内に金属膜を埋め込む工程と、を有し、
前記孔内に貫通電極を形成する工程が、前記孔の内壁に絶縁膜を形成する工程と、該絶縁膜が形成された前記孔内に金属膜を埋め込む工程と、を有することを特徴とする半導体装置の製造方法。 - ベースウエハ上に、回路形成領域を含むＳＯＩ基板を有する半導体チップが積層された半導体ウエハを製造する方法であって、
前記ベースウエハを準備するベースウエハ準備工程と、
支持基板と、前記支持基板上に設けられ、前記回路形成領域における前記ベースウエハと反対側となる面を覆う第１保護膜として機能する絶縁層と、前記絶縁層上に設けられ、前記回路形成領域を含むシリコン層とを有して構成される前記ＳＯＩ基板を備えるとともに、前記回路形成領域の側面を覆う第２保護膜を有する前記半導体チップを準備する半導体チップ準備工程と、
前記半導体チップを、前記シリコン層側が前記ベースウエハに対向するように、前記ベースウエハ上に積層する積層工程と、
前記ベースウエハ上に積層された前記半導体チップの前記支持基板をエッチングにより除去する除去工程と、
を含み、
前記半導体チップ準備工程は、
前記シリコン層から前記第１保護膜まで達する溝部を形成し、前記溝部内に前記第２保護膜を形成する工程と、
前記シリコン層から前記第１保護膜まで達する孔を形成し、前記孔内に貫通電極を形成する工程と、
を有し、かつ
前記溝部内に前記第２保護膜を形成する工程と前記孔内に貫通電極を形成する工程とが同時に行われることを特徴とする半導体ウエハの製造方法。 - 請求項３に記載された半導体ウエハの製造方法において、
前記溝部内に前記第２保護膜を形成する工程が、前記溝部の内壁に絶縁膜を形成する工程と、該絶縁膜が形成された前記溝部内に金属膜を埋め込む工程と、を有し、
前記孔内に貫通電極を形成する工程が、前記孔の内壁に絶縁膜を形成する工程と、該絶縁膜が形成された前記孔内に金属膜を埋め込む工程と、を有することを特徴とする半導体ウエハの製造方法。
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