JP4370513B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 203
- 239000011347 resin Substances 0.000 claims description 33
- 229920005989 resin Polymers 0.000 claims description 33
- 229920001971 elastomer Polymers 0.000 description 120
- 239000000806 elastomer Substances 0.000 description 120
- 238000007789 sealing Methods 0.000 description 29
- 229910000679 solder Inorganic materials 0.000 description 27
- 239000000758 substrate Substances 0.000 description 23
- 239000000463 material Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 239000013013 elastic material Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/01033—Arsenic [As]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/01082—Lead [Pb]
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
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Description
本発明が解決する課題は、熱負荷に対するはんだ接続寿命とパッケージ内部のリード寿命の両方を向上させた半導体パッケージを低コストに提供することである。
本願発明は、例えば、平面投影においてリードがパッケージ内部の基板基材から突出する個所において、応力緩衝部材の端部と基板基材の端部を応力緩衝部材の厚さ以上とした形態を有することができる。
パッケージ内部のリード切れが懸念される個所は、基板基材の端部近傍であり、リードの切断の主要因が熱負荷による応力緩衝部材の変形である。そこで、応力緩衝部材をリード切れが懸念される基板基材の端部から遠ざけることでリードは応力緩衝部材の変形の影響を受けにくくなるので、リード切れが防止できる。また、リードが応力緩衝部材の変形の影響を受けにくい構造とすることで、応力緩衝部材には変形しやすい低弾性な材料を用いることが可能になる。このことから、基板に実装した状態での熱負荷で生じる半導体素子と実装基板の熱変形量の差を応力緩衝部材の変形で吸収することができるので、はんだ接続寿命を向上させる構造とすることができる。
以上のことから、本発明が解決しようとするはんだ接続寿命とパッケージ内部のリード寿命向上の両方課題を解決することができる。
熱負荷に対するはんだ接続寿命とパッケージ内部のリード寿命の両方を向上させた半導体パッケージ(半導体装置)を低コストで提供することである。
(第一の実施例)
図1は、本発明の第一の実施例である半導体パッケージの概略構成を示す模式図であり、(a)は半導体パッケージの上面図、(b)は半導体パッケージの下面図、(c)は図(a)のA−A線に沿う断面図、(d)は(b)のB−B線に沿う断面図、(e)は(b)のC−Cに沿う断面図、(f)は(d)の一部を拡大した断面図である。
図(a)に示すように開口部を設けたテープ4の表面に、図(b)に示すように配線リード5を接着する。このとき、配線リード5の一部分がテープ4からはみ出すように設置する。
L2≧L1+2h+e
とする必要がある。本実施例では、バラツキeはエラストマ厚さhよりも小さい。そこで、上の条件を持たすように、
L2=L1+3h
として半導体パッケージの組み立てを行った。
図4に、本発明を備えた半導体パッケージの第二の実施例の下面図を示す。第一の実施例との相違点は、テープ開口部がパッケージの中央部のみであり、パッケージの周辺部に無い点である。半導体パッケージに搭載する半導体素子1が半導体素子の中央部のみにバンプ8を持つ場合は本実施例を用いることができる。図2に示した様に、パッケージ中央部ではパッケージ周辺部よりもテープ4と封止樹脂6の界面の応力は小さいため、実施例1と同様に
L2=L1+3h
とすることで、さらに信頼性の高い半導体パッケージを提供できる。
図5に、本発明を備えた半導体パッケージの第三の実施例の下面図を示す。第一、第二の実施例との相違点は、テープ開口部がパッケージの周辺部のみであり、パッケージの中央部に無い点である。半導体パッケージに搭載する半導体素子1が半導体素子の周辺部のみにバンプ8を持つ場合は、本実施例を用いることができる。本実施例においてもパッケージ周辺部にテープ開口部21を持つ第一の実施例と同様に、
L2=L1+3h
とすることで、第一の実施例の構造と同等に信頼性の高い半導体パッケージを提供できる。
図7に、本発明を備えた半導体パッケージの第四の実施例におけるパッケージ内部のエラストマ2の平面形状を示す。図6に示す第一の実施例で用いているエラストマ形状との相違点は、2つのエラストマ2を用いている点である。5箇所存在するテープ開口部のいずれにおいても、テープ端とエラストマ端の距離Lがエラストマ厚さh以上確保されていれば、1つの半導体パッケージが複数のエラストマ2で構成されていても構わない。本実施例では、テープ端とエラストマ端の距離Lが
L≧h+e
とすることで、テープ4やエラストマ2の寸法誤差や組み立て誤差などが生じた場合でも信頼性の高い半導体パッケージを提供できる。寸法誤差や組み立て誤差などによるバラツキeはエラストマ厚さhよりも小さいため、
L=2h
とすることで、信頼性の高い半導体パッケージを提供できる。
図8に、本発明を備えた半導体パッケージの第五の実施例におけるパッケージ内部のエラストマ2の平面形状を示す。
図6に示す第一の実施例や図7に示す第四の実施例で用いているエラストマ形状との相違点は、1つの半導体パッケージの内部に2つのエラストマ2が有り、エラストマ2が開口部を持たない点である。テープ開口部21が半導体パッケージの中央部のみに存在して半導体パッケージ周辺部に存在しない場合には、本実施例のように2枚以上のエラストマ2を用いることで、エラストマの穴あけ加工を不要とすることができる。
図9に、本発明を備えた半導体パッケージの第六の実施例におけるパッケージ内部のエラストマ2の平面形状を示す。
本実施例では、テープ開口部21は半導体パッケージの周辺部のみに存在しており、開口部を持たないエラストマ2がパッケージ中央部に1つ配置されている。テープ開口部21が半導体パッケージの周辺部のみに存在する場合には、本実施例のように穴あけ加工が不要な1枚のエラストマ2を用いることができる。本実施例では、2つのテープ開口部21間の距離(L3)に対して、2つのテープ開口部間の間に配置されるエラストマ2の寸法(L4)を、
L4≦L3−2h−e
とすることで、いずれのテープ端とエラストマ端の距離Lもエラストマ厚さh以上とすることができる。寸法誤差や組み立て誤差などによるバラツキeはエラストマ厚さhよりも小さいため、
L4=L3−3h
とすることで、信頼性の高い半導体パッケージを提供できる。
図10に、本発明を備えた半導体パッケージの第七の実施例の部分拡大断面図を示す。
本実施例では、テープ4の配線リード5を持つ側と反対側の表面上の一部分が封止樹脂6で覆われており、封止樹脂6はテープ開口部21を介して半導体素子1近傍の封止樹脂とつながっている。本実施例のような封止樹脂形状を用いることで、テープ4と封止樹脂6の界面が延長され、剥離が発生した場合でも剥離がリードまで到達することを遅らせることができる。そのため、テープ端とエラストマ端の距離Lをエラストマ厚さh以上とすることで、さらに、リード寿命が向上した信頼性の高い半導体パッケージを提供できる。
図11に、本発明を備えた半導体パッケージの第八の実施例の部分拡大断面図を示す。本実施例では、第一から第七までの実施例とはフレキシブル配線基板3の構成が異なり、配線リード5がエラストマ2とは逆のテープ表面に配置されている。本実施例では、配線リード5とはんだボール7を接続されるためのテープ開口部21は不要となる。一方、はんだボール7を接合する時に溶融したはんだが配線リード5の表面に流れ出すことを防止するためのソルダレジスタ31の層を設ける必要がある。ソルダレジスタ31や配線リード5は剛性が小さく、テープ4と封止樹脂6の界面の応力に及ぼす影響は小さいため、第一の実施例と同様に、
L2=L1+3h
とすることで、信頼性の高い半導体パッケージを提供できる。
図12に、本発明を備えた半導体パッケージの第九の実施例の部分拡大断面図を示す。本実施例では、第一から第八までの実施例とはフレキシブル配線基板3の構成が異なり、配線リード5がテープの両方の表面に配置されている。配線層を2層持たせることで、特性インピーダンスを整合して電気的なノイズを低減することができるので、より高速での信号伝送が可能となる。本実施例では、第八の実施例と同様に配線リードとはんだボール7を接続されるためのテープ開口部21は不要となる一方、ソルダレジスタ31の層を設ける必要がある。ソルダレジスタ31や配線リード5は剛性が小さいため、配線層を2層設けた場合であっても、テープ4と封止樹脂6の界面の応力に及ぼす影響は小さい。そのため、第一の実施例と同様に、
L2=L1+3h
とすることで、信頼性の高い半導体パッケージを提供できる。
図13に、本発明を備えた半導体パッケージの第十の実施例の断面模式図を示す。第一の実施例との相違点は、封止樹脂6が半導体素子1の側面まで配置されており、半導体素子1の裏面が露出している点である。本実施例では、半導体素子1の裏面に封止樹脂6を持たないことから、半導体パッケージは半導体素子1とエラストマ2などとの線膨張係数差による反り変形が大きくなるが、半導体パッケージの高さを実施例1よりも小さくすることができる。半導体パッケージ全体の反り変形はテープと封止樹脂の界面の応力に影響を及ぼすが、その度合いはテープ端とエラストマ端の距離Lの影響と比べて小さい。そのため、本実施例においても、Lをはんだ厚さh以上とすることで、信頼性の高い半導体パッケージを提供できる。
Claims (9)
- 主面に電極が形成された半導体チップと、
互いに反対側に位置する第1及び第2の面を有し、前記第1の面が前記半導体チップの主面に固定された弾性構造体と、
前記弾性構造体の第2の面に固定されたベース部材と、
前記ベース部材に固定され、かつ前記弾性構造体の端及び前記ベース部材の端を横切って前記半導体チップの電極に接続された配線とを有し、
前記配線が横切る前記ベース部材の端は、前記配線が横切る前記弾性構造体の端よりも前記半導体チップの電極に近づいており、
前記ベース部材の端から前記弾性構造体の端までの距離は、前記弾性構造体の厚さ以上になっていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記弾性構造体及びベース部材は、夫々開口部を有し、
前記配線は、平面投影において前記ベース部材の開口部から突出し、かつ前記弾性構造体の開口部を通して前記半導体チップの電極と接続されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ベース部材は、前記配線が固定された面、若しくは前記配線が固定された面と反対側の面が前記弾性構造体の第2の面に固定されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記配線は、一端部側が前記半導体チップの電極に接続され、前記一端部側と反対側の他端部側に前記ベース部材に固定されたランド部を有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体チップの電極と前記配線との接合部、前記ベース部材の開口部、及び前記弾性構造体の開口部は、樹脂封止されていることを特徴とする半導体装置。 - 主面に第1の方向に沿って互いに離間して配置された第1及び第2の電極を有する半導体チップと、
互いに反対側に位置する第1及び第2の面、並びに開口部を有し、前記開口部に前記半導体チップの第1及び第2の電極が位置する状態で、前記第1の面が前記半導体チップの主面に固定された弾性構造体と、
開口部を有し、前記開口部が前記弾性構造体の開口部と平面的に重なる状態で、前記弾性構造体の第2の面に固定されたベース部材と、
前記ベース部材に固定され、かつ前記弾性構造体の開口部及び前記ベース部材の開口部の同一側に位置する夫々の第1の辺を横切って前記半導体チップの第1の電極に接続された第1の配線と、
前記ベース部材に固定され、かつ前記弾性構造体の開口部及び前記ベース部材の開口部の夫々の第1の辺と反対側の夫々の第2の辺を横切って前記半導体チップの第2の電極に接続された第2の配線とを有し、
前記弾性構造体の開口部の第1の方向の幅は、前記弾性構造体の厚さの3倍と前記ベース部材の開口部の第1の方向の幅との和以上になっていることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記半導体チップの第1の電極と前記第1の配線との接合部、前記半導体チップの第2の電極と前記第2の配線との接合部、前記ベース部材の開口部、及び前記弾性構造体の開口部は、樹脂封止されていることを特徴とする半導体装置。 - 主面に第1の方向に沿って互いに離間して配置された第1及び第2の電極を有する半導体チップと、
互いに反対側に位置する第1の面及び第2の面、並びに前記第1の方向に沿って互いに離間して設けられた第1及び第2の開口部を有し、前記第1の開口部に前記半導体チップの第1の電極が位置し、前記第2の開口部に前記半導体チップの第2の電極が位置する状態で、前記第1の面が前記半導体チップの主面に固定された弾性構造体と、
前記第1の方向に沿って互いに離間して配置された第1及び第2の開口部を有し、前記第1の開口部が前記弾性構造体の第1の開口部と平面的に重なり、前記第2の開口部が前記弾性構造体の第2の開口部と平面的に重なる状態で、前記弾性構造体の第2の面に固定されたベース部材と、
前記ベース部材に固定され、前記ベース部材の第1の開口部と第2の開口部との間から前記第1の開口部端を横切って前記半導体チップの第1の電極と接続された第1の配線と、
前記ベース部材に固定され、前記ベース部材の第1の開口部と第2の開口部との間から前記第2の開口部端を横切って前記半導体チップの第2の電極と接続された第2の配線とを有し、
前記弾性構造体の第1の開口部の第1の方向の幅は、前記弾性構造体の厚さの3倍と前記ベース部材の第1の開口部の第1の方向の幅との和以上であり、
前記弾性構造体の第2の開口部の第1の方向の幅は、前記弾性構造体の厚さの3倍と前記ベース部材の第2の開口部の第1の方向の幅との和以上になっていることを特徴とする半導体装置。 - 請求項8に記載の半導体装置において、
前記半導体チップの第1の電極と前記第1の配線との接合部、前記半導体チップの第2の電極と前記第2の配線との接合部、前記ベース部材の第1及び第2の開口部、並びに前記弾性構造体の第1及び第2の開口部は、樹脂封止されていることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004052613A JP4370513B2 (ja) | 2004-02-27 | 2004-02-27 | 半導体装置 |
US11/063,877 US7504734B2 (en) | 2004-02-27 | 2005-02-24 | Semiconductor device having improved solder joint and internal lead lifetimes |
US12/363,166 US7960846B2 (en) | 2004-02-27 | 2009-01-30 | Semiconductor device having improved solder joint and internal lead lifetimes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004052613A JP4370513B2 (ja) | 2004-02-27 | 2004-02-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005243975A JP2005243975A (ja) | 2005-09-08 |
JP4370513B2 true JP4370513B2 (ja) | 2009-11-25 |
Family
ID=35025377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004052613A Expired - Fee Related JP4370513B2 (ja) | 2004-02-27 | 2004-02-27 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7504734B2 (ja) |
JP (1) | JP4370513B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2004
- 2004-02-27 JP JP2004052613A patent/JP4370513B2/ja not_active Expired - Fee Related
-
2005
- 2005-02-24 US US11/063,877 patent/US7504734B2/en active Active
-
2009
- 2009-01-30 US US12/363,166 patent/US7960846B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20050236697A1 (en) | 2005-10-27 |
US20090140412A1 (en) | 2009-06-04 |
JP2005243975A (ja) | 2005-09-08 |
US7504734B2 (en) | 2009-03-17 |
US7960846B2 (en) | 2011-06-14 |
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Date | Code | Title | Description |
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RD01 | Notification of change of attorney |
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A711 | Notification of change in applicant |
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A521 | Written amendment |
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|
A521 | Written amendment |
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|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070709 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080225 |
|
A131 | Notification of reasons for refusal |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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