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JP4364074B2 - Manufacturing method of semiconductor device - Google Patents

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JP4364074B2 JP2004190919A JP2004190919A JP4364074B2 JP 4364074 B2 JP4364074 B2 JP 4364074B2 JP 2004190919 A JP2004190919 A JP 2004190919A JP 2004190919 A JP2004190919 A JP 2004190919A JP 4364074 B2 JP4364074 B2 JP 4364074B2
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Description

本発明は、回路基板上にフェースダウンボンディングにて実装されるフリップチップ型ＩＣ等の半導体素子及びその製造方法に関するものである。   The present invention relates to a semiconductor element such as a flip-chip IC mounted on a circuit board by face-down bonding and a manufacturing method thereof.

従来、回路パターンを有した回路基板の上面に、ＩＣをフェースダウンボンディングすること、すなわち、ＩＣの集積回路形成面を回路基板と対面させた状態でＩＣを回路基板上に実装することが行われている。   Conventionally, an IC is face-down bonded to an upper surface of a circuit board having a circuit pattern, that is, the IC is mounted on the circuit board in a state where the integrated circuit formation surface of the IC faces the circuit board. ing.

このフェースダウンボンディングに用いられるＩＣは、フリップチップ型ＩＣと呼ばれ、その端子を回路基板上の回路パターンに対して半田等の導電材料を介して接続させるようにしたものが一般的であった。 IC used in the face-down bonding is called a flip chip type IC, which has the terminal to be connected through a conductive material such as solder with respect to the circuit pattern on the circuit board were common .

フリップチップ型ＩＣ等の半導体素子としては、集積回路が設けられている半導体基板２１の一主面に被着されたニッケル等から成る複数の下地金属層２３上に半田バンプ２５を選択的に形成した構造のものが知られている。かかる半導体素子を回路基板上に実装する場合、半田バンプ２５が回路基板上の対応する回路パターンと対向するようにして半導体素子を回路基板上に載置させた状態で、これらをリフロー炉に入れて加熱処理する。これにより、半田バンプ２５を溶融させて、半導体素子の半田バンプ２５が回路基板上の回路パターンに接合される。 As a semiconductor element such as a flip-chip IC, solder bumps 25 are selectively formed on a plurality of base metal layers 23 made of nickel or the like deposited on one main surface of a semiconductor substrate 21 provided with an integrated circuit. The thing of the structure which is made is known. When mounting such semiconductor elements on a circuit board, the semiconductor elements are placed on the circuit board with the solder bumps 25 facing the corresponding circuit patterns on the circuit board, and these are put in a reflow furnace. Heat treatment. Thereby , the solder bump 25 is melted , and the solder bump 25 of the semiconductor element is bonded to the circuit pattern on the circuit board.

ところで、上述した半導体素子を回路基板上に搭載した場合の半田接合の信頼性は半田バンプ２５の高さに依存するところが大きく、一般的に、半田バンプ２５の高さが高い方が好ましいとされている。   By the way, the reliability of solder bonding when the semiconductor element described above is mounted on a circuit board largely depends on the height of the solder bump 25, and it is generally preferable that the height of the solder bump 25 be higher. ing.

そのため、図４に示すように半田バンプ２５を２層構造にして、その高さを高くすることが行われている。このような半田バンプ２５は、下地金属層２３上に形成され、球状の下層バンプ２５ｘと、該下層バンプ２５ｘ上に形成され、球状の上層バンプ２５ｙとから構成されている。更に、この下層バンプ２５ｘの側面がレジスト層２７により、完全に取り囲まれている構造を有する。 Therefore, the solder bumps 25 as shown in FIG. 4 in two-layer structure, it has been done to increase its height. Such a solder bump 25 is formed on the base metal layer 23, and is composed of a spherical lower layer bump 25x, a lower layer bump 25x, and a spherical upper layer bump 25y. Further , the side surface of the lower bump 25x is completely surrounded by the resist layer 27.

このような半導体素子は、例えば図５に示すような工程を経て製作される。即ち、
（１）まず、下地金属層２３上に半田ペーストを塗布し、これを加熱して球状の下層バンプ２５ｘを形成する（図５（ａ））。 Such a semiconductor element is manufactured through a process as shown in FIG. That is,
(1) First, a solder paste is applied on the underlying metal layer 23, which is heated to form a lower layer bumps 25x spherical (Figure 5 (a)).

（２）次に、下層バンプ２５ｘの周囲に、該下層バンプ２５ｘよりも高さの高いレジスト層２７を形成することにより、下層バンプ２５ｘ全体を被覆するようにレジスト層２７を形成する（図５（ｂ））。 (2) Next, the periphery of the lower bumps 25x, by forming a resist layer 2 7 higher height than said lower layer bumps 25x, to form a resist layer 2 7 so as to cover the entire lower bump 25x ( FIG. 5B).

（３）続いて、下層バンプ２５ｘ及びレジスト層２７を研削することにより、下層バンプ２５ｘの一部を露出させる。（図５（ｃ））。 (3) Subsequently, by grinding the lower bumps 25x and the resist layer 2 7 to expose a portion of the lower bumps 25x. (FIG. 5C).

（４）更に、下層バンプ２５ｘ上に半田ペースト２５”を塗布する（図５（ｄ））。   (4) Further, a solder paste 25 ″ is applied on the lower bump 25x (FIG. 5D).

（５）最後に、下層バンプ２５ｘ上に塗布した半田ペースト２５”を加熱することによって、下層バンプ２５ｘに接続された上層バンプ２５ｙを形成し、これによって、下層バンプ２５ｘ及び上層バンプ２５ｙからなる半田バンプ２５が完成する（図５（ｅ））。
特開２００１−２４４３７２号公報 (5) Finally, by heating was coated on the lower bumps 25x solder paste 25 ', to form an upper layer bumps 25y that is connected to the lower bumps 25x, whereby the solder consisting of lower bumps 25x and the upper bumps 25y The bump 25 is completed (FIG. 5E).
JP 2001-244372 A

しかしながら、上述の製造方法により、半田バンプ２５を形成する場合、下層バンプ２５ｘの研削時にレジスト層２３の削りカス等が下層バンプ２５ｘの露出した上面に付着してしまい、このような状態で下層バンプ２５ｘ上に上層バンプ２５ｙを形成すると、これら削りカスが半田バンプ２５中に混入してしまう。そして、このような半田バンプ２５は、その内部に削りカスが混入していることから、半田バンプ２５の機械的、電気的な接続の信頼性が低いという問題があった。 However, when the solder bumps 25 are formed by the above-described manufacturing method , the scraps of the resist layer 23 adhere to the exposed upper surface of the lower layer bumps 25x during grinding of the lower layer bumps 25x. When the upper bumps 25y are formed on the 25x, these scraps are mixed into the solder bumps 25. Then, such solder bumps 25, since the shavings therein is mixed, the mechanical solder bumps 25, the reliability of the electrical connection is low.

また、上述の研削工程において、研削時に発生する熱のために半導体素子が損傷しないように水等の冷却液をかけていたため、この冷却液が研削により、露出した下層バンプ２５ｘの表面を酸化させてしまうことがある。そして、このように下層バンプ２５ｘの表面に酸化膜が形成されると、この下層バンプ２５ｘの上に上層バンプ２５ｙを形成しようとしても、この酸化膜により、これら下層バンプ２５ｘと上層バンプ２５ｙとが充分接合しないという問題を生じていた。 Further , in the above-described grinding process, a coolant such as water is applied so that the semiconductor element is not damaged due to heat generated during grinding. Therefore, the coolant oxidizes the exposed surface of the lower bump 25x by grinding. May end up. When the oxide film is formed on the surface of the lower layer bump 25x in this way, even if an upper layer bump 25y is formed on the lower layer bump 25x, the lower layer bump 25x and the upper layer bump 25y are formed by the oxide film. There was a problem of not joining sufficiently.

本発明は、上記問題点に鑑み案出されたものであり、その目的は研削工程を経ることなく下層バンプ２５ｘ上に上層バンプ２５ｙを形成できる半導体素子の製造方法を提供することにある。 The present invention has been devised in view of the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor element capable of forming upper layer bumps 25y on lower layer bumps 25x without going through a grinding process.

本発明の半導体素子の製造方法は、半導体基板上に形成された下地金属層上に、下層バンプを形成する第１の工程と、前記下層バンプを平面視したときに該下層バンプの中央領域にフラックスを塗布する第２の工程と、前記下層バンプの中央領域を除く周囲領域に、前記フラックスが露出するようにレジスト層を形成する第３の工程と、前記下層バンプの中央領域上に半田ペーストを供給するとともに、該半田ペーストを加熱して、当該下層バンプ上に上層バンプを形成する第４の工程とを備えたことを特徴とするものである。 The method for manufacturing a semiconductor device according to the present invention includes a first step of forming a lower bump on a base metal layer formed on a semiconductor substrate, and a central region of the lower bump when the lower bump is viewed in plan. A second step of applying a flux; a third step of forming a resist layer in a peripheral region excluding the central region of the lower bump; and a solder paste on the central region of the lower bump. supplies, heating the solder paste is characterized in that a fourth step of forming a top layer bumps on the lower bumps.

本発明の半導体素子の製造方法によれば、下層バンプの中央領域にフラックスを塗布し、フラックスの上面よりもレジスト層の上面が低くなるようにレジスト層が形成されることから、下層バンプの高さよりも厚みのあるレジスト層を形成しても、このレジスト層が下層バンプの中央領域を被覆することがない。それ故、レジスト層から下層バンプを露出させるための研削工程を経る必要がなくなる。これにより、研削による削りカスが半田バンプに混入して、その機械的、電気的な接続の信頼性が低下することがない。また下層バンプの表面が冷却液により、酸化されることもなく、これによっても電気的又は機械的な信頼性が低下することのないバンプを形成できる。 According to the semiconductor element manufacturing method of the present invention, the flux is applied to the central region of the lower bump, and the resist layer is formed so that the upper surface of the resist layer is lower than the upper surface of the flux. Even if a thicker resist layer is formed, this resist layer does not cover the central region of the lower bump. Therefore, it is not necessary to go through a grinding process for exposing the lower layer bump from the resist layer. As a result, grinding scraps are not mixed into the solder bumps, and the reliability of the mechanical and electrical connection is not lowered. And by the surface of the lower bumps coolant, without being oxidized, whereby the electrical also be can form bumps never mechanical reliability is lowered.

以下、本発明を添付図面に基づいて詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

＜半導体素子の説明＞
まず、本発明の半導体素子について図１を用いて詳細に説明する。 < Description of semiconductor element >
First , the semiconductor element of the present invention will be described in detail with reference to FIG.

図１は、本発明の製造方法により、製造された半導体素子の断面図であり、図１に示す半導体素子は、半導体基板１上に回路配線２、下地金属層３、パッシベーション層４、半田バンプ５等が設けられた構成となっている。 1, the production method of the present invention, a cross-sectional view of a semiconductor device produced, the semiconductor device shown in FIG. 1, circuit wiring 2 on the semiconductor substrate 1, an underlying metal layer 3, the passivation layer 4, the solder bumps 5 etc. are provided.

半導体基板１は、単結晶シリコン等の半導体材料から成り、その上面にトランジスタ等の機能素子（図示せず）、回路配線２、下地金属層３、パッシベーション層４、半田バンプ５、レジスト層７等が被着され、これらを支持する支持母材として機能する。 The semiconductor substrate 1 is made of a semiconductor material such as single crystal silicon, and has a functional element (not shown) such as a transistor , a circuit wiring 2, a base metal layer 3, a passivation layer 4, a solder bump 5, a resist layer 7 and the like on its upper surface. And functions as a support base material that supports them.

このような半導体基板１は、例えば従来周知のチョクラルスキー法（引き上げ法）等によって形成された単結晶シリコンのインゴット（塊）を所定厚みにスライスして板体を得るとともに、その表面を研磨し、しかる後、従来周知の熱酸化法によって板体表面全体に絶縁膜を形成することによって製作される。 Such semiconductor substrate 1, as well as obtain a plate body was sliced, for example conventionally known choku Rarusuki method prescribed thickness ingot (mass) of the single-crystal silicon formed by (pulling method) or the like, polishing the surface Thereafter, an insulating film is formed on the entire surface of the plate by a conventionally known thermal oxidation method.

また、半導体基板１上に形成される回路配線２は、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属材料により、０．５μｍ〜１．５μｍの厚みに被着されており、図示しないトランジスタ等の機能素子に外部からの電源電力、電気信号等を供給するための給電配線として機能する。 The circuit wiring 2 formed on the semiconductor substrate 1 is deposited to a thickness of 0.5 μm to 1.5 μm with a metal material such as aluminum (Al) , copper (Cu) , etc. It functions as a power supply wiring for supplying external power supply power , electrical signals and the like to the functional elements.

このような回路配線２の一部上面には、複数の下地金属層３が半導体基板１の端部に沿って直線状に配列されるように点在している。 Thus some upper surface of a circuit wiring 2, are scattered so as to be arranged linearly a plurality of underlying metal layer 3 along the edge of the semiconductor substrate 1.

下地金属層３は、半導体素子を回路基板上に実装する際、下地金属層３上に設けられるバンプ５の溶融に伴って回路配線２を形成するアルミニウム等が浸蝕されるのを有効に防止するためのものであり、バンプ５を構成する材料に対して濡れ性が良好となるような構造を有している。具体的には、半導体基板１側から亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）の２層構造、もしくは、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、金（Ａｕ）の３層構造、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）の２層構造等となっている。   The base metal layer 3 effectively prevents the aluminum or the like forming the circuit wiring 2 from being eroded with the melting of the bumps 5 provided on the base metal layer 3 when the semiconductor element is mounted on the circuit board. Therefore, it has a structure that provides good wettability to the material constituting the bump 5. Specifically, a three-layer structure in which zinc (Zn), nickel (Ni), and gold (Au) are sequentially stacked from the semiconductor substrate 1 side, a two-layer structure of zinc (Zn), nickel (Ni), or palladium A three-layer structure of (Pd), nickel (Ni), gold (Au), a two-layer structure of palladium (Pd), nickel (Ni), and the like.

なお、回路配線２は、従来周知のスパッタリング、フォトリソグラフィー技術、エッチング技術を採用することにより、半導体基板１の上面に所定パターンに形成される。また下地金属層３は、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）の３層構造である場合、例えば、後述するパッシベーション層４を形成した後、該パッシベーション層４より、露出した回路配線２の一部上面に、従来周知の無電解メッキ法等を採用することにより、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を基板側より、順次積層して円柱状を成すように形成される。 The circuit wiring 2 is formed in a predetermined pattern on the upper surface of the semiconductor substrate 1 by employing conventionally known sputtering, photolithography technology, and etching technology. When the base metal layer 3 has a three-layer structure of zinc (Zn), nickel (Ni), and gold (Au), for example, a circuit exposed from the passivation layer 4 after forming a passivation layer 4 to be described later. By adopting a conventionally known electroless plating method or the like on a part of the upper surface of the wiring 2, zinc (Zn), nickel (Ni) and gold (Au) are sequentially laminated from the substrate side to form a cylindrical shape. Formed.

一方、下地金属層３の非形成領域には、窒化珪素（Ｓｉ ３ Ｎ ４ ）、酸化珪素（ＳｉＯ ２ ）、ポリイミド等の電気絶縁材料から成るパッシベーション層４が回路配線２、図示しない機能素子を被覆するように被着されている。 On the other hand, in the non-formation region of the underlying metal layer 3, silicon nitride (Si 3 N 4), silicon oxide (SiO 2), a passivation layer 4 circuit wiring 2 made of an electrically insulating material such as polyimide, a functional element (not shown) It is applied to cover.

かかるパッシベーション層４は、機能素子、回路配線２を大気と良好に遮断することで、機能素子、回路配線２が大気中に含まれている水分等の接触により、腐食するのを有効に防止するためのものであり、その一部は、下地金属層３の外周上面を被覆していることが好ましい。 Such passivation layer 4 has a function element, the circuit wiring 2 by good blocking and the atmosphere, the functional element, the circuit wiring 2 by contact, such as moisture contained in the atmosphere, to effectively prevent the corrosion because are of, some of, preferably covers the outer peripheral upper surface of the underlying metal layer 3.

なお、パッシベーション層４は、従来周知のスパッタリング、フォトリソグラフィー技術、エッチング技術等を採用することによって半導体基板１の上面に０．５μｍ〜３．０μｍの厚みに形成される。 The passivation layer 4 is formed to a thickness of 0.5 μm to 3.0 μm on the upper surface of the semiconductor substrate 1 by employing a conventionally known sputtering, photolithography technique, etching technique or the like.

そして、先に述べた下地金属層３の上面には、半田バンプ５が形成されている。 Then, on the upper surface of the foundation metal layer 3 as described above, the solder bumps 5 are formed.

この半田バンプ５は、下地金属層３の上面に形成された下層バンプ５ｘと、該下層バンプ５ｘ上に形成された上層バンプ５ｙとから成り、半導体素子を回路基板上に実装する際、加熱されることによって溶融し、半導体素子の下地金属層３と回路基板上の回路パターンとを電気的、機械的に接続するためのものであり、例えば錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）とを９６．５：３．０：０．５の比率で溶融、固化させた半田等の導電材料により、２０μｍ〜１００μｍの高さに形成される。なお、このような半田バンプ５は、後述の製造方法により製作される。 The solder bump 5, a lower bump 5x formed on the upper surface of the underlying metal layer 3, Ri consists the lower layer bumps 5x upper bumps formed on 5y, when mounting the semiconductor device on a circuit board, heating Is used to electrically and mechanically connect the underlying metal layer 3 of the semiconductor element and the circuit pattern on the circuit board. For example, tin (Sn), silver (Ag), and copper ( Cu) and 96.5: 3.0: melt at a ratio of 0.5, a conductive material such as solder is solidified, it is formed to a height of 20 m to 100 m. Such a solder bump 5 is manufactured by a manufacturing method described later.

一方、上述の半田バンプ５の非形成領域には、該半田バンプ５の下層バンプ５ｘを囲繞するレジスト層７が被覆されており、該レジスト層７と下層バンプ５ｘとが互いに接触した状態となっている。   On the other hand, a resist layer 7 surrounding the lower bump 5x of the solder bump 5 is coated on the non-formation region of the solder bump 5, and the resist layer 7 and the lower bump 5x are in contact with each other. ing.

レジスト層７は、半導体素子を回路基板上に実装して実装構造体を構成した場合に、該実装構造体に印加された外力を吸収することで半田バンプ５にかかる負荷を小さくするためのものであり、これによって、半導体素子の接合信頼性を高く維持することができる。それ故、レジスト層７は半田バンプ５よりもヤング率の大きな材料により、形成することが好ましく、例えば、エポキシ樹脂、ポリイミド樹脂等のソルダーレジスト材料により形成する。 The resist layer 7 is for reducing the load applied to the solder bump 5 by absorbing the external force applied to the mounting structure when the semiconductor element is mounted on the circuit board to constitute the mounting structure. , and the result, it is possible to maintain high bonding reliability of the semiconductor device. Therefore, the resist layer 7 is a material having a large Young's modulus than the solder bumps 5 is preferably formed, for example, an epoxy resin, to form a solder resist material such as polyimide resin.

＜半導体素子の製造方法の説明＞
次に本発明の半導体素子の製造方法について、上述の半導体素子を製造する場合を例に図２を用いて説明する。図２の（ａ）〜（ｇ）は半導体素子の製造方法を説明するための各工程の断面図である。 < Description of Semiconductor Device Manufacturing Method >
Next, a method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG. 2A to 2G are cross-sectional views of respective steps for explaining a method for manufacturing a semiconductor element.

（１）まず、上面に回路配線２、下地金属層３、パッシベーション層４を被着した半導体基板１を準備し、下地金属層３上に半田ペースト５’を塗布する（図２（ａ））。 (1) First, the semiconductor substrate 1 having the circuit wiring 2 , the base metal layer 3 and the passivation layer 4 deposited on the upper surface is prepared, and the solder paste 5 ′ is applied on the base metal layer 3 (FIG. 2A). .

半田ペースト５’の塗布には、例えば、従来周知のスクリーン印刷法が採用される。すなわち、半導体基板１上に下地金属層３に対応する開口を有した印刷マスク８を配置させるとともに、該印刷マスク８上に配置させた半田ペースト５’をスキージ等の押圧手段９により、押し出すことにより、印刷マスク８の開口を介して下地金属層３上に塗布する。 For the application of the solder paste 5 ′, for example, a conventionally known screen printing method is employed. That is, the to place the printing mask 8 having an opening corresponding to the underlying metal layer 3 on the semiconductor substrate 1, by the pressing means 9 of the squeegee such solder paste 5 'which is arranged on the printing mask 8, extruding Thus , it is applied on the base metal layer 3 through the opening of the printing mask 8.

また、半田ペースト５’としては、多数の半田粒子にフラックス等を添加、混合して所定の粘度に調整した半田ペーストが好適に用いられる。 Further , as the solder paste 5 ′ , a solder paste in which a flux or the like is added to and mixed with a large number of solder particles and adjusted to a predetermined viscosity is suitably used.

（２）次に、下地金属層３上に塗布した半田ペースト５’を、該半田ペースト５’の融点以上の温度で例えば４０秒〜６０秒間、加熱することにより、下地金属層３上に下層バンプ５ｘを形成する（図２（ｂ））。 (2) Next, the solder paste 5 ′ applied on the base metal layer 3 is heated at a temperature equal to or higher than the melting point of the solder paste 5 ′, for example, for 40 seconds to 60 seconds, thereby forming a lower layer on the base metal layer 3. Bumps 5x are formed (FIG. 2B).

このような下層バンプ５ｘは、加熱により、溶融し、溶融した半田ペースト５’が表面張力により、球状になっており、その形状を維持したまま固化している。 Such lower layer bumps 5x are melted by heating , and the melted solder paste 5 'is spherical due to surface tension , and is solidified while maintaining its shape.

半田ペースト５’の加熱は、例えば、半田ペースト５’が塗布された半導体基板１をリフロー炉内に導入し、該リフロー炉内に設けられるヒーターからの熱によって行われる。   The solder paste 5 ′ is heated by, for example, introducing the semiconductor substrate 1 coated with the solder paste 5 ′ into a reflow furnace and using heat from a heater provided in the reflow furnace.

（３）次に、前述のように球状に形成された下層バンプ５ｘを、平面視したときに下層バンプ５ｘの中央にあたる領域にフラックス６を塗布する（図２（ｃ））。この中央に当たる領域は、球状の下層バンプ５ｘの最も高さの高い頂点部分である。   (3) Next, the flux 6 is applied to a region corresponding to the center of the lower layer bump 5x when the lower layer bump 5x formed in a spherical shape as described above is viewed in plan (FIG. 2C). The region corresponding to the center is the highest apex portion of the spherical lower bump 5x.

このとき、フラックス６の塗布された面積が広いほど、レジスト層７から露出する下層バンプ５ｘの面積が広く確保できるため、この下層バンプ５ｘ上に形成される上層バンプ５ｙとの接合面積が広くなり半田バンプ５の接合強度が上がる。従って、半田バンプ５の接合強度を確保したいときは、フラックス６の塗布面積を広くすればよい。 At this time, the larger the area where the flux 6 is applied, the larger the area of the lower layer bump 5x exposed from the resist layer 7 can be secured. Therefore, the bonding area with the upper layer bump 5y formed on the lower layer bump 5x becomes larger. The bonding strength of the solder bump 5 is increased. Therefore, when it is desired to ensure the bonding strength of the solder bumps 5, the application area of the flux 6 may be increased.

一方、半田バンプ５の高さを確保したい場合は、フラックス６の塗布面積を狭くすればよい。下層バンプ５ｘ上のフラックス６の塗布量域の面積が広い場合、下層バンプ５ｘと上層バンプ５ｙとの結合面積が広くなることから、半田ペースト５”に働く表面張力が弱く平たい上層バンプ５ｙが形成される。これに対してフラックス６の塗布量域の面積を狭くした場合は、下層バンプ５ｘと上層バンプ５ｙとの結合面積も狭くなることから、表面張力がより強く働き、この結果、上層バンプ５ｙは球状となる。塗布される半田ペースト５”が同量であれば、この球状の上層バンプ５ｙのほうが、平たい形状の上層バンプ５ｙに比してその高さは高い。従ってフラックス６の塗布面積を狭くすることで容易に上層バンプ５ｙの高さを高くできる。 On the other hand, when it is desired to secure the height of the solder bump 5, the application area of the flux 6 may be reduced. When the area of the application area of the flux 6 on the lower layer bump 5x is large, the bonding area between the lower layer bump 5x and the upper layer bump 5y is increased, so that a flat upper layer bump 5y is formed which has a weak surface tension acting on the solder paste 5 ". On the other hand, when the area of the application area of the flux 6 is narrowed, the bonding area between the lower bump 5x and the upper bump 5y is also narrowed, so that the surface tension works stronger, and as a result , the upper bump. 5y becomes spherical. If the applied amount of solder paste 5 "is the same, the height of the spherical upper layer bump 5y is higher than that of the flat upper layer bump 5y. Accordingly, the height of the upper bump 5y can be easily increased by narrowing the application area of the flux 6 .

このようにフラックス６の塗布領域を調整することにより、容易に下層バンプ５ｘと上層バンプ５ｙとの接合強度、上層バンプ５ｙの高さ、形状を制御することが可能である。これは、フラックス６の塗布領域がそのまま下層バンプ５ｘと上層バンプ５ｙとの接合面積となるためである。この接合面積を調整することにより、下層バンプ５ｘと上層バンプ５ｙとの接合強度、上層バンプ５ｙの高さ、形状を容易に制御することが可能となる。 By thus adjusting the coating region of the flux 6, readily bonding strength between the lower bump 5x and an upper bump 5y, the upper bump 5y height, it is possible to control the shape. This is because the application area of the flux 6 becomes the bonding area between the lower bump 5x and the upper bump 5y as it is. By adjusting the bonding area, the bonding strength between the lower bump 5x and the upper bump 5y, the height and shape of the upper bump 5y can be easily controlled.

そして、このフラックス６の塗布には、図３に示すように以下のような方法が用いられる。 Then, the application of the flux 6, the following method is used as shown in FIG.

すなわち、上面が平らなフラックス転写テーブルの上に均一にペースト状のフラックス６を塗布する一方、下層バンプ５ｘを形成した半導体基板１をウェハー吸着ヘッド１１により、真空吸着させることにより、持ち上げ、フラックス転写テーブルのフラックス６が塗布された面と、半導体基板１の下層バンプ５ｘが形成された面とを対向させて徐々に両者の距離を詰めていく。そして、下層バンプ５ｘの頂部である中央領域をフラックス６に接触させることにより、下層バンプ５ｘの中央領域にフラックス６を転写させる。 That is, while the upper surface is coated with a uniformly pasty flux 6 on a flat flux transfer table, the wafer suction head 11 of the semiconductor substrate 1 formed with the lower bumps 5x, by vacuum suction, lifting, flux transfer The surface of the table on which the flux 6 is applied is opposed to the surface of the semiconductor substrate 1 on which the lower bumps 5x are formed, and the distance between the two is gradually reduced. Then, the flux 6 is transferred to the central region of the lower bump 5x by bringing the central region which is the top of the lower bump 5x into contact with the flux 6.

このとき、フラックス転写テーブルのフラックス６の厚みを制御してやることで、容易に転写されるフラックス６の塗布領域を決定することができる。フラックス６の塗布領域の調整が容易であることから、上層バンプ５ｙの高さ、形状の調整も容易である事は言うまでもない。 At this time, by controlling the thickness of the flux 6 of the flux transfer table, it is possible to determine the application area of the flux 6 that is easily transferred. Needless to say, it is easy to adjust the height and shape of the upper bump 5y because the application area of the flux 6 is easy to adjust.

ここで用いられるフラックス６は、例えばペースト状のものが用いられ、その粘度が、下層バンプ５ｘ上に転写された後に流れ出さない程度の粘度、例えば０．５Ｐａ・ｓ〜５０Ｐａ・ｓ程度であることが望ましい。また、後述するレジスト層７を形成する工程において、レジスト材料７’を加熱して流動化させ、更に、熱硬化させることが行われるが、このときにレジスト材料７’と混合してしまうことのない性質を有していることが求められる。このようなフラックス６としては、ロジン系のフラックスが知られている。 Flux 6 used here, for example, paste-like ones are used, the viscosity, the viscosity of the degree that does not flow after being transferred on the lower bump 5x, for example at about 0.5Pa · s ~50Pa · s It is desirable. Also, in the step of forming the resist layer 7 to be described later, the resist material 7 'to heat the fluidize, further, it thermally curing is performed, the resist material 7 at this time' that would be mixed with It is required to have the properties without As such a flux 6 , a rosin-based flux is known.

（４）続いて、下層バンプ５ｘ上の中央領域以外の領域に、レジスト層７を構成するためのレジスト材料７’を塗布する（図２（ｄ））。   (4) Subsequently, a resist material 7 'for forming the resist layer 7 is applied to a region other than the central region on the lower bump 5x (FIG. 2D).

レジスト材料７’の塗布には、例えば従来周知のスクリーン印刷法、ディスペンサ法が採用される。本実施形態においては、スクリーン印刷法を採用している。すなわち、スクリーン印刷に使用される印刷マスク８を、その開口部が下層バンプ５ｘの存在しない領域に、非開口部が下層バンプ５ｘ上に、それぞれ位置するように半導体基板１上に配置するとともに、レジスト材料７’を印刷マスク８上に載置し、しかる後、スキージ等の押圧手段９を移動させることにより、レジスト材料７’を開口部を介して半導体基板１上に塗布する。なお、本実施形態においては、レジスト材料７’として熱硬化性エポキシ樹脂を用いている。 For the application of the resist material 7 ', for example, a conventionally known screen printing method or dispenser method is employed. In this embodiment, a screen printing method is employed. That is, the print mask 8 used for screen printing is arranged on the semiconductor substrate 1 so that the opening is located in a region where the lower bump 5x does not exist and the non-opening is located on the lower bump 5x, respectively. The resist material 7 ′ is placed on the printing mask 8, and then the pressing means 9 such as a squeegee is moved to apply the resist material 7 ′ onto the semiconductor substrate 1 through the opening. In the present embodiment, a thermosetting epoxy resin is used as the resist material 7 ′.

（５）次に、塗布したレジスト材料７’を例えば５０℃〜９０℃の温度で加熱することでレジスト材料７’を流動させ、しかる後、これを９０℃〜１６０℃の高温で熱硬化させることにより、レジスト層７を形成する（図２（ｅ））。   (5) Next, the applied resist material 7 ′ is heated at a temperature of, for example, 50 ° C. to 90 ° C. to cause the resist material 7 ′ to flow, and then is thermally cured at a high temperature of 90 ° C. to 160 ° C. Thereby, a resist layer 7 is formed (FIG. 2E).

この流動化したレジスト材料７’は、半導体基板１上で広がって下層バンプ５ｘを被覆する。このとき、レジスト材料７’の厚みは、下層バンプ５ｘの上面の高さよりもレジスト材料７’の厚みが厚くてもよいが、フラックス６の上面よりは低くなければならない。 The fluidized resist material 7 ′ spreads on the semiconductor substrate 1 and covers the lower bumps 5x. At this time, the thickness of the resist material 7 ′ may be thicker than the height of the upper surface of the lower bump 5 x, but must be lower than the upper surface of the flux 6.

レジスト層７の厚みが、下層バンプ５ｘ上のフラックス６の上面の高さよりも低く設定されていれば、下層バンプ５ｘの中央領域以外の周囲領域がレジスト層７により、完全に被覆されても、レジスト層７がフラックス６を被覆してしまうことはない。これにより、レジスト層７の塗布後もフラックス６が上面に露出した状態を維持できる。 The thickness of the resist layer 7, if it is set lower than the height of the upper surface of the flux 6 on the lower bump 5x, peripheral region other than the central region of the lower bumps 5x is a resist layer 7, be completely covered, The resist layer 7 does not cover the flux 6. Thereby, the state in which the flux 6 is exposed on the upper surface can be maintained even after the resist layer 7 is applied.

それ故、レジスト層７から下層バンプ５ｘを露出させるための研削工程を経る必要がなくなる。これにより、研削による削りカスが半田バンプ５に混入して、その機械的、電気的な接続の信頼性が低下することもない。また、下層バンプ５ｘの表面が冷却液により、酸化されることもなく、これによっても電気的又は機械的な信頼性が低下することのない半田バンプ５を形成できる。 Therefore, it is not necessary to go through a grinding process for exposing the lower layer bump 5x from the resist layer 7. As a result, grinding scraps are not mixed into the solder bump 5 and the reliability of the mechanical and electrical connection is not lowered. Further, the surface of the lower bumps 5x coolant, without being oxidized, whereby the electrical also be can form the solder bumps 5 never mechanical reliability is lowered.

更に、研削工程を経ないことから、下層バンプ５ｘの高さが低くなることなく当初の高さを維持できる。それ故、半導体素子を回路基板上に搭載した場合の半田接合の信頼性も向上する。 Furthermore , since the grinding process is not performed, the initial height can be maintained without lowering the height of the lower bump 5x. Therefore, the reliability of solder bonding when the semiconductor element is mounted on the circuit board is also improved.

（６）続いて、下層バンプ５ｘ上に半田ペースト５”を塗布する（図２（ｆ））。   (6) Subsequently, a solder paste 5 ″ is applied on the lower bump 5x (FIG. 2 (f)).

このとき、図２（ｆ）に示すように、下層バンプ５ｘの表面のみならず、レジスト層７の表面にも半田ペースト５”を塗布するようにすれば、より多くの半田ペースト５”を下層バンプ５ｘ上に塗布することができ、トータルのバンプの高さを高くすることが可能となる。 At this time, as shown in FIG. 2 (f), not only the surface of the lower bumps 5x, "if to apply the, more the solder paste 5" solder paste 5 on the surface of the resist layer 7 underlying It can be applied onto the bumps 5x, and the total bump height can be increased.

このときの半田ペースト５”は、その中に含まれるフラックスの量を少なくしてもよい。一般に半田ペースト５”中には溶剤としてのフラックスが含まれるが、上述の工程で下層バンプ５ｘ上には、フラックス６が塗布されているため、このフラックス６と半田ペースト５”中に含まれるフラックスとを合わせた量が、この半田ペースト５”のバンプ形成時のフラックスの量となる。バンプ形成時にフラックスの量が多いと、このフラックスが蒸発して半田ペースト中に気泡として混入しやすく、このような気泡は半田バンプの機械的強度を弱くする。   The solder paste 5 ″ at this time may reduce the amount of flux contained therein. Generally, the solder paste 5 ″ contains flux as a solvent, but the solder paste 5 ″ includes the flux on the lower bump 5x in the above-described steps. Since the flux 6 is applied, the total amount of the flux 6 and the flux contained in the solder paste 5 ″ is the amount of flux at the time of bump formation of the solder paste 5 ″. If the amount of flux is large at the time of bump formation, this flux is evaporated and easily mixed as bubbles in the solder paste, and such bubbles weaken the mechanical strength of the solder bumps.

従って、半田ペースト５”の加熱溶融時にフラックスの量が多くなりすぎないようにあらかじめ半田ペースト５”中のフラックスを少なくしてもよい。このとき、半田ペースト５”の粘度は、半田ペースト５’の粘度よりも高くなっている。   Therefore, the flux in the solder paste 5 "may be reduced in advance so that the amount of flux does not become excessive when the solder paste 5" is heated and melted. At this time, the viscosity of the solder paste 5 "is higher than the viscosity of the solder paste 5 '.

例えば、上層バンプ５ｙの半田ペースト５”中のフラックスと下層バンプ５ｘ上に塗布されたフラックス６とが交じり合ったときのフラックスの単位体積の量が、下層バンプ５ｘ中に含まれるフラックスの単位体積の量と同程度になるように調整すればよい。 For example, when the flux in the solder paste 5 ″ of the upper bump 5y and the flux 6 applied on the lower bump 5x are mixed, the unit volume of the flux contained in the lower bump 5x is the unit volume of the flux contained in the lower bump 5x. It may be adjusted so as to be approximately equal to the amount of.

なお、半田ペースト５”の塗布には、例えば、従来周知のスクリーン印刷法が採用される。すなわち、半導体基板１上に下地金属層３に対応する開口を有した印刷マスク８を配置させるとともに、該印刷マスク８上に載置させた半田ペースト５”を印刷マスク８の開口を介して下地金属層３上に塗布する。   For the application of the solder paste 5 ″, for example, a conventionally known screen printing method is employed. That is, a print mask 8 having an opening corresponding to the base metal layer 3 is disposed on the semiconductor substrate 1, and A solder paste 5 ″ placed on the printing mask 8 is applied onto the base metal layer 3 through the opening of the printing mask 8.

（７）最後に、工程（５）で塗布した半田ペースト５”を、該半田ペースト５”の融点以上の温度で４０秒〜６０秒間、加熱することにより、上層バンプ５ｙを形成し、下層バンプ５ｘと上層バンプ５ｙとでバンプ５を形成する（図２（ｇ））。 (7) Finally , the upper layer bump 5y is formed by heating the solder paste 5 "applied in the step (5) at a temperature equal to or higher than the melting point of the solder paste 5" for 40 seconds to 60 seconds. A bump 5 is formed by 5x and the upper layer bump 5y (FIG. 2G).

なお、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良が可能である。   In addition, this invention is not limited to the above-mentioned embodiment, A various change and improvement are possible in the range which does not deviate from the summary of this invention.

例えば、レジスト層７を形成した後に、下層バンプ５ｘ上のフラックス６を除去する工程を経てもよい。このようにフラックス６を除去すると、下層バンプ５ｘ上に上層バンプ５ｙの半田ペースト５”を塗布し、これをリフローする際に、フラックス６が蒸発して半田ペースト５”中に気泡として混入することが抑制できる。また気泡が混入してもその気泡が抜けやすい性質を有する半田ペーストを用いた場合は、気泡が発生しても構わないためフラックス６を除去しなくてよい。 For example, after forming the resist layer 7, a step of removing the flux 6 on the lower bump 5x may be performed. When the flux 6 is removed in this manner, the solder paste 5 "of the upper bump 5y is applied on the lower bump 5x, and when this is reflowed, the flux 6 is evaporated and mixed into the solder paste 5" as bubbles. Can be suppressed. Further, when a solder paste having such a property that even if bubbles are mixed, the bubbles 6 may be generated, the bubbles 6 may be generated and the flux 6 does not need to be removed.

本発明の一実施形態に係る製造方法により、製造された半導体素子の断面図である。The production method according to an embodiment of the present invention, is a cross-sectional view of a semiconductor device produced. （ａ）〜（ｇ）は、図１の半導体素子の製造方法を説明するための各工程の断面図である。(A)-(g) is sectional drawing of each process for demonstrating the manufacturing method of the semiconductor element of FIG. 図２に係る製造方法のフラックス塗布工程を説明するための断面図である。It is sectional drawing for demonstrating the flux application | coating process of the manufacturing method which concerns on FIG. 従来の製造方法により、製造された半導体素子の断面図である。The conventional manufacturing method, a cross-sectional view of a semiconductor device produced. （ａ）〜（ｅ）は、従来の半導体素子の製造方法を説明するための各工程の断面図である。(A)-(e) is sectional drawing of each process for demonstrating the manufacturing method of the conventional semiconductor element.

１・・・半導体基板
２・・・回路配線
３・・・下地金属層
４・・・パッシベーション層
５・・・半田バンプ
５ｘ・・・下層バンプ
５ｙ・・・上層バンプ
５’，５”・・・半田ペースト
６・・・フラックス
７・・・レジスト層
７’・・・レジスト材料
８・・・印刷マスク
９・・・押圧手段（スキージ）
１０・・・フラックス転写テーブル
１１・・・ウェハー吸着ヘッド DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 2 ... Circuit wiring 3 ... Base metal layer 4 ... Passivation layer 5 ... Solder bump 5x ... Lower layer bump 5y ... Upper layer bump 5 ', 5 "...・ Solder paste
6 Flux
7 ... resist layer
7 '・ ・ ・ resist material
8 ... Print mask 9 ... Pressing means (squeegee)
10 ... Flux transfer table 11 ... Wafer suction head

Claims (2)

半導体基板上に形成された下地金属層上に、下層バンプを形成する第１の工程と、
前記下層バンプを平面視したときに該下層バンプの中央領域にフラックスを塗布する第２の工程と、
前記下層バンプの中央領域を除く周囲領域に、前記フラックスが露出するようにレジスト層を形成する第３の工程と、
前記下層バンプの中央領域上に半田ペーストを供給するとともに、該半田ペーストを加熱して、当該下層バンプ上に上層バンプを形成する第４の工程とを備えたことを特徴とする半導体素子の製造方法。 A first step of forming a lower bump on a base metal layer formed on a semiconductor substrate;
A second step of applying a flux to a central region of the lower bump when the lower bump is viewed in plan;
A third step of forming a resist layer so that the flux is exposed in a peripheral region excluding a central region of the lower bump;
It supplies the solder paste on the central region of the lower bumps, and heating the solder paste, the production of semiconductor elements, characterized in that it comprises a fourth step of forming the upper bumps on the lower bumps Method. 前記第１の工程において、前記下地金属層上に第２の半田ペーストを供給するとともに、該第２の半田ペーストを加熱して前記下層バンプを形成し、In the first step, the second solder paste is supplied onto the base metal layer, and the second solder paste is heated to form the lower bump,
前記半田ペースト中に含まれているフラックスの量は、前記第２の半田ペースト中に含まれているフラックスの量に比べて少なくすることを特徴とする請求項１に記載の半導体素子の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the amount of flux contained in the solder paste is less than the amount of flux contained in the second solder paste. .
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