[go: up one dir, main page]

JP4363823B2 - 半導体装置の実装システム - Google Patents

半導体装置の実装システム Download PDF

Info

Publication number
JP4363823B2
JP4363823B2 JP2002195650A JP2002195650A JP4363823B2 JP 4363823 B2 JP4363823 B2 JP 4363823B2 JP 2002195650 A JP2002195650 A JP 2002195650A JP 2002195650 A JP2002195650 A JP 2002195650A JP 4363823 B2 JP4363823 B2 JP 4363823B2
Authority
JP
Japan
Prior art keywords
package
semiconductor device
substrate
pad
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002195650A
Other languages
English (en)
Other versions
JP2004039894A (ja
Inventor
学 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2002195650A priority Critical patent/JP4363823B2/ja
Priority to US10/385,919 priority patent/US7224054B2/en
Publication of JP2004039894A publication Critical patent/JP2004039894A/ja
Priority to US11/506,574 priority patent/US20060286714A1/en
Application granted granted Critical
Publication of JP4363823B2 publication Critical patent/JP4363823B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/047—Soldering with different solders, e.g. two different solders on two sides of the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の実装システムに関し、特にボールグリッドアレイパッケージの半導体装置の実装システムに関する。
【０００２】
【従来の技術】
現在、半導体装置の実装基板と接続される接続ピン数は、素子の高集積化に伴い増加している。また、半導体装置の面積の縮小化を図るため、ピン間隔は縮小化されている。
【０００３】
半導体装置のパッケージには、ＱＦＰ（Quad Flat Package）、ＳＱＦＰ（Shrink Quad Flat Package）などがある。しかし、これらは、接続ピン数の増加、面積の縮小化への対応に限界がある。そこで、最近、多くの接続ピンを設けることができるＢＧＡ（Ball Grid Array）パッケージが注目されている。
【０００４】
ＢＧＡパッケージの半導体装置は、パッケージ下面に、接続ピン（パッド）を有している。図１６は、従来のＢＧＡパッケージの半導体装置の断面図を示す。図には、半導体装置１００、半導体装置１００を実装している実装基板１１０が示してある。半導体装置１００は、半田ボール１１１によって、実装基板１１０に実装されている。
【０００５】
半導体装置１００は、パッケージ１０１、パッケージ１０１の実装基板１１０側の内壁に固定される内部基板１０２、内部基板１０２からパッケージ１０１下面へと伸びる柱状のビア１０３、パッケージ１０１の実装基板１１０側の内壁に固定されるベアチップ１０４、及びベアチップ１０４とビア１０３を接続するボンディングワイヤ１０５を有している。
【０００６】
ビア１０３の内部基板１０２側の一端は、ボンディングワイヤ１０５と接続されるパッド１０３ａを有している。ビア１０３の実装基板１１０側の一端は、半田ボール１１１を介して実装基板１１０の配線パターンと接続されるためのパッド１０３ｂを有している。ベアチップ１０４は、ボンディングワイヤ１０５と接続されるためのパッド１０４ａを有している。
【０００７】
ベアチップ１０４の上面又は内部で引き回されている信号線は、パッド１０４ａに引き出される。パッド１０４ａとビア１０３のパッド１０３ａは、ボンディングワイヤ１０５で接続される。ビア１０３のパッド１０３ｂは、半田ボール１１１を介して、実装基板１１０の配線パターンと接続される。このようにして、半導体装置１００は、パッケージ１０１の実装基板１１０側の下面からのみ、信号線が引き出される。
【０００８】
ところで、ＢＧＡパッケージの半導体装置の接続ピンは（図１６のビア１０３のパッド１０３ｂ）、８００ピンのものがあり、また、ピン間隔が０．８ｍｍのものがある。このような接続ピン数の多い半導体装置では、ビルドアップ基板や、多くの層からなる多層基板に実装される。
【０００９】
【発明が解決しようとする課題】
しかし、半導体装置の素子の高集積化は、さらに進み、半導体装置の接続ピン数はさらに増加している。そのため、実装基板の配線パターンの密度は上昇し、配線パターンの引き回しが困難となっているという問題点があった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、実装基板の配線パターン密度を下げ、容易に配線パターンの引き回しが行える半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では、上記課題を解決するために、ボールグリッドアレイパッケージの半導体装置の実装システムにおいて、パッケージ内部に固定され、ベアチップの信号線と接続されるパッドと、前記パッドから前記パッケージの下面及び上面に伸びたビアと、を有する半導体装置と、前記パッケージの下面及び上面に形成される半田ボールと、前記パッケージの下面で前記ビアと接続される第１の基板と、前記パッケージの上面で前記ビアと接続される第２の基板と、を有し、前記第１の基板は、ＰＣＩバスの配線パターンを有し、前記第２の基板は、ローカルバスの配線パターンを有し、前記第１の基板には、複数の前記半導体装置が実装されており、前記第２の基板は１枚で複数の前記半導体装置の前記パッケージの上面に実装され、複数の前記半導体装置を相互に接続することを特徴とする半導体装置の実装システムが提供される。
このような半導体装置の実装システムによれば、第１の基板は、ＰＣＩバスの配線パターンを有し、第２の基板は、ローカルバスの配線パターンを有する。また、第１の基板には、複数の半導体装置が実装されており、第２の基板は１枚で複数の半導体装置のパッケージの上面に実装され、複数の半導体装置を相互に接続する。
【００１２】
また、本発明では、ボールグリッドアレイパッケージの半導体装置の実装システムにおいて、パッケージ内部に固定され、ベアチップの信号線と接続されるパッドと、前記パッドから前記パッケージの下面及び上面に伸びたビアと、を有する半導体装置と、前記パッケージの下面及び上面に形成される半田ボールと、前記パッケージの下面で前記ビアと接続される第１の基板と、前記パッケージの上面で前記ビアと接続される第２の基板と、を有し、前記第１の基板は、ＰＣＩバスの配線パターンを有し、前記第２の基板は、ローカルバスの配線パターンを有し、前記第１の基板には、複数の前記半導体装置が実装されており、前記第２の基板は複数であってそれぞれが複数の前記半導体装置のそれぞれの前記パッケージ上面に実装され、フレキシブル基板によって相互に接続されることを特徴とする半導体装置の実装システムが提供される。
【００１３】
このような半導体装置の実装システムによれば、第１の基板は、ＰＣＩバスの配線パターンを有し、第２の基板は、ローカルバスの配線パターンを有する。また、第１の基板には、複数の半導体装置が実装されており、第２の基板は複数であってそれぞれが複数の半導体装置のそれぞれのパッケージ上面に実装され、フレキシブル基板によって相互に接続される。
【００１４】
【発明の実施の形態】
本発明の第１の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態である半導体装置の縦断面図を示す。図１に示す半導体装置１は、パッケージ２、パッケージ２の内壁の下面中央に固定されるベアチップ３、パッケージ２の内側の下面でベアチップ３の周囲に固定される内部基板４、内部基板４の上面に固定され、ベアチップ３の信号線と接続されるパッド５、パッド５からパッケージ２の下面に伸びたビア６ａ、パッド５からパッケージ２の上面に伸びたビア６ｂ、ベアチップ３とパッド５を接続するボンディングワイヤ７、及びパッケージ２の内部に封入されたモールド８から構成される。
【００１５】
ベアチップ３は、その上面にボンディングワイヤ７と接続されるためのパッド３ａを有している。ベアチップ３の上面又は内部で引き回されている信号線は、パッド３ａに引き出されている。ベアチップ３のパッド３ａとパッド５は、ボンディングワイヤ７によって接続される。
【００１６】
ビア６ａ，６ｂは、半田ボールを介して、実装基板の配線パターンと接続されるように、パッケージ２の外側下面内、上面内に円柱状のビアパッド６ａａ，６ｂａを有している。
【００１７】
このように、ベアチップ３の信号線と接続されたパッド５と、パッド５からパッケージ２の外側下面及び上面に伸びるビア６ａ，６ｂを設け、ベアチップ３の信号線を、パッケージ２の外側上面及び下面の両面に引き出すようにした。これにより、パッケージ２の上面、下面に実装基板を接続することができ、実装基板のパターン密度を下げ、実装基板の配線パターンの引き回しを容易にすることができる。
【００１８】
また、配線パターン密度を下げたことにより、実装基板のビアホールの数も低減されるので、半導体装置を実装する数量を増加させることができる。
なお、ベアチップ３の周囲の内部基板４上に、ボンディングワイヤ７と接続されるパッドを設け、このパッドとパッド５を接続する配線パターンを内部基板４の内層に設けるようにしてもよい。これによっても、ベアチップ３の信号線とパッド５は、電気的に接続され、ベアチップ３の信号線を、パッケージ２の外側上面及び下面の両面に引き出すことができる。
【００１９】
次に、半導体装置の製造方法について説明する。
図２は、半導体装置の分解図である。図に示すように、半導体装置１のパッケージ２は、下パッケージ２ａ、上パッケージ２ｂに分かれている。パッケージ２は、セラミックからなる。
【００２０】
下パッケージ２ａ、内部基板４には、ビア６ａが嵌め合わされるように穴を形成する。下パッケージ２ａ、内部基板４の形成した穴に、ビア６ａを下パッケージの下面から打ち込む。ビア６ａの長さは、下パッケージ２ａの外側下面から、内部基板４の上面の厚さと同じ長さにする。
【００２１】
内部基板４のビア６ａが打ち込まれている部分に、レジストなどを用いてパッド５を成型する。ベアチップ３のパッド３ａとパッド５をボンディングワイヤ７で接続する。なお、内部基板４には、ガラスエポキシなどが用いられる。
【００２２】
ビア６ｂは、上パッケージ２ｂの成型時に、一体成型する。ビア６ａ，６ｂ、及びパッド５は、例えば、銅を材料とする。パッド５には、金メッキを行う。
下パッケージ２ａと上パッケージ２ｂを接合する。図３は、図２の半導体装置の組み立て後を示す図である。ビア６ｂは、上パッケージ２ｂと下パッケージ２ａとが接合されたとき、パッド５に到達する長さより長く、かつその接合によって、折れない長さを有している。すなわち、下パッケージ２ａと上パッケージ２ｂの接合によって、ビア６ｂは、パッド５と圧着される。
【００２３】
また、下パッケージ２ａと上パッケージ２ｂを接合するとき、その間にモールド８を注入し、パッケージ２の内部を封止する。モールド８の材料には、アルミニウムシリコンや窒化アルミニウムセラミックスなどを用いる。
【００２４】
なお、封止方法には、微量のガスや水分などの侵入を防ぐため、外界から密閉された方式である気密封止法がある。気密封止法は、用いる材料によって金属封止、セラミック封止、半田封止などがある。また、気密封止法ほどの密閉性はないものの、安価で量産性に優れているトランスファーモールド法に代表される非気密封止法などがある。
【００２５】
このように、ビア６ｂと一体成型された上パッケージ２ｂを、ビア６ａが打ち込まれた下パッケージ２ａに接合し、ビア６ｂとパッド５を圧着して、ベアチップ３の信号線を、パッケージ２の上面、下面の両面に引き出した半導体装置を製造することができる。
【００２６】
また、下パッケージ２ａにビア６ａ，６ｂを形成してから、上パッケージ２ｂを接合して半導体装置を製造することもできる。図４は、半導体装置の分解図（その２）である。図に示すように、半導体装置１のパッケージ２は、セラミックの下パッケージ２ａ、上パッケージ２ｂに分かれている。
【００２７】
ビア６ａを、図２で説明したのと同様に、下パッケージ２ａ、内部基板４に穴を形成し、打ち込んで固定する。内部基板４のビア６ａが打ち込まれている部分に、ビア６ｂと圧着されるためのパッド５を、レジストなどを利用して成型する。ベアチップ３のパッド３ａとパッド５をボンディングワイヤ７で接続する。パッド５の上に、ビア６ｂを接合する。ビア６ｂの長さは、下パッケージ２ａと上パッケージ２ｂが接合されたとき、上パッケージ２ｂより少し突出する長さにしておく。
【００２８】
上パッケージ２ｂには、ビア６ｂのパッド６ｂａと同形の穴２ｂａを形成する。上パッケージ２ｂを下パッケージ２ａに、パッド６ｂａが穴２ｂａに嵌めあわされるように接合する。図５は、図４の半導体装置の組み立て後を示す図である。下パッケージ２ａと上パッケージ２ｂを接合するとき、その間にモールド８を注入し、パッケージ２の内部を封止する。モールド８の材料、封止方法は、図２，３で説明したのと同じであり、説明を省略する。
【００２９】
ビア６ｂ（パッド６ｂａ）の上パッケージ２ｂから突出した部分を削り、上パッケージ２ｂの平面内に収まるようにする（ビアポスト形成）。
このように、下パッケージ２ａにビア６ａ，６ｂを固定し、ビア６ｂ（パッド６ｂａ）と嵌め合う同形の穴２ｂａを有した上パッケージ２ｂを下パッケージ２ａに接合し、ベアチップ３の信号線を、パッケージ２の上面、下面の両面に引き出した半導体装置を製造することができる。
【００３０】
さらに、ビアが固定されている下パッケージにモールドを覆い、焼結あるいは凝固処理を行って、半導体装置を製造することもできる。図６は、半導体装置の上パッケージの成型前の図である。半導体装置１は、図２の説明と同様に、下パッケージ２ａ、内部基板４にビア６ａを固定し、パッド５を成型する。ベアチップ３のパッド３ａとパッド５をボンディングワイヤ７で接続する。パッド５の上にビア６ｂを接合する。
【００３１】
下パッケージ２ａ全体をモールドで覆い、焼結或いは凝固処理を行う。モールドは、ビア６ｂのパッド６ｂａの高さまで覆う。焼結或いは凝固処理を行う場合のモールド材には、高熱伝導、高熱膨張のアルミニウム／シリコンカーバイトを合成したものや、樹脂モールドを使用する。図７は、半導体装置の上パッケージの成型後の図である。図に示すように、モールド８ａは、焼結或いは凝固処理によって上パッケージを構成する。
【００３２】
このように、下パッケージ２ａにビア６ａ，６ｂを固定し、下パッケージ２ａの上をモールド８ａで覆い、焼結或いは凝固処理して、ベアチップ３の信号線を、パッケージの上面、下面の両面に引き出した半導体装置を製造することができる。
【００３３】
次に半導体装置の実装基板への実装について説明する。
図８は、半導体装置と実装基板の斜視図を示す。図には、本発明の半導体装置１ａ〜１ｃ、下実装基板１１、上実装基板１２（一部省略してある）、ＣＰＵ（Central Processing Unit）１３が示してある。半導体装置１ａ〜１ｃは、パッケージの上下面で、下実装基板１１、上実装基板１２に実装されている。半導体装置１ａ〜１ｃのベアチップの信号線と接続されているビアは、信号の種類に応じて、下実装基板１１、上実装基板１２の配線パターンと接続するようにする。ＣＰＵ１３は、下実装基板１１に実装されている。
【００３４】
例えば、半導体装置１ａ〜１ｃをＤＳＰ（Digital signal Processor）とする。ＤＳＰは、ＤＳＰ間のみで、アドレス信号、データ、制御信号の送受信を行うローカルバスを有するとする。ＣＰＵ１３との間でデータの送受信を行うＰＣＩインターフェースのバスを有するとする。図８には示してないがパッケージの上下面でデータの入出力可能な、本発明の半導体装置に係るメモリが、下実装基板１１、上実装基板１２の間に実装されているとする。このメモリのパッケージの上面には、ＤＳＰのローカルバスと接続されるパッドを有し、下面のパッケージには、電源入力、リセット信号入力を行うためのパッドを有する。なお、パッケージの下面側にのみ、パッドを有するメモリを使用するのであれば、上実装基板１２に実装すればよい。
【００３５】
この場合、ローカルバスの配線パターンを上実装基板１２に配線し、ＰＣＩインターフェースの配線パターンを下実装基板１１に配線するようにする。これにより、ＤＳＰのローカルバスと、ＣＰＵのＰＣＩバスとを上下の実装基板により、物理的に切り離すことができ、それぞれのバスによるクロストーク、ノイズの発生を防止することができる。すなわち、上下の実装基板の配線パターンを、信号の種類によって分け、配線することによって、配線パターンでのクロストーク、ノイズの発生を防止することができる。
【００３６】
なお、図に示してないが、コネクタ、又はリード線によって、下実装基板と上実装基板の信号線、電源線を直接接続するようにしてもよい。
図９は、半導体装置、実装基板及びフレキシブル基板の斜視図を示す。図には、下実装基板１１、上実装基板１２ａ〜１２ｃ、及びフレキシブル基板１４ａ、１４ｂが示してある。下実装基板１１と上実装基板１２ａ〜１２ｃの間には、図示されてないが、本発明の半導体装置が実装されている。上実装基板１２ａと上実装基板１２ｂには、フレキシブル基板１４ａが接続されている。上実装基板１２ｂと上実装基板１２ｃには、フレキシブル基板１４ｂが接続されている。
【００３７】
これにより、例えば、上実装基板１２ａ〜１２ｃの上方向又は下方向から力が加わり、上実装基板１２ａ〜１２ｃがたわんでも、フレキシブル基板１４ａ，１４ｂでたわみが吸収され、上実装基板のクラックを防止することができる。
【００３８】
すなわち、半導体装置ごとに上実装基板を実装し、各上実装基板の配線パターンをフレキシブル基板で接続することによって、上実装基板の破損を防止することができる。
【００３９】
なお、半導体装置は、互いに直接接続し、実装基板に実装するようにしてもよい。図１０は、互いに直接接続した半導体装置を実装基板に実装した断面図である。図には、下実装基板２０ａ、上実装基板２０ｂ、本発明の半導体装置１ｄ，１ｅが示してある。半導体装置１ｄのパッケージ下面側のパッド１ｄａと下実装基板２０ａの配線パターンが接続されている。半導体装置１ｄのパッケージ上面側のパッド１ｄｂと、半導体装置１ｅのパッケージ下面側のパッド１ｅａとが接続されている。半導体装置１ｅのパッケージ上面側のパッド１ｅｂと上実装基板２０ｂの配線パターンが接続されている。
【００４０】
例えば、半導体装置１ｄ，１ｅがマスタースレーブの関係にある半導体装置とする。この場合、半導体装置１ｄ，１ｅの、パッド１ｄａ，１ｄｂ，１ｅａ，１ｅｂへのベアチップの信号線出力は、同じ配置とすることができ、データ線同士、アドレス線同士を上下で直接接続をすることができる。
【００４１】
このように、半導体装置を上下で直接接続することによって、実装基板上に配線を行うことなく、互いの、半導体装置の信号の送受信を行うことが可能となり、実装基板の配線パターンの密度を低減することができ、配線パターンの引き回しが容易となる。
【００４２】
次に、半導体装置とバイパスコンデンサの位置関係について説明する。半導体装置では、供給される電源端子間に、電源変動の防止、ノイズ除去のためバイパスコンデンサが接続される。バイパスコンデンサは、一般に、半導体装置近傍に接続されるのが好ましい。図１１は、半導体装置とバイパスコンデンサを示す断面図である。図に示すように、本発明の半導体装置１ｆは、下実装基板３０ａ、上実装基板３０ｂに実装されている。ビア１ｆａ〜１ｆｄは、電源を入力するためのビアである。
【００４３】
電源を下実装基板３０ａの配線パターン３０ａａから、ビア１ｆａ，１ｆｂ、及びビア１ｆｃ，１ｆｄに供給する。ビア１ｆａ〜１ｆｄは、上実装基板３０ｂの配線パターンにも接続されている。よって、バイパスコンデンサ３１ａ，３１ｂは、上実装基板３０ｂのビア１ｆａ〜１ｆｄの近傍に実装することができる。これにより、電源変動の防止、ノイズ除去を効率よく行うことができる。
【００４４】
次に、半導体装置の実装基板への実装方法について説明する。図１２は、半導体装置の実装方法を説明する説明図である。図には、下実装基板４０ａに実装された本発明の半導体装置１ｇと上実装基板４０ｂが示してある。半導体装置１ｇのビア１ｇａに半田ボール４１ａ，４１ｂを付着させておく。半田ボール４１ａ，４１ｂは、半導体装置１ｇの上下のパッケージ面で、融解温度が異なる半田ボールを使用する。上パッケージの半田ボール４１ｂは、下パッケージの半田ボール４１ａの融解温度より低いものを使用する。下実装基板４０ａと半導体装置１ｇをリフローに通し、半導体装置１ｇを下実装基板４０ａに実装する。
【００４５】
下実装基板４０ａに実装されている半導体装置１ｇと上実装基板４０ｂを、半田ボール４１ｂが融解する温度に達したリフローに通し、半導体装置１ｇを上実装基板４０ｂに実装する。このとき、上実装基板４０ｂに実装される半田ボール４１ｂの融解温度は、下実装基板４０ａに実装される半田ボール４１ａの融解温度より低いものを使用しているため、下側の半田ボール４１ａは、融解しない。このようにして、半導体装置１ｇの上下面に実装基板が実装される。
【００４６】
図１３は、半導体装置の実装方法（その２）を説明する説明図である。図には、下実装基板４２ａに実装された本発明の半導体装置１ｈと上実装基板４２ｂが示してある。まず、半導体装置１ｈの、ビア１ｈａの下実装基板４２ａ側のパッドに半田ボール４３ａを付着させておく。ビア１ｈａの上実装基板４２ｂ側のパッドには、ペーストを付着させておく。下実装基板４２ａと半導体装置１ｈをリフローに通し、図１３に示すように、半導体装置１ｈを下実装基板４２ａに実装する。
【００４７】
上実装基板４２ｂの、半導体装置１ｈのビア１ｈａと接続されるランドに、半田ボール４３ｂを付着する。半田ボール４３ｂは、下実装基板４２ａの実装に使用した半田ボール４３ａより融解温度の低い半田ボールを使用する。下実装基板４２ａに実装されている半導体装置１ｈと上実装基板４２ｂを、半田ボール４３ｂが融解する温度に達したリフローに通し、半導体装置１ｈを上実装基板４２ｂに実装する。このとき、上実装基板４２ｂの半田ボール４３ｂの融解温度は、下実装基板４２ａの半田ボール４３ａの融解温度より低いものを使用しているため、半田ボール４３ａは、融解しない。このようにして、半導体装置１ｈの上下面に実装基板が実装される。
【００４８】
上実装基板４２ｂに半田ボールを付着するようにすることで、半導体装置を上実装基板に実装しない場合、不要な半田ボールを半導体装置の上面に付着させなくて済む。
【００４９】
次に第２の実施の形態について説明する。図１４は、本発明の第２の実施の形態である半導体装置の縦断面図を示す。図１４に示す半導体装置５０は、第１の実施の形態の半導体装置に対し、ベアチップの信号線と接続された一つのパッドから、ビアが下パッケージ方向のみ、又は上パッケージ方向へのみ伸びているところが異なる。図１に示した半導体装置と同じものには、同じ符号をつけ説明は、省略する。
【００５０】
図に示すように、半導体装置５０は、ベアチップ３のパッド３ａとボンディングワイヤ７によって接続されたパッド５１ａ，５１ｂ、パッド５１ａから下パッケージ２ａの外側下面に伸びたビア５２ａ、パッド５１ｂから上パッケージ２ｂの外側上面に伸びたビア５２ｂを有している。
【００５１】
このように、ベアチップ３の信号線を、下パッケージ２ａにのみ、又は上パッケージ２ｂにのみ引き出すことによって、実装基板の配線パターンの密度を減らすことができ、配線パターンの引き回しを容易にすることができる。
【００５２】
次に第３の実施の形態について説明する。図１５は、本発明の第３の実施の形態である半導体装置の縦断面図を示す。図１５に示す半導体装置６０は、第２の実施の形態の半導体装置に対し、ベアチップの信号線と接続された一つのパッドから下パッケージ方向及び上パッケージ方向へ伸びたビアが混在しているところが異なっている。図１４に示した半導体装置と同じものには、同じ符号をつけ説明は、省略する。
【００５３】
図に示すように、半導体装置６０は、ベアチップ３のパッド３ａとボンディングワイヤ７によって接続されたパッド６１、パッド６１から下パッケージ２ａの外側面に伸びたビア６２ａ、パッド６１から上パッケージ２ｂの外側面に伸びたビア６２ｂを有している。また、パッド５１ａから下パッケージ２ａに伸びたビア５１ａ、パッド５１ｂから上パッケージ２ｂに伸びたビア５２ｂを有している。
【００５４】
このように、ベアチップ３の信号線と接続されたパッド５１ａ，５１ｂから、下パッケージ２ａにのみ、上パッケージ２ｂにのみ伸びたビア５２ａ，５２ｂと、パッド６１から下パッケージ２ａ及び上パッケージ２ｂに伸びたビア６２ａ，６２ｂを混在することによって、下実装基板及び上実装基板の配線パターンの密度を減らすことができ、配線パターンの引き回しを容易にすることができる。
【００５５】
（付記１） ボールグリッドアレイパッケージの半導体装置において、
パッケージ内部に固定され、ベアチップの信号線と接続されるパッドと、
前記パッドから前記パッケージの下面及び上面に伸びたビアと、
を有することを特長とする半導体装置。
【００５６】
（付記２） 前記パッドから前記パッケージの下面又は上面の一方に伸びたビアをさらに有することを特長とする付記１記載の半導体装置。
（付記３） ボールグリッドアレイパッケージの半導体装置において、
パッケージ内部に固定され、ベアチップの信号線と接続されるパッドと、
前記パッドから前記パッケージの下面又は上面の一方に伸びたビアと、
を有することを特長とする半導体装置。
【００５７】
（付記４） ボールグリッドアレイパッケージの半導体装置の実装システムにおいて、
パッケージ内部に固定され、ベアチップの信号線と接続されるパッドと、前記パッドから前記パッケージの下面及び上面に伸びたビアと、を有する半導体装置を、前記ビア同士が接続されるように重ねて実装したことを特長とする半導体装置の実装システム。
【００５８】
（付記５） ボールグリッドアレイパッケージの半導体装置の実装システムにおいて、
パッケージ内部に固定され、ベアチップの信号線と接続されるパッドと、前記パッドから前記パッケージの下面及び上面に伸びたビアと、を有する半導体装置と、
前記パッケージの下面で前記ビアと接続される第１の基板と、
前記パッケージの上面で前記ビアと接続される第２の基板と、
を有することを特長とする半導体装置の実装システム。
【００５９】
（付記６） 前記第１の基板及び前記第２の基板の配線パターンは、前記半導体装置が入出力する信号の種類によって分けられていることを特長とする付記５記載の半導体装置の実装システム。
【００６０】
（付記７） 前記第２の基板は、前記半導体装置毎の前記パッケージの上面に接続され、前記第２の基板間をフレキシブル基板で接続したことを特長とする付記５の半導体装置の実装システム。
【００６１】
（付記８） 前記第１の基板又は前記第２の基板の一方は、前記半導体装置に電源を供給する配線パターンを有し、他方は、前記半導体装置の近傍にバイパスコンデンサを有することを特長とする付記５記載の半導体装置の実装システム。
【００６２】
（付記９） 基板に実装されるためのパッドをパッケージの上下面に有する半導体装置の実装方法において、
パッケージの下面側のパッドに付着した半田ボールより融解温度の低い半田ボールを前記パッケージの上面側のパッドに付着し、
前記パッケージの下面側に第１の基板をリフローによって接続し、
前記パッケージの上面側に第２の基板を前記融解温度に達したリフローによって接続する、
ことを特長とする半導体装置の実装方法。
【００６３】
（付記１０） 基板に実装されるためのパッドをパッケージの上下面に有する半導体装置の実装方法において、
パッケージの下面側のパッドに付着した半田ボールより融解温度の低い半田ボールを前記パッケージの上面側と接続される第１の基板に付着し、
前記パッケージの下面側に第２の基板をリフローによって接続し、
前記パッケージの上面側に前記第１の基板を前記融解温度に達したリフローによって接続する、
ことを特長とする半導体装置の実装方法。
【００６４】
【発明の効果】
以上説明したように本発明では、第１の基板と第２の基板にＰＣＩバスとローカルバスの配線パターンを分けて配線することにより、配線パターンでのクロストーク、ノイズの発生を防止することができる。
また、本発明では、第２の基板は複数であってそれぞれが複数の半導体装置のそれぞれのパッケージ上面に実装され、フレキシブル基板によって相互に接続されるので、第２の基板がたわんでも、そのたわみを吸収することができ、第２の基板の破損を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である半導体装置の縦断面図を示す。
【図２】半導体装置の分解図である。
【図３】図２の半導体装置の組み立て後を示す図である。
【図４】半導体装置の分解図（その２）である。
【図５】図４の半導体装置の組み立て後を示す図である。
【図６】半導体装置の上パッケージの成型前の図である。
【図７】半導体装置の上パッケージの成型後の図である。
【図８】半導体装置と実装基板の斜視図を示す。
【図９】半導体装置、実装基板及びフレキシブル基板の斜視図を示す。
【図１０】互いに直接接続した半導体装置を実装基板に実装した断面図である。
【図１１】半導体装置とバイパスコンデンサを示す断面図である。
【図１２】半導体装置の実装方法を説明する説明図である。
【図１３】半導体装置の実装方法（その２）を説明する説明図である。
【図１４】本発明の第２の実施の形態である半導体装置の縦断面図を示す。
【図１５】本発明の第３の実施の形態である半導体装置の縦断面図を示す。
【図１６】従来のＢＧＡパッケージの半導体装置の断面図を示す。
【符号の説明】
１，１ａ〜１ｈ，５０，６０ 半導体装置
２ パッケージ
２ａ 下パッケージ
２ｂ 上パッケージ
３ ベアチップ
３ａ，５，５１ａ，５１ｂ，６１ パッド
４ 内部基板
６ａ，６ｂ，５２ａ，５２ｂ，６２ａ，６２ｂ，１ｈａ ビア
７ ボンディングワイヤ
８，８ａ モールド
１１，２０ａ，３０ａ，４０ａ，４２ａ 下実装基板
１２，１２ａ〜１２ｃ，２０ｂ，３０ｂ，４０ｂ，４２ｂ 上実装基板
１４ａ，１４ｂ フレキシブル基板
３０ａａ 配線パターン
３１ａ，３１ｂ コンデンサ
４１ａ，４１ｂ，４３ａ，４３ｂ 半田ボール

Claims (2)

  1. ボールグリッドアレイパッケージの半導体装置の実装システムにおいて、
    パッケージ内部に固定され、ベアチップの信号線と接続されるパッドと、前記パッドから前記パッケージの下面及び上面に伸びたビアと、を有する半導体装置と、
    前記パッケージの下面及び上面に形成される半田ボールと、
    前記パッケージの下面で前記ビアと接続される第１の基板と、
    前記パッケージの上面で前記ビアと接続される第２の基板と、
    を有し、
    前記第１の基板は、ＰＣＩバスの配線パターンを有し、前記第２の基板は、ローカルバスの配線パターンを有し、
    前記第１の基板には、複数の前記半導体装置が実装されており、
    前記第２の基板は１枚で複数の前記半導体装置の前記パッケージの上面に実装され、複数の前記半導体装置を相互に接続することを特徴とする半導体装置の実装システム。
  2. ボールグリッドアレイパッケージの半導体装置の実装システムにおいて、
    パッケージ内部に固定され、ベアチップの信号線と接続されるパッドと、前記パッドから前記パッケージの下面及び上面に伸びたビアと、を有する半導体装置と、
    前記パッケージの下面及び上面に形成される半田ボールと、
    前記パッケージの下面で前記ビアと接続される第１の基板と、
    前記パッケージの上面で前記ビアと接続される第２の基板と、
    を有し、
    前記第１の基板は、ＰＣＩバスの配線パターンを有し、前記第２の基板は、ローカルバスの配線パターンを有し、
    前記第１の基板には、複数の前記半導体装置が実装されており、
    前記第２の基板は複数であってそれぞれが複数の前記半導体装置のそれぞれの前記パッケージ上面に実装され、フレキシブル基板によって相互に接続されることを特徴とする半導体装置の実装システム。
JP2002195650A 2002-07-04 2002-07-04 半導体装置の実装システム Expired - Fee Related JP4363823B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002195650A JP4363823B2 (ja) 2002-07-04 2002-07-04 半導体装置の実装システム
US10/385,919 US7224054B2 (en) 2002-07-04 2003-03-11 Semiconductor device and system having semiconductor device mounted thereon
US11/506,574 US20060286714A1 (en) 2002-07-04 2006-08-18 Semiconductor device and system having semiconductor device mounted thereon

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002195650A JP4363823B2 (ja) 2002-07-04 2002-07-04 半導体装置の実装システム

Publications (2)

Publication Number Publication Date
JP2004039894A JP2004039894A (ja) 2004-02-05
JP4363823B2 true JP4363823B2 (ja) 2009-11-11

Family

ID=29997028

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002195650A Expired - Fee Related JP4363823B2 (ja) 2002-07-04 2002-07-04 半導体装置の実装システム

Country Status (2)

Country Link
US (2) US7224054B2 (ja)
JP (1) JP4363823B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9619071B2 (en) 2012-03-02 2017-04-11 Microsoft Technology Licensing, Llc Computing device and an apparatus having sensors configured for measuring spatial information indicative of a position of the computing devices
US9678542B2 (en) 2012-03-02 2017-06-13 Microsoft Technology Licensing, Llc Multiple position input device cover
US9706089B2 (en) 2012-03-02 2017-07-11 Microsoft Technology Licensing, Llc Shifted lens camera for mobile computing devices
US9793073B2 (en) 2012-03-02 2017-10-17 Microsoft Technology Licensing, Llc Backlighting a fabric enclosure of a flexible cover
US9870066B2 (en) 2012-03-02 2018-01-16 Microsoft Technology Licensing, Llc Method of manufacturing an input device
US9959241B2 (en) 2012-05-14 2018-05-01 Microsoft Technology Licensing, Llc System and method for accessory device architecture that passes via intermediate processor a descriptor when processing in a low power state
US10031556B2 (en) 2012-06-08 2018-07-24 Microsoft Technology Licensing, Llc User experience adaptation

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929675B1 (ko) * 2003-03-24 2009-12-03 삼성전자주식회사 다중 도메인 액정 표시 장치 및 그 박막 트랜지스터 기판
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP2006324568A (ja) * 2005-05-20 2006-11-30 Matsushita Electric Ind Co Ltd 多層モジュールとその製造方法
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
JP4404139B2 (ja) * 2005-10-26 2010-01-27 株式会社村田製作所 積層型基板、電子装置および積層型基板の製造方法
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US20080105963A1 (en) * 2006-07-28 2008-05-08 Tessera, Inc. Stackable electronic device assembly
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
KR100874924B1 (ko) * 2007-05-15 2008-12-19 삼성전자주식회사 칩 삽입형 매개 기판 및 이를 이용한 반도체 패키지
SG149710A1 (en) * 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR20100043547A (ko) * 2008-10-20 2010-04-29 삼성전기주식회사 필드 비아 패드를 갖는 코어리스 기판 및 그 제조방법
CN101847112A (zh) * 2009-03-24 2010-09-29 鸿富锦精密工业（深圳）有限公司 电脑主板测试装置
US7923304B2 (en) * 2009-09-10 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US20130040423A1 (en) * 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
JP5411981B2 (ja) * 2012-12-05 2014-02-12 スパンション エルエルシー 半導体装置の製造方法
US8957525B2 (en) * 2012-12-06 2015-02-17 Texas Instruments Incorporated 3D semiconductor interposer for heterogeneous integration of standard memory and split-architecture processor
JP7003439B2 (ja) * 2017-04-27 2022-01-20 富士電機株式会社 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450551U (ja) 1987-09-26 1989-03-29
US5828126A (en) * 1992-06-17 1998-10-27 Vlsi Technology, Inc. Chip on board package with top and bottom terminals
JPH07335783A (ja) 1994-06-13 1995-12-22 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JP2636777B2 (ja) 1995-02-14 1997-07-30 日本電気株式会社 マイクロプロセッサ用半導体モジュール
JPH10275966A (ja) * 1997-01-30 1998-10-13 Ibiden Co Ltd プリント配線板及びその製造方法
JPH11168150A (ja) 1997-12-04 1999-06-22 Mitsubishi Electric Corp 半導体集積回路装置
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
US6392304B1 (en) * 1998-11-12 2002-05-21 United Memories, Inc. Multi-chip memory apparatus and associated method
US6274937B1 (en) * 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
TW472330B (en) * 1999-08-26 2002-01-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
US6798667B2 (en) * 2002-08-23 2004-09-28 Ati Technologies, Inc. Solder ball collapse control apparatus and method thereof
US6854636B2 (en) * 2002-12-06 2005-02-15 International Business Machines Corporation Structure and method for lead free solder electronic package interconnections

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9852855B2 (en) 2012-03-02 2017-12-26 Microsoft Technology Licensing, Llc Pressure sensitive key normalization
US9870066B2 (en) 2012-03-02 2018-01-16 Microsoft Technology Licensing, Llc Method of manufacturing an input device
US9678542B2 (en) 2012-03-02 2017-06-13 Microsoft Technology Licensing, Llc Multiple position input device cover
US9706089B2 (en) 2012-03-02 2017-07-11 Microsoft Technology Licensing, Llc Shifted lens camera for mobile computing devices
US9766663B2 (en) 2012-03-02 2017-09-19 Microsoft Technology Licensing, Llc Hinge for component attachment
US9793073B2 (en) 2012-03-02 2017-10-17 Microsoft Technology Licensing, Llc Backlighting a fabric enclosure of a flexible cover
US9904327B2 (en) 2012-03-02 2018-02-27 Microsoft Technology Licensing, Llc Flexible hinge and removable attachment
US10963087B2 (en) 2012-03-02 2021-03-30 Microsoft Technology Licensing, Llc Pressure sensitive keys
US9618977B2 (en) 2012-03-02 2017-04-11 Microsoft Technology Licensing, Llc Input device securing techniques
US9946307B2 (en) 2012-03-02 2018-04-17 Microsoft Technology Licensing, Llc Classifying the intent of user input
US9619071B2 (en) 2012-03-02 2017-04-11 Microsoft Technology Licensing, Llc Computing device and an apparatus having sensors configured for measuring spatial information indicative of a position of the computing devices
US10013030B2 (en) 2012-03-02 2018-07-03 Microsoft Technology Licensing, Llc Multiple position input device cover
US9959241B2 (en) 2012-05-14 2018-05-01 Microsoft Technology Licensing, Llc System and method for accessory device architecture that passes via intermediate processor a descriptor when processing in a low power state
US10031556B2 (en) 2012-06-08 2018-07-24 Microsoft Technology Licensing, Llc User experience adaptation

Also Published As

Publication number Publication date
US20040004280A1 (en) 2004-01-08
US20060286714A1 (en) 2006-12-21
US7224054B2 (en) 2007-05-29
JP2004039894A (ja) 2004-02-05

Similar Documents

Publication Publication Date Title
JP4363823B2 (ja) 半導体装置の実装システム
JP3798620B2 (ja) 半導体装置の製造方法
KR100344927B1 (ko) 적층 패키지 및 그의 제조 방법
TW517359B (en) Enhanced die-up ball grid array packages and method for making the same
JP3437369B2 (ja) チップキャリアおよびこれを用いた半導体装置
US8169067B2 (en) Low profile ball grid array (BGA) package with exposed die and method of making same
US20070273023A1 (en) Integrated circuit package having exposed thermally conducting body
US6285086B1 (en) Semiconductor device and substrate for semiconductor device
KR100203934B1 (ko) 패턴닝된 리드프레임을 이용한 멀티 칩 패키지
JP2007521656A (ja) 半導体パッケージのためのリード・フレーム・ルーティングされたチップ・パッド
JPH11307689A (ja) 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器
JP2002524857A (ja) バイアプラグアダプター
US6448110B1 (en) Method for fabricating a dual-chip package and package formed
US7038309B2 (en) Chip package structure with glass substrate
KR100475337B1 (ko) 고전력칩스케일패키지및그제조방법
CN1149201A (zh) 球网格阵列型半导体器件
TW202141718A (zh) 半導體模組及其製造方法
TWI464852B (zh) 四方扁平無引腳封裝及適用於四方扁平無引腳封裝之線路板
JPH09326450A (ja) 半導体装置およびその製造方法
TWI387067B (zh) 無基板晶片封裝及其製造方法
JP2891426B2 (ja) 半導体装置
JPH10242335A (ja) 半導体装置
JP3661822B2 (ja) 半導体パッケ−ジ用チップ支持基板
JP4159631B2 (ja) 半導体パッケージの製造方法
JP3563170B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060814

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080111

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080124

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080418

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090716

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090818

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120828

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120828

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120828

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120828

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130828

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees